JP2012191025A - Thin-film transistor array substrate, thin-film integrated circuit device, and method for manufacturing them - Google Patents

Thin-film transistor array substrate, thin-film integrated circuit device, and method for manufacturing them Download PDF

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大介 後藤
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Abstract

PROBLEM TO BE SOLVED: To provide a manufacturing method of a thin-film transistor (TFT) array substrate which has excellent TFT characteristics and is capable of securing display quality and interlayer insulation properties of circuit wiring and the like.SOLUTION: A manufacturing method of a thin-film transistor (TFT) array substrate comprises: a step of forming a pattern of an oxide semiconductor film 3 on a base material 1; a step of forming a source electrode connection region 3s and a drain electrode connection region 3d on the oxide semiconductor film; a step of forming a gate insulating film 4 covering the oxide semiconductor film; a step of opening a contact hole in the gate insulating film, connecting a source electrode 6s to the source electrode connection region and a drain electrode 6d to the drain electrode connection region, forming a gate electrode 7 on the oxide semiconductor film via the gate insulating film, and then forming a first circuit wiring group 17; a step of forming an interlayer insulating film 18 on the source electrode, drain electrode, gate electrode, and first circuit wiring group; and a step of forming a second circuit wiring group 19 on the interlayer insulating film. The thickness of the gate insulating film 4 is in the range of 100 nm to 500 nm. The thickness of the interlayer insulating film 18 is greater than or equal to 1 μm and 2 to 10 times the thickness of the gate insulating film 4.

Description

本発明は、薄膜トランジスタアレー基板、薄膜集積回路装置及びそれらの製造方法に関する。さらに詳しくは、酸化物半導体膜を採用したコプレナー型の薄膜トランジスタを有するアレー基板であって、良好な薄膜トランジスタ特性を有し、且つ表示品質や回路配線の層間絶縁性を確保できる薄膜トランジスタアレー基板、薄膜集積回路装置及びそれらの製造方法に関する。   The present invention relates to a thin film transistor array substrate, a thin film integrated circuit device, and a manufacturing method thereof. More specifically, an array substrate having a coplanar type thin film transistor that employs an oxide semiconductor film, a thin film transistor array substrate that has good thin film transistor characteristics and can ensure display quality and interlayer insulation of circuit wiring, and thin film integration The present invention relates to circuit devices and manufacturing methods thereof.

薄膜トランジスタ（ＴＦＴ）を搭載する薄膜トランジスタアレー基板は、液晶ディスプレイや有機ＥＬディスプレイ等の表示装置用の駆動素子基板として用いられている。薄膜トランジスタには、逆スタガ型（ボトムゲート）や順スタガ型（トップゲート）等の構造形態がある。こうした薄膜トランジスタを構成する半導体膜としては、アモルファスシリコン半導体膜やポリシリコン半導体膜が一般的に適用されている。しかし、アモルファスシリコン半導体膜は、特性が安定しているものの移動度が小さく、一方、ポリシリコン半導体膜は、移動度が高いものの、その製造工程で高温（例えば６００℃以上）の熱処理工程を必要とする。   A thin film transistor array substrate on which a thin film transistor (TFT) is mounted is used as a drive element substrate for a display device such as a liquid crystal display or an organic EL display. Thin film transistors include structural forms such as an inverted staggered type (bottom gate) and a forward staggered type (top gate). As a semiconductor film constituting such a thin film transistor, an amorphous silicon semiconductor film or a polysilicon semiconductor film is generally applied. However, although the amorphous silicon semiconductor film has stable characteristics but has low mobility, the polysilicon semiconductor film has high mobility, but requires a heat treatment process at a high temperature (for example, 600 ° C. or higher) in the manufacturing process. And

近年、酸化物半導体膜を用いた薄膜トランジスタの研究が活発に行われている。特許文献１では、Ｉｎ、Ｇａ、Ｚｎからなる酸化物（「ＩＧＺＯ」と略す。）の多結晶薄膜を薄膜トランジスタの半導体膜に用いた例が提案され、非特許文献１と特許文献２では、ＩＧＺＯの非晶質薄膜を薄膜トランジスタの半導体膜に用いた例が提案されている。これらのＩＧＺＯを半導体膜に用いた薄膜トランジスタは、室温での低温成膜が可能であり、プラスチック基材等の非耐熱性基板に熱ダメージを与えることなく形成が可能であるとされている。   In recent years, research on thin film transistors using oxide semiconductor films has been actively conducted. Patent Document 1 proposes an example in which a polycrystalline thin film of an oxide composed of In, Ga, and Zn (abbreviated as “IGZO”) is used as a semiconductor film of a thin film transistor. In Non-Patent Document 1 and Patent Document 2, IGZO is proposed. An example in which the amorphous thin film is used as a semiconductor film of a thin film transistor has been proposed. Thin film transistors using IGZO as a semiconductor film can be formed at a low temperature at room temperature, and can be formed without causing thermal damage to a non-heat resistant substrate such as a plastic substrate.

前記したＩＧＺＯ系の酸化物半導体は、低温で形成される非晶質材料であるにもかかわらず、比較的高い移動度を有するため、近年注目されている。また、ＩＧＺＯ系の酸化物半導体は可視光に対する透過率が高い透明材料であるとともに、ＩＴＯ等の従来公知の透明導電材料をゲート電極やソース電極及びドレイン電極とした場合であっても良好な電気的な接触特性が得られることから、透明材料のみを用いた透明な薄膜トランジスタも検討されている。   The above-described IGZO-based oxide semiconductor has attracted attention in recent years because it has a relatively high mobility despite being an amorphous material formed at a low temperature. In addition, an IGZO-based oxide semiconductor is a transparent material having a high transmittance to visible light, and has a good electrical property even when a conventionally known transparent conductive material such as ITO is used as a gate electrode, a source electrode, and a drain electrode. Since transparent contact characteristics can be obtained, a transparent thin film transistor using only a transparent material has been studied.

薄膜トランジスタのうち、逆スタガ型の薄膜トランジスタは、半導体膜としてＩＧＺＯ系等の酸化物半導体膜、アモルファスシリコン半導体膜又は有機半導体膜を適用した場合に採用されている。一方、順スタガ型（プレーナ型）の薄膜トランジスタは、半導体膜としてポリシリコン半導体膜を適用した場合に採用されている。これらの逆スタガ型及び順スタガ型の薄膜トランジスタを有するアレー基板は、薄膜トランジスタを構成するゲート電極とソース電極及びドレイン電極とがゲート絶縁膜を挟んで向かい合う断面構造になっている。さらに、そうした薄膜トランジスタを有するアレー基板には、ゲート電極の形成時やソース電極及びドレイン電極の形成時に、アレー配線や回路配線が同時に形成されている。したがって、そのアレー配線や回路配線は、ゲート電極とソース電極及びドレイン電極と同様、ゲート絶縁膜を挟むように形成されている。   Among the thin film transistors, an inverted staggered thin film transistor is employed when an IGZO-based oxide semiconductor film, an amorphous silicon semiconductor film, or an organic semiconductor film is used as the semiconductor film. On the other hand, a forward stagger type (planar type) thin film transistor is employed when a polysilicon semiconductor film is applied as a semiconductor film. The array substrate having these inverted staggered and forward staggered thin film transistors has a cross-sectional structure in which a gate electrode, a source electrode, and a drain electrode constituting the thin film transistor face each other with a gate insulating film interposed therebetween. Furthermore, array wiring and circuit wiring are simultaneously formed on the array substrate having such a thin film transistor when the gate electrode is formed or when the source electrode and the drain electrode are formed. Therefore, the array wiring and the circuit wiring are formed so as to sandwich the gate insulating film, like the gate electrode, the source electrode, and the drain electrode.

逆スタガ型及び順スタガ型の薄膜トランジスタを有するアレー基板では、ゲート絶縁膜が厚いと、層間の絶縁性は十分に確保できるものの、トランジスタ特性が低下することがある。一方、ゲート絶縁膜の厚さを薄くすると、トランジスタ特性は良好なものとすることができるものの、ゲート電極やソース電極及びドレイン電極の形成と同時にゲート絶縁膜を挟むように形成したアレー配線や回路配線はその絶縁性が不十分になり、表示装置の表示特性が低下するおそれがある。   In an array substrate having inverted staggered and forward staggered thin film transistors, if the gate insulating film is thick, the insulation between the layers can be sufficiently ensured, but the transistor characteristics may deteriorate. On the other hand, if the thickness of the gate insulating film is reduced, the transistor characteristics can be improved, but an array wiring or circuit formed so as to sandwich the gate insulating film at the same time as the formation of the gate electrode, the source electrode, and the drain electrode. The wiring has insufficient insulation, and the display characteristics of the display device may be degraded.

このように、順スタガ型及び逆スタガ型の薄膜トランジスタを有するアレー基板においては、ゲート電極とソース電極及びドレイン電極とがゲート絶縁膜を挟んで向かい合う構造であるので、そのゲート絶縁膜の厚さは、層間絶縁性とトランジスタ特性との間でトレードオフの関係になるという問題がある。   As described above, in the array substrate having the forward stagger type and the reverse stagger type thin film transistor, the gate electrode, the source electrode, and the drain electrode face each other with the gate insulating film interposed therebetween. Therefore, the thickness of the gate insulating film is However, there is a problem in that there is a trade-off relationship between interlayer insulation and transistor characteristics.

K.Nomura et.al., Nature, vol.432, p.488-492(2004)K. Nomura et.al., Nature, vol.432, p.488-492 (2004)

特開２００４−１０３９５７号公報JP 2004-103957 A 特表２００５−８８７２６号公報JP 2005-88726 A

上記したトレードオフの問題を解決するために、本発明者は、コプレナー型構造の薄膜トランジスタを有するアレー基板について検討した。コプレナー型構造は、チャネル領域とソース電極接続領域及びドレイン電極接続領域（活性化処理領域）とが同一層上（同一プレーン上）に形成される構造であるので、例えば図１（Ｅ）にも示すように、ゲート電極とソース電極及びドレイン電極はゲート絶縁膜を形成（併せてゲート絶縁膜にコンタクトホールを形成）した後に同時に形成される。そのため、アレー基板を構成するアレー配線や回路配線は、ゲート電極とソース電極及びドレイン電極の形成時に同時に形成されるとともに、その後に形成した層間絶縁膜上に形成される。   In order to solve the above-described trade-off problem, the present inventor has studied an array substrate having a thin film transistor having a coplanar structure. The coplanar structure is a structure in which the channel region, the source electrode connection region, and the drain electrode connection region (activation processing region) are formed on the same layer (on the same plane). As shown, the gate electrode, the source electrode, and the drain electrode are formed simultaneously after forming a gate insulating film (and forming a contact hole in the gate insulating film). For this reason, the array wiring and circuit wiring constituting the array substrate are formed simultaneously with the formation of the gate electrode, the source electrode, and the drain electrode, and are formed on the interlayer insulating film formed thereafter.

したがって、このコプレナー型構造の薄膜トランジスタを有するアレー基板では、トランジスタ特性はゲート絶縁膜の厚さを制御することによって達成でき、アレー配線や回路配線の層間絶縁性は層間絶縁膜の厚さを制御することによって達成できるという利点がある。しかしながら、コプレナー型構造の薄膜トランジスタを有するアレー基板であっても、半導体膜を例えばＩＧＺＯ系の酸化物半導体で形成した場合、その酸化物半導体膜上に形成するゲート絶縁膜の成膜手段（例えばプラズマＣＶＤ法等）によっては、酸化物半導体膜に酸素欠陥等による特性低下が生じてしまう。なお、そうした特性を回復するためには、その後に例えば２５０℃以上のアニール処理を別途行う必要があり、工数が増すと共に、薄膜トランジスタの層構成に非耐熱材料を使用できないという難点がある。   Therefore, in the array substrate having the coplanar type thin film transistor, the transistor characteristics can be achieved by controlling the thickness of the gate insulating film, and the interlayer insulation of the array wiring and the circuit wiring controls the thickness of the interlayer insulating film. There is an advantage that can be achieved. However, even in the case of an array substrate having a thin film transistor having a coplanar structure, when a semiconductor film is formed of, for example, an IGZO-based oxide semiconductor, a gate insulating film forming means (for example, plasma) is formed on the oxide semiconductor film. Depending on the CVD method or the like, characteristic degradation due to oxygen defects or the like may occur in the oxide semiconductor film. In order to recover such characteristics, it is necessary to separately perform, for example, an annealing process at 250 ° C. or higher, which increases the number of steps and has the disadvantage that a non-heat-resistant material cannot be used for the layer structure of the thin film transistor.

本発明は、上記課題を解決するためになされたものであって、その目的は、酸化物半導体膜を採用したコプレナー型の薄膜トランジスタを有するアレー基板において、良好な薄膜トランジスタ特性を有し、且つ表示品質や回路配線の層間絶縁性を確保できる薄膜トランジスタアレー基板の製造方法、及び製造された薄膜トランジスタアレー基板を提供することにある。また、本発明の他の目的は、薄膜トランジスタアレー基板を含む薄膜集積回路装置の製造方法、及び製造された薄膜集積回路装置を提供することにある。   The present invention has been made in order to solve the above-described problems, and an object of the present invention is to provide favorable thin film transistor characteristics and display quality in an array substrate having a coplanar thin film transistor employing an oxide semiconductor film. Another object of the present invention is to provide a method of manufacturing a thin film transistor array substrate that can ensure interlayer insulation of circuit wiring and a manufactured thin film transistor array substrate. Another object of the present invention is to provide a method for manufacturing a thin film integrated circuit device including a thin film transistor array substrate, and a manufactured thin film integrated circuit device.

（１）上記課題を解決するための本発明に係る薄膜トランジスタアレー基板の製造方法は、基材上に酸化物半導体膜をパターン形成する工程と、活性化処理により前記酸化物半導体膜にソース電極接続領域及びドレイン電極接続領域を形成する工程と、前記ソース電極接続領域及びドレイン電極接続領域が形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜を形成する工程と、前記ゲート絶縁膜にコンタクトホールを開けてソース電極及びドレイン電極を前記ソース電極接続領域及びドレイン電極接続領域にそれぞれ接続するとともに前記酸化物半導体膜上に前記ゲート絶縁膜を介してゲート電極を形成し、同時に第１回路配線群を形成する工程と、前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記第１回路配線群上に層間絶縁膜を形成する工程と、該層間絶縁膜上に第２回路配線群を形成する工程とを少なくとも有し、前記ゲート絶縁膜の厚さを１００ｎｍ〜５００ｎｍの範囲とし、前記層間絶縁膜の厚さを１μｍ以上且つ前記ゲート絶縁膜の２倍〜１０倍の厚さとすることを特徴とする。   (1) A method of manufacturing a thin film transistor array substrate according to the present invention for solving the above-described problems includes a step of patterning an oxide semiconductor film on a base material, and a source electrode connection to the oxide semiconductor film by an activation process. Forming a region and a drain electrode connection region, and insulating the gate by a coating method, a reactive sputtering method, or a pulsed plasma CVD method so as to cover the oxide semiconductor film in which the source electrode connection region and the drain electrode connection region are formed. Forming a film; opening a contact hole in the gate insulating film to connect a source electrode and a drain electrode to the source electrode connecting region and the drain electrode connecting region, respectively; and forming the gate insulating film on the oxide semiconductor film Forming a gate electrode and simultaneously forming a first circuit wiring group, the source electrode, A step of forming an interlayer insulating film on the rain electrode, the gate electrode and the first circuit wiring group; and a step of forming a second circuit wiring group on the interlayer insulating film, The thickness is in the range of 100 nm to 500 nm, and the thickness of the interlayer insulating film is 1 μm or more and 2 to 10 times the thickness of the gate insulating film.

この発明によれば、酸化物半導体膜を用いたコプレナー型の薄膜トランジスタを有するアレー基板の製造方法において、酸化物半導体膜上に設けるゲート絶縁膜の形成を、酸化物半導体膜にダメージを与えない上記複数の手段で行うので、酸化物半導体膜の特性を回復させるための熱処理（例えば２５０℃以上の熱処理）を必要とせず、その結果、そうした熱処理で問題が生じる可能性のある樹脂層やプラスチック基材等を制約なく採用することができる。しかも本発明は、薄膜トランジスタを構成するゲート絶縁膜の厚さを１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜の厚さを１μｍ以上且つゲート絶縁膜の２倍〜１０倍の厚さとしたので、トランジスタ特性が良好になるように制御でき、アレー配線や回路配線の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜トランジスタアレー基板を提供できる。また、コプレナー型構造であるので、マスクを用いたフォトリソグラフィ工程の回数を低減した方法で製造され、低コスト化を実現できる。   According to this invention, in the method for manufacturing an array substrate having a coplanar type thin film transistor using an oxide semiconductor film, the formation of the gate insulating film provided on the oxide semiconductor film does not damage the oxide semiconductor film. Since the heat treatment is performed by a plurality of means, a heat treatment for recovering the characteristics of the oxide semiconductor film (eg, heat treatment at 250 ° C. or higher) is not required, and as a result, a resin layer or a plastic substrate that may cause a problem in such heat treatment. Materials etc. can be adopted without restriction. In addition, according to the present invention, the thickness of the gate insulating film constituting the thin film transistor is in the range of 100 nm to 500 nm, and the thickness of the interlayer insulating film is 1 μm or more and twice to 10 times the thickness of the gate insulating film. Can be controlled so that the interlayer insulation of the array wiring and the circuit wiring can be ensured. As a result, it is possible to provide a thin film transistor array substrate capable of improving display quality without deteriorating transistor characteristics. In addition, since it has a coplanar structure, it can be manufactured by a method that reduces the number of photolithography processes using a mask, thereby realizing cost reduction.

本発明に係る薄膜トランジスタアレー基板の製造方法において、前記塗布法でのゲート絶縁膜が、ケイ素系無機化合物膜又は有機系化合物膜であることが好ましく、前記反応性スパッタリング法又は前記パルスプラズマＣＶＤ法でのゲート絶縁膜が、金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であることが好ましい。   In the method of manufacturing a thin film transistor array substrate according to the present invention, the gate insulating film in the coating method is preferably a silicon-based inorganic compound film or an organic compound film, and the reactive sputtering method or the pulsed plasma CVD method is used. The gate insulating film is preferably any film selected from metal oxide, metal nitride, and metal oxynitride.

（２）上記課題を解決するための本発明に係る薄膜トランジスタアレー基板は、基材と、該基材上に設けられた所定パターンの酸化物半導体膜と、該酸化物半導体膜上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜にコンタクトホールを介して前記酸化物半導体膜に接続されたソース電極及びドレイン電極と、前記ゲート絶縁膜上に設けられた第１回路配線群と、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記第１回路配線群上に設けられた層間絶縁膜と、該層間絶縁膜上に設けられた第２回路配線群とを少なくとも有し、前記ゲート絶縁膜が、ケイ素系無機化合物膜、有機系化合物膜、又は金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であり、前記ゲート絶縁膜の厚さが１００ｎｍ〜５００ｎｍの範囲であり、前記層間絶縁膜の厚さが１μｍ以上且つ前記ゲート絶縁膜の２倍〜１０倍の厚さであることを特徴とする。   (2) A thin film transistor array substrate according to the present invention for solving the above problems is provided with a base material, an oxide semiconductor film having a predetermined pattern provided on the base material, and the oxide semiconductor film. A gate insulating film; a gate electrode provided on the gate insulating film; a source electrode and a drain electrode connected to the oxide semiconductor film through a contact hole in the gate insulating film; and A first circuit wiring group provided; an interlayer insulating film provided on the gate electrode, the source electrode, the drain electrode, and the first circuit wiring group; and a second circuit provided on the interlayer insulating film. The gate insulating film is a silicon-based inorganic compound film, an organic compound film, or any film selected from metal oxide, metal nitride, and metal oxynitride, The thickness of the gate insulating film is in the range of 100 nm to 500 nm, and the thickness of the interlayer insulating film is twice to 10 times the thickness of 1μm or more and the gate insulating film.

この発明は、酸化物半導体膜を用いたコプレナー型の薄膜トランジスタを有するアレー基板である。この発明によれば、酸化物半導体膜上に設けられたゲート絶縁膜を上記したいずれかの膜としたので、そのゲート絶縁膜は、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法で形成することができ、酸化物半導体膜にダメージを与えることなく形成されてなるものである。その結果、酸化物半導体膜の特性を回復する熱処理（例えば２５０℃以上の熱処理）が省略され、低コスト化を実現できる。しかも、本発明は、薄膜トランジスタを構成するゲート絶縁膜の厚さを１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜の厚さを１μｍ以上且つゲート絶縁膜の２倍〜１０倍の厚さとしたので、トランジスタ特性が良好になるように制御でき、アレー配線や回路配線の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜トランジスタアレー基板を提供できる。   The present invention is an array substrate having a coplanar thin film transistor using an oxide semiconductor film. According to the present invention, since the gate insulating film provided on the oxide semiconductor film is any one of the films described above, the gate insulating film is formed by a coating method, a reactive sputtering method, or a pulse plasma CVD method. The oxide semiconductor film can be formed without damaging the oxide semiconductor film. As a result, heat treatment for restoring the characteristics of the oxide semiconductor film (eg, heat treatment at 250 ° C. or higher) is omitted, and cost reduction can be realized. In addition, since the thickness of the gate insulating film constituting the thin film transistor is in the range of 100 nm to 500 nm and the thickness of the interlayer insulating film is 1 μm or more and 2 to 10 times the thickness of the gate insulating film. Control can be made so that the characteristics are good, and the interlayer insulation of the array wiring and circuit wiring can be ensured. As a result, it is possible to provide a thin film transistor array substrate capable of improving display quality without deteriorating transistor characteristics.

（３）上記課題を解決するための本発明に係る薄膜集積回路装置の製造方法は、基材上に酸化物半導体膜をパターン形成する工程と、活性化処理により前記酸化物半導体膜にソース電極接続領域及びドレイン電極接続領域を形成する工程と、前記ソース電極接続領域及びドレイン電極接続領域が形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜を形成する工程と、前記ゲート絶縁膜にコンタクトホールを開けてソース電極及びドレイン電極を前記ソース電極接続領域及びドレイン電極接続領域にそれぞれ接続するとともに前記酸化物半導体膜上に前記ゲート絶縁膜を介してゲート電極を形成し、同時に第１回路配線群を形成する工程と、前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記第１回路配線群上に層間絶縁膜を形成する工程と、該層間絶縁膜上に第２回路配線群を形成する工程と、容量素子及び／又は抵抗素子を形成する工程とを少なくとも有し、前記ゲート絶縁膜の厚さを１００ｎｍ〜５００ｎｍの範囲とし、前記層間絶縁膜の厚さを１μｍ以上且つ前記ゲート絶縁膜の２倍〜１０倍の厚さとすることを特徴とする。   (3) A method of manufacturing a thin film integrated circuit device according to the present invention for solving the above-described problems includes a step of patterning an oxide semiconductor film on a substrate and a source electrode on the oxide semiconductor film by an activation process. A step of forming a connection region and a drain electrode connection region, and a gate by a coating method, a reactive sputtering method, or a pulsed plasma CVD method so as to cover the oxide semiconductor film in which the source electrode connection region and the drain electrode connection region are formed Forming an insulating film; opening a contact hole in the gate insulating film to connect a source electrode and a drain electrode to the source electrode connecting region and the drain electrode connecting region, respectively; and forming the gate insulating film on the oxide semiconductor film Forming a gate electrode through the first circuit wiring group and simultaneously forming a first circuit wiring group; and the source electrode and the drain electrode. Forming an interlayer insulating film on the gate electrode and the first circuit wiring group; forming a second circuit wiring group on the interlayer insulating film; and forming a capacitor element and / or a resistance element. The thickness of the gate insulating film is in the range of 100 nm to 500 nm, and the thickness of the interlayer insulating film is 1 μm or more and 2 to 10 times as thick as the gate insulating film. To do.

この発明によれば、上記した本発明に係る薄膜集積回路装置の製造方法は、上記本発明に係る薄膜トランジスタアレー基板の各製造工程を有し、さらに容量素子及び／又は抵抗素子を形成する工程を有するので、コプレナー型の薄膜トランジスタの作製工程では、酸化物半導体膜上に設けるゲート絶縁膜の形成を、酸化物半導体膜にダメージを与えない上記複数の手段で行う。その結果、酸化物半導体膜の特性を回復させるための熱処理（例えば２５０℃以上の熱処理）を必要とせず、そうした熱処理で問題が生じる可能性のある樹脂層やプラスチック基材等を制約なく採用することができる。しかも本発明は、薄膜トランジスタを構成するゲート絶縁膜の厚さを１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜の厚さを１μｍ以上且つゲート絶縁膜の２倍〜１０倍の厚さとしたので、トランジスタ特性が良好になるように制御でき、アレー配線や回路配線の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜集積回路装置を提供できる。   According to the present invention, the above-described method for manufacturing a thin film integrated circuit device according to the present invention includes the steps of manufacturing the thin film transistor array substrate according to the present invention, and further includes a step of forming a capacitor element and / or a resistance element. Therefore, in the manufacturing process of the coplanar thin film transistor, the gate insulating film provided over the oxide semiconductor film is formed by the above-described plurality of means without damaging the oxide semiconductor film. As a result, heat treatment (for example, heat treatment at 250 ° C. or higher) for restoring the characteristics of the oxide semiconductor film is not required, and a resin layer or a plastic base material that may cause a problem in such heat treatment is employed without restriction. be able to. In addition, according to the present invention, the thickness of the gate insulating film constituting the thin film transistor is in the range of 100 nm to 500 nm, and the thickness of the interlayer insulating film is 1 μm or more and twice to 10 times the thickness of the gate insulating film. Can be controlled so that the interlayer insulation of the array wiring and the circuit wiring can be ensured. As a result, it is possible to provide a thin film integrated circuit device capable of improving display quality without deteriorating transistor characteristics.

（４）上記課題を解決するための本発明に係る薄膜集積回路装置は、上記した本発明に係る薄膜トランジスタアレー基板を有することを特徴とする。すなわち、基材と、該基材上に設けられた所定パターンの酸化物半導体膜と、該酸化物半導体膜上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜にコンタクトホールを介して前記酸化物半導体膜に接続されたソース電極及びドレイン電極と、前記ゲート絶縁膜上に設けられた第１回路配線群と、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記第１回路配線群上に設けられた層間絶縁膜と、該層間絶縁膜上に設けられた第２回路配線群と、容量素子及び／又は抵抗素子と、を少なくとも有し、前記ゲート絶縁膜が、ケイ素系無機化合物膜、有機系化合物膜、又は金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であり、前記ゲート絶縁膜の厚さが１００ｎｍ〜５００ｎｍの範囲であり、前記層間絶縁膜の厚さが１μｍ以上且つ前記ゲート絶縁膜の２倍〜１０倍の厚さであることを特徴とする。   (4) A thin film integrated circuit device according to the present invention for solving the above-described problems has the thin film transistor array substrate according to the present invention described above. That is, a base material, an oxide semiconductor film having a predetermined pattern provided on the base material, a gate insulating film provided on the oxide semiconductor film, and a gate electrode provided on the gate insulating film A source electrode and a drain electrode connected to the oxide semiconductor film through a contact hole in the gate insulating film, a first circuit wiring group provided on the gate insulating film, the gate electrode, and the source electrode And at least an interlayer insulating film provided on the drain electrode and the first circuit wiring group, a second circuit wiring group provided on the interlayer insulating film, and a capacitor element and / or a resistance element. The gate insulating film is a silicon-based inorganic compound film, an organic compound film, or any film selected from metal oxide, metal nitride, and metal oxynitride, and the gate insulating film has a thickness of 100 nm. ~ In the range of nm, and the thickness of the interlayer insulating film is twice to 10 times the thickness of 1μm or more and the gate insulating film.

この発明は、酸化物半導体膜を用いたコプレナー型の薄膜トランジスタを有するアレー基板を有する薄膜集積回路装置である。この発明によれば、酸化物半導体膜上に設けられたゲート絶縁膜を上記したいずれかの膜としたので、そのゲート絶縁膜は、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法で形成することができ、酸化物半導体膜にダメージを与えることなく形成されてなるものである。その結果、酸化物半導体膜の特性を回復する熱処理（例えば２５０℃以上の熱処理）が省略され、低コスト化を実現できる。しかも、本発明は、薄膜トランジスタを構成するゲート絶縁膜の厚さを１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜の厚さを１μｍ以上且つゲート絶縁膜の２倍〜１０倍の厚さとしたので、トランジスタ特性が良好になるように制御でき、アレー配線や回路配線の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜集積回路装置を提供できる。   The present invention is a thin film integrated circuit device having an array substrate having a coplanar type thin film transistor using an oxide semiconductor film. According to the present invention, since the gate insulating film provided on the oxide semiconductor film is any one of the films described above, the gate insulating film is formed by a coating method, a reactive sputtering method, or a pulse plasma CVD method. The oxide semiconductor film can be formed without damaging the oxide semiconductor film. As a result, heat treatment for restoring the characteristics of the oxide semiconductor film (eg, heat treatment at 250 ° C. or higher) is omitted, and cost reduction can be realized. In addition, since the thickness of the gate insulating film constituting the thin film transistor is in the range of 100 nm to 500 nm and the thickness of the interlayer insulating film is 1 μm or more and 2 to 10 times the thickness of the gate insulating film. Control can be made so that the characteristics are good, and the interlayer insulation of the array wiring and circuit wiring can be ensured. As a result, it is possible to provide a thin film integrated circuit device capable of improving display quality without deteriorating transistor characteristics.

本発明によれば、近年の低価格化の要請に応えることができ、半導体膜として用いた酸化物半導体膜にダメージを与えない手段を含む薄膜トランジスタアレー基板の製造方法、及び製造された低コストで特性の良い薄膜トランジスタアレー基板、及びその薄膜トランジスタアレー基板を含む薄膜集積回路装置の製造方法、及び製造された薄膜集積回路装置を提供することができる。   According to the present invention, a method for manufacturing a thin film transistor array substrate including means for preventing damage to an oxide semiconductor film used as a semiconductor film, which can meet the recent demand for price reduction, and the manufactured low cost It is possible to provide a thin film transistor array substrate having good characteristics, a method of manufacturing a thin film integrated circuit device including the thin film transistor array substrate, and a manufactured thin film integrated circuit device.

しかも本発明は、薄膜トランジスタを構成するゲート絶縁膜の厚さを１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜の厚さを１μｍ以上且つゲート絶縁膜の２倍〜１０倍の厚さとしたので、トランジスタ特性が良好になるように制御でき、アレー配線や回路配線の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜トランジスタアレー基板や集積回路装置及びその製造方法を提供できる。   In addition, according to the present invention, the thickness of the gate insulating film constituting the thin film transistor is in the range of 100 nm to 500 nm, and the thickness of the interlayer insulating film is 1 μm or more and twice to 10 times the thickness of the gate insulating film. Can be controlled so that the interlayer insulation of the array wiring and the circuit wiring can be ensured. As a result, it is possible to provide a thin film transistor array substrate, an integrated circuit device, and a method for manufacturing the same that can improve display quality without deteriorating transistor characteristics.

本発明に係る薄膜トランジスタアレー基板の製造方法（その１）を示す工程図である。It is process drawing which shows the manufacturing method (the 1) of the thin-film transistor array board | substrate which concerns on this invention. 本発明に係る薄膜トランジスタアレー基板の製造方法（その２）を示す工程図である。It is process drawing which shows the manufacturing method (the 2) of the thin-film transistor array board | substrate which concerns on this invention. 本発明に係る薄膜トランジスタアレー基板の一例を示す模式的な断面図である。It is typical sectional drawing which shows an example of the thin-film transistor array board | substrate which concerns on this invention. 本発明に係る薄膜集積回路装置の製造方法（その１）を示す工程図である。It is process drawing which shows the manufacturing method (the 1) of the thin film integrated circuit device which concerns on this invention. 本発明に係る薄膜集積回路装置の製造方法（その２）を示す工程図である。It is process drawing which shows the manufacturing method (the 2) of the thin film integrated circuit device which concerns on this invention. 本発明に係る薄膜集積回路装置の一例を示す模式的な断面図である。It is a typical sectional view showing an example of a thin film integrated circuit device concerning the present invention. 図６に示す薄膜集積回路装置の模式的な平面図（Ａ）と回路図（Ｂ）である。FIG. 7 is a schematic plan view (A) and a circuit diagram (B) of the thin film integrated circuit device shown in FIG. 6. 本発明に係る薄膜集積回路装置の応用例（リングオシレータ）である。It is an application example (ring oscillator) of the thin film integrated circuit device according to the present invention. 図８に示す応用例（リングオシレータ）の模式的な平面図である。FIG. 9 is a schematic plan view of the application example (ring oscillator) shown in FIG. 8. ５段のリングオシレータの回路図である。It is a circuit diagram of a 5-stage ring oscillator.

以下に、本発明に係る薄膜トランジスタアレー基板及びその製造方法並びに薄膜集積回路装置及びその製造方法について、図面を参照して詳しく説明する。なお、本発明は、その技術的特徴を有すれば種々の変形が可能であり、以下に具体的に示す実施形態に限定されるものではない。   Hereinafter, a thin film transistor array substrate and a manufacturing method thereof, and a thin film integrated circuit device and a manufacturing method thereof according to the present invention will be described in detail with reference to the drawings. The present invention can be modified in various ways as long as it has the technical features, and is not limited to the embodiments specifically shown below.

［薄膜トランジスタアレー基板及びその製造方法］
（基本構成）
本発明に係る薄膜トランジスタアレー基板（以下「アレー基板５０」ともいう。）の製造方法は、図１及び図２に示すように、基材１上に酸化物半導体膜３をパターン形成する工程と、活性化処理により前記酸化物半導体膜３にソース電極接続領域３ｓ及びドレイン電極接続領域３ｄを形成する工程と、ソース電極接続領域３ｓ及びドレイン電極接続領域３ｄが形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜４を形成する工程と、ゲート絶縁膜４にコンタクトホール５を開けてソース電極６ｓ及びドレイン電極６ｄを前記ソース電極接続領域３ｓ及びドレイン電極接続領域３ｄにそれぞれ接続するとともに前記酸化物半導体膜３上にゲート絶縁膜４を介してゲート電極７を形成し、同時に第１回路配線群１７を形成する工程と、ソース電極６ｓ、ドレイン電極６ｄ、ゲート電極７及び第１回路配線群１７上に層間絶縁膜１８を形成する工程と、層間絶縁膜１８上に第２回路配線群１９を形成する工程とを少なくとも有している。 [Thin Film Transistor Array Substrate and Manufacturing Method Thereof]
(Basic configuration)
A method of manufacturing a thin film transistor array substrate (hereinafter also referred to as “array substrate 50”) according to the present invention includes a step of patterning an oxide semiconductor film 3 on a base material 1, as shown in FIGS. The step of forming the source electrode connection region 3s and the drain electrode connection region 3d in the oxide semiconductor film 3 by the activation treatment, and the oxide semiconductor film in which the source electrode connection region 3s and the drain electrode connection region 3d are formed are covered. In addition, a step of forming the gate insulating film 4 by a coating method, a reactive sputtering method or a pulsed plasma CVD method, and a contact hole 5 is formed in the gate insulating film 4 to connect the source electrode 6s and the drain electrode 6d to the source electrode connection region 3s. And a gate electrode connected to the drain electrode connection region 3d and on the oxide semiconductor film 3 via a gate insulating film 4. Forming the first circuit wiring group 17 at the same time, forming the interlayer insulating film 18 on the source electrode 6s, the drain electrode 6d, the gate electrode 7 and the first circuit wiring group 17, and the interlayer insulating film And a step of forming the second circuit wiring group 19 on the substrate 18.

そして、このアレー基板５０の製造方法は、ゲート絶縁膜４の厚さＴ１を１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜１８の厚さＴ２を１μｍ以上且つゲート絶縁膜４の２倍〜１０倍の厚さとすることに特徴がある。 The method of manufacturing the array substrate 50, the thickness T 1 of the gate insulating film 4 in the range of 100 nm to 500 nm, 2-fold to 10 of the second thickness T 2 of the above 1μm and the gate insulating film 4 of the interlayer insulating film 18 It is characterized by a double thickness.

この製造方法で得られた薄膜トランジスタアレー基板５０は、図３に示すように、基材１と、基材１上に設けられた所定パターンの酸化物半導体膜３と、酸化物半導体膜３上に設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられたゲート電極７と、ゲート絶縁膜４にコンタクトホール５を介して酸化物半導体膜３に接続されたソース電極６ｓ及びドレイン電極６ｄと、ゲート絶縁膜４上に設けられた第１回路配線１７と、ゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ及び第１回路配線群１７上に設けられた層間絶縁膜１８と、層間絶縁膜１８上に設けられた第２回路配線群１９とを少なくとも有している。   As shown in FIG. 3, the thin film transistor array substrate 50 obtained by this manufacturing method includes a base material 1, an oxide semiconductor film 3 having a predetermined pattern provided on the base material 1, and an oxide semiconductor film 3. A gate insulating film 4 provided, a gate electrode 7 provided on the gate insulating film 4, and a source electrode 6s and a drain electrode 6d connected to the oxide semiconductor film 3 through the contact hole 5 in the gate insulating film 4. A first circuit wiring 17 provided on the gate insulating film 4, an interlayer insulating film 18 provided on the gate electrode 7, the source electrode 6s, the drain electrode 6d and the first circuit wiring group 17, an interlayer insulating film And a second circuit wiring group 19 provided on the circuit board 18.

そして、このアレー基板５０では、ゲート絶縁膜４が、塗布法で形成したケイ素系無機化合物膜又は有機系化合物膜、又は反応性スパッタリング法若しくはパルスプラズマＣＶＤ法で形成した金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であるように構成されている。さらに、ゲート絶縁膜４の厚さＴ１が１００ｎｍ〜５００ｎｍの範囲であり、層間絶縁膜１８の厚さＴ２が１μｍ以上且つゲート絶縁膜４の２倍〜１０倍の厚さであるように構成されている。 In this array substrate 50, the gate insulating film 4 is formed of a silicon-based inorganic compound film or an organic compound film formed by a coating method, or a metal oxide or metal nitride formed by a reactive sputtering method or a pulse plasma CVD method. And any film selected from metal oxynitrides. Further, the thickness T 1 of the gate insulating film 4 is in the range of 100 nm to 500 nm, the thickness T 2 of the interlayer insulating film 18 is 1 μm or more, and is twice to 10 times as thick as the gate insulating film 4. It is configured.

このように構成されたアレー基板５０は、酸化物半導体膜３を用いたコプレナー型の薄膜トランジスタ１０を有している。そして、その酸化物半導体膜３上に設けるゲート絶縁膜４の形成を、酸化物半導体膜３にダメージ（酸素欠損等による特性低下のこと。以下同じ。）を与えない上記複数の手段（塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法）で行うので、酸化物半導体膜３の特性を回復させるための熱処理（例えば２５０℃以上の熱処理）を必要としない。その結果、そうした熱処理で問題が生じる可能性のある樹脂層やプラスチック基材等を制約なく採用することができるとともに、低コスト化を実現できる。また、コプレナー型構造の薄膜トランジスタ１０を製造するので、マスクを用いたフォトリソグラフィ工程の回数を低減させることができ、低コスト化を実現できる。また、コプレナー型構造の薄膜トランジスタ１０は、チャネル領域３ｃとソース電極接続領域３ｓ及びドレイン電極接続領域３ｄ（活性化処理領域）とを同一層上（同一プレーン上）に形成するので、ゲート電極７とソース電極６ｓ及びドレイン電極６ｄとがゲート絶縁膜４を間に挟む部分がなく、そうした部分に起因した寄生容量を低減できるという効果もある。   The array substrate 50 thus configured has a coplanar type thin film transistor 10 using the oxide semiconductor film 3. Then, the formation of the gate insulating film 4 provided on the oxide semiconductor film 3 does not damage the oxide semiconductor film 3 (deterioration of characteristics due to oxygen deficiency, etc .; the same applies hereinafter). , A reactive sputtering method or a pulsed plasma CVD method), a heat treatment (for example, a heat treatment at 250 ° C. or higher) for restoring the characteristics of the oxide semiconductor film 3 is not required. As a result, it is possible to employ a resin layer, a plastic base material, or the like that may cause a problem in such heat treatment without restriction, and to realize a reduction in cost. In addition, since the thin film transistor 10 having a coplanar structure is manufactured, the number of photolithography processes using a mask can be reduced, and cost reduction can be realized. In the coplanar type thin film transistor 10, the channel region 3c, the source electrode connection region 3s, and the drain electrode connection region 3d (activation processing region) are formed on the same layer (on the same plane). There is no portion where the source electrode 6s and the drain electrode 6d sandwich the gate insulating film 4 therebetween, and there is also an effect that parasitic capacitance caused by such portions can be reduced.

さらに、このアレー基板５０は、薄膜トランジスタ１０を構成するゲート絶縁膜４の厚さＴ１を１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜１８の厚さＴ２を１μｍ以上且つゲート絶縁膜４の２倍〜１０倍の厚さとしたので、そのゲート絶縁膜４によってトランジスタ特性が良好になるように制御でき、その層間絶縁膜１８によってアレー配線や回路配線等からなる第１回路配線群１７と第２回路配線群１９との間の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜トランジスタアレー基板５０を提供できる。 Further, the array substrate 50 has a thickness T 1 of the gate insulating film 4 constituting the thin film transistor 10 in the range of 100 nm to 500 nm, a thickness T 2 of the interlayer insulating film 18 is 1 μm or more, and twice the thickness of the gate insulating film 4. The gate insulating film 4 can control the transistor characteristics to be good, and the interlayer insulating film 18 can be used to control the first circuit wiring group 17 and the second circuit composed of array wiring, circuit wiring, and the like. Interlayer insulation with the wiring group 19 can be ensured. As a result, it is possible to provide a thin film transistor array substrate 50 that can improve display quality without deteriorating transistor characteristics.

以下、工程順に説明する。   Hereinafter, it demonstrates in order of a process.

（酸化物半導体膜のパターン形成工程）
先ず、図１（Ａ）に示すように、酸化物半導体膜３を基材１上にパターン形成する。基材１の種類や構造は特に限定されるものではなく、用途に応じて各種の基材を適用可能である。フレキシブルな材質であっても硬質な材質であってもよい。また、透明基材であっても不透明基材であってもよい。具体的に用いることができる材料としては、例えば、ガラス基材、石英基材、金属基材、セラミックス基材、プラスチック基材等を挙げることができる。なお、プラスチック基材としては、ポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリメタクリレート、ポリメチルメタクリレート、ポリメチルアクリレート、ポリエステル、ポリカーボネート等を挙げることができる。 (Oxide semiconductor film pattern formation process)
First, as illustrated in FIG. 1A, the oxide semiconductor film 3 is patterned on the base material 1. The kind and structure of the base material 1 are not specifically limited, Various base materials are applicable according to a use. It may be a flexible material or a hard material. Further, it may be a transparent substrate or an opaque substrate. Specific examples of materials that can be used include a glass substrate, a quartz substrate, a metal substrate, a ceramic substrate, and a plastic substrate. Examples of the plastic substrate include polyethylene, polypropylene, polyethylene terephthalate, polymethacrylate, polymethyl methacrylate, polymethyl acrylate, polyester, and polycarbonate.

基材１の厚さは、得られる薄膜トランジスタアレー基板５０にフレキシブル性を持たせるか否かによっても異なり特に限定されないが、例えばフレキシブル性のアレー基板５０とする場合には、厚さ５μｍ〜３００μｍのプラスチック基材が好ましく用いられる。また、基材１の形状は特に限定されないが、チップ状、カード状、ディスク状等を挙げることができる。なお、枚葉状又は連続状の基材１上に薄膜トランジスタ１０を形成した後に個々のチップ状、カード状、ディスク状に分断加工して、所定形状のアレー基板５０としてもよい。   The thickness of the base material 1 differs depending on whether or not the obtained thin film transistor array substrate 50 is flexible, and is not particularly limited. For example, when the flexible array substrate 50 is used, the thickness is 5 μm to 300 μm. A plastic substrate is preferably used. The shape of the substrate 1 is not particularly limited, and examples thereof include a chip shape, a card shape, and a disk shape. Alternatively, the thin film transistor 10 may be formed on the single-wafer or continuous substrate 1 and then cut into individual chips, cards, or disks to form an array substrate 50 having a predetermined shape.

酸化物半導体膜３は、基材１上に設けられる。酸化物半導体膜３は、薄膜トランジスタ１０を構成するチャネル領域３ｃとして使用できる程度の移動度を有するものであれば、その種類は特に限定されず、現在知られている酸化物半導体膜であっても、今後発見される酸化物半導体膜であってもよい。酸化物半導体膜３を構成する酸化物としては、例えば、ＩｎＭＺｎＯ（ＭはＧａ，Ａｌ，Ｆｅのうち少なくとも１種）を主たる構成元素とするアモルファス酸化物を挙げることができる。特に、ＭがＧａであるＩｎＧａＺｎＯ系のアモルファス酸化物が好ましく、この場合、Ｉｎ：Ｇａ：Ｚｎの比が１：１：ｍ（ｍ＜６）であることが好ましい。また、Ｍｇをさらに含む場合においては、Ｉｎ：Ｇａ：Ｚｎ1-xＭｇxの比が１：１：ｍ（ｍ＜６）で０＜ｘ≦１であることが好ましい。なお、組成割合は、蛍光Ｘ線（ＸＲＦ）装置によって測定したものである。 The oxide semiconductor film 3 is provided on the base material 1. The type of the oxide semiconductor film 3 is not particularly limited as long as the oxide semiconductor film 3 has mobility that can be used as the channel region 3c included in the thin film transistor 10, and may be a currently known oxide semiconductor film. An oxide semiconductor film discovered in the future may be used. Examples of the oxide constituting the oxide semiconductor film 3 include an amorphous oxide containing InMZnO (M is at least one of Ga, Al, and Fe) as a main constituent element. In particular, an InGaZnO-based amorphous oxide in which M is Ga is preferable. In this case, the ratio of In: Ga: Zn is preferably 1: 1: m (m <6). When Mg is further included, it is preferable that the ratio of In: Ga: Zn 1-x Mg x is 1: 1: m (m <6) and 0 <x ≦ 1. The composition ratio is measured by a fluorescent X-ray (XRF) apparatus.

ＩｎＧａＺｎＯ系のアモルファス酸化物については、ＩｎとＧａとＺｎの広い組成範囲でアモルファス相を示す。この三元系でアモルファス相を安定して示す組成範囲としては、ＩｎｘＧａｙＺｎｚＯ（３ｘ／２＋３ｙ／２＋ｚ）で比率ｘ／ｙが０．４〜１．４の範囲であり、比率ｚ／ｙが０．２〜１２の範囲にあるように表すことができる。なお、ＺｎＯに近い組成とＩｎ２Ｏ３に近い組成で結晶質を示す。また、アモルファス酸化物が、ＩｎxＧａ1-x酸化物（０≦ｘ≦１）、ＩｎxＺｎ1-x酸化物（０．２≦ｘ≦１）、ＩｎxＳｎ1-x酸化物（０．８≦ｘ≦１）、Ｉｎx（Ｚｎ，Ｓｎ）1-x酸化物（０．１５≦ｘ≦１）から選ばれるいずれかのアモルファス酸化物であってもよい。 The InGaZnO-based amorphous oxide exhibits an amorphous phase in a wide composition range of In, Ga, and Zn. The composition range stably showing the amorphous phase in this ternary system is In x Ga y Zn z O (3x / 2 + 3y / 2 + z) and the ratio x / y is in the range of 0.4 to 1.4, and the ratio It can be expressed such that z / y is in the range of 0.2-12. In addition, crystalline is shown with a composition close to ZnO and a composition close to In 2 O 3 . Amorphous oxides include In x Ga 1-x oxide (0 ≦ x ≦ 1), In x Zn 1-x oxide (0.2 ≦ x ≦ 1), In x Sn 1-x oxide ( Any amorphous oxide selected from 0.8 ≦ x ≦ 1) and In x (Zn, Sn) 1-x oxide (0.15 ≦ x ≦ 1) may be used.

本発明では、後述の実施例で用いたＩｎＧａＺｎＯ系（以下「ＩＧＺＯ」と略す。）酸化物半導体膜を好ましく挙げることができる。また、このＩＧＺＯ系酸化物半導体膜には、必要に応じて、Ａｌ、Ｆｅ、Ｓｎ等を構成元素として加えたものであってもよい。このＩＧＺＯ系酸化物半導体膜は、可視光を透過して透明膜となるので、全体を透明にしたＴＦＴの製造も可能である。また、このＩＧＺＯ系酸化物半導体膜は、室温から１５０℃程度の低温での成膜が可能であることから、ガラス転移温度が２００℃未満の耐熱性に乏しいプラスチック基材に対しても好ましく適用できる。   In the present invention, an InGaZnO-based (hereinafter abbreviated as “IGZO”) oxide semiconductor film used in Examples described later can be preferably exemplified. Further, the IGZO-based oxide semiconductor film may be added with Al, Fe, Sn, or the like as a constituent element, if necessary. Since the IGZO-based oxide semiconductor film transmits visible light and becomes a transparent film, it is possible to manufacture a TFT that is transparent as a whole. In addition, since this IGZO-based oxide semiconductor film can be formed at room temperature to a low temperature of about 150 ° C., it is preferably applied to a plastic substrate having a glass transition temperature of less than 200 ° C. and poor heat resistance. it can.

酸化物半導体膜３がアモルファスであるか否かは、測定対象となる酸化物半導体膜に入射角度０．５°程度の低入射角によるＸ線回折を行った場合に、結晶質の存在を示す明瞭な回折ピークが検出されないこと、すなわち所謂ブロード（又はハロー）パターンが見られることで確認できる。そうしたブロードパターンは、微結晶状態の酸化物半導体膜でも見られるので、この酸化物半導体膜３には、そのような微結晶状態の酸化物半導体膜も含まれるものとする。   Whether or not the oxide semiconductor film 3 is amorphous indicates the presence of crystalline when the oxide semiconductor film to be measured is subjected to X-ray diffraction at a low incident angle of about 0.5 °. It can be confirmed that a clear diffraction peak is not detected, that is, a so-called broad (or halo) pattern is observed. Such a broad pattern is also observed in a microcrystalline oxide semiconductor film. Therefore, the oxide semiconductor film 3 includes such a microcrystalline oxide semiconductor film.

酸化物半導体膜３の形成は、酸化物半導体材料の種類や基材１の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、成膜手段としてスパッタリング法を適用でき、パターニング手段としてフォトリソグラフィを適用できる。酸化物半導体膜３の厚さは、成膜条件によって任意に設計されるために一概には言えないが、通常１０ｎｍ〜１５０ｎｍの範囲内であることが好ましく、２５ｎｍ〜１００ｎｍの範囲内であることがより好ましい。   For the formation of the oxide semiconductor film 3, film forming means and patterning means corresponding to the type of the oxide semiconductor material and the heat resistance of the substrate 1 are applied. For example, a sputtering method can be applied as the film forming unit, and photolithography can be applied as the patterning unit. The thickness of the oxide semiconductor film 3 is not generally specified because it is arbitrarily designed depending on the deposition conditions, but it is usually preferably in the range of 10 nm to 150 nm, and preferably in the range of 25 nm to 100 nm. Is more preferable.

ところで、従来では、酸化物半導体膜３を成膜した後に２５０℃以上又は３００℃以上の熱処理（レーザ照射や熱アニール処理等）を施し、半導体特性（移動度）を向上させていた。その理由は、酸化物半導体膜３上に形成するゲート絶縁膜４をプラズマＣＶＤ法で形成していたため、成膜時のプラズマ条件によって、酸化物半導体膜３がダメージを受けていたためである。しかしながら、後述するように、本発明では、酸化物半導体膜３にダメージを与えるプラズマ条件を生じさせるプラズマＣＶＤ法によってはゲート絶縁膜４を形成しない。その結果、後の２５０℃以上又は３００℃以上の熱処理工程は不要とすることができる。   Conventionally, after the oxide semiconductor film 3 is formed, heat treatment (laser irradiation, thermal annealing treatment, or the like) at 250 ° C. or higher or 300 ° C. or higher is performed to improve semiconductor characteristics (mobility). This is because the gate insulating film 4 formed over the oxide semiconductor film 3 is formed by the plasma CVD method, and the oxide semiconductor film 3 is damaged by the plasma conditions during the film formation. However, as will be described later, in the present invention, the gate insulating film 4 is not formed by the plasma CVD method for generating a plasma condition that damages the oxide semiconductor film 3. As a result, a subsequent heat treatment step of 250 ° C. or higher or 300 ° C. or higher can be omitted.

なお、後述の薄膜集積回路装置６０のところでも説明するが、酸化物半導体膜３の形成工程時には、その酸化物半導体膜３と同じ材料で、容量素子２０を構成する第１電極用の膜と、抵抗素子３０を構成する抵抗体膜用の膜とを同時に成膜し、且つ同時にパターニングする。この第１電極用の膜と抵抗体膜用の膜の厚さは、酸化物半導体膜３の厚さと同じにするのが製造上便利である。なお、第１電極用の膜と、抵抗体膜用の膜は、後の活性化処理で導体化され、容量素子２０においては第１電極２１を構成し、抵抗素子３０においては抵抗体膜３３を構成することになる。   As will be described later with reference to a thin film integrated circuit device 60, the oxide semiconductor film 3 is formed by the same material as that of the oxide semiconductor film 3 and the film for the first electrode constituting the capacitor 20 in the formation process. The film for the resistor film constituting the resistance element 30 is simultaneously formed and patterned simultaneously. It is convenient for manufacturing that the thicknesses of the first electrode film and the resistor film are the same as the thickness of the oxide semiconductor film 3. Note that the film for the first electrode and the film for the resistor film are made into conductors in the subsequent activation process, and constitutes the first electrode 21 in the capacitive element 20 and the resistor film 33 in the resistive element 30. Will be configured.

また、必要に応じて、基板５０上には第１下地膜や第２下地膜（いずれも図示しない）を形成する。第１下地膜や第２下地膜は、その機能や目的に応じて必要な領域のみに形成してもよいし全面に形成してもよい。第１下地膜と第２下地膜は、クロム、チタン、アルミニウム、ケイ素、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素の群から選択されるいずれかの材料で形成される。例えば密着膜として用いる場合には、クロム、チタン、アルミニウム、又はケイ素等からなる金属系の無機膜が好ましく用いられ、応力緩和膜やバッファ膜（熱緩衝膜）として用いる場合には、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素等からなる化合物膜が好ましく用いられ、バリア膜として用いる場合には、酸化ケイ素又は酸窒化ケイ素等からなる化合物膜が好ましく用いられる。これらの膜は、その機能や目的に応じて、単層で設けてもよいし、２層以上を積層してもよい。   In addition, a first base film and a second base film (both not shown) are formed on the substrate 50 as necessary. The first base film and the second base film may be formed only in a necessary region according to the function or purpose, or may be formed on the entire surface. The first base film and the second base film are formed of any material selected from the group consisting of chromium, titanium, aluminum, silicon, chromium oxide, titanium oxide, aluminum oxide, silicon oxide, silicon nitride, and silicon oxynitride. Is done. For example, when used as an adhesion film, a metal-based inorganic film made of chromium, titanium, aluminum, or silicon is preferably used. When used as a stress relaxation film or a buffer film (thermal buffer film), chromium oxide, A compound film made of titanium oxide, aluminum oxide, silicon oxide, silicon nitride, silicon oxynitride or the like is preferably used. When used as a barrier film, a compound film made of silicon oxide or silicon oxynitride is preferably used. These films may be provided as a single layer or two or more layers may be laminated depending on the function or purpose.

好ましい例としては、第１下地膜を密着膜として、クロム、チタン、アルミニウム、又はケイ素等からなる金属系の無機膜を形成し、第２下地膜をバッファ膜として、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素等からなる化合物膜を積層することが好ましい。第１下地膜を密着膜として形成する場合の厚さは、膜を構成する材質によってその範囲は若干異なるが、通常１ｎｍ以上２００ｎｍ以下程度の範囲内であることが好ましい。一方、第２下地膜をバッファ膜として形成する場合の厚さも実際に形成する膜の材質によってその範囲は若干異なるが、その厚さとしては、通常、１００ｎｍ以上１０００ｎｍ以下程度の範囲内であることが好ましい。   As a preferable example, a metal-based inorganic film made of chromium, titanium, aluminum, silicon, or the like is formed using the first base film as an adhesion film, and chromium oxide, titanium oxide, oxide is formed using the second base film as a buffer film. It is preferable to stack a compound film made of aluminum, silicon oxide, silicon nitride, silicon oxynitride, or the like. The thickness in the case of forming the first undercoating film as an adhesion film varies slightly depending on the material constituting the film, but is usually preferably in the range of about 1 nm to 200 nm. On the other hand, the thickness when the second underlayer film is formed as a buffer film is slightly different depending on the material of the film actually formed, but the thickness is usually in the range of about 100 nm to 1000 nm. Is preferred.

こうした第１下地膜と第２下地膜は、各種の蒸着法、ＤＣスパッタリング法、ＲＦマグネトロンスパッタリング法、プラズマＣＶＤ法等の各種の方法で形成することができるが、実際には、膜を構成する材質に応じた好ましい方法が採用される。通常は、ＤＣスパッタリング法やＲＦマグネトロンスパッタリング法等が好ましく用いられる。   Such a first base film and a second base film can be formed by various methods such as various vapor deposition methods, DC sputtering methods, RF magnetron sputtering methods, plasma CVD methods, and the like, but actually constitute the films. A preferred method according to the material is adopted. Usually, a DC sputtering method, an RF magnetron sputtering method, or the like is preferably used.

（活性化処理工程）
次に、図１（Ｂ）に示すように、活性化処理により酸化物半導体膜３にソース電極接続領域３ｓ及びドレイン電極接続領域３ｄを形成する。ここでは、先ず、所定のパターンにパターニングされた酸化物半導体膜３（図１（Ａ）参照）を覆うように、感光性レジスト膜を設ける。感光性レジストは市販のものを用いることができる。その後、その感光性レジスト膜をマスク露光し、引き続いて現像して、図１（Ｂ）に示すように、開口部１３を有するマスクパターン１２を形成する。このマスクパターン１２の開口部１３は、酸化物半導体膜３のソース電極接続領域３ｓ及びドレイン電極接続領域３ｄとなる部分である。その後、活性化処理１４を行って、開口部１３の酸化物半導体膜３をソース電極接続領域３ｓ及びドレイン電極接続領域３ｄにする。 (Activation process)
Next, as illustrated in FIG. 1B, a source electrode connection region 3s and a drain electrode connection region 3d are formed in the oxide semiconductor film 3 by an activation process. Here, first, a photosensitive resist film is provided so as to cover the oxide semiconductor film 3 (see FIG. 1A) patterned in a predetermined pattern. A commercially available photosensitive resist can be used. Thereafter, the photosensitive resist film is subjected to mask exposure and subsequently developed to form a mask pattern 12 having an opening 13 as shown in FIG. The opening 13 of the mask pattern 12 is a portion that becomes the source electrode connection region 3 s and the drain electrode connection region 3 d of the oxide semiconductor film 3. Thereafter, an activation process 14 is performed to make the oxide semiconductor film 3 in the opening 13 into a source electrode connection region 3s and a drain electrode connection region 3d.

活性化処理は、アルゴンガス又はＣを含むフッ素系ガスを含むプラズマ条件下で行う。その処理条件は、酸化物半導体膜３の組成や特性に応じて任意に設定される。例えば、ＩＧＺＯ系酸化物半導体材料で酸化物半導体材料膜３を形成した場合における活性化処理条件としては、ＣＦ４ガス又はＣＨＦ３ガス等のＣを含むフッ素系ガス又はアルゴンガスを用い、５ｍＷ／ｍｍ２程度のＲＦ出力で５０ｓｅｃ〜３００ｓｅｃの条件を例示できる。なお、同様の効果が得られるガスであれば、Ｃを含むフッ素系ガスやアルゴンガス以外であってもよい。こうすることにより、酸化物半導体材料膜３が有する当初の半導体特性を、キャリア密度が１０１６〜１０１９程度の導電体特性を有する導電体に変化させることができ、良好なソース電極接続領域３ｓ及びドレイン電極接続領域３ｄとすることができる。一方、活性化処理されない部分の酸化物半導体膜３は、半導体特性のまま保持され、チャネル領域３ｃとして作用する。 The activation treatment is performed under plasma conditions including an argon gas or a fluorine-based gas containing C. The processing conditions are arbitrarily set according to the composition and characteristics of the oxide semiconductor film 3. For example, as an activation treatment condition when the oxide semiconductor material film 3 is formed of an IGZO-based oxide semiconductor material, a fluorine-based gas or argon gas containing C such as CF 4 gas or CHF 3 gas is used, and 5 mW / A condition of 50 sec to 300 sec can be exemplified with an RF output of about mm 2 . In addition, as long as it is a gas with which the same effect is acquired, it may be other than C-containing fluorine-based gas or argon gas. By doing so, the initial semiconductor characteristics of the oxide semiconductor material film 3 can be changed to a conductor having a conductor characteristic of a carrier density of about 10 16 to 10 19 , and a good source electrode connection region 3 s can be obtained. And the drain electrode connection region 3d. On the other hand, the portion of the oxide semiconductor film 3 that is not activated is maintained as semiconductor characteristics and functions as the channel region 3c.

なお、後述の薄膜集積回路装置６０のところでも説明するように、容量素子２０の第１電極用の膜と、抵抗素子３０を構成する抵抗体膜用の膜とを、酸化物半導体膜３の形成工程時に併せて形成するが、そうした第１電極用の膜と抵抗体膜用の膜についてもこの活性化処理で導体化する。活性化処理により、容量素子２０の第１電極用の膜は第１電極２１となり、抵抗素子３０を構成する抵抗体膜用の膜は抵抗体膜３３となる。このように、第１電極２１と抵抗体膜３３を別個に形成することなく単一の導体化処理で形成できるので、薄膜集積回路装置を低コストで製造することができる。   Note that, as will be described later in the description of the thin film integrated circuit device 60, the film for the first electrode of the capacitor 20 and the film for the resistor film constituting the resistor 30 are formed of the oxide semiconductor film 3. Although it forms together at the time of a formation process, also about the film | membrane for such 1st electrodes and the film | membrane for resistor films | membranes, it becomes conductor by this activation process. By the activation process, the film for the first electrode of the capacitive element 20 becomes the first electrode 21, and the film for the resistor film constituting the resistance element 30 becomes the resistor film 33. Thus, since the first electrode 21 and the resistor film 33 can be formed by a single conductor process without being separately formed, a thin film integrated circuit device can be manufactured at low cost.

この工程では、最後に、感光性レジスト膜からなるマスクパターン１２を、所定の除去剤で除去する。通常、アルカリ溶液等が用いられる。   In this step, finally, the mask pattern 12 made of a photosensitive resist film is removed with a predetermined removing agent. Usually, an alkaline solution or the like is used.

（ゲート絶縁膜の形成工程）
次に、図１（Ｃ）に示すように、ソース電極接続領域３ｓ及びドレイン電極接続領域３ｄが形成された酸化物半導体膜３を覆うようにゲート絶縁膜４を形成する。本発明では、ゲート絶縁膜４の形成を、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法で行う。ゲート絶縁膜４の形成材料は、絶縁性が高く、誘電率が比較的高く、ゲート絶縁膜として適しているものであれば各種の材料を用いることができる。具体的には、下記のようにその成膜手段によって異なる。 (Gate insulating film formation process)
Next, as illustrated in FIG. 1C, a gate insulating film 4 is formed so as to cover the oxide semiconductor film 3 in which the source electrode connection region 3s and the drain electrode connection region 3d are formed. In the present invention, the gate insulating film 4 is formed by a coating method, a reactive sputtering method, or a pulse plasma CVD method. As a material for forming the gate insulating film 4, various materials can be used as long as they have high insulating properties, have a relatively high dielectric constant, and are suitable as a gate insulating film. Specifically, it varies depending on the film forming means as described below.

塗布法でゲート絶縁膜４を形成する場合には、塗布形成可能な無機系化合物又は有機系化合物を用いることができる。無機系化合物としては、ケイ素系の無機化合物を好ましく用いることができ、例えば、ＳＯＧ（Spin On Glass）材料、シラザン系（ポリシラザン）材料、シラン系（シリコーン）材料等を好ましく用いることができる。一方、有機系化合物としては、各種の樹脂材料を用いることができる。例えば、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂等を用いることができる。形成されたゲート絶縁膜４は、酸化ケイ素、アクリル系樹脂膜、フェノール系樹脂膜、フッ素系樹脂膜、エポキシ系樹脂膜、カルド系樹脂膜、ビニル系樹脂膜、イミド系樹脂膜、ノボラック系樹脂膜等となる。特に好ましくは、光硬化性又は熱硬化性のフェノール系樹脂等である。   When the gate insulating film 4 is formed by a coating method, an inorganic compound or an organic compound that can be coated and formed can be used. As the inorganic compound, a silicon-based inorganic compound can be preferably used. For example, an SOG (Spin On Glass) material, a silazane (polysilazane) material, a silane (silicone) material, or the like can be preferably used. On the other hand, various resin materials can be used as the organic compound. For example, acrylic resin, phenol resin, fluorine resin, epoxy resin, cardo resin, vinyl resin, imide resin, novolac resin, or the like can be used. The formed gate insulating film 4 is made of silicon oxide, acrylic resin film, phenol resin film, fluorine resin film, epoxy resin film, cardo resin film, vinyl resin film, imide resin film, novolac resin. It becomes a film or the like. Particularly preferred is a photocurable or thermosetting phenolic resin.

これらの無機系化合物又は有機系化合物は、その種類に応じた溶媒に溶解して塗布溶液とし、その塗布溶液でゲート絶縁膜４を覆うように塗布し、必要に応じ所定の温度（例えば１００℃〜１５０℃）を加えて溶媒除去等を行って、ゲート絶縁膜４を成膜することができる。溶媒は、材料の種類によって選択されるが、ペグミア等を挙げることができる。なお、ノンソルベントタイプ（無溶剤型）では、架橋等の反応によりゲート絶縁膜４を形成することができる。   These inorganic compounds or organic compounds are dissolved in a solvent corresponding to the type thereof to form a coating solution, which is coated so as to cover the gate insulating film 4 with the coating solution, and at a predetermined temperature (for example, 100 ° C.) as necessary. The gate insulating film 4 can be formed by removing the solvent by adding (˜150 ° C.). The solvent is selected depending on the type of material, and examples thereof include pegemia. In the non-solvent type (solvent-free type), the gate insulating film 4 can be formed by a reaction such as crosslinking.

塗布法としては、各種の手段を挙げることができ、スピンコート法、ディップコート法、ダイコート法等を挙げることができる。塗布法で形成したゲート絶縁膜４の厚さＴ１は、その種類によっても異なるが、通常、１００ｎｍ〜５００ｎｍの範囲内である。 Examples of the coating method include various means such as a spin coating method, a dip coating method, and a die coating method. The thickness T 1 of the gate insulating film 4 formed by the coating method varies depending on the type, it is usually in the range of 100 nm to 500 nm.

反応性スパッタリング法でのゲート絶縁膜４を形成方法は、放電ガスであるＡｒガスと共に微量のＯ２やＮ２ガス等の反応性ガスを入れてゲート絶縁膜４を成膜する方法である。この方法ではスパッタ可能な材料をターゲット材料として用いて成膜する。ターゲット材料としては、ケイ素、イットリウム、アルミニウム、ハフニウム、ジルコニウム、チタン、タンタル、ニオブ、スカンジウム、バリウム、ストロンチウムのうち少なくとも１種又は２種以上の金属、酸化物、窒化物、酸窒化物を挙げることができる。したがって、形成されたゲート絶縁膜４としては、酸化ケイ素膜、窒化ケイ素膜、酸窒化ケイ素膜、酸化イットリウム膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化チタン膜、酸化タンタル膜、酸化ニオブ膜、酸化スカンジウム膜、チタン酸バリウムストロンチウム膜、等を挙げることができる。特に好ましくは、酸化ケイ素膜、窒化ケイ素膜、酸窒化ケイ素膜である。 The method of forming the gate insulating film 4 by the reactive sputtering method is a method of forming the gate insulating film 4 by adding a small amount of reactive gas such as O 2 or N 2 gas together with Ar gas which is a discharge gas. In this method, a film that can be sputtered is used as a target material. Examples of target materials include at least one metal selected from silicon, yttrium, aluminum, hafnium, zirconium, titanium, tantalum, niobium, scandium, barium, and strontium, oxides, nitrides, and oxynitrides. Can do. Therefore, the formed gate insulating film 4 includes a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an yttrium oxide film, an aluminum oxide film, a hafnium oxide film, a zirconium oxide film, a titanium oxide film, a tantalum oxide film, and an oxide film. Examples thereof include a niobium film, a scandium oxide film, a barium strontium titanate film, and the like. Particularly preferred are a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.

反応性スパッタリング法では、導電性材料をターゲットとして用いてＤＣモードでスパッタを行い、その導電性材料原子と反応性ガスとが反応して絶縁膜を形成するという原理でゲート絶縁膜４が成膜されるので、酸化物半導体膜３へのダメージを低減することができる。ゲート絶縁膜４は、ターゲット材料と反応性ガスとを選択して成膜されるが、その厚さＴ１は、通常、１００ｎｍ〜５００ｎｍの範囲内である。 In the reactive sputtering method, sputtering is performed in a DC mode using a conductive material as a target, and the gate insulating film 4 is formed on the principle that the conductive material atoms react with a reactive gas to form an insulating film. Therefore, damage to the oxide semiconductor film 3 can be reduced. The gate insulating film 4 is being deposited by selecting the target material and the reactive gas, the thickness T 1 is usually in the range of 100 nm to 500 nm.

パルスプラズマＣＶＤ法でのゲート絶縁膜４を形成方法は、装置のフィラメントから放出される熱電子によってガス成分をプラズマ化してゲート絶縁膜４を成膜する方法である。原料ガスとしては、テトラメチルシラン（Ｓｉ（ＣＨ３）４）、ＴＥＯＳ等を用い、この方法では、バイアス電圧とパルス周波数とデューティー比（パルス１周期中のバイアス電圧のＯＮ−ＯＦＦ比）とで条件設定される。各条件は、成膜するゲート絶縁膜４の種類等によって異なるが、通常、バイアス電圧は０．５ｋＷ〜２．０ｋＷ、周波数は１３．５６ＭＨｚ、デューティー比は５％〜５０％の範囲である。 The method of forming the gate insulating film 4 by the pulse plasma CVD method is a method of forming the gate insulating film 4 by converting the gas component into plasma by the thermal electrons emitted from the filament of the apparatus. As the source gas, tetramethylsilane (Si (CH 3 ) 4 ), TEOS, etc. are used. In this method, the bias voltage, the pulse frequency, and the duty ratio (ON / OFF ratio of the bias voltage during one pulse period) are Conditions are set. Each condition varies depending on the type of the gate insulating film 4 to be formed, but usually the bias voltage is in the range of 0.5 kW to 2.0 kW, the frequency is 13.56 MHz, and the duty ratio is in the range of 5% to 50%.

パルスプラズマＣＶＤ法では、バイアス電圧のＯＦＦ時の作用によって必要以上に原料ガスの分解を行わないので、実効的に加わるＲＦの要素を低減することができる。その結果、酸化物半導体膜３へのダメージを低減することができる。パルスプラズマＣＶＤ法で形成するゲート絶縁膜４の厚さＴ１は、通常、１００ｎｍ〜５００ｎｍの範囲内である。 In the pulse plasma CVD method, since the source gas is not decomposed more than necessary due to the action when the bias voltage is turned OFF, the element of RF that is effectively applied can be reduced. As a result, damage to the oxide semiconductor film 3 can be reduced. The thickness T 1 of the gate insulating film 4 formed by pulsed plasma CVD method is usually in the range of 100 nm to 500 nm.

ゲート絶縁膜４の厚さＴ１は、上記のように、１００ｎｍ〜５００ｎｍの範囲であることが、トランジスタ特性とバイアスストレス耐性の点で好ましい。ゲート絶縁膜の厚さＴ１が１００ｎｍ未満では、バイアスストレスに対し弱くなると共にゲート絶縁膜の絶縁性が低下し、トランジスタ動作しなくなる。一方、ゲート絶縁膜の厚さが５００ｎｍを超えると、厚すぎてトランジスタ特性が低下する。なお、ゲート絶縁膜４の厚さＴ１の好ましい範囲は２００ｎｍ〜３００ｎｍであり、トランジスタ特性をより向上させることができる。 As described above, the thickness T 1 of the gate insulating film 4 is preferably in the range of 100 nm to 500 nm in terms of transistor characteristics and bias stress resistance. If it is less than the thickness T 1 of the gate insulating film is 100 nm, reduces the insulation properties of the gate insulating film with weakened to bias stress, longer transistor operation. On the other hand, when the thickness of the gate insulating film exceeds 500 nm, the transistor characteristics deteriorate due to being too thick. A preferable range for the thickness T 1 of the gate insulating film 4 is 200 nm to 300 nm, it is possible to improve the transistor characteristics.

上記したゲート絶縁膜４の形成手段では、酸化物半導体膜３へのダメージを低減できるので、その後に従来行っていた２５０℃以上又は３００℃以上の温度での熱処理を省略することができる。熱処理の省略は、工数が減少して低コスト化を実現できるとともに、薄膜トランジスタの構成材料等の選択の幅を増して例えば樹脂層を設けたりプラスチック基材を採用したりすることが可能となるので好ましい。   With the above-described means for forming the gate insulating film 4, damage to the oxide semiconductor film 3 can be reduced, so that the conventional heat treatment at a temperature of 250 ° C. or higher or 300 ° C. or higher can be omitted. Omission of heat treatment can reduce costs by reducing the number of man-hours and increase the range of selection of constituent materials for thin film transistors, for example, by providing a resin layer or adopting a plastic substrate. preferable.

次に、図１（Ｄ）に示すように、コンタクトホール５を形成する。コンタクトホール５は、ゲート絶縁膜４を形成した後に、そのゲート絶縁膜４をパターニングして形成する。コンタクトホール５は、その後に形成するソース電極６ｓ及びドレイン電極６ｄを、既に形成したソース電極接続領域３ｓ及びドレイン電極接続領域３ｄにそれぞれ接続するための開口部である。コンタクトホール５の形成は、従来公知のパターニング手段を採用できる。例えば、市販の感光性レジスト膜をゲート絶縁膜４上に設けた後に、マスク露光と現像を行って、感光性レジスト膜にコンタクトホール形成部を開口し、その後、ＣＦ４とＯ２ガスを用いたドライエッチングにより、露出した部分のゲート絶縁膜４をエッチング除去してコンタクトホール５を形成する。なお、ゲート絶縁膜４の種類に応じてエッチャントが選択される。また、感光性を有する塗布型絶縁膜を用いても同様にコンタクトホール５を形成できる。 Next, as shown in FIG. 1D, contact holes 5 are formed. The contact hole 5 is formed by patterning the gate insulating film 4 after forming the gate insulating film 4. The contact hole 5 is an opening for connecting a source electrode 6s and a drain electrode 6d to be formed thereafter to the source electrode connection region 3s and the drain electrode connection region 3d that have already been formed. The contact hole 5 can be formed by using a conventionally known patterning means. For example, after a commercially available photosensitive resist film is provided on the gate insulating film 4, mask exposure and development are performed to open a contact hole forming portion in the photosensitive resist film, and then CF 4 and O 2 gas are used. The exposed portion of the gate insulating film 4 is removed by dry etching to form a contact hole 5. Note that an etchant is selected according to the type of the gate insulating film 4. Further, the contact hole 5 can be similarly formed by using a coating type insulating film having photosensitivity.

なお、このゲート絶縁膜４は、後述する薄膜集積回路装置６０では容量素子２０の誘電体膜２３として用いられる。   The gate insulating film 4 is used as the dielectric film 23 of the capacitive element 20 in the thin film integrated circuit device 60 described later.

（電極及び第１回路配線群形成工程）
次に、図１（Ｅ）に示すように、ゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ及び第１回路配線群１７を形成する。先ず、コンタクトホール５が形成された後の全面又は所定の領域に、電極層を成膜し、その後、所定のパターンにパターニングして、ゲート電極７と、ソース電極６ｓ及びドレイン電極６ｄと、それらから必要に応じて延びる第１回路配線群１７とを形成する。つまり、このゲート電極７とソース電極６ｓ及びドレイン電極６ｄと第１回路配線群１７とは、同一材料で同時に形成された電極層を所定のパターンにパターニングして形成される。 (Electrode and first circuit wiring group forming step)
Next, as shown in FIG. 1E, a gate electrode 7, a source electrode 6s, a drain electrode 6d, and a first circuit wiring group 17 are formed. First, an electrode layer is formed on the entire surface or a predetermined region after the contact hole 5 is formed, and then patterned into a predetermined pattern to obtain a gate electrode 7, a source electrode 6s, a drain electrode 6d, To the first circuit wiring group 17 extending as necessary. That is, the gate electrode 7, the source electrode 6s, the drain electrode 6d, and the first circuit wiring group 17 are formed by patterning an electrode layer formed of the same material simultaneously into a predetermined pattern.

ゲート電極７は、酸化物半導体膜３のチャネル領域３ｃの上方位置のゲート絶縁膜４上に設けられる。ソース電極６ｓ及びドレイン電極６ｄは、コンタクトホール５で、酸化物半導体膜３のソース電極接続領域３ｓ及びドレイン電極接続領域３ｄにそれぞれ接続する態様で設けられる。第１回路配線群１７は、ゲート電極７の引き回し配線として、又はソース電極６ｓ及びドレイン電極６ｄの引き回し配線として、任意の配線パターンで設けられる。また、この第１回路配線群１７は、後述する薄膜集積回路装置６０では、容量素子２０の第２電極２２を含むとともに、抵抗素子３０の第３電極３１と第４電極３４を含む。また、第１回路配線群１７として、電源配線やグラウンド配線等の各種配線を同時設けることもできる。   The gate electrode 7 is provided on the gate insulating film 4 above the channel region 3 c of the oxide semiconductor film 3. The source electrode 6s and the drain electrode 6d are provided in such a manner that they are connected to the source electrode connection region 3s and the drain electrode connection region 3d of the oxide semiconductor film 3 through the contact holes 5, respectively. The first circuit wiring group 17 is provided in an arbitrary wiring pattern as a routing wiring for the gate electrode 7 or as a routing wiring for the source electrode 6s and the drain electrode 6d. The first circuit wiring group 17 includes the second electrode 22 of the capacitive element 20 and the third electrode 31 and the fourth electrode 34 of the resistive element 30 in the thin film integrated circuit device 60 described later. Further, as the first circuit wiring group 17, various wirings such as a power supply wiring and a ground wiring can be provided simultaneously.

電極材料としては、種々の導電材料を適用でき、Ａｌ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ｔｉ、Ｃｕ、Ａｕ、ＡｌＭｇ、ＭｏＷ、ＭｏＮｂ等の金属材料；ＩＴＯ（インジウム錫オキサイド）、酸化インジウム、ＩＺＯ（インジウム亜鉛オキサイド）、ＳｎＯ２、ＺｎＯ等の透明導電材料；ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような透明な導電性高分子；等を好ましく挙げることができる。 Various conductive materials can be used as the electrode material, and metal materials such as Al, W, Ta, Mo, Cr, Ti, Cu, Au, AlMg, MoW, and MoNb; ITO (indium tin oxide), indium oxide, IZO Preferred examples include transparent conductive materials such as (indium zinc oxide), SnO 2 , and ZnO; transparent conductive polymers such as polyaniline, polyacetylene, polyalkylthiophene derivatives, and polysilane derivatives;

電極層の形成は、電極材料の種類に応じた成膜手段とパターニング手段が適用される。例えば、金属材料や透明導電材料で電極層３を形成する場合には、成膜手段としてスパッタリング法を適用でき、パターニング手段としてフォトリソグラフィを適用できる。また、導電性高分子で電極層を形成する場合には、成膜手段として真空蒸着法やパターン印刷法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。電極層の厚さは、通常、０．０５μｍ〜０．３μｍ程度である。   For the formation of the electrode layer, film forming means and patterning means corresponding to the type of electrode material are applied. For example, when the electrode layer 3 is formed of a metal material or a transparent conductive material, a sputtering method can be applied as a film forming unit, and photolithography can be applied as a patterning unit. In the case where the electrode layer is formed of a conductive polymer, a vacuum deposition method, a pattern printing method, or the like can be applied as the film forming unit, and photolithography can be applied as the patterning unit. The thickness of the electrode layer is usually about 0.05 μm to 0.3 μm.

（層間絶縁膜形成工程）
次に、図２（Ｆ）に示すように、ソース電極６ｓ、ドレイン電極６ｄ、ゲート電極７及び第１回路配線群１７上に層間絶縁膜１８を形成する。層間絶縁膜１８としては、酸化珪素、ＩＧＺＯ系酸化物、窒化珪素等から選ばれる無機酸化物膜、アルキルアルコキシラン、有機シロキサン、ポリイミド等から選ばれる有機膜を挙げることができる。これらの層間絶縁膜１８は、塗布法やスパッタリング法等で成膜できる。 (Interlayer insulation film formation process)
Next, as illustrated in FIG. 2F, an interlayer insulating film 18 is formed on the source electrode 6 s, the drain electrode 6 d, the gate electrode 7, and the first circuit wiring group 17. Examples of the interlayer insulating film 18 include an inorganic oxide film selected from silicon oxide, IGZO-based oxide, silicon nitride, and the like, and an organic film selected from alkyl alkoxylane, organic siloxane, polyimide, and the like. These interlayer insulating films 18 can be formed by a coating method, a sputtering method, or the like.

塗布法で成膜する層間絶縁膜１８は、効率的な成膜を実現できる点で好ましい。こうした層間絶縁膜１８には、塗布布形成可能な無機系化合物又は有機系化合物を用いることができる。無機系化合物としては、ケイ素系の無機化合物を好ましく用いることができ、例えば、ＳＯＧ（Spin On Glass）材料、シラザン系（ポリシラザン）材料、シラン系（シリコーン）材料等を好ましく用いることができる。一方、有機系化合物としては、各種の樹脂材料を用いることができる。例えば、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂等を用いることができる。形成された層間絶縁膜１８は、酸化ケイ素、アクリル系樹脂膜、フェノール系樹脂膜、フッ素系樹脂膜、エポキシ系樹脂膜、カルド系樹脂膜、ビニル系樹脂膜、イミド系樹脂膜、ノボラック系樹脂膜等となる。特に好ましくは、光硬化性又は熱硬化性のフェノール系樹脂等である。   The interlayer insulating film 18 formed by a coating method is preferable in that efficient film formation can be realized. For such an interlayer insulating film 18, an inorganic compound or an organic compound capable of forming a coating cloth can be used. As the inorganic compound, a silicon-based inorganic compound can be preferably used. For example, an SOG (Spin On Glass) material, a silazane (polysilazane) material, a silane (silicone) material, or the like can be preferably used. On the other hand, various resin materials can be used as the organic compound. For example, acrylic resin, phenol resin, fluorine resin, epoxy resin, cardo resin, vinyl resin, imide resin, novolac resin, or the like can be used. The formed interlayer insulating film 18 is composed of silicon oxide, acrylic resin film, phenol resin film, fluorine resin film, epoxy resin film, cardo resin film, vinyl resin film, imide resin film, and novolac resin. It becomes a film or the like. Particularly preferred is a photocurable or thermosetting phenolic resin.

これらの無機系化合物又は有機系化合物は、その種類に応じた溶媒に溶解して塗布溶液とし、その塗布溶液でゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ及び第１回路配線群１７等を覆うように塗布し、必要に応じ所定の温度（例えば１００℃〜１５０℃）を加えて溶媒除去等を行って、層間絶縁膜１８を成膜することができる。溶媒は、材料の種類によって選択されるが、ペグミア等を挙げることができる。なお、ノンソルベントタイプ（無溶剤型）では、架橋等の反応によりゲート絶縁膜４を形成することができる。   These inorganic compounds or organic compounds are dissolved in a solvent according to the type to form a coating solution, and the coating solution covers the gate electrode 7, the source electrode 6s, the drain electrode 6d, the first circuit wiring group 17, and the like. The interlayer insulating film 18 can be formed by applying such a method and removing the solvent by applying a predetermined temperature (for example, 100 ° C. to 150 ° C.) as necessary. The solvent is selected depending on the type of material, and examples thereof include pegemia. In the non-solvent type (solvent-free type), the gate insulating film 4 can be formed by a reaction such as crosslinking.

塗布法としては、各種の手段を挙げることができ、スピンコート法、ディップコート法、ダイコート法等を挙げることができる。塗布法で形成した層間絶縁膜１８の厚さＴ２は、その種類によっても異なるが、他の成膜手段（スパッタリング法やパルスプラズマＣＶＤ法）よりも厚く成膜され、通常、１μｍ〜５μｍの範囲内である。塗布法での成膜は、後述するスパッタリング法の場合よりも成膜が容易で厚膜化も容易な点で好ましい。 Examples of the coating method include various means such as a spin coating method, a dip coating method, and a die coating method. The thickness T 2 of the interlayer insulating film 18 formed by the coating method varies depending on the type, is formed thicker than other film forming means (sputtering or pulsed plasma CVD method), usually of 1μm~5μm Within range. The film formation by the coating method is preferable in that the film formation is easier and the film thickness can be easily increased than the sputtering method described later.

一方、反応性スパッタリング法での層間絶縁膜１８の形成方法は、放電ガスであるＡｒガスと共に微量のＯ２やＮ２ガス等の反応性ガスを入れて層間絶縁膜１８を成膜する方法である。この方法ではスパッタ可能な材料をターゲット材料として用いて成膜する。ターゲット材料としては、ケイ素、イットリウム、アルミニウム、ハフニウム、ジルコニウム、チタン、タンタル、ニオブ、スカンジウム、バリウム、ストロンチウムのうち少なくとも１種又は２種以上の金属、酸化物、窒化物、酸窒化物を挙げることができる。したがって、形成された層間絶縁膜１８としては、酸化ケイ素膜、窒化ケイ素膜、酸窒化ケイ素膜、酸化イットリウム膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化チタン膜、酸化タンタル膜、酸化ニオブ膜、酸化スカンジウム膜、チタン酸バリウムストロンチウム膜、等を挙げることができる。特に好ましくは、酸化ケイ素膜、窒化ケイ素膜、酸窒化ケイ素膜である。 On the other hand, the method of forming the interlayer insulating film 18 by the reactive sputtering method is a method of forming the interlayer insulating film 18 by adding a small amount of reactive gas such as O 2 or N 2 gas together with Ar gas as the discharge gas. is there. In this method, a film that can be sputtered is used as a target material. Examples of the target material include at least one metal selected from silicon, yttrium, aluminum, hafnium, zirconium, titanium, tantalum, niobium, scandium, barium, and strontium, oxide, nitride, and oxynitride. Can do. Accordingly, the formed interlayer insulating film 18 includes a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an yttrium oxide film, an aluminum oxide film, a hafnium oxide film, a zirconium oxide film, a titanium oxide film, a tantalum oxide film, and an oxide film. Examples thereof include a niobium film, a scandium oxide film, a barium strontium titanate film, and the like. Particularly preferred are a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.

また、ＩＧＺＯ系酸化物等で形成した層間絶縁膜１８は、ＵＶ耐性の点で好ましい。ＩＧＺＯ系酸化物からなる層間絶縁膜１８は、スパッタリング法で成膜できる。ＩＧＺＯ系酸化物は既述した酸化物半導体膜の説明欄で説明したものと同様であるが、酸化物半導体膜として利用せずに層間絶縁膜として利用するためには、ＩＧＺＯ系酸化物のキャリア濃度が１０１６／ｃｍ３以下であることが必要であり、その結果、ＩＧＺＯ系酸化物膜は絶縁膜として機能する。ＩＧＺＯ系酸化物膜のキャリア濃度を１０１６／ｃｍ３以下とするためには、成膜したＩＧＺＯ系酸化物膜を半導体特性に変化させるための熱処理（２５０℃以上又は３００℃以上のレーザ照射や熱アニール処理等）を行わないことによって実現できる。 Further, the interlayer insulating film 18 formed of IGZO-based oxide or the like is preferable in terms of UV resistance. The interlayer insulating film 18 made of IGZO-based oxide can be formed by a sputtering method. The IGZO-based oxide is the same as that described in the description of the oxide semiconductor film described above. However, in order to use it as an interlayer insulating film without using it as an oxide semiconductor film, an IGZO-based oxide carrier is used. The concentration needs to be 10 16 / cm 3 or less, and as a result, the IGZO-based oxide film functions as an insulating film. In order to set the carrier concentration of the IGZO-based oxide film to 10 16 / cm 3 or lower, heat treatment (laser irradiation at 250 ° C. or higher or 300 ° C. or higher or heat treatment for changing the formed IGZO-based oxide film into semiconductor characteristics) This can be realized by not performing thermal annealing or the like.

反応性スパッタリング法では、導電性材料をターゲットとして用いてＤＣモードでスパッタを行い、その導電性材料原子と反応性ガスとが反応して絶縁膜を形成するという原理で層間絶縁膜１８を成膜できる。層間絶縁膜１８は、ターゲット材料と反応性ガスとを選択して成膜されるが、その厚さＴ２は、通常、１μｍ〜５μｍの範囲内である。 In the reactive sputtering method, sputtering is performed in DC mode using a conductive material as a target, and the interlayer insulating film 18 is formed on the principle that the conductive material atoms react with the reactive gas to form an insulating film. it can. Interlayer insulating film 18 is being deposited by selecting the target material and the reactive gas, the thickness T 2 are typically in the range of 1 m to 5 m.

パルスプラズマＣＶＤ法での層間絶縁膜１８を形成方法は、装置のフィラメントから放出される熱電子によってガス成分をプラズマ化して層間絶縁膜１８を成膜する方法である。原料ガスとしては、テトラメチルシラン（Ｓｉ（ＣＨ３）４）、ＴＥＯＳ等を用い、この方法では、バイアス電圧とパルス周波数とデューティー比（パルス１周期中のバイアス電圧のＯＮ−ＯＦＦ比）とで条件設定される。各条件は、成膜する層間絶縁膜１８の種類等によって異なるが、通常、バイアス電圧は０．５ｋＷ〜２．０ｋＷ、周波数は１３．５６ＭＨｚ、デューティー比は５％〜５０％の範囲である。 The method of forming the interlayer insulating film 18 by the pulse plasma CVD method is a method of forming the interlayer insulating film 18 by converting the gas component into plasma by the thermal electrons emitted from the filament of the apparatus. As the source gas, tetramethylsilane (Si (CH 3 ) 4 ), TEOS, etc. are used. In this method, the bias voltage, the pulse frequency, and the duty ratio (ON / OFF ratio of the bias voltage during one pulse period) are Conditions are set. Each condition varies depending on the type of the interlayer insulating film 18 to be formed, etc., but normally the bias voltage is in the range of 0.5 kW to 2.0 kW, the frequency is 13.56 MHz, and the duty ratio is in the range of 5% to 50%.

パルスプラズマＣＶＤ法では、バイアス電圧のＯＦＦ時の作用によって必要以上に原料ガスの分解を行わないので、実効的に加わるＲＦの要素を低減することができる。その結果、下層に対するダメージを低減することができる。パルスプラズマＣＶＤ法で形成する層間絶縁膜１８の厚さＴ２は、通常、１μｍ〜５μｍの範囲内である。 In the pulse plasma CVD method, since the source gas is not decomposed more than necessary due to the action when the bias voltage is turned OFF, the element of RF that is effectively applied can be reduced. As a result, damage to the lower layer can be reduced. The thickness T 2 of the interlayer insulating film 18 to form a pulse plasma CVD method is usually in the range of 1 m to 5 m.

以上のように、層間絶縁膜１８の厚さＴ２は、１μｍ以上で且つゲート絶縁膜４の２倍〜１０倍の厚さとすること、すなわち１μｍ〜５μｍの範囲であることが、ピンホールの影響を受けにくい点で好ましい。層間絶縁膜１８の厚さＴ２が１μｍ未満では、ピンホールの影響を受け、アクティブマトリックス駆動におけるクロストークの原因となる。一方、層間絶縁膜１８の厚さＴ２が５μｍを超えると、厚すぎてステップカバレッジの問題やクラックの原因となる。なお、層間絶縁膜１８の厚さＴ２の好ましい範囲は２μｍ〜３μｍであり、信頼性をより向上させることができる。 As described above, the thickness T 2 of the interlayer insulating film 18 is 1 μm or more and is 2 to 10 times the thickness of the gate insulating film 4, that is, in the range of 1 μm to 5 μm. It is preferable in that it is not easily affected. If it is less than the second thickness T 2 is 1μm interlayer insulating film 18, affected by the pinhole, causing crosstalk in active matrix driving. On the other hand, if the thickness T 2 of the interlayer insulating film 18 is more than 5 [mu] m, cause step coverage problems and cracks too thick. In addition, the preferable range of the thickness T2 of the interlayer insulating film 18 is 2 μm to 3 μm, and the reliability can be further improved.

（第２回路配線群形成工程）
次に、図２（Ｇ）に示すように、層間絶縁膜１８上に第２回路配線群１９を形成する。先ず、層間絶縁膜１８に必要に応じてコンタクトホール（図示しない）を形成した後、その全面又は所定の領域に、電極層を成膜し、その後、所定のパターンにパターニングして、第２回路配線群１９を形成する。なお、予め形成したコンタクトホールを介して、形成した電極層と、コンタクトホール内に現れたゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ又は第１回路配線群１７とを接続することができる。こうした第２回路配線群１９は、ゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ又は第１回路配線群１７等の引き回し配線として、又はその他の素子（抵抗素子、容量素子、電源配線、グラウンド配線等）の引き回し配線として、任意の配線パターンで設けられる。 (Second circuit wiring group forming step)
Next, as shown in FIG. 2G, a second circuit wiring group 19 is formed on the interlayer insulating film 18. First, a contact hole (not shown) is formed in the interlayer insulating film 18 as necessary, and then an electrode layer is formed on the entire surface or a predetermined region, and then patterned into a predetermined pattern to form the second circuit. A wiring group 19 is formed. Note that the formed electrode layer can be connected to the gate electrode 7, the source electrode 6 s, the drain electrode 6 d, or the first circuit wiring group 17 appearing in the contact hole through a contact hole formed in advance. The second circuit wiring group 19 is used as a routing wiring for the gate electrode 7, the source electrode 6s, the drain electrode 6d or the first circuit wiring group 17, or other elements (resistance element, capacitive element, power supply wiring, ground wiring, etc. ) Is provided in an arbitrary wiring pattern.

電極材料としては、第１回路配線群１７の場合と同様、種々の導電材料を適用でき、Ａｌ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ｔｉ、Ｃｕ、Ａｕ、ＡｌＭｇ、ＭｏＷ、ＭｏＮｂ等の金属材料；ＩＴＯ（インジウム錫オキサイド）、酸化インジウム、ＩＺＯ（インジウム亜鉛オキサイド）、ＳｎＯ２、ＺｎＯ等の透明導電材料；ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような透明な導電性高分子；等を好ましく挙げることができる。 As the electrode material, various conductive materials can be applied as in the case of the first circuit wiring group 17, and metal materials such as Al, W, Ta, Mo, Cr, Ti, Cu, Au, AlMg, MoW, and MoNb; Transparent conductive materials such as ITO (indium tin oxide), indium oxide, IZO (indium zinc oxide), SnO 2 , ZnO; transparent conductive polymers such as polyaniline, polyacetylene, polyalkylthiophene derivatives, polysilane derivatives; Preferable examples can be given.

電極層の形成は、電極材料の種類に応じた成膜手段とパターニング手段が適用される。例えば、金属材料や透明導電材料で電極層を形成する場合には、成膜手段としてスパッタリング法を適用でき、パターニング手段としてフォトリソグラフィを適用できる。また、導電性高分子で電極層を形成する場合には、成膜手段として真空蒸着法やパターン印刷法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。電極層の厚さは、通常、０．０５μｍ〜０．３μｍ程度である。   For the formation of the electrode layer, film forming means and patterning means corresponding to the type of electrode material are applied. For example, when the electrode layer is formed of a metal material or a transparent conductive material, a sputtering method can be applied as the film forming unit, and photolithography can be applied as the patterning unit. In the case where the electrode layer is formed of a conductive polymer, a vacuum deposition method, a pattern printing method, or the like can be applied as the film forming unit, and photolithography can be applied as the patterning unit. The thickness of the electrode layer is usually about 0.05 μm to 0.3 μm.

（その他の膜）
薄膜トランジスタ１０の製造工程において、その他の膜が形成されていてもよい。例えば、第２回路配線群１９を形成した後に、全体を覆う保護膜（図示しない）を設けてもよい。保護膜としては、厚さ５００ｎｍ〜１０００ｎｍ程度のポリイミド膜等の有機保護膜や、厚さ１００ｎｍ〜５００ｎｍ程度の酸化ケイ素や酸窒化ケイ素等からなるガスバリア性の無機保護膜を好ましく挙げることができる。 (Other membranes)
In the manufacturing process of the thin film transistor 10, another film may be formed. For example, after the second circuit wiring group 19 is formed, a protective film (not shown) that covers the whole may be provided. Preferred examples of the protective film include organic protective films such as a polyimide film having a thickness of about 500 nm to 1000 nm, and gas barrier inorganic protective films made of silicon oxide, silicon oxynitride, and the like having a thickness of about 100 nm to 500 nm.

以上説明したように、本発明に係る薄膜トランジスタアレー基板５０の製造方法によれば、ゲート絶縁膜４を、塗布法で形成したケイ素系無機化合物膜又は有機系化合物膜、又は反応性スパッタリング法若しくはパルスプラズマＣＶＤ法で形成した金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であるように形成し、さらに、そのゲート絶縁膜４の厚さＴ１を１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜１８の厚さＴ２を１μｍ以上且つゲート絶縁膜４の２倍〜１０倍の厚さであるように形成したので、そのゲート絶縁膜４によってトランジスタ特性が良好になるように制御でき、その層間絶縁膜１８によってアレー配線や回路配線等からなる第１回路配線群１７と第２回路配線群１９との間の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜トランジスタアレー基板５０を提供できる。 As described above, according to the method of manufacturing the thin film transistor array substrate 50 according to the present invention, the gate insulating film 4 is formed of the silicon-based inorganic compound film or organic compound film formed by the coating method, the reactive sputtering method or the pulse. It is formed so as to be any film selected from metal oxide, metal nitride and metal oxynitride formed by plasma CVD, and the thickness T 1 of the gate insulating film 4 is in the range of 100 nm to 500 nm. Since the thickness T2 of the interlayer insulating film 18 is 1 μm or more and 2 to 10 times the thickness of the gate insulating film 4, the transistor characteristics are improved by the gate insulating film 4. The interlayer insulation film 18 can control the interlayer insulation between the first circuit wiring group 17 and the second circuit wiring group 19 composed of array wiring, circuit wiring, and the like. Can. As a result, it is possible to provide a thin film transistor array substrate 50 that can improve display quality without deteriorating transistor characteristics.

［薄膜集積回路装置及びその製造方法］
（基本構成）
本発明に係る薄膜集積回路装置６０の製造方法は、上記した本発明に係る薄膜トランジスタアレー基板５０の作製工程を有する製造方法である。具体的には、基材１上に酸化物半導体膜３をパターン形成する工程と、活性化処理により酸化物半導体膜３にソース電極接続領域３ｓ及びドレイン電極接続領域３ｄを形成する工程と、ソース電極接続領域３ｓ及びドレイン電極接続領域３ｄが形成された酸化物半導体膜３を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜４を形成する工程と、ゲート絶縁膜４にコンタクトホール５を開けてソース電極６ｓ及びドレイン電極６ｄをソース電極接続領域３ｓ及びドレイン電極接続領域３ｄにそれぞれ接続するとともに酸化物半導体膜３上にゲート絶縁膜４を介してゲート電極４を形成し、同時に第１回路配線群１７を形成する工程と、ソース電極６ｓ、ドレイン電極６ｄ、ゲート電極７及び第１回路配線群１７上に層間絶縁膜１８を形成する工程と、層間絶縁膜１８上に第２回路配線群１９を形成する工程と、容量素子２０及び／又は抵抗素子３０を形成する工程とを少なくとも有する。そして、ゲート絶縁膜４の厚さＴ１を１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜１８の厚さＴ２を１μｍ以上且つゲート絶縁膜４の２倍〜１０倍の厚さとするように構成する。 [Thin Film Integrated Circuit Device and Manufacturing Method Thereof]
(Basic configuration)
The manufacturing method of the thin film integrated circuit device 60 according to the present invention is a manufacturing method including a manufacturing process of the above-described thin film transistor array substrate 50 according to the present invention. Specifically, a step of patterning the oxide semiconductor film 3 on the substrate 1, a step of forming the source electrode connection region 3s and the drain electrode connection region 3d in the oxide semiconductor film 3 by an activation process, Forming a gate insulating film 4 by a coating method, a reactive sputtering method or a pulsed plasma CVD method so as to cover the oxide semiconductor film 3 in which the electrode connection region 3s and the drain electrode connection region 3d are formed; 4, a contact hole 5 is opened to connect the source electrode 6 s and the drain electrode 6 d to the source electrode connection region 3 s and the drain electrode connection region 3 d, respectively, and the gate electrode 4 is formed on the oxide semiconductor film 3 via the gate insulating film 4. Forming the first circuit wiring group 17 at the same time, the source electrode 6s, the drain electrode 6d, the gate electrode 7 and the first circuit At least a step of forming an interlayer insulating film 18 on the line group 17, a step of forming a second circuit wiring group 19 on the interlayer insulating film 18, and a step of forming the capacitive element 20 and / or the resistive element 30. . Then, the thickness T 1 of the gate insulating film 4 in the range of 100 nm to 500 nm, constituting the thickness T 2 of the interlayer insulating film 18 so as to twice to 10 times the thickness of 1μm or more and the gate insulating film 4 .

図４〜図７には、基材１の面内方向Ｘ，Ｙ（図７参照）に少なくとも薄膜トランジスタ１０と容量素子２０及び／又は抵抗素子３０とを有するように薄膜集積回路装置６０が製造される。以下、それぞれの作製工程について説明する。なお、受動素子である容量素子２０と抵抗素子３０は少なくとも一方が設けられているが、両方が設けられていてもよい。また、必要に応じて、ダイオード等の能動素子や、コイル（アンテナコイルを含む）、インダクタ等の他の受動素子が設けられていてもよい。なお、図７（Ａ）では、パターン配置を分かりやすくするために、絶縁膜３（ゲート絶縁膜３、誘電体膜２３等）は省略して表している。   4 to 7, the thin film integrated circuit device 60 is manufactured so as to have at least the thin film transistor 10 and the capacitive element 20 and / or the resistive element 30 in the in-plane directions X and Y (see FIG. 7) of the substrate 1. The Hereinafter, each manufacturing process will be described. Note that at least one of the capacitive element 20 and the resistive element 30 which are passive elements is provided, but both may be provided. Further, an active element such as a diode and other passive elements such as a coil (including an antenna coil) and an inductor may be provided as necessary. In FIG. 7A, the insulating film 3 (the gate insulating film 3, the dielectric film 23, etc.) is omitted for easy understanding of the pattern arrangement.

本願において、「面内方向」とは、Ｉｎ−ｐｌａｎｅ（インプレーン：基材面上に並ぶように配列すること）をいい、基材面の２次元方向のことであり、図７に示すＸ方向やＹ方向を指す。「積層方向」とは、基材１の厚さ方向のことであり、図６に示すＺ方向を指している。「上に」とは、そのものの上に設けられていることを意味し、「覆う」とは、そのものの上に設けられるとともに、そのものの周りにも設けられていることを意味する。「同時」とは、同一プロセスで、という意味であり、「同一材料」とは、成膜時の材料が同じであることを意味する。   In the present application, the “in-plane direction” means In-plane (in-plane: arrayed so as to be aligned on the substrate surface), which is a two-dimensional direction of the substrate surface, and is shown in FIG. Direction and Y direction. “Lamination direction” refers to the thickness direction of the substrate 1 and refers to the Z direction shown in FIG. “Up” means being provided on itself, and “covering” means being provided on itself and around it. “Simultaneous” means in the same process, and “same material” means that the materials at the time of film formation are the same.

（薄膜トランジスタアレー基板の作製工程）
薄膜トランジスタアレー基板５０の作製工程は、基材１上に酸化物半導体膜３をパターン形成する工程と、活性化処理により酸化物半導体膜３にソース電極接続領域３ｓ及びドレイン電極接続領域３ｄを形成する工程と、ソース電極接続領域３ｓ及びドレイン電極接続領域３ｄが形成された酸化物半導体膜３を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜４を形成する工程と、ゲート絶縁膜４にコンタクトホール５を開けてソース電極６ｓ及びドレイン電極６ｄをソース電極接続領域３ｓ及びドレイン電極接続領域３ｄにそれぞれ接続するとともに酸化物半導体膜３上にゲート絶縁膜４を介してゲート電極４を形成し、同時に第１回路配線群１７を形成する工程と、ソース電極６ｓ、ドレイン電極６ｄ、ゲート電極７及び第１回路配線群１７上に層間絶縁膜１８を形成する工程と、層間絶縁膜１８上に第２回路配線群１９を形成する工程と、を少なくとも有する。この薄膜トランジスタアレー基板５０の作製工程は、図１及び図２、及び上述した本発明に係る薄膜トランジスタアレー基板５０の製造方法で詳しく説明した内容と同じであるので、ここではその説明を省略する。 (Thin film transistor array substrate manufacturing process)
The thin film transistor array substrate 50 is manufactured by patterning the oxide semiconductor film 3 on the base material 1 and forming the source electrode connection region 3 s and the drain electrode connection region 3 d in the oxide semiconductor film 3 by activation treatment. A step of forming a gate insulating film 4 by a coating method, a reactive sputtering method or a pulsed plasma CVD method so as to cover the oxide semiconductor film 3 in which the source electrode connection region 3s and the drain electrode connection region 3d are formed. Then, a contact hole 5 is opened in the gate insulating film 4 to connect the source electrode 6s and the drain electrode 6d to the source electrode connecting region 3s and the drain electrode connecting region 3d, respectively, and on the oxide semiconductor film 3 through the gate insulating film 4. The step of forming the gate electrode 4 and simultaneously forming the first circuit wiring group 17, the source electrode 6 s and the drain electrode 6d, and a step of forming an interlayer insulating film 18 on the gate electrode 7 and the first circuit wiring group 17, and forming a second circuit wiring group 19 on the interlayer insulating film 18, at least. The manufacturing process of the thin film transistor array substrate 50 is the same as that described in detail with reference to FIGS. 1 and 2 and the manufacturing method of the thin film transistor array substrate 50 according to the present invention described above.

（容量素子の作製工程）
容量素子２０は、基材１上に設けられた第１電極２１と、第１電極２１上に設けられた誘電体膜２３と、誘電体膜２３上に設けられた第２電極２２とで少なくとも構成され、それらの各膜はその順で積層方向Ｚに積層されている。すなわち、誘電体膜２３を、第１電極２１及び第２電極２２が積層方向Ｚに挟むように構成している。容量素子２０で構成する容量は、誘電体膜２３（ゲート絶縁膜３と同じ。）の誘電特性を考慮し、図７で平面視に示すように、第１電極２１の面積と第２電極２２の面積とを調整し、その平面視での重複部分が任意に設計される。 (Capacitance element manufacturing process)
The capacitive element 20 includes at least a first electrode 21 provided on the substrate 1, a dielectric film 23 provided on the first electrode 21, and a second electrode 22 provided on the dielectric film 23. These films are stacked in the stacking direction Z in that order. That is, the dielectric film 23 is configured such that the first electrode 21 and the second electrode 22 are sandwiched in the stacking direction Z. The capacitance formed by the capacitive element 20 takes into account the dielectric characteristics of the dielectric film 23 (same as the gate insulating film 3), and the area of the first electrode 21 and the second electrode 22 as shown in plan view in FIG. The overlapping portion in the plan view is arbitrarily designed.

下側の第１電極２１は、図４（Ａ）に示すように、薄膜トランジスタ１０の酸化物半導体膜３と同じ材料で同時にパターン形成し、その後、図４（Ｂ）に示すように、薄膜トランジスタ１０の活性化処理と同時に活性化処理して、その酸化物半導体膜３を導体化して形成される。   The lower first electrode 21 is simultaneously patterned with the same material as the oxide semiconductor film 3 of the thin film transistor 10 as shown in FIG. 4A, and then the thin film transistor 10 as shown in FIG. 4B. The oxide semiconductor film 3 is formed into a conductor by performing the activation process simultaneously with the activation process.

誘電体膜２３は、図４（Ｃ）に示すように、薄膜トランジスタ１０のゲート絶縁膜３と同一材料で同時に形成される。   As shown in FIG. 4C, the dielectric film 23 is formed simultaneously with the same material as the gate insulating film 3 of the thin film transistor 10.

上側の第２電極２２は、図４（Ｅ）に示すように、薄膜トランジスタ１０のソース電極６ｓ及びドレイン電極６ｄと同一材料で同時に形成される。   As shown in FIG. 4E, the upper second electrode 22 is formed of the same material as the source electrode 6s and the drain electrode 6d of the thin film transistor 10 at the same time.

このように、容量素子２０を構成する各膜は、薄膜トランジスタ１０を構成する膜の形成工程時に同じ厚さで併せて形成される。その結果、別個独立の工程を要さず、製造上極めて有利である。   As described above, each film constituting the capacitor 20 is formed with the same thickness at the time of forming the film constituting the thin film transistor 10. As a result, a separate and independent process is not required, which is extremely advantageous in manufacturing.

（抵抗素子の作製工程）
抵抗素子３０は、基材１上に設けられた抵抗体膜３３と、その抵抗体膜３３を面内方向の両端で接続する第３電極３１及び第４電極３２とで構成されている。抵抗素子３０で構成する抵抗は、抵抗体膜３３（活性化処理された酸化物半導体膜３と同じ。）の電気抵抗を考慮し、図６及び図７に示すように、その長さを調整して抵抗値が設計される。 (Resistance element manufacturing process)
The resistance element 30 includes a resistor film 33 provided on the substrate 1 and a third electrode 31 and a fourth electrode 32 that connect the resistor film 33 at both ends in the in-plane direction. The resistance configured by the resistance element 30 is adjusted in length as shown in FIGS. 6 and 7 in consideration of the electrical resistance of the resistor film 33 (same as the activated oxide semiconductor film 3). Thus, the resistance value is designed.

抵抗体膜３３は、図４（Ａ）に示すように、薄膜トランジスタ１０の酸化物半導体膜３と同じ材料で同時にパターン形成し、その後、図４（Ｂ）に示すように、薄膜トランジスタ１０の活性化処理と同時に活性化処理して、その酸化物半導体膜３を導体化して形成される。   The resistor film 33 is simultaneously patterned with the same material as the oxide semiconductor film 3 of the thin film transistor 10 as shown in FIG. 4A, and then the activation of the thin film transistor 10 as shown in FIG. 4B. The oxide semiconductor film 3 is formed into a conductor by performing an activation process simultaneously with the process.

第３電極３１と第４電極３２は、先ず、図４（Ｃ）に示すように、絶縁膜として、薄膜トランジスタ１０のゲート絶縁膜３と同一材料で同時に形成する。その後、図４（Ｄ）に示すように、薄膜トランジスタ１０でコンタクトホール５を形成するのと同時に、上記抵抗体膜３３に第３電極３１と第４電極３２を接続するためのコンタクトホール５’を形成する。そして、図４（Ｅ）に示すように、薄膜トランジスタ１０のゲート電極７及びソース電極６ｓ及びドレイン電極６ｄと同一材料で同時に形成する。   First, as shown in FIG. 4C, the third electrode 31 and the fourth electrode 32 are simultaneously formed of the same material as the gate insulating film 3 of the thin film transistor 10 as an insulating film. Thereafter, as shown in FIG. 4D, at the same time when the contact hole 5 is formed by the thin film transistor 10, the contact hole 5 ′ for connecting the third electrode 31 and the fourth electrode 32 to the resistor film 33 is formed. Form. Then, as shown in FIG. 4E, the gate electrode 7, the source electrode 6s, and the drain electrode 6d of the thin film transistor 10 are formed simultaneously with the same material.

このように、抵抗素子３０を構成する各膜は、薄膜トランジスタ１０を構成する膜の形成工程時に同じ厚さで併せて形成される。その結果、別個独立の工程を要さず、製造上極めて有利である。   As described above, the respective films constituting the resistance element 30 are formed together with the same thickness at the time of forming the film constituting the thin film transistor 10. As a result, a separate and independent process is not required, which is extremely advantageous in manufacturing.

なお、これらの容量素子２０と抵抗素子３０を形成する際に、図７に示すような電源配線やグラウンド配線等の各種配線８，９，９’を同時設けることもできる。   When forming the capacitive element 20 and the resistive element 30, various wirings 8, 9, 9 'such as a power supply wiring and a ground wiring as shown in FIG. 7 can be provided simultaneously.

（層間絶縁膜と第２回路配線群の形成工程）
次に、図５（Ｆ）に示すように、薄膜トランジスタ１０と容量素子２０と抵抗素子３０とを覆うように層間絶縁膜１８を形成する。その後さらに、図５（Ｇ）に示すように、その層間絶縁膜１８上に任意のパターンの第２回路配線群１９を形成する。これら層間絶縁膜１８と第２回路配線群１９は、薄膜トランジスタアレー基板５０の製造方法の説明欄で説明したのと同様であるので、その説明は省略する。 (Process for forming interlayer insulating film and second circuit wiring group)
Next, as illustrated in FIG. 5F, an interlayer insulating film 18 is formed so as to cover the thin film transistor 10, the capacitor 20, and the resistor 30. Thereafter, as shown in FIG. 5G, a second circuit wiring group 19 having an arbitrary pattern is formed on the interlayer insulating film 18. Since the interlayer insulating film 18 and the second circuit wiring group 19 are the same as those described in the description of the method of manufacturing the thin film transistor array substrate 50, the description thereof is omitted.

（薄膜集積回路装置）
こうして製造された薄膜集積回路装置６０は、基材１の面内方向Ｘ，Ｙに少なくとも薄膜トランジスタアレー基板５０と容量素子２０及び／又は抵抗素子３０とを有する。薄膜トランジスタアレー基板５０は、基材１と、基材１上に設けられた所定パターンの酸化物半導体膜３と、酸化物半導体膜３上に設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられたゲート電極７と、ゲート絶縁膜４にコンタクトホール５を介して酸化物半導体膜３に接続されたソース電極６ｓ及びドレイン電極６ｄと、ゲート絶縁膜４上に設けられた第１回路配線群１７と、ゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ及び第１回路配線群１７上に設けられた層間絶縁膜１８と、層間絶縁膜１８上に設けられた第２回路配線群１９とを少なくとも有する。そして、この薄膜トランジスタアレー基板５０においては、ゲート絶縁膜４が、ケイ素系無機化合物膜、有機系化合物膜、又は金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であり、ゲート絶縁膜４の厚さＴ１が１００ｎｍ〜５００ｎｍの範囲であり、層間絶縁膜１８の厚さＴ２が１μｍ以上且つゲート絶縁膜４の２倍〜１０倍の厚さである。 (Thin film integrated circuit device)
The thin film integrated circuit device 60 manufactured in this way has at least the thin film transistor array substrate 50, the capacitive element 20 and / or the resistive element 30 in the in-plane directions X and Y of the substrate 1. The thin film transistor array substrate 50 includes a base material 1, an oxide semiconductor film 3 having a predetermined pattern provided on the base material 1, a gate insulating film 4 provided on the oxide semiconductor film 3, and a gate insulating film 4. A gate electrode 7 provided on the gate insulating film 4, a source electrode 6 s and a drain electrode 6 d connected to the oxide semiconductor film 3 through the contact hole 5 in the gate insulating film 4, and a first circuit provided on the gate insulating film 4. A wiring group 17, an interlayer insulating film 18 provided on the gate electrode 7, the source electrode 6s, the drain electrode 6d and the first circuit wiring group 17, and a second circuit wiring group 19 provided on the interlayer insulating film 18. At least. In the thin film transistor array substrate 50, the gate insulating film 4 is a silicon-based inorganic compound film, an organic compound film, or any film selected from metal oxide, metal nitride, and metal oxynitride, The thickness T 1 of the gate insulating film 4 is in the range of 100 nm to 500 nm, the thickness T 2 of the interlayer insulating film 18 is 1 μm or more, and is twice to 10 times as thick as the gate insulating film 4.

容量素子２０は、薄膜トランジスタアレー基板５０を構成するゲート絶縁膜３と同一材料からなる誘電体膜２３と、誘電体膜２３を積層方向Ｚに挟み、薄膜トランジスタアレー基板５０を構成する活性化処理してなる酸化物半導体膜３と同一材料からなる下側の第１電極２１と、薄膜トランジスタアレー基板５０を構成するソース電極６ｓ及びドレイン電極６ｄと同一材料からなる上側の第２電極２２とで構成されている。   The capacitive element 20 is formed by sandwiching the dielectric film 23 made of the same material as the gate insulating film 3 constituting the thin film transistor array substrate 50 and the dielectric film 23 in the stacking direction Z and activating the thin film transistor array substrate 50. The lower first electrode 21 made of the same material as the oxide semiconductor film 3 and the upper second electrode 22 made of the same material as the source electrode 6s and the drain electrode 6d constituting the thin film transistor array substrate 50 are formed. Yes.

抵抗素子３０は、薄膜トランジスタアレー基板５０を構成する活性化処理してなる酸化物半導体膜３と同一材料からなる抵抗体膜３３と該抵抗体膜３３を面内方向に挟み前記ソース電極６ｓ及びドレイン電極６ｄと同一材料からなる第３電極３１及び第４電極３２とで構成されている。   The resistance element 30 includes a resistor film 33 made of the same material as that of the oxide semiconductor film 3 that constitutes the thin film transistor array substrate 50, and the source film 6s and the drain sandwiched between the resistor film 33 in the in-plane direction. The third electrode 31 and the fourth electrode 32 are made of the same material as the electrode 6d.

以上説明したように、この薄膜集積回路装置６０によれば、コプレナー型の薄膜トランジスタアレー基板５０の作製では、酸化物半導体膜３上に設けるゲート絶縁膜４の形成を、酸化物半導体膜３にダメージ（酸素欠損等による特性低下）を与えない上記複数の手段で行うので、酸化物半導体膜３の特性を回復させるための熱処理を必要としない。その結果、そうした熱処理で問題が生じる可能性のある樹脂層やプラスチック基材等を制約なく採用することができる。また、コプレナー型構造を製造するので、マスクを用いたフォトリソグラフィ工程の回数を低減させることができる。また、コプレナー型構造は、チャネル領域とソース電極接続領域及びドレイン電極接続領域（活性化処理領域）とを同一層上（同一プレーン上）に形成するので、ゲート電極とソース電極及びドレイン電極とがゲート絶縁膜を間に挟む部分が少なく、そうした部分に起因した寄生容量を低減できる。   As described above, according to this thin film integrated circuit device 60, in the production of the coplanar type thin film transistor array substrate 50, the formation of the gate insulating film 4 provided on the oxide semiconductor film 3 causes damage to the oxide semiconductor film 3. Since the above-described plurality of means that do not give (deterioration of characteristics due to oxygen deficiency or the like) is performed, heat treatment for recovering the characteristics of the oxide semiconductor film 3 is not required. As a result, it is possible to employ a resin layer, a plastic substrate, or the like that may cause a problem in such a heat treatment without restriction. Further, since the coplanar structure is manufactured, the number of photolithography processes using a mask can be reduced. In the coplanar structure, since the channel region, the source electrode connection region, and the drain electrode connection region (activation processing region) are formed on the same layer (on the same plane), the gate electrode, the source electrode, and the drain electrode are formed. There are few portions between which the gate insulating film is sandwiched, and parasitic capacitance due to such portions can be reduced.

さらに、本発明に係る薄膜集積回路装置６０の製造方法は、薄膜トランジスタアレー基板５０を構成するゲート絶縁膜４の厚さＴ１を１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜１８の厚さＴ２を１μｍ以上且つゲート絶縁膜４の２倍〜１０倍の厚さとしたので、トランジスタ特性が良好になるように制御でき、アレー配線や回路配線等の第１回路配線群１７と第２回路配線群１９との間の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜集積回路装置を提供できる。 Furthermore, in the method of manufacturing the thin film integrated circuit device 60 according to the present invention, the thickness T 1 of the gate insulating film 4 constituting the thin film transistor array substrate 50 is set in the range of 100 nm to 500 nm, and the thickness T 2 of the interlayer insulating film 18 is set to Since the thickness is 1 μm or more and 2 to 10 times the thickness of the gate insulating film 4, the transistor characteristics can be controlled, and the first circuit wiring group 17 and the second circuit wiring group 19 such as array wiring and circuit wiring can be controlled. Interlayer insulation between the two can be ensured. As a result, it is possible to provide a thin film integrated circuit device capable of improving display quality without deteriorating transistor characteristics.

さらに、容量素子２０の作製及び／又は抵抗素子３０の作製では、各素子の構成膜を上記薄膜トランジスタアレー基板５０の構成膜と同一材料で同時に成膜して構成するので、例えばフォトリソグラフィを共有でき、容量素子２０や抵抗素子３０のみを形成するための別個のフォトリソグラフィを行う必要がない。その結果、歩留まりがよく、全体としての薄膜集積回路装置６０を極めて効率的な手段で製造することができる。また、活性化処理して導体化した酸化物半導体膜３で、容量素子２０の第１電極２１と抵抗素子３０の抵抗体膜３３とを作製したので、別個にそれらを設ける必要がなく、低コスト化に極めて有利な構造形態で製造できる。また、容量素子２０と抵抗素子３０とを薄膜トランジスタ１０と同一面内（同一プレーン）に形成するので、成膜を単純化でき、製造しやすい低コストの薄膜集積回路装置６０を製造できる。こうした薄膜集積回路装置６０でインバータを構成でき、そのインバータでゲート論理回路であるＮＯＲやＮＡＮＤを形成することができる。   Furthermore, in the fabrication of the capacitive element 20 and / or the resistive element 30, the constituent films of the respective elements are formed by simultaneously forming the same film as the constituent film of the thin film transistor array substrate 50, so that, for example, photolithography can be shared. In addition, it is not necessary to perform separate photolithography for forming only the capacitive element 20 and the resistive element 30. As a result, the yield is good and the thin film integrated circuit device 60 as a whole can be manufactured by extremely efficient means. In addition, since the first electrode 21 of the capacitive element 20 and the resistor film 33 of the resistive element 30 are manufactured using the oxide semiconductor film 3 that has been made conductive by activation treatment, it is not necessary to provide them separately, and the low It can be manufactured in a structural form that is extremely advantageous for cost reduction. Further, since the capacitor element 20 and the resistor element 30 are formed in the same plane (same plane) as the thin film transistor 10, the film formation can be simplified and the low-cost thin film integrated circuit device 60 that can be manufactured easily can be manufactured. Such a thin film integrated circuit device 60 can constitute an inverter, and the inverter can form a NOR or NAND which is a gate logic circuit.

［応用例］
図８は、本発明に係る薄膜集積回路装置の応用例（リングオシレータ）の回路図であり、図９は、図８に示す応用例（リングオシレータ）の模式的な平面図である。なお、図９では、パターン配置を分かりやすくするために、絶縁膜３（ゲート絶縁膜３、誘電体膜２３等）は省略して表している。 [Application example]
FIG. 8 is a circuit diagram of an application example (ring oscillator) of the thin film integrated circuit device according to the present invention, and FIG. 9 is a schematic plan view of the application example (ring oscillator) shown in FIG. In FIG. 9, the insulating film 3 (the gate insulating film 3, the dielectric film 23, etc.) is omitted for easy understanding of the pattern arrangement.

図８及び図９に示すリングオシレータ４０は、図４〜図６に示す薄膜集積回路装置６０を複数連結したものであり、全体として負のゲインを持つ複数個の遅延要素をリング状に結合した発振回路である。遅延要素は、本発明の薄膜集積回路装置で構成した奇数個のＮＯＴゲート（図８及び図９では３つのインバータ４１，４２，４３）である。３つのインバータ４１，４２，４３で構成された図８及び図９の例では、インバータ４１，４２の出力は鎖状に別のインバータに入力され、最後のインバータ４３の出力は最初のインバータ４１に入力される。各インバータは有限の遅延時間をもち、最初のインバータ４１への入力から有限の遅延時間後に最後のインバータ４３が最初のインバータ４１への入力の論理否定を出力し、これが再び最初のインバータ４１に入力される。このプロセスが繰り返されて発振する。   The ring oscillator 40 shown in FIGS. 8 and 9 is obtained by connecting a plurality of thin film integrated circuit devices 60 shown in FIGS. 4 to 6 and connecting a plurality of delay elements having a negative gain as a whole in a ring shape. It is an oscillation circuit. The delay element is an odd number of NOT gates (three inverters 41, 42, 43 in FIGS. 8 and 9) configured by the thin film integrated circuit device of the present invention. In the example of FIG. 8 and FIG. 9 configured by three inverters 41, 42, 43, the outputs of the inverters 41, 42 are input to another inverter in a chain, and the output of the last inverter 43 is input to the first inverter 41. Entered. Each inverter has a finite delay time, and after a finite delay time from the input to the first inverter 41, the last inverter 43 outputs a logical negation of the input to the first inverter 41, which is input to the first inverter 41 again. Is done. This process repeats and oscillates.

代表的な例を挙げて本発明を更に詳しく説明する。なお、本発明は以下の例に限定解釈されることはない。   The present invention will be described in more detail with representative examples. Note that the present invention is not construed as being limited to the following examples.

［実施例１］
図１及び図２に示す製造工程で薄膜トランジスタアレー基板５０を作製した。先ず、厚さ０．７ｍｍのガラス基材１上に、好ましくは厚さ２５ｎｍ〜１００ｎｍであるがここでは厚さ７５ｎｍのＩｎＧａＺｎＯ系酸化物半導体膜３をスパッタリング法（ターゲット組成：Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、圧力０．４Ｐａ、Ｏ２流量２０ｓｃｃｍ、ＲＦ５００Ｗ）で成膜し、その後、フォトリソグラフィによりパターニングして酸化物半導体膜３をアイランド化した（図１（Ａ）参照）。パターニングは、シュウ酸を含む酸性混合溶液を用いたウエットエッチングで行った。この酸化物半導体膜３は、薄膜トランジスタアレー基板５０においては酸化物半導体膜３となる。 [Example 1]
A thin film transistor array substrate 50 was manufactured by the manufacturing process shown in FIGS. First, on a glass substrate 1 having a thickness of 0.7 mm, an InGaZnO-based oxide semiconductor film 3 having a thickness of 25 nm to 100 nm, preferably 75 nm, is formed by sputtering (target composition: In: Ga: Zn). = 1: 1: 1, pressure 0.4 Pa, O 2 flow rate 20 sccm, RF 500 W), and then patterned by photolithography to form an oxide semiconductor film 3 as an island (see FIG. 1A). The patterning was performed by wet etching using an acidic mixed solution containing oxalic acid. The oxide semiconductor film 3 becomes the oxide semiconductor film 3 in the thin film transistor array substrate 50.

次に、全面に感光性レジスト材料を塗布した後に露光、現像して、酸化物半導体膜３のソース電極接続領域３ｓ及びドレイン電極接続領域３ｄに該当する箇所を開口部１３とするマスクパターン１２を設けた（図１（Ｂ）参照）。引き続いて、活性化処理を行って、開口部１３で露出するソース電極接続領域３ｓ及びドレイン電極接続領域３ｄを導体化した（図１（Ｂ）参照）。このときの活性化処理は、圧力１０Ｐａ、Ａｒ：５０ｍＬ／分、ＲＦ３００Ｗ、２００秒の条件でもよいし、圧力１０Ｐａ、ＣＦ４又はＣＨＦ３のフッ素系ガスと酸素とを１００：５の割合で、ＲＦ３００Ｗ、２００秒の条件で行ってもよいが、ここでは、前者の条件でプラズマ照射を行った。この活性化処理により、酸化物半導体膜中に酸素欠損が生じさせることができ、その結果、半導体特性から導体特性に変化させることができた。 Next, after a photosensitive resist material is applied to the entire surface, exposure and development are performed, and a mask pattern 12 having openings 13 corresponding to the source electrode connection region 3s and the drain electrode connection region 3d of the oxide semiconductor film 3 is formed. Provided (see FIG. 1B). Subsequently, an activation process was performed to make the source electrode connection region 3s and the drain electrode connection region 3d exposed at the opening 13 conductive (see FIG. 1B). The activation treatment at this time may be under the conditions of pressure 10 Pa, Ar: 50 mL / min, RF 300 W, 200 seconds, pressure 10 Pa, CF 4 or CHF 3 fluorine-based gas and oxygen at a ratio of 100: 5, Although it may be performed under conditions of RF 300 W and 200 seconds, here, plasma irradiation was performed under the former conditions. By this activation treatment, oxygen vacancies can be generated in the oxide semiconductor film, and as a result, the semiconductor characteristics can be changed to the conductor characteristics.

次に、そのマスクパターン１２をアルカリ溶液又は有機溶剤（ここではアルカリ溶液）で除去し、引き続いてゲート絶縁膜４を形成した。ゲート絶縁膜４は、反応性スパッタリング法で、ターゲット材料としてボロンドープのシリコンターゲットを用い、圧力１．０Ｐａ、Ｎ２：２０ｓｃｃｍ、ＤＣ１．０ｋＷの条件で、厚さ３００ｎｍの酸化ケイ素膜をゲート絶縁膜４として成膜した（図１（Ｃ）参照）。引き続いて、全面に感光性レジスト材料を塗布した後に露光、現像して、ゲート絶縁膜４にコンタクトホール５を形成する部位を開口部とするマスクパターンを設け、そこにＣＦ４とＯ２ガスを１００：５の割合で用いたドライエッチング（ＲＦ圧力３００Ｗ、圧力１０Ｐａ、時間は任意）によりエッチングを行って、ゲート絶縁膜４にコンタクトホール５を形成した（図１（Ｄ）参照）。 Next, the mask pattern 12 was removed with an alkali solution or an organic solvent (in this case, an alkali solution), and then the gate insulating film 4 was formed. The gate insulating film 4 is formed by a reactive sputtering method using a boron-doped silicon target as a target material, and a silicon oxide film having a thickness of 300 nm is formed under a pressure of 1.0 Pa, N 2 : 20 sccm, and DC 1.0 kW. 4 was formed (see FIG. 1C). Subsequently, a photosensitive resist material is applied to the entire surface, and then exposed and developed to provide a mask pattern having a portion where the contact hole 5 is formed in the gate insulating film 4 as an opening, and CF 4 and O 2 gas are applied thereto. Etching was performed by dry etching (RF pressure 300 W, pressure 10 Pa, time is arbitrary) used at a ratio of 100: 5 to form contact holes 5 in the gate insulating film 4 (see FIG. 1D).

次に、厚さ１００ｎｍのＴｉ（下層）／Ａｌ（上層）積層膜をスパッタリング法で成膜した後、フォトリソグラフィでパターニングして、所定パターンのゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ及び第１回路配線群１７を形成した（図１（Ｅ）参照）。Ｔｉ／Ａｌ積層膜の成膜は、それぞれターゲット材料としてＴｉとＡｌの複合材料を用い、０．５Ｐａ、Ａｒ：２０ｓｃｃｍ、ＤＣ９００Ｗの条件で行った。なお、第１回路配線群１７は、ゲート電極から引き回した幅２０μｍのアクティブマトリクスのスキャンラインとして形成した。   Next, a Ti (lower layer) / Al (upper layer) laminated film having a thickness of 100 nm is formed by sputtering, and then patterned by photolithography to form a gate electrode 7, a source electrode 6s, a drain electrode 6d, and a first pattern having a predetermined pattern. One circuit wiring group 17 was formed (see FIG. 1E). The Ti / Al laminated film was formed using a composite material of Ti and Al as the target material under the conditions of 0.5 Pa, Ar: 20 sccm, and DC 900 W. The first circuit wiring group 17 was formed as an active matrix scan line having a width of 20 μm drawn from the gate electrode.

次に、所定パターンのゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ及び第１回路配線群１７を覆うように層間絶縁膜１８を形成した。層間絶縁膜１８は、スピンコート法でアクリル系樹脂材料からなる厚さ２μｍの膜を成膜した（図２（Ｆ）参照）。さらにその上に、厚さ２００ｎｍのＡｌ膜をスパッタリング法で成膜した後、フォトリソグラフィでパターニングして、所定パターンの第２回路配線群１９を形成した（図２（Ｇ）参照）。Ａｌ膜の成膜は、ターゲット材料としてＡｌを用い、０．５Ｐａ、Ａｒ：２０ｓｃｃｍ、ＤＣ９００Ｗの条件で行った。なお、第２回路配線群１９は、ソース電極６ｓ及びドレイン電極６ｄから引き回した幅２０μｍのアクティブマトリクスのデータラインとして形成した。   Next, an interlayer insulating film 18 was formed so as to cover the gate electrode 7, the source electrode 6s, the drain electrode 6d, and the first circuit wiring group 17 having a predetermined pattern. As the interlayer insulating film 18, a 2 μm-thick film made of an acrylic resin material was formed by a spin coating method (see FIG. 2F). Further, an Al film having a thickness of 200 nm was formed thereon by sputtering, and then patterned by photolithography to form a second circuit wiring group 19 having a predetermined pattern (see FIG. 2G). The Al film was formed under the conditions of 0.5 Pa, Ar: 20 sccm, and DC 900 W using Al as a target material. The second circuit wiring group 19 was formed as an active matrix data line having a width of 20 μm drawn from the source electrode 6s and the drain electrode 6d.

こうして実施例１に係る薄膜トランジスタアレー基板５０を作製した。得られた薄膜トランジスタアレー基板５０は、酸化物半導体膜３がプラズマダメージを受けていないため、従来行っていたような２５０℃以上乃至３００℃以上の熱処理は不要であった。熱処理をしなくても、Ｗ／Ｌ＝１００μｍ／１００μｍ、Ｖｄ＝１．０ＶにおけるＩｄ−Ｖｇ曲線から算出される電界効果移動度と閾値電圧はそれぞれ９８．６１ｃｍ２／Ｖ・ｓ、０．８５２Ｖという特性を得ることができた。なお、このときのＩｄ−Ｖｇ曲線の測定は、ＡＧＩＬＥＮＴ製、半導体パラメータアナライザー４１５６Ｃで行った。 Thus, a thin film transistor array substrate 50 according to Example 1 was manufactured. The obtained thin film transistor array substrate 50 does not require the heat treatment at 250 ° C. to 300 ° C. as conventionally performed because the oxide semiconductor film 3 is not subjected to plasma damage. Even without heat treatment, the field effect mobility and threshold voltage calculated from the Id-Vg curve at W / L = 100 μm / 100 μm and Vd = 1.0 V are 98.61 cm 2 / V · s and 0.852 V, respectively. I was able to get the characteristics. In addition, the measurement of the Id-Vg curve at this time was performed with AGILENT semiconductor parameter analyzer 4156C.

また、ゲート絶縁膜の厚さＴ１が３００ｎｍであったため、高移動度になるという好ましい結果が得られた。また、層間絶縁膜１８の厚さＴ２が２μｍであったため、層間リークのない高信頼性を実現できるという好ましい結果が得られた。 Further, since the thickness T 1 of the gate insulating film was 300 nm, the preferred result that becomes high mobility is obtained. Further, since the thickness T 2 of the interlayer insulating film 18 was 2 [mu] m, preferable results that can be achieved without high resistant interlayer leakage is obtained.

［実施例２］
実施例１において、層間絶縁膜１８の成膜条件である塗布液の固形分濃度を３０質量％から２５質量％に変更して層間絶縁膜１８の厚さを１μｍとした他は、実施例１と同様にして実施例２に係る薄膜トランジスタアレー基板５０を作製した。 [Example 2]
Example 1 is the same as Example 1 except that the solid content concentration of the coating liquid, which is the film forming condition of the interlayer insulating film 18, is changed from 30% by mass to 25% by mass and the thickness of the interlayer insulating film 18 is set to 1 μm. In the same manner as described above, a thin film transistor array substrate 50 according to Example 2 was manufactured.

［実施例３］
実施例１において、層間絶縁膜１８の成膜条件である塗布液の固形分濃度を３０質量％から４０質量％に変更して層間絶縁膜１８の厚さを５μｍとした他は、実施例１と同様にして実施例３に係る薄膜トランジスタアレー基板５０を作製した。 [Example 3]
Example 1 is the same as Example 1 except that the solid content concentration of the coating solution, which is the film forming condition of the interlayer insulating film 18, is changed from 30% by mass to 40% by mass and the thickness of the interlayer insulating film 18 is set to 5 μm. In the same manner, a thin film transistor array substrate 50 according to Example 3 was produced.

［実施例４］
実施例１において、ゲート絶縁膜４の成膜条件である成膜時間）を調整して、ゲート絶縁膜４８の厚さを１００ｎｍとした他は、実施例１と同様にして実施例４に係る薄膜トランジスタアレー基板５０を作製した。 [Example 4]
In Example 1, except that the thickness of the gate insulating film 48 is adjusted to 100 nm by adjusting the gate insulating film 4 as a film forming condition), the example 4 is related to the example 4. A thin film transistor array substrate 50 was produced.

［実施例５］
実施例１において、ゲート絶縁膜４の成膜条件である成膜時間を調整して、ゲート絶縁膜４の厚さを５００ｎｍとした他は、実施例１と同様にして実施例３に係る薄膜トランジスタアレー基板５０を作製した。 [Example 5]
The thin film transistor according to Example 3 in the same manner as in Example 1 except that the film formation time as the film formation condition of the gate insulating film 4 in Example 1 was adjusted to set the thickness of the gate insulating film 4 to 500 nm. An array substrate 50 was produced.

［実施例６］
実施例１において、層間絶縁膜１８の形成材料としてイミド系樹脂を用い、スピンコート法で厚さ２μｍの層間絶縁膜１８を成膜した。それ以外は実施例１と同様にして、実施例６の薄膜トランジスタアレー基板５０を作製した。 [Example 6]
In Example 1, an imide-based resin was used as a material for forming the interlayer insulating film 18, and the interlayer insulating film 18 having a thickness of 2 μm was formed by spin coating. Other than that was carried out similarly to Example 1, and produced the thin-film transistor array board | substrate 50 of Example 6. FIG.

［実施例７］
実施例１において、層間絶縁膜１８の形成材料としてフッ素系樹脂を用い、スピンコート法で厚さ２μｍの層間絶縁膜１８を成膜した。それ以外は実施例１と同様にして、実施例７の薄膜トランジスタアレー基板５０を作製した。 [Example 7]
In Example 1, a fluororesin was used as a material for forming the interlayer insulating film 18 and the interlayer insulating film 18 having a thickness of 2 μm was formed by spin coating. Other than that was carried out similarly to Example 1, and produced the thin-film transistor array board | substrate 50 of Example 7. FIG.

［実施例８］
実施例１において、ゲート絶縁膜４の形成を、１０Ｐａ、ＴＭＳ／Ｏ２／Ａｒ（１分あたりそれぞれ、５０ｍＬ／４００ｍＬ／２００ｍＬ）、ＲＦ１．０ｋＷ、ＤＵＴＹ比１０％のパルスプラズマＣＶＤ法で厚さ３００ｎｍのゲート絶縁膜４を成膜した。それ以外は実施例１と同様にして、実施例８の薄膜トランジスタアレー基板５０を作製した。なお、得られた薄膜トランジスタアレー基板５０は、酸化物半導体膜３がプラズマダメージを受けていないため、従来行っていたような２５０℃以上乃至３００℃以上の熱処理は不要であった。熱処理をしなくても、Ｗ／Ｌ＝１００μｍ／１０μｍ、Ｖｄ＝１．０ＶにおけるＩｄ−Ｖｇ曲線から算出される電界効果移動度と閾値電圧はそれぞれ４．３１ｃｍ２／Ｖ・ｓ、１０．２Ｖという特性を得ることができた。 [Example 8]
In Example 1, the gate insulating film 4 is formed by pulse plasma CVD with a thickness of 10 Pa, TMS / O 2 / Ar (each 50 mL / 400 mL / 200 mL per minute), RF 1.0 kW, and a DUTY ratio of 10%. A 300 nm gate insulating film 4 was formed. Other than that was carried out similarly to Example 1, and produced the thin-film transistor array board | substrate 50 of Example 8. FIG. Note that the obtained thin film transistor array substrate 50 did not require the heat treatment at 250 ° C. or higher and 300 ° C. or higher as conventionally performed because the oxide semiconductor film 3 was not damaged by plasma. Even without heat treatment, the field effect mobility and threshold voltage calculated from the Id-Vg curve at W / L = 100 μm / 10 μm and Vd = 1.0 V are 4.31 cm 2 / V · s, 10.2 V, respectively. I was able to get the characteristics.

［実施例９］
実施例１において、ゲート絶縁膜４の形成を、Ｓｉ系メタシロキサン樹脂を塗布して行い、厚さ５００ｎｍのゲート絶縁膜４を成膜した。それ以外は実施例１と同様にして、実施例９の薄膜トランジスタアレー基板５０を作製した。得られた薄膜トランジスタ１０は、酸化物半導体膜３がプラズマダメージを受けていないため、従来行っていたような２５０℃以上乃至３００℃以上の熱処理は不要であった。熱処理をしなくても、Ｗ／Ｌ＝１００μｍ／１０μｍ、Ｖｄ＝０．１ＶにおけるＩｄ−Ｖｇ曲線から算出される電界効果移動度と閾値電圧は、それぞれ３．１９ｃｍ２／Ｖ・ｓ、３．７３Ｖという特性を得ることができた。 [Example 9]
In Example 1, the gate insulating film 4 was formed by applying a Si-based metasiloxane resin to form a gate insulating film 4 having a thickness of 500 nm. Other than that was carried out similarly to Example 1, and produced the thin-film transistor array board | substrate 50 of Example 9. FIG. In the obtained thin film transistor 10, since the oxide semiconductor film 3 was not damaged by plasma, heat treatment at 250 ° C. or higher and 300 ° C. or higher as conventionally performed was unnecessary. Even without heat treatment, the field-effect mobility and threshold voltage calculated from the Id-Vg curve at W / L = 100 μm / 10 μm and Vd = 0.1 V are 3.19 cm 2 / V · s, 3. A characteristic of 73V could be obtained.

［実施例１０］
この実施例１０では、薄膜集積回路装置６０を作製した。実施例１の薄膜トランジスタアレー基板５０の作製と併せて容量素子２０と抵抗体膜３３を作製した。 [Example 10]
In Example 10, a thin film integrated circuit device 60 was produced. In combination with the fabrication of the thin film transistor array substrate 50 of Example 1, the capacitive element 20 and the resistor film 33 were fabricated.

容量素子２０を構成する第１電極２１は、実施例１で酸化物半導体膜３を形成する際に併せて成膜し（図４（Ａ）参照）、その後の活性化処理によって導体化して形成した（図４（Ｂ）参照）。容量素子２０を構成する誘電体膜２３は、実施例１でゲート絶縁膜４を形成する際に併せて形成し（図４（Ｃ））、その誘電体膜２３上に形成した第２電極２２は、実施例１でゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ及び第１回路配線群１７を形成する際に併せて形成した（図４（Ｅ））。   The first electrode 21 included in the capacitor 20 is formed when the oxide semiconductor film 3 is formed in Example 1 (see FIG. 4A), and is formed into a conductor by a subsequent activation process. (See FIG. 4B). The dielectric film 23 constituting the capacitive element 20 is formed when the gate insulating film 4 is formed in the first embodiment (FIG. 4C), and the second electrode 22 formed on the dielectric film 23 is formed. Were formed together with the formation of the gate electrode 7, the source electrode 6s, the drain electrode 6d, and the first circuit wiring group 17 in Example 1 (FIG. 4E).

また、抵抗素子３０を構成する抵抗体膜３３は、実施例１で酸化物半導体膜３を形成する際に併せて成膜し（図４（Ａ）参照）、その後の活性化処理によって導体化して形成した（図４（Ｂ）参照）。抵抗素子３０を構成する第３電極３１と第４電極３２は、実施例１でゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ及び第１回路配線群１７を形成する際に併せて形成した（図４（Ｃ）〜（Ｅ））。なお、実施例１で形成するゲート絶縁膜４は、抵抗素子３０においてはパターニング用の膜として利用した（図４（Ｄ）（Ｅ）参照）。さらに、その上に、実施例１と同様の層間絶縁膜１８と第２回路配線群１９を形成した。こうして、作製が容易で低コスト化を実現した実施例１０の薄膜集積回路装置６０を作製した。   In addition, the resistor film 33 constituting the resistance element 30 is formed when the oxide semiconductor film 3 is formed in Example 1 (see FIG. 4A), and is made conductive by the subsequent activation process. (See FIG. 4B). The third electrode 31 and the fourth electrode 32 constituting the resistance element 30 were formed together when the gate electrode 7, the source electrode 6s, the drain electrode 6d, and the first circuit wiring group 17 were formed in Example 1 (FIG. 4 (C)-(E)). Note that the gate insulating film 4 formed in Example 1 was used as a patterning film in the resistive element 30 (see FIGS. 4D and 4E). Further thereon, an interlayer insulating film 18 and a second circuit wiring group 19 similar to those of the first embodiment were formed. Thus, the thin film integrated circuit device 60 of Example 10 which was easy to manufacture and realized cost reduction was manufactured.

［実施例１１］
この実施例１１では、図１０に示す５段のリングオシレータを作製した。このリングオシレータでは、Ｖｄｄ：１５Ｖ、発信周波数：８６．８８ｋＨｚ、インバータ１段あたりの遅延時間：１．９１μｓであった。 [Example 11]
In Example 11, a five-stage ring oscillator shown in FIG. 10 was produced. In this ring oscillator, Vdd: 15 V, transmission frequency: 86.88 kHz, delay time per inverter stage: 1.91 μs.

［実施例１２］
この実施例１２では、実施例１１にさらに２段を加え、７段のリングオシレータを作製した。このリングオシレータでは、Ｖｄｄ：１５Ｖ、発信周波数：５９．９２ｋＨｚ、インバータ１段あたりの遅延時間：２．３８μｓであった。 [Example 12]
In Example 12, two more stages were added to Example 11 to produce a seven-stage ring oscillator. In this ring oscillator, Vdd was 15 V, transmission frequency was 59.92 kHz, and delay time per inverter stage was 2.38 μs.

［比較例１］
実施例１において、層間絶縁膜１８の成膜条件である塗布液の固形分濃度を３０質量％から２０質量％に変更して層間絶縁膜１８の厚さを０．５μｍとした他は、実施例１と同様にして比較例１に係る薄膜トランジスタアレー基板５０を作製した。 [Comparative Example 1]
In Example 1, except that the solid content concentration of the coating liquid, which is the film forming condition of the interlayer insulating film 18, was changed from 30% by mass to 20% by mass and the thickness of the interlayer insulating film 18 was changed to 0.5 μm. In the same manner as in Example 1, a thin film transistor array substrate 50 according to Comparative Example 1 was produced.

［比較例２］
実施例１において、層間絶縁膜１８の成膜条件である塗布液の固形分濃度を３０質量％から４５質量％に変化させて層間絶縁膜１８の厚さを６μｍとした他は、実施例１と同様にして比較例２に係る薄膜トランジスタアレー基板５０を作製した。 [Comparative Example 2]
In Example 1, except that the solid content concentration of the coating liquid, which is the film forming condition of the interlayer insulating film 18, was changed from 30% by mass to 45% by mass and the thickness of the interlayer insulating film 18 was changed to 6 μm. In the same manner as described above, a thin film transistor array substrate 50 according to Comparative Example 2 was manufactured.

［比較例３］
実施例１において、ゲート絶縁膜４の成膜条件である成膜時間を調整し、ゲート絶縁膜４８の厚さを５０ｎｍとした他は、実施例１と同様にして比較例３に係る薄膜トランジスタアレー基板５０を作製した。 [Comparative Example 3]
The thin film transistor array according to Comparative Example 3 is the same as in Example 1 except that the film formation time, which is the film formation condition of the gate insulating film 4, is adjusted and the thickness of the gate insulating film 48 is 50 nm. A substrate 50 was produced.

［比較例４］
実施例１において、ゲート絶縁膜４の成膜条件である成膜時間を調整し、ゲート絶縁膜４の厚さを５５０ｎｍとした他は、実施例１と同様にして比較例４に係る薄膜トランジスタアレー基板５０を作製した。 [Comparative Example 4]
The thin film transistor array according to Comparative Example 4 is the same as in Example 1 except that the film formation time, which is the film formation condition of the gate insulating film 4, is adjusted and the thickness of the gate insulating film 4 is 550 nm. A substrate 50 was produced.

［比較例５］
実施例１において、層間絶縁膜１８の形成材料としてイミド系樹脂を用い、スピンコート法で厚さ０．５μｍの層間絶縁膜１８を成膜した。それ以外は実施例１と同様にして比較例５の薄膜トランジスタアレー基板５０を作製した。 [Comparative Example 5]
In Example 1, an imide-based resin was used as a material for forming the interlayer insulating film 18, and the interlayer insulating film 18 having a thickness of 0.5 μm was formed by spin coating. Other than that was carried out similarly to Example 1, and produced the thin-film transistor array board | substrate 50 of the comparative example 5. FIG.

［比較例６］
実施例１において、層間絶縁膜１８の形成材料としてフッ素系を用い、スピンコート法で厚さ０．５μｍの層間絶縁膜１８を成膜した。それ以外は実施例１と同様にして比較例６の薄膜トランジスタアレー基板５０を作製した。 [Comparative Example 6]
In Example 1, the interlayer insulating film 18 having a thickness of 0.5 μm was formed by spin coating using fluorine as a material for forming the interlayer insulating film 18. Other than that was carried out similarly to Example 1, and produced the thin-film transistor array board | substrate 50 of the comparative example 6. FIG.

［比較例７］
実施例１において、ゲート絶縁膜４の形成材料としてパルスプラズマＣＶＤ法を用い、厚さ５０ｎｍの層間絶縁膜１８を成膜した。それ以外は実施例１と同様にして比較例７の薄膜トランジスタアレー基板５０を作製した。 [Comparative Example 7]
In Example 1, an interlayer insulating film 18 having a thickness of 50 nm was formed using a pulse plasma CVD method as a material for forming the gate insulating film 4. Other than that was carried out similarly to Example 1, and produced the thin-film transistor array board | substrate 50 of the comparative example 7. FIG.

［比較例８］
実施例１において、ゲート絶縁膜４の形成材料としてＳｉ系メタシロキサン樹脂を用い、スピンコート法で厚さ５０ｎｍの層間絶縁膜１８を成膜した。それ以外は実施例１と同様にして比較例８の薄膜トランジスタアレー基板５０を作製した。 [Comparative Example 8]
In Example 1, an Si-based metasiloxane resin was used as a material for forming the gate insulating film 4, and an interlayer insulating film 18 having a thickness of 50 nm was formed by spin coating. Other than that was carried out similarly to Example 1, and produced the thin-film transistor array board | substrate 50 of the comparative example 8. FIG.

［層間絶縁性の評価試験］
層間絶縁膜の厚さを変化させた実施例と比較例の薄膜トランジスタアレー基板５０を用いて、アクティブマトリクスのスキャンラインとデータラインとの間の層間絶縁膜１８の絶縁性について検討した。層間絶縁性は、スキャンラインとデータライン間にＤＣ１００Ｖを印加した条件下で、そのスキャンラインとデータラインとのショートの発生によって評価した。その結果を表１に示す。表１中、「○」はショート確率が４％未満のものであり、「△」はショート確率が４％以上８％未満のものであり、「×」はショート確率が８％以上のものである。 [Interlayer insulation evaluation test]
The insulating property of the interlayer insulating film 18 between the scan line and the data line of the active matrix was examined using the thin film transistor array substrate 50 of the example and the comparative example in which the thickness of the interlayer insulating film was changed. Interlayer insulation was evaluated by the occurrence of a short between the scan line and the data line under the condition that DC 100 V was applied between the scan line and the data line. The results are shown in Table 1. In Table 1, “◯” indicates that the short probability is less than 4%, “△” indicates that the short probability is 4% or more and less than 8%, and “×” indicates that the short probability is 8% or more. is there.

Figure 2012191025
Figure 2012191025

１ 基材
２（２ａ，２ｂ） 下地層
３ 酸化物半導体膜（半導体膜）
３ｃ チャネル領域
３ｓ ソース電極接続領域（活性領域）
３ｄ ドレイン電極接続領域（活性領域）
４ ゲート絶縁膜
５ コンタクトホール
６ｓ ソース電極
６ｄ ドレイン電極
７ ゲート電極
７’ ゲート電極用配線
８ 電源配線
９ 配線
９’ グラウンド配線
１０ 薄膜トランジスタ（ＴＦＴ）
１２ マスクパターン
１３ 開口部
１４ 活性化処理
１７ 第１回路配線群
１８ 層間絶縁膜
１９ 第２回路配線群
２０ 容量素子
２１ 第１電極
２２ 第２電極
２３ 誘電体膜
３０ 抵抗素子
３１ 第３電極
３２ 第４電極
３３ 抵抗体膜
４０ リングオシレータ
４１，４２，４３ インバータ
５０ 薄膜トランジスタアレー基板
６０ 薄膜集積回路装置
Ｔ１ ゲート絶縁膜の厚さ
Ｔ２ 層間絶縁膜の厚さ
ＶＤＤ 電源
ＧＮＤ グラウンド
Ｘ，Ｙ 面内方向
Ｚ 積層方向 DESCRIPTION OF SYMBOLS 1 Base material 2 (2a, 2b) Base layer 3 Oxide semiconductor film (semiconductor film)
3c channel region 3s source electrode connection region (active region)
3d drain electrode connection region (active region)
4 Gate insulating film 5 Contact hole 6s Source electrode 6d Drain electrode 7 Gate electrode 7 'Gate electrode wiring 8 Power supply wiring 9 Wiring 9' Ground wiring 10 Thin film transistor (TFT)
12 Mask Pattern 13 Opening 14 Activation Process 17 First Circuit Wiring Group 18 Interlayer Insulating Film 19 Second Circuit Wiring Group 20 Capacitance Element 21 First Electrode 22 Second Electrode 23 Dielectric Film 30 Resistive Element 31 Third Electrode 32 Second 4 electrode 33 resistor film 40 ring oscillator 41, 42, 43 inverter 50 thin film transistor array substrate 60 thin film integrated circuit device T 1 thickness of gate insulating film T 2 thickness of interlayer insulating film VDD power supply GND ground X, Y in-plane direction Z Stacking direction

Claims (5)

基材上に酸化物半導体膜をパターン形成する工程と、
活性化処理により前記酸化物半導体膜にソース電極接続領域及びドレイン電極接続領域を形成する工程と、
前記ソース電極接続領域及びドレイン電極接続領域が形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜にコンタクトホールを開けてソース電極及びドレイン電極を前記ソース電極接続領域及びドレイン電極接続領域にそれぞれ接続するとともに前記酸化物半導体膜上に前記ゲート絶縁膜を介してゲート電極を形成し、同時に第１回路配線群を形成する工程と、
前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記第１回路配線群上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に第２回路配線群を形成する工程とを少なくとも有し、
前記ゲート絶縁膜の厚さを１００ｎｍ〜５００ｎｍの範囲とし、前記層間絶縁膜の厚さを１μｍ以上且つ前記ゲート絶縁膜の２倍〜１０倍の厚さとすることを特徴とする薄膜トランジスタアレー基板の製造方法。 Patterning an oxide semiconductor film on a substrate;
Forming a source electrode connection region and a drain electrode connection region in the oxide semiconductor film by an activation process;
Forming a gate insulating film by a coating method, a reactive sputtering method or a pulse plasma CVD method so as to cover the oxide semiconductor film in which the source electrode connection region and the drain electrode connection region are formed;
A contact hole is opened in the gate insulating film to connect a source electrode and a drain electrode to the source electrode connecting region and the drain electrode connecting region, respectively, and a gate electrode is formed on the oxide semiconductor film through the gate insulating film. Simultaneously forming the first circuit wiring group;
Forming an interlayer insulating film on the source electrode, the drain electrode, the gate electrode, and the first circuit wiring group;
Forming at least a second circuit wiring group on the interlayer insulating film,
Manufacturing of a thin film transistor array substrate, characterized in that the thickness of the gate insulating film is in the range of 100 nm to 500 nm, the thickness of the interlayer insulating film is 1 μm or more and 2 to 10 times the thickness of the gate insulating film. Method. 前記塗布法でのゲート絶縁膜が、ケイ素系無機化合物膜又は有機系化合物膜であり、前記反応性スパッタリング法又は前記パルスプラズマＣＶＤ法でのゲート絶縁膜が、金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜である、請求項１に記載の薄膜トランジスタアレー基板の製造方法。   The gate insulating film in the coating method is a silicon-based inorganic compound film or an organic compound film, and the gate insulating film in the reactive sputtering method or the pulse plasma CVD method is a metal oxide, a metal nitride, and a metal The method of manufacturing a thin film transistor array substrate according to claim 1, wherein the thin film transistor array substrate is any film selected from oxynitrides. 基材と、該基材上に設けられた所定パターンの酸化物半導体膜と、該酸化物半導体膜上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜にコンタクトホールを介して前記酸化物半導体膜に接続されたソース電極及びドレイン電極と、前記ゲート絶縁膜上に設けられた第１回路配線群と、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記第１回路配線群上に設けられた層間絶縁膜と、該層間絶縁膜上に設けられた第２回路配線群とを少なくとも有し、
前記ゲート絶縁膜が、ケイ素系無機化合物膜、有機系化合物膜、又は金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であり、
前記ゲート絶縁膜の厚さが１００ｎｍ〜５００ｎｍの範囲であり、前記層間絶縁膜の厚さが前記ゲート絶縁膜の２倍〜１０倍の厚さであることを特徴とする薄膜トランジスタアレー基板。 A base material; an oxide semiconductor film having a predetermined pattern provided on the base material; a gate insulating film provided on the oxide semiconductor film; a gate electrode provided on the gate insulating film; A source electrode and a drain electrode connected to the oxide semiconductor film through a contact hole in the gate insulating film; a first circuit wiring group provided on the gate insulating film; the gate electrode; the source electrode; At least a drain electrode and an interlayer insulating film provided on the first circuit wiring group; and a second circuit wiring group provided on the interlayer insulating film;
The gate insulating film is a silicon-based inorganic compound film, an organic compound film, or any film selected from metal oxide, metal nitride, and metal oxynitride,
A thin film transistor array substrate, wherein a thickness of the gate insulating film is in a range of 100 nm to 500 nm, and a thickness of the interlayer insulating film is twice to ten times as thick as the gate insulating film. 基材上に酸化物半導体膜をパターン形成する工程と、
活性化処理により前記酸化物半導体膜にソース電極接続領域及びドレイン電極接続領域を形成する工程と、
前記ソース電極接続領域及びドレイン電極接続領域が形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜にコンタクトホールを開けてソース電極及びドレイン電極を前記ソース電極接続領域及びドレイン電極接続領域にそれぞれ接続するとともに前記酸化物半導体膜上に前記ゲート絶縁膜を介してゲート電極を形成し、同時に第１回路配線群を形成する工程と、
前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記第１回路配線群上に層間絶縁膜を形成する工程と、
該層間絶縁膜上に第２回路配線群を形成する工程と、
容量素子及び／又は抵抗素子を形成する工程とを少なくとも有し、
前記ゲート絶縁膜の厚さを１００ｎｍ〜５００ｎｍの範囲とし、前記層間絶縁膜の厚さを１μｍ以上且つ前記ゲート絶縁膜の２倍〜１０倍の厚さとすることを特徴とする薄膜集積回路装置の製造方法。 Patterning an oxide semiconductor film on a substrate;
Forming a source electrode connection region and a drain electrode connection region in the oxide semiconductor film by an activation process;
Forming a gate insulating film by a coating method, a reactive sputtering method or a pulse plasma CVD method so as to cover the oxide semiconductor film in which the source electrode connection region and the drain electrode connection region are formed;
A contact hole is opened in the gate insulating film to connect a source electrode and a drain electrode to the source electrode connecting region and the drain electrode connecting region, respectively, and a gate electrode is formed on the oxide semiconductor film through the gate insulating film. Simultaneously forming the first circuit wiring group;
Forming an interlayer insulating film on the source electrode, the drain electrode, the gate electrode, and the first circuit wiring group;
Forming a second circuit wiring group on the interlayer insulating film;
Forming at least a capacitor element and / or a resistor element,
A thin film integrated circuit device comprising: a gate insulating film having a thickness in a range of 100 nm to 500 nm; and an interlayer insulating film having a thickness of 1 μm or more and twice to 10 times the thickness of the gate insulating film. Production method. 基材と、該基材上に設けられた所定パターンの酸化物半導体膜と、該酸化物半導体膜上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜にコンタクトホールを介して前記酸化物半導体膜に接続されたソース電極及びドレイン電極と、前記ゲート絶縁膜上に設けられた第１回路配線群と、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記第１回路配線群上に設けられた層間絶縁膜と、該層間絶縁膜上に設けられた第２回路配線群と、容量素子及び／又は抵抗素子と、を少なくとも有し、
前記ゲート絶縁膜が、ケイ素系無機化合物膜、有機系化合物膜、又は金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であり、
前記ゲート絶縁膜の厚さが１００ｎｍ〜５００ｎｍの範囲であり、前記層間絶縁膜の厚さが前記ゲート絶縁膜の２倍〜１０倍の厚さであることを特徴とする薄膜集積回路装置。 A base material; an oxide semiconductor film having a predetermined pattern provided on the base material; a gate insulating film provided on the oxide semiconductor film; a gate electrode provided on the gate insulating film; A source electrode and a drain electrode connected to the oxide semiconductor film through a contact hole in the gate insulating film; a first circuit wiring group provided on the gate insulating film; the gate electrode; the source electrode; An interlayer insulating film provided on the drain electrode and the first circuit wiring group; a second circuit wiring group provided on the interlayer insulating film; and a capacitor element and / or a resistance element.
The gate insulating film is a silicon-based inorganic compound film, an organic compound film, or any film selected from metal oxide, metal nitride, and metal oxynitride,
A thin film integrated circuit device, wherein the thickness of the gate insulating film is in a range of 100 nm to 500 nm, and the thickness of the interlayer insulating film is twice to ten times as thick as the gate insulating film.
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