JP2012142019A - 駆動オーバーライドを備えた電圧レギュレータ - Google Patents

Abstract

【課題】来るべき負荷変動に対する調整を電圧レギュレータが可能にするための技術が提示される。
【解決手段】来るべき負荷変動に対する調整を電圧レギュレータが可能にするための技術が提示される。いくつかの実施例では、関連するクロック信号を有するマイクロプロセッサ・コアのような機能ブロックに対して、少なくとも１つのスイッチング・タイプの電圧レギュレータによって電力が供給される。機能ブロックが電力レベルの増大を要求しようとするとき、低い周波数である通常の駆動信号をオーバーライドして、関連するクロックが少なくとも１つのレギュレータのスイッチを駆動するために提供される。このように、スイッチは、負荷変動に十分に先立って（例えば、少し前に）より高い周波数で駆動され、そうでなければ生じたであろう垂下量を低減させる。
【選択図】図３

Description

本発明は、電圧レギュレータに関し、より詳しくは、駆動オーバーライドを備えた電圧レギュレータに関する。

マイクロプロセッサのような集積回路は、ますます複雑化してきており、より厳しい性能パラメータの下で動作すると同時に、より厳しい性能パラメータの下でより効率的に動作することが求められる。典型的には、調整された供給電圧を提供する１またはそれ以上の電圧レギュレータ（ＶＲ）回路によって、それらに電力が供給される。マイクロプロセッサの負荷要求は劇的かつ急速に変化するので、そのような環境下で適切な供給を提供することができるようなＶＲに対する解決策を提供することは難しい課題である。従って、改善されたＶＲに対する解決策が望まれる。

国際公開第２００５／０７９４８６号（特表２００７−５２３５８７号公報） 特開２００５−１２８９０２号公報 特開平９−７３３２６号公報

本発明の実施例は、制限目的ではなく例示目的として示され、添付図面中の図において、同様の参照番号は同様の要素を参照する。

いくつかの実施例に従った、関連するＶＲシステムを有するマルチコア・マイクロプロセッサ・システムのブロック図である。

いくつかの実施例に従った、マイクロプロセッサ集積回路パッケージの断面図である。

いくつかの実施例に従った、クロック・オーバーライド・キャップ能力を有する電圧レギュレータ回路の概要図である。

いくつかの実施例に従った、集積電圧レギュレータに結合されたマルチコア・マイクロプロセッサを有するコンピュータ・システムのブロック図である。

ここでは、来るべき負荷変動に対する調整を電圧レギュレータが可能にするための技術を提示する。いくつかの実施例では、関連するクロック信号を有するマイクロプロセッサ・コアのような機能(functional)ブロックに対して、少なくとも１つのスイッチング・タイプの電圧レギュレータによって電力が供給される。機能ブロックが電力レベルの増大を要求しようとするとき、低い周波数である通常の駆動信号をオーバーライド（変更）して、関連するクロックが少なくとも１つのレギュレータのスイッチを駆動するために提供される。このように、スイッチは、負荷変動に十分に先立って（例えば、少し前に）より高い周波数で駆動され、そうでなければ生じたであろう垂下（落ち込み）量を低減させる。

図１は、一般に、いくつかの実施例に従って、クロック・オーバーライド能力を備えた電圧レギュレータを有する集積電圧レギュレータ（ＩＶＲ）システムを具備するマルチコア・マイクロプロセッサを示す。マイクロプロセッサは、共通のマルチコア主制御装置１０２に結合された４つの領域コア（１０４Ａ〜１０４Ｄ）を含み、それらは、例えば、作業負荷の配分、環境管理等のような異なった監視タスクを実行する。いくつかの実施例では、領域コア１０４および主制御装置１０２は、共通のマイクロプロセッサ・ダイの一部である。

図示された電圧レギュレータ・システムは、４つの領域ＶＲサブシステム（領域ＶＲ１１４Ａ〜１１４Ｄ）を含み、１つのサブシステムは各領域コア１０４を含み、そして主制御装置１１２は領域ＶＲのそれぞれに結合される。領域ＶＲ１１４のそれぞれは、関連する領域コア１０４に結合され、それに対して調整された供給電圧ＶＣＣを提供し、かつ、それからコア・クロック信号（ＣＬＫ）およびオーバーライド制御信号（ＣＴＲＬ）を受け取る。例えば、領域ＶＲ１１４Ａは、領域コア１０４Ａに供給電圧ＶＣＣ_Ａを供給し、領域コア１０４Ａからクロック信号ＣＬＫ_Ａおよびオーバーライド制御信号ＣＴＲＬ_Ａを受け取る。（他の実施例では、オーバーライド制御信号は、電圧レギュレータ領域に垂下を引き起こす可能性のある切迫した負荷変動に直接または間接的に気付く主制御装置または他のあるソースから到来する場合もあることに注意すること。）

領域ＶＲ１１４の各々は、選択可能に相互に結合された１またはそれ以上の個別の電圧レギュレータを含み、異なるＶＲを組み合わせることによって、負荷要求に基づいて異なる電流レベルを選択可能に提供することを保証する。例えば、領域ＶＲの１つは、実際に、各々が３アンペアの電流能力を有する８個の個別のＶＲを含み、それらは互いに並列に結合され、領域コアの負荷要求に基づいて０から２４アンペアを提供する。個別のＶＲは、相互に結合され、あるいは、それらはコアのまわりに配置され、例えばコアと交差して均等に広がるように、異なる位置で供給レール（線路）に結合される。いくつかの実施例では、領域ＶＲ１１４は、領域コア１０４を含むマルチコア・プロセッサ・ダイとは別の、共通の集積ＶＲ（ＩＶＲ）ダイの一部である。しかしながら、電圧レギュレータおよび領域コア、または関連する領域ＶＲおよびコアは、同一のチップ上または異なる組み合わせのチップ上にあってもよいことが解るであろう。

図２を参照して、マルチコア・マイクロプロセッサの集積回路（ＩＣ）パッケージの断面図が示される。それは、集積電圧レギュレータ（ＩＶＲ）ダイ２０２およびマルチコア・マイクロプロセッサ・ダイ２０４を含む。ＩＶＲダイ２０２は、パッケージ基板２０１内に埋め込まれ、一方、マイクロプロセッサ・ダイ２０４は、基板２０１に載置され、効率的な信号伝導のためにＩＶＲダイ２０２と接する。（これらのダイは、実際に相互に接触していてもよく、また、接触していなくてもよいことに注意すること。これらは、それらの隣接した表面部分のいくらかまたは全体にわたって、それらの間に挟み込まれた１またはそれ以上の他の材料を有してもよい。かかる材料は、構造の安定性、熱を伝達する目的等のために使用することができる。）

ＩＶＲダイ２０２は、１またはそれ以上の領域ＶＲを含み、一方、マイクロプロセッサ・ダイ２０４は、上述のように、１またはそれ以上の領域コアを含む。このようなパッケージ構成によって、また、互いに隣接して載置されたダイによって、ＶＲ領域の回路要素を、それらが関連する領域コア要素に隣接して配置することができる。これによって、比較的大量の電流を領域コアへ流すために十分な導電性の経路（例えば、ハンダ・バンプまたは他の接点）が可能になる。（領域コアおよびＶＲを実装するために１またはそれ以上のダイを使用する任意の適切なパッケージ構成が実装可能であり、それらは、本発明の範囲内であると理解されるべきである。例えば、ＩＶＲダイは、マイクロプロセッサ・ダイの「下」ではなく「上」にあってもよい。あるいは、一部が接するように隣接していてもよく、または、それらが同一のダイの部分であってもよい。）

図３を参照して、クロック・オーバーライド能力を有する典型的な電圧レギュレータ回路３００が示される。電圧レギュレータ３００は、多相（Ｎ相）スイッチング・レギュレータであり、Ｎ個のスイッチ（Ｓ_１からＳ_Ｎ）セクション、およびインダクタＬ_１からＬ_Ｎを含むＮ個の出力セクションを有し、それらは、共通出力（ＶＣＣ）で互いに結合され、さらにデカップリング・キャパシタＣに結合される。スイッチ（Ｓ_１からＳ_Ｎ）は、一般的に単純化して図示されているが、例えば、ドライバ装置、およびプッシュ構成、プル構成、またはプッシュプル構成のトランジスタのような、当業者に周知である任意の適切な回路要素を含んでもよい。同様に、インダクタＬ_１からＬ_Ｎは、インダクタおよび／またはトランスフォーマの任意の適切な組み合わせを含み、効率を向上させるために、少なくともある角度に互いに結合される。例えば、いくつかの実施例では、それらは、ＩＶＲダイのハウジングＶＲ３００内で組み立てられた磁性材料と共に結合されたインダクタで実装される。

電圧レギュレータ３００は、さらに、ＶＲ制御装置３０２、コア・クロック・ドライバ３０４、シンクロナイザ回路３０６_１から３０６_Ｎ、および２：１マルチプレクサ３０８_１から３０８_Ｎを含み、図のように共に結合される。ＶＲ制御装置３０２は、クロック信号（ＶＲ
ＣＬＫ）を受け取り、それから、互いにおよそ１位相シフトしたＮ個の駆動信号（∠１から∠Ｎ）を生成し、スイッチＳ_１からＳ_Ｎを駆動し、調整された出力電圧ＶＣＣを生成する。ＶＲクロック信号は、ＶＣＣを効率的に生成するための適切な周波数（例えば、１０ＭＨｚから２５０ＭＨｚまでの範囲内）を有する従来のクロック信号である。駆動信号は、典型的には、ＶＲ
ＣＬＫの周波数と同一の周波数を有するが、それは必ずしも要求されず、例えば、それらは、ＶＲ ＣＬＫを分周あるいは逓倍したバージョンから導かれてもよい。当業者間で知られているように、ＶＲ制御装置３０２は駆動信号の負荷サイクルを制御し、ＶＣＣを調整するために負荷に提供される電流の量を増加または減少させる。

個別の駆動信号は、それぞれ関連するシンクロナイザ回路３０６_ｉに提供され、さらに、それは、関連するコア（例えば、電圧レギュレータ３００によって電力供給されているコア）からコア・クロック（Ｃｏｒｅ
ＣＬＫ）信号を受け取る。Ｃｏｒｅ ＣＬＫ信号の周波数は、典型的には、駆動信号の周波数よりも高く、例えば、４倍から２０倍高い。各シンクロナイザ回路３０６_ｉは、入力される駆動信号およびコア・クロック信号のエッジを同期させ、第１および第２の同相駆動信号（Ｄ_ＣおよびＤ_Ｖ）を出力として提供するが、Ｄｉ_Ｃの周波数はＤｉ_Ｖよりも高い。シンクロナイザ回路３０６は、位相ロック・ループ、遅延ロック・ループ、ロジック・ゲート、およびその他同種のものを含む回路要素のあらゆる適切な組み合わせによって形成されるが、これらに限定されることはない。各シンクロナイザ回路からの駆動信号（Ｄｉ_Ｃ，Ｄｉ_Ｖ）は、関連する２：１マルチプレクサ３０８_ｉ内に送られ、その後その出力は、関連するスイッチＳ_ｉの１つに提供される。さらに、例えば関連するコアからの制御信号（ＣＴＲＬ）が各マルチプレクサ３０８に提供されるが、それはＤ_Ｖ駆動信号またはより速いＤ_Ｃ駆動信号のいずれかを選択するための制御としての役割を果たす。（いくつかの実施例では、コア・クロック信号は、そのシンクロナイザに常に提供される必要はないことに注意すること。例えば、電力を節約するために、適切な条件の下で、それをゲート制御または無効にすることができる。この場合、シンクロナイザは、たとえコア・クロックが適用されていなくても、駆動信号をそれが関連するマルチプレクサ、または同等のものまで通過させるための適切な回路を有するべきである。）

動作において、通常は、より遅いＤ_Ｖ駆動信号（多相）が定常的な動作のために選択され、既知の技術および方法論に従って動作する。したがって、コア制御信号は、通常は、Ｄ_Ｖ駆動信号を選択するようにマルチプレクサを制御する。他方、コアが追加の電力を要求しようとしている（例えば、ロジック・セクションを繋合しようとしている）ときは、コア制御信号は、マルチプレクサに、より遅いＶＲ駆動信号（Ｄ_Ｖ）の代わりにコア駆動信号（Ｄ_Ｃ）を選択させる。いくつかの実施例において、より速いコア・クロック駆動信号は、ＶＣＣ中の不都合な垂下を阻止するために十分に長い時間活性化されるが、不安定性を回避するために十分に短い時間である。いくつかの実施例では、コア・クロック駆動信号は、不都合な垂下を引き起こすのに足りる負荷変動に対してのみ活性化される。すなわち、それは小さな負荷変動に対しては保証されない。さらに、制御信号はコア・プロセッサ以外のソースから到来してもよい。例えば、それは、電圧レギュレータ上の負荷が増加しようとすることに気付く制御装置から到来してもよい。

図４を参照して、コンピュータ・システムの一例が示される。図示されたシステムは、一般に、集積電圧レギュレータ４０６およびメモリ４０４に結合されたマルチコア・プロセッサ４０２を含む。いくつかの実施例では、プロセッサ４０２およびＩＶＲ４０６は、上述のように形成される。コンピュータ・システムは、異なる形態で実施をすることも可能である。すなわち、シングル・チップ・モジュール、回路基板、または複数の回路基板を有するシャーシ内でそれを実施することもできる。同様に、それは、１またはそれ以上の完全なコンピュータを構成することができ、あるいは、それは、コンピューティング・システム内で有用なコンポーネントを構成することもできる。

本発明は、記述された実施例に制限されることはなく、添付された特許請求の範囲の精神および範囲内で修正および変更して実施することも可能である。例えば、本発明は、全てのタイプの半導体集積回路（「ＩＣ」）チップを用いて使用するものに適用できることが認識されるべきである。これらのＩＣチップの例としては、プロセッサ、制御装置、チップ・セット・コンポーネント、プログラマブル・ロジック・アレイ（ＰＬＡ）、メモリ・チップ、ネットワーク・チップ、および同種のものを含むが、これらに制限されない。

さらに、ここではサイズ／モデル／値／範囲の例が与えられたが、本発明は、これらに制限されることはないと理解すべきである。時間とともに成熟した生産技術（例えば、フォトリソグラフィ）が成熟するにつれて、より小さいサイズの装置が製造可能となることが予期される。さらに、ＩＣチップおよび他のコンポーネントについて周知である電力／接地接続は、図面および記述を単純化し、本発明を不明瞭にしないために、図中に示される場合もあり、示されない場合もある。さらに、配置は、本発明を不明瞭にしないためにブロック図の形で示され、さらに、そのようなブロック図の配置の実施に関する詳細については、本発明が実施されるプラットフォームに高度に依存するという事実を考慮すべきであるが、すなわち、そのような詳細は、当業者間では既知であろう。本発明の実施例を説明するために特定の詳細事項（例えば回路）について記述されている場合、本発明は、それら特定の詳細事項が無くても、またはそのバリエーションを用いても実施可能であることは、当業者には明白であろう。したがって、本記述は、制限する目的ではなく、例示であると理解されるべきである。

１０２ マルチコア主制御装置
１０４ 領域コア
１１２ 主制御装置
１１４Ａ〜１１４Ｄ 電圧レギュレータ（ＶＲ）サブシステム
２０１ パッケージ基板
２０２ 集積電圧レギュレータ（ＩＶＲ）ダイ
２０４ マイクロプロセッサ・ダイ
３００ 電圧レギュレータ回路
３０２ ＶＲ制御装置
３０４ コア・クロック・ドライバ
３０６_１〜３０６_Ｎ シンクロナイザ回路
３０８_１〜３０８_Ｎ マルチプレクサ
ＣＬＫ コア・クロック信号
ＣＴＲＬ 制御信号
Ｄｉ_Ｃ，Ｄｉ_Ｖ 同相駆動信号
Ｓ_１〜Ｓ_Ｎ スイッチ
ＶＲ ＣＬＫ クロック信号
∠１〜∠Ｎ 駆動信号

Claims (20)

1. 電圧レギュレータ（ＶＲ）クロックから派生した駆動信号によって切り換えられるスイッチング電圧レギュレータを含み、
   前記スイッチング電圧レギュレータは、前記ＶＲクロックとは分離した関連する機能回路クロックを有する機能回路に電圧を供給し、
   前記機能回路クロックは、前記ＶＲクロックの周波数よりも高い周波数を有し、
   前記駆動信号は、前記機能回路からの制御信号に応答して前記ＶＲクロックの代わりに前記機能回路クロックから派生し、
   前記制御信号は、前記機能回路中の負荷の変化を示す、
   ことを特徴とする機器。
2. ＶＲクロックから派生した駆動信号および機能回路クロック派生した駆動信号の中から選択するマルチプレクサであって、前記マルチプレクサは、前記制御信号に従って選択する、
   ことを特徴とする請求項１記載の機器。
3. 前記機能回路は、マイクロプロセッサ・コアであることを特徴とする請求項１記載の機器。
4. 前記マイクロプロセッサ・コアは、前記供給中の前記コアの負荷が増加しようとするときに、前記制御信号を送出することを特徴とする請求項１ないし３記載の機器。
5. 前記コアは、前記供給中の前記コアの負荷が閾値を上回って増加するときに、前記制御信号を送出することを特徴とする請求項４記載の機器。
6. 前記機能回路クロックを前記ＶＲクロックに同期させるための同期回路をさらに含むことを特徴とする請求項１記載の機器。
7. 前記同期回路は、前記ＶＲクロック信号から派生した第１駆動信号、および前記機能回路クロックから派生した第２駆動信号を提供し、前記第１および第２駆動信号は相互にエッジで同期し、前記第２駆動信号は前記第１駆動信号よりも高い周波数を有することを特徴とする請求項６記載の機器。
8. 前記同期回路は、前記マルチプレクサに結合されることを特徴とする請求項２または６記載の機器。
9. 前記電圧レギュレータは、多相スイッチング型のレギュレータであり、前記駆動信号は、互いに位相のずれた複数の駆動信号からなることを特徴とする請求項１記載の機器。
10. 前記ＶＲおよび機能回路は、共通の集積回路パッケージの一部であることを特徴とする請求項１記載の機器。
11. 前記機能回路および前記電圧レギュレータの少なくとも一部は、個別のダイ上にあることを特徴とする請求項１記載の機器。
12. 前記駆動信号は、安定性を維持するために十分に少ない時間量の間に、前記機能回路クロックから派生することを特徴とする請求項１記載の機器。
13. 第１のクロックで出力電圧を生成するための少なくとも１つのスイッチを有するスイッチング電圧レギュレータ（ＶＲ）を含み、
    前記出力電圧は、機能回路に提供され、前記少なくとも１つのスイッチは、前記機能回路が増加した電流を要求しようとするときに、前記出力電圧中の垂下を抑制するために、前記第１のクロックに代えてより高い周波数の第２のクロックによって駆動され、
    前記第１および第２のクロックは分離されており、かつ共存するクロックであり、
    前記機能回路は、前記機能回路の前記出力電圧上の負荷が増加するであろうとき、あるいは前記機能回路が増加した電流を要求するとき、前記第２のクロックを与えるために制御信号を前記スイッチングＶＲに送出する、
    ことを特徴とする機器。
14. 前記機能回路は、マイクロプロセッサ・コアであることを特徴とする請求項１３記載の機器。
15. 高周波数駆動信号を、前記少なくとも１つのスイッチを駆動するために通常使用される低周波数信号に同期させるための同期回路をさらに含むことを特徴とする請求項１３記載の機器。
16. 前記スイッチングＶＲおよび機能回路は、共通の集積回路パッケージの一部であることを特徴とする請求項１３記載の機器。
17. 前記機能回路および前記スイッチング電圧レギュレータの少なくとも一部は、個別のダイ上にあることを特徴とする請求項１１記載の機器。
18. 前記スイッチング電圧レギュレータは、前記第１のクロックより高い周波数を具備する前記第２のクロックから派生する駆動信号で切り換えられ、前記第２のクロックから派生する駆動信号は、安定性を維持するために十分に少ない時間量の間に与えられた何れの時にも活性であることを特徴とする請求項１３記載の機器。
19. 調整された電圧を提供するために共通の供給出力に結合された電圧レギュレータを有する電圧レギュレータ領域と、
    前記調整された電圧を受け取るために前記領域に結合されたプロセッサ・コアであって、前記電圧レギュレータ領域は、請求項１ないし１２または請求項１３ないし１８のいずれかの請求項に従う、プロセッサ・コアと、
    外部システム・メモリを提供するために前記プロセッサ・コアに結合されたメモリ装置と、
    から構成されることを特徴とするシステム。
20. 電力を供給するために前記電圧レギュレータ領域に結合された電源をさらに含むことを特徴とする請求項１９記載のシステム。

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