JP2011103419A

JP2011103419A - Ｓｒａｍ

Info

Publication number: JP2011103419A
Application number: JP2009258612A
Authority: JP
Inventors: Rie Moriya; 里枝守屋
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-11-12
Filing date: 2009-11-12
Publication date: 2011-05-26
Anticipated expiration: 2029-11-12
Also published as: JP5576095B2

Abstract

【課題】微細かつ寸法ばらつきが小さいＳＲＡＭ。
【解決手段】第１の方向に直線状に延設された第１及び第２のゲート電極Ｇ１、Ｇ２と、第１のゲート電極Ｇ１と直交して第１の負荷トランジスタＬＴ１を構成するとともに、第２のゲート電極Ｇ２の一端近傍まで延設された第１の拡散領域ＰＤ１１と、第２のゲート電極Ｇ２と直交して第２の負荷トランジスタＬＴ２を構成するとともに、第１のゲート電極Ｇ１の一端近傍まで延設された第２の拡散領域ＰＤ２１と、を備えるＳＲＡＭ。第１の拡散領域ＰＤ１１は、第２のゲート電極Ｇ２側かつ第２の拡散領域ＰＤ２１側に第１の切欠領域Ａ１を備え、第２の拡散領域ＰＤ２１は、第１のゲート電極Ｇ１側かつ第１の拡散領域ＰＤ１１側に第２の切欠領域Ａ２を備え、第１の切欠領域Ａ１と第２の切欠領域Ａ２とは、少なくとも一部が互いに対向し合うように設けられている。
【選択図】図１

Description

本発明は、ＳＲＡＭに関する。

近年、ＳＲＡＭ（Static Random Access Memory）では、大容量化やチップサイズの小型化に伴い、メモリセルの更なる微細化が望まれている。メモリセルの微細化が進むにつれ、ＰＭＯＳトランジスタからなる２つの負荷トランジスタの拡散層間の距離も狭くなっている。この２つの負荷トランジスタの拡散層間の距離は、製造マージンにより最短距離が定まる。

図４は特許文献１の図３である。図４は、隣接するトランジスタ２０、３０を、点線で示した基準配置から、反対方向に共に角度θだけ傾けた配置を示している。このとき、ゲート電極２１、３１は、非平行の配置関係になり、拡散層４０は、ゲート電極２１、３１に挟まれた領域で、大きく曲がった形状になる。このような配置とすることにより、コンタクト４１ｃ、４１ａ間の距離Ｓを、基準配置に比べて縮小することができる。即ち、図面上下方向にメモリセルサイズを微細化することができる。なお、コンタクト２１ａ、３１ａは、それぞれゲート電極２１、３１上に形成されている。また、コンタクト４１ｂは、ゲート電極２１、３１の間において、拡散層４０上に形成されている。

特開２００８−４２０５０号公報

特許文献１のＳＲＡＭでは、ゲート電極が水平でなく斜めに形成され、また、拡散層が直線ではなく屈曲していることから、リソグラフィ工程における加工形状が変動し易く、寸法ばらつきが大きいという問題があった。

本発明に係るＳＲＡＭは、
第１の方向に直線状に延設された第１及び第２のゲート電極と、
前記第１のゲート電極と直交して第１の負荷トランジスタを構成するとともに、前記第２のゲート電極の一端近傍まで延設された第１の拡散領域と、
前記第２のゲート電極と直交して第２の負荷トランジスタを構成するとともに、前記第１のゲート電極の一端近傍まで延設された第２の拡散領域と、を備えたＳＲＡＭであって、
前記第１の拡散領域は、前記第２のゲート電極側かつ前記第２の拡散領域側に第１の切欠領域を備え、
前記第２の拡散領域は、前記第１のゲート電極側かつ前記第１の拡散領域側に第２の切欠領域を備え、
前記第１の切欠領域と前記第２の切欠領域とは、少なくとも一部が互いに対向し合うように設けられているものである。

第１の拡散領域において第２のゲート電極側かつ第２の拡散領域側に設けられた第１の切欠領域と、第２の拡散領域において第１のゲート電極側かつ第１の拡散領域側に設けられた第２の切欠領域とは、少なくとも一部が互いに対向し合っているため、微細かつ寸法ばらつきが小さいメモリセルを備えたＳＲＡＭを提供することができる。

本発明によれば、微細かつ寸法ばらつきが小さいメモリセルを備えたＳＲＡＭを提供することができる。

実施の形態１に係るＳＲＡＭの単位メモリセルの平面図である。図１における２つの負荷トランジスタの拡大図である。実施の形態１の比較例に係るＳＲＡＭセルの２つの負荷トランジスタの拡大図である。特許文献１の図３である。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

（実施の形態１）
図１は、本発明の第１の実施の形態に係るＳＲＡＭの単位メモリセル１００の平面図である。図１に示すように、単位メモリセル１００は、４つのゲート電極Ｇ１〜Ｇ４、６つのＮ型拡散領域ＮＤ１１、ＮＤ１２ａ、ＮＤ１２ｂ、ＮＤ２１、ＮＤ２２ａ、ＮＤ２２ｂ、４つのＰ型拡散領域ＰＤ１１、ＰＤ１２、ＰＤ２１、ＰＤ２２、８つの拡散領域コンタクトＤＣ１〜ＤＣ８、２つのゲートコンタクトＧＣ１、ＧＣ２、２つの共通コンタクトＳＣ１、ＳＣ２を備えている。

ここで、一点鎖線で示された境界線に囲まれた単位メモリセル１００の外形は矩形状である。そして、単位メモリセル１００は、中心Ｏに対し、点対称のレイアウト構造を有している。従って、ゲート電極Ｇ１、Ｇ２は同一形状、Ｐ型拡散領域ＰＤ１１、ＰＤ２１は同一形状、Ｐ型拡散領域ＰＤ１２、ＰＤ２２は同一形状、ゲート電極Ｇ３、Ｇ４は同一形状、Ｎ型拡散領域ＮＤ１１、ＮＤ２１は同一形状、Ｎ型拡散領域ＮＤ１２ａ、ＮＤ２２ａは同一形状、Ｎ型拡散領域ＮＤ１２ｂ、ＮＤ２２ｂは同一形状などとなる。また、単位メモリセル１００は、一点鎖線で示した矩形の４辺に対応する各境界線に対し、線対称なレイアウト構造を有している。

また、図１に示されたＳＲＡＭは完全ＣＭＯＳ型である。そのため、単位メモリセル１００は、４つのＮＭＯＳトランジスタと、２つのＰＭＯＳトランジスタを備える。具体的には、単位メモリセル１００は、ＮＭＯＳトランジスタである２つのアクセストランジスタＡＴ１、ＡＴ２、ＮＭＯＳトランジスタである２つの駆動トランジスタＤＴ１、ＤＴ２、ＰＭＯＳトランジスタである２つの負荷トランジスタＬＴ１、ＬＴ２を備えている。ここで、駆動トランジスタＤＴ１と負荷トランジスタＬＴ１とがインバータを構成している。同様に、駆動トランジスタＤＴ２と負荷トランジスタＬＴ２とがインバータを構成している。

図１に示すように、アクセストランジスタＡＴ１は、ゲート電極Ｇ３、Ｎ型拡散領域ＮＤ１１及びＮＤ１２ｂから構成されている。駆動トランジスタＤＴ１は、ゲート電極Ｇ１、Ｎ型拡散領域ＮＤ１１及びＮＤ１２ａから構成されている。即ち、Ｎ型拡散領域ＮＤ１１は、アクセストランジスタＡＴ１と駆動トランジスタＤＴ１とに共有されている。そして、負荷トランジスタＬＴ１は、ゲート電極Ｇ１、Ｐ型拡散領域ＰＤ１１及びＰＤ１２から構成されている。即ち、ゲート電極Ｇ１は、負荷トランジスタＬＴ１と駆動トランジスタＤＴ１とに共有されている。

ここで、Ｎ型拡散領域ＮＤ１２ａ、ＮＤ１１、ＮＤ１２ｂは直線状に延設されており、かつ、ゲート電極Ｇ１、Ｇ３の両方と直交するように形成されている。また、Ｐ型拡散領域ＰＤ１１、ＰＤ１２は、Ｎ型拡散領域ＮＤ１２ａ、ＮＤ１１、ＮＤ１２ｂと平行になるように形成されている。即ち、Ｐ型拡散領域ＰＤ１１、ＰＤ１２は、ゲート電極Ｇ１と直交している。更に、Ｐ型拡散領域ＰＤ１１はゲート電極Ｇ１と平行に形成されたゲート電極Ｇ２の一方の端部近傍まで形成されている。また、ゲート電極Ｇ３はゲート電極Ｇ２のその一方の端部の延長上に形成されている。

同様に、アクセストランジスタＡＴ２は、ゲート電極Ｇ４、Ｎ型拡散領域ＮＤ２１及びＮＤ２２ｂから構成されている。駆動トランジスタＤＴ２は、ゲート電極Ｇ２、Ｎ型拡散領域ＮＤ２１及びＮＤ２２ａから構成されている。即ち、Ｎ型拡散領域ＮＤ２１は、アクセストランジスタＡＴ２と駆動トランジスタＤＴ２とに共有されている。そして、負荷トランジスタＬＴ２は、ゲート電極Ｇ２、Ｐ型拡散領域ＰＤ２１及びＰＤ２２から構成されている。即ち、ゲート電極Ｇ２は、負荷トランジスタＬＴ２と駆動トランジスタＤＴ２とに共有されている。

ここで、Ｎ型拡散領域ＮＤ２２ａ、ＮＤ２１、ＮＤ２２ｂは直線状に延設されており、かつ、ゲート電極Ｇ２、Ｇ４の両方と直交するように形成されている。また、Ｐ型拡散領域ＰＤ２１、ＰＤ２２は、Ｎ型拡散領域ＮＤ２２ａ、ＮＤ２１、ＮＤ２２ｂと平行になるように形成されている。即ち、Ｐ型拡散領域ＰＤ２１、ＰＤ２２は、ゲート電極Ｇ２と直交している。更に、Ｐ型拡散領域ＰＤ２１はゲート電極Ｇ１の一方の端部近傍まで形成されている。また、ゲート電極Ｇ４はゲート電極Ｇ１のその一方の端部の延長上に形成されている。

アクセストランジスタＡＴ１、ＡＴ２のゲート電極Ｇ３、Ｇ４は、それぞれゲートコンタクトＧＣ１、ＧＣ２を介して、共通のワード線（不図示）に接続されている。ゲートコンタクトＧＣ１、ＧＣ２は、単位メモリセル１００の境界線上に形成されている。アクセストランジスタＡＴ１、ＡＴ２を構成するＮ型拡散領域ＮＤ１２ｂ、ＮＤ２２ｂは、それぞれ拡散領域コンタクトＤＣ５、ＤＣ８を介して、ビット線対（不図示）の各々に接続されている。

駆動トランジスタＤＴ１、ＤＴ２のソースを構成するＮ型拡散領域ＮＤ１２ａ、ＮＤ２２ａは、それぞれ拡散領域コンタクトＤＣ３、ＤＣ６を介して、グランドに接続されている。負荷トランジスタＬＴ１、ＬＴ２のソースを構成するＰ型拡散領域ＰＤ１２、ＰＤ２２は、それぞれ拡散領域コンタクトＤＣ１、ＤＣ２を介して、電源に接続されている。

駆動トランジスタＤＴ１及び負荷トランジスタＬＴ１に共有されるゲート電極Ｇ１は、共通コンタクトＳＣ２を介して、負荷トランジスタＬＴ２のドレインを構成するＰ型拡散領域ＰＤ２１に接続されている。更に、共通コンタクトＳＣ２は、拡散領域コンタクトＤＣ７を介して、アクセストランジスタＡＴ２及び駆動トランジスタＤＴ２に共有されているＮ型拡散領域ＮＤ２１に接続されている。

同様に、駆動トランジスタＤＴ２及び負荷トランジスタＬＴ２に共有されるゲート電極Ｇ２は、共通コンタクトＳＣ１を介して、負荷トランジスタＬＴ１のドレインを構成するＰ型拡散領域ＰＤ１１に接続されている。更に、共通コンタクトＳＣ１は、拡散領域コンタクトＤＣ４を介して、アクセストランジスタＡＴ１及び駆動トランジスタＤＴ１に共有されているＮ型拡散領域ＮＤ１１に接続されている。

図２は、図１における２つの負荷トランジスタの拡大図である。上述のように、本実施の形態では、ゲート電極Ｇ１、Ｇ２は同一方向に延設されている。即ち、ゲート電極Ｇ１、Ｇ２は互いに平行である。また、Ｐ型拡散領域ＰＤ１１及びＰＤ１２は、ゲート電極Ｇ１と直交するように形成されている。同様に、Ｐ型拡散領域ＰＤ２１及びＰＤ２２は、ゲート電極Ｇ２と直交するように形成されている。従って、Ｐ型拡散領域ＰＤ１１及びＰＤ１２と、Ｐ型拡散領域ＰＤ２１及びＰＤ２２とは、平行になるように形成されている。

ここで、Ｐ型拡散領域ＰＤ１１の幅は、ゲート電極Ｇ１近傍即ち負荷トランジスタＬＴ１のドレインとして機能している領域では、Ｗ１であるのに対し、共通コンタクトＳＣ１下の領域では、Ｗ１より小さいＷ２である。同様に、Ｐ型拡散領域ＰＤ２１の幅は、ゲート電極Ｇ２近傍即ち負荷トランジスタＬＴ２のドレインとして機能している領域では、Ｗ１であるのに対し、共通コンタクトＳＣ１下の領域では、Ｗ１より小さいＷ２である。そのため、Ｐ型拡散領域ＰＤ１１の端からＰ型拡散領域ＰＤ２１の端までの距離は、Ｗ１＋Ｗ２＋Ｄ１となる。ここで、Ｄ１はＰ型拡散領域ＰＤ１１とＰ型拡散領域ＰＤ２１との間の最短距離であり、製造マージンにより定まる値である。

換言すると、本実施の形態１に係るＰ型拡散領域ＰＤ１１は、ゲート電極Ｇ２側かつＰ型拡散領域ＰＤ２１側に幅Ｗ１−Ｗ２の切欠領域Ａ１を備えている。同様に、本実施の形態１に係るＰ型拡散領域ＰＤ２１は、ゲート電極Ｇ１側かつＰ型拡散領域ＰＤ１１側に幅Ｗ１−Ｗ２の切欠領域Ａ２を備えている。そして、切欠領域Ａ１と切欠領域Ａ２とは、長さＬに亘り、互いに対向し合うように設けられている。

図３は、実施の形態１の比較例に係るＳＲＡＭセルの２つの負荷トランジスタの拡大図である。図３に示した比較例では、Ｐ型拡散領域ＰＤ１１１、ＰＤ１２１の幅はＷ１で一定である。そのため、Ｐ型拡散領域ＰＤ１１１の端からＰ型拡散領域ＰＤ１２１の端までの距離は、２×Ｗ１＋Ｄ１となる。図２に示した本実施の形態に係るＳＲＡＭでは、Ｐ型拡散領域ＰＤ１１、ＰＤ２１に少なくとも一部が互いに対向し合うように設けられた幅Ｗ１−Ｗ２の切欠領域Ａ１と切欠領域Ａ２が形成されている。そのため、図２ではＰ型拡散領域ＰＤ１１の端からＰ型拡散領域ＰＤ２１の端までの距離がＷ１＋Ｗ２＋Ｄ１となり、図３に示した比較例に比べ、切欠領域Ａ１、Ａ２の幅Ｗ１−Ｗ２だけ小さくすることができる。従って、メモリセルを微細化することができる。ここで、Ｐ型拡散領域ＰＤ１１とＮ型拡散領域ＮＤ１１との間隔であるＰＮ分離幅に何ら影響を与えることなく、メモリセルを微細化することができる。同様に、Ｐ型拡散領域ＰＤ２１とＮ型拡散領域ＮＤ２１との間隔であるＰＮ分離幅にも何ら影響を与えることなく、メモリセルを微細化することができる。

更に、Ｐ型拡散領域ＰＤ１１及びＰＤ１２と、Ｐ型拡散領域ＰＤ２１及びＰＤ２２とが、いずれも直線状に形成されているため、寸法ばらつきが小さい。また、Ｎ型拡散領域ＮＤ１１、ＮＤ１２ａ、ＮＤ１２ｂと、Ｎ型拡散領域ＮＤ２１、ＮＤ２２ａ、ＮＤ２２ｂとが、いずれも直線状に形成されているため、寸法ばらつきが小さい。また、全てのゲート電極Ｇ１〜Ｇ４も直線状に形成されているため、寸法ばらつきが小さい。

１００単位メモリセル
Ａ１、Ａ２切欠領域
ＡＴ１、ＡＴ２アクセストランジスタ
ＤＣ１〜ＤＣ８拡散領域コンタクト
ＤＴ１、ＤＴ２駆動トランジスタ
Ｇ１〜Ｇ４ゲート電極
ＧＣ１、ＧＣ１ゲートコンタクト
ＬＴ１、ＬＴ２負荷トランジスタ
ＮＤ１１、ＮＤ１２ａ、ＮＤ１２ｂＮ型拡散領域
ＮＤ２１、ＮＤ２２ａ、ＮＤ２２ｂＮ型拡散領域
ＰＤ１１、ＰＤ１２、ＰＤ２１Ｐ型拡散領域
ＳＣ１、ＳＣ２共通コンタクト

Claims

第１の方向に直線状に延設された第１及び第２のゲート電極と、
前記第１のゲート電極と直交して第１の負荷トランジスタを構成するとともに、前記第２のゲート電極の一端近傍まで延設された第１の拡散領域と、
前記第２のゲート電極と直交して第２の負荷トランジスタを構成するとともに、前記第１のゲート電極の一端近傍まで延設された第２の拡散領域と、を備えたＳＲＡＭであって、
前記第１の拡散領域は、前記第２のゲート電極側かつ前記第２の拡散領域側に第１の切欠領域を備え、
前記第２の拡散領域は、前記第１のゲート電極側かつ前記第１の拡散領域側に第２の切欠領域を備え、
前記第１の切欠領域と前記第２の切欠領域とは、少なくとも一部が互いに対向し合うように設けられているＳＲＡＭ。
前記第１の拡散領域と前記第２の拡散領域とが同一寸法かつ点対称に形成されていることを特徴とする請求項１に記載のＳＲＡＭ。
前記第１の切欠領域により幅が狭くなった前記第１の拡散領域と、前記第２のゲート電極の一端とに共通に接続された第１の共通コンタクトと、
前記第２の切欠領域により幅が狭くなった前記第２の拡散領域と、前記第１のゲート電極の一端とに共通に接続された第２の共通コンタクトと、を更に備えることを特徴とする請求項１又は２に記載のＳＲＡＭ。
前記第１の拡散領域に対して前記第２の拡散領域と反対側に設けられ、前記前記第１のゲート電極と直交して第１の駆動トランジスタを構成する第３の拡散領域と、
前記第２の拡散領域に対して前記第１の拡散領域と反対側に設けられ、前記前記第２のゲート電極と直交して第２の駆動トランジスタを構成する第４の拡散領域と、を更に備えることを特徴とする請求項１〜３のいずれか一項に記載のＳＲＡＭ。
前記第２のゲート電極の一端の延長上に形成され、前記第３の拡散領域と直交して第１のアクセストランジスタを構成する第３のゲート電極と、
前記第１のゲート電極の一端の延長上に形成され、前記第４の拡散領域と直交して第２のアクセストランジスタを構成する第４のゲート電極と、を更に備えることを特徴とする請求項１〜４のいずれか一項に記載のＳＲＡＭ。