JP2009512116A - メモリ・アレイの出力を検出する最適な時刻の決定 - Google Patents
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Abstract
最適な時刻に検出可能信号を生成するメモリ・ユニット内の追跡回路である。この追跡回路は、それぞれがメモリ・アレイ（１２０）内のセルの駆動強さと同じ駆動強さを有する或る数のダミー・セル（２２０，２３０，２４０）を含む拡張可能ドライバ・ブロックを含む。ダミー・セルをオンにすると、メモリ・アレイ内のメモリ・セルと同様に１つの列を駆動する。その結果、行の数が多い場合は、列（内の或る数の行）により生じる遅れを拡張可能ドライバ・ブロックが近似し、行の数が少ない場合は、逆制御論理が遅れをエミュレートする。逆制御論理と拡張可能ドライバ・ブロックのどちらかがパルスを与え、これを用いて検出動作をトリガする。
Description
本発明はメモリ・ユニットの設計に関するもので、より特定すると、種々の遅れを持つデータ出力を生成するメモリ・アレイの出力を検出する最適な時刻を決定する方法および方式に関するものである。
メモリ・アレイは一般に多数のセルを含み、各セルは一般にデータ・ビットを記憶する。セルは、この技術で周知のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）およびＤＲＡＭ（ダイナミックＲＡＭ）などの技術を用いて実現することができる。一般にメモリ・アレイは、入力信号が指定するセル内に記憶されている値を表す出力信号を、対応する出力経路上に生成する。
一般に、出力信号を検出して対応するビット値を決定する。一般に、出力信号の強さを適当な時刻に調べ、その強さに基づいて対応するビット値を決定する。
一般に、出力信号を検出して対応するビット値を決定する。一般に、出力信号の強さを適当な時刻に調べ、その強さに基づいて対応するビット値を決定する。
検出を行う時刻は最適でなければならない。すなわち、余り早く検出すると誤った値を検出するかも知れないし、余り遅く検出すると処理量がそれだけ小さくなりかねない。したがって、従来技術では、出力信号を最適な時刻に検出する必要があると認識されている。
かかるメモリ・アレイ（特にＳＲＡＭ）は、ＤＳＰやマイクロプロセッサや無線ベースバンド・プロセッサなどの汎用および特殊用途向け集積回路で用いることが多い。
かかるメモリ・アレイ（特にＳＲＡＭ）は、ＤＳＰやマイクロプロセッサや無線ベースバンド・プロセッサなどの汎用および特殊用途向け集積回路で用いることが多い。
メモリ・アレイが種々の遅れを持つ出力信号を生成するような場合は別の問題が起こる。例えば、メモリ・アレイは「コンパイラ技術」を用いて実現することが多い。すなわち、高レベルの設計者は、異なる構成のメモリ・アレイと共に動作する必要があるメモリ・ユニットの種々の構成要素（デコーダ、センスアンプなど）を設計する。
後の設計者は関心のある特定の環境に適した関心のある望ましい構成（メモリ・アレイの大きさ）を採用してよい。このように、コンパイラ技術を用いることにより、高レベルの設計者は種々のサイズのメモリ・アレイをサポートする広いフレームワークを提供し、特定の構成は後で複数の人々が選ぶ。
後の設計者は関心のある特定の環境に適した関心のある望ましい構成（メモリ・アレイの大きさ）を採用してよい。このように、コンパイラ技術を用いることにより、高レベルの設計者は種々のサイズのメモリ・アレイをサポートする広いフレームワークを提供し、特定の構成は後で複数の人々が選ぶ。
かかる環境における１つの問題は、メモリ・アレイ・サイズの構成によって、メモリ・アレイが生成する出力信号が異なる遅れを持つことである。遅れは、（製造）プロセスの変動や、実際の動作中の温度や電圧の変動などの他の要因に影響されることもある。したがって、出力信号を検出する最適な時刻は、後の設計者が選ぶ特定の構成によって変ることがある。
従来の１つの共通の方法は「追跡機構」を用いることである。この方式では、検出時刻を示す検出信号を生成する。一般に追跡機構は出力信号内に可変の遅れを生じる効果をエミュレートする構成要素を含むので、検出信号は最適な検出時刻を正確に指定することができる。
可変の遅れを持つデータ出力を生成する可能性があるメモリ・アレイ（上に述べたコンパイラ・メモリなど）の出力を検出するのに最適な時刻を示す追跡機構が一般に必要ある。
従来の１つの共通の方法は「追跡機構」を用いることである。この方式では、検出時刻を示す検出信号を生成する。一般に追跡機構は出力信号内に可変の遅れを生じる効果をエミュレートする構成要素を含むので、検出信号は最適な検出時刻を正確に指定することができる。
可変の遅れを持つデータ出力を生成する可能性があるメモリ・アレイ（上に述べたコンパイラ・メモリなど）の出力を検出するのに最適な時刻を示す追跡機構が一般に必要ある。
１． 概要
本発明の或る態様に係る追跡機構は、メモリ・アレイの出力を検出するのに最適な検出時刻を決定する拡張可能ドライバを含む。拡張可能ドライバを用いることにより、この追跡機構はメモリ・アレイ・サイズが変わったときの検出時刻を最適に決定することができる。
本発明の別の態様は（＊＊＊）する逆追跡回路を用いる。
本発明の或る態様に係る追跡機構は、メモリ・アレイの出力を検出するのに最適な検出時刻を決定する拡張可能ドライバを含む。拡張可能ドライバを用いることにより、この追跡機構はメモリ・アレイ・サイズが変わったときの検出時刻を最適に決定することができる。
本発明の別の態様は（＊＊＊）する逆追跡回路を用いる。
本発明のいくつかの態様について、例を参照して以下に説明する。本発明を完全に理解していだくために多数の特定の詳細、関係、および方法を示すことを理解していただきたい。しかし当業者が容易に認識するように、特定の詳細の１つ以上を用いずに、または他の方法を用いて、本発明を実施することができる。また、本発明の特徴が不明瞭にならないようにするために、周知の構造または動作については詳細には示さない。
２． 装置の例
図１は本発明の種々の態様を実現することができる装置の一例のブロック図である。図の装置１００は、アドレス・デコーダ１１０、メモリ・アレイ１２０、センスアンプ・ブロック１３０、出力（Ｏ／Ｐ）バッファ１４０、および外部システム１９０を含む。外部システム１９０を除く全ての構成要素はメモリ・ユニット内に含まれると考えてよい。各ブロックの詳細について以下に説明する。
図１は本発明の種々の態様を実現することができる装置の一例のブロック図である。図の装置１００は、アドレス・デコーダ１１０、メモリ・アレイ１２０、センスアンプ・ブロック１３０、出力（Ｏ／Ｐ）バッファ１４０、および外部システム１９０を含む。外部システム１９０を除く全ての構成要素はメモリ・ユニット内に含まれると考えてよい。各ブロックの詳細について以下に説明する。
メモリ・アレイ１２０は、図２に示すように行と列に編成されたセルを含む。図２に示すように、セル２３０，２４０、および２２０を１つの行の中に配置し（行の中の他のセルは示さない）、またセル２２０および２３０を１つの列の中に配置する（列の中の他のセルは示さない）。１つの列の中の全てのセルは１つの列線上で接続する（使用可能になるとその出力を出す）。例えば、図２のセル２２０および２３０はその出力を列線２８０−Ｍに出す。１つの行の中のセルは、行線２９０−１から２９０−Ｎ（経路１１２内に含まれる）上の対応する行可能信号により使用可能になる。使用可能な行のセル内に記憶されているビットは列線２８０−１から２８０−Ｍ（経路１２３内に含まれる）に出される。
更に図１において、外部システム１９０はメモリ・アレイ１２０内で読み取る必要のある関心のある語のアドレス（行アドレス）を経路１９１で（アドレス・デコーダ１１０に）送り、また指定された語内に記憶されている値を経路１４９で受ける。外部システム１９０は、アドレスを生成する種々のプロセッサ（図示せず）を含んでよい。
アドレス・デコーダ１１０はアドレスを復号し（特定の行を決定し）、受けたアドレスに対応する行可能信号を使用可能にする。これにより、使用可能な行の中のメモリ・セルは記憶しているビットの値を経路１２５（特定すると、列線２８０−１から２８０−Ｍ）に出力する。
出力バッファ１４０はセンスアンプ・ブロック１３０の出力ビット（経路１３４で受けた）の強さを高めて（すなわち、緩衝して）、対応する信号を経路１４９で外部システム１９０に与える。
アドレス・デコーダ１１０はアドレスを復号し（特定の行を決定し）、受けたアドレスに対応する行可能信号を使用可能にする。これにより、使用可能な行の中のメモリ・セルは記憶しているビットの値を経路１２５（特定すると、列線２８０−１から２８０−Ｍ）に出力する。
出力バッファ１４０はセンスアンプ・ブロック１３０の出力ビット（経路１３４で受けた）の強さを高めて（すなわち、緩衝して）、対応する信号を経路１４９で外部システム１９０に与える。
センスアンプ・ブロック１３０はメモリ・セル出力が生成する出力信号を検出して、信頼して使用できるレベルまで増幅する。その結果生成されたビット値は経路１３４に出力される。センスアンプ・ブロック１３０は１語（すなわち、行）内のメモリ・セル毎に１個のセンスアンプ・ユニットを含む（後で図３を参照して更に詳細に示す）。各センスアンプ・ユニットは対応する列線（メモリ・アレイ１２０から受ける）に接続して、対応する列の中のセルの出力を受ける。
上に背景技術のところで述べたように、一般に、各センスアンプ・ユニットは対応する出力信号（メモリ・アレイ１２０から受ける）を最適な時刻に検出する必要がある。かかる最適な時刻を決定する際にコンパイラ・メモリ・タイプの環境で起こるいくつかの問題を、以下に図３および図４を参照して更に詳細に示す。
上に背景技術のところで述べたように、一般に、各センスアンプ・ユニットは対応する出力信号（メモリ・アレイ１２０から受ける）を最適な時刻に検出する必要がある。かかる最適な時刻を決定する際にコンパイラ・メモリ・タイプの環境で起こるいくつかの問題を、以下に図３および図４を参照して更に詳細に示す。
３． 最適な時刻に検出する際の問題
図３は、１つの実施の形態において最適な検出時刻を決定する際に考慮に入れる必要のあるいくつかの問題の例を示す、メモリ・ユニットの一部のブロック図である。詳しく述べると、メモリ・アレイの行線および列線の中の種々の寄生静電容量が最適な検出時刻に影響を与える様子を示す。
このブロック図は、アドレス・デコーダ１１０、センスアンプ・ブロック１３０、および行線２９０−１から２９０−Ｎと列線２８０−１から２８０−Ｍとを含む（メモリ・アレイ１２０のセルの編成を表す）。各構成要素について以下に詳細に説明する。
図３は、１つの実施の形態において最適な検出時刻を決定する際に考慮に入れる必要のあるいくつかの問題の例を示す、メモリ・ユニットの一部のブロック図である。詳しく述べると、メモリ・アレイの行線および列線の中の種々の寄生静電容量が最適な検出時刻に影響を与える様子を示す。
このブロック図は、アドレス・デコーダ１１０、センスアンプ・ブロック１３０、および行線２９０−１から２９０−Ｎと列線２８０−１から２８０−Ｍとを含む（メモリ・アレイ１２０のセルの編成を表す）。各構成要素について以下に詳細に説明する。
図のセンスアンプ・ブロック１３０はセンスアンプ・ユニット３３０−１から３３０−Ｍを含み、各センスアンプは対応する列線で受ける出力信号を検出する。各センスアンプ・ユニットは対応する列線を適切な時刻に検出する必要があるが、種々の寄生静電容量のために種々の問題が起こる。これについて以下に詳細に説明する。
要素３２０−３４０は行２９０−１に関連する分散静電容量を表し、要素３５０−３６０は列線（すなわち、ビット線）２８０−Ｍに関連する分散静電容量を表す。例として要素３２０、３３０、３４０、３５０、および３６０だけを離散的要素として示しているが、静電容量は一般にメモリ・アレイの種々の部分に分散されている。また、図示していないが、メモリ・アレイ１２０の全ての行線および列線は同様の関連する静電容量を有する。
要素３２０−３４０は行２９０−１に関連する分散静電容量を表し、要素３５０−３６０は列線（すなわち、ビット線）２８０−Ｍに関連する分散静電容量を表す。例として要素３２０、３３０、３４０、３５０、および３６０だけを離散的要素として示しているが、静電容量は一般にメモリ・アレイの種々の部分に分散されている。また、図示していないが、メモリ・アレイ１２０の全ての行線および列線は同様の関連する静電容量を有する。
また、集合体静電容量（例えば、列線２８０−Ｍの３５０、２６０などの静電容量の値の合計）などの要素は、メモリ・アレイ１２０内の行の数に従って異なる速度で信号の強さを高める。一般に行の数が多くなるに従って、高まる速度は低くなる。
望ましい強さに達した後に出力信号を検出することが望ましく（信頼性のために）、「遅れ」は行の数と正相関を有すると考えてよいので、最適な検出時刻はかかる遅れも考慮に入れて設計する必要がある。また、アドレス・デコーダ１１０が対応する行を使用可能にする前の遅れの大きさも、メモリ・アレイ１２０内の行の数に従って変わることがある。
メモリ・セルが有する内部負荷により別の問題が起こることがある。後で説明する実施の形態では、出力信号を差動形式で出すように各（メモリ）セルを設計する。したがって、メモリ・セルの差動方式についての説明を、図４を参照して以下に行う。
望ましい強さに達した後に出力信号を検出することが望ましく（信頼性のために）、「遅れ」は行の数と正相関を有すると考えてよいので、最適な検出時刻はかかる遅れも考慮に入れて設計する必要がある。また、アドレス・デコーダ１１０が対応する行を使用可能にする前の遅れの大きさも、メモリ・アレイ１２０内の行の数に従って変わることがある。
メモリ・セルが有する内部負荷により別の問題が起こることがある。後で説明する実施の形態では、出力信号を差動形式で出すように各（メモリ）セルを設計する。したがって、メモリ・セルの差動方式についての説明を、図４を参照して以下に行う。
４． 差動入力を与えるセル
図４は、１つの実施の形態におけるメモリ・セルの内部構造と、対応するセンスアンプ・ユニットの動作とを詳細に示す。この図は、インバータ４８０および４９０、トランジスタ４３０および４４０、およびセンスアンプ・ユニット４１０を含む。各構成要素について以下に詳細に説明する。
インバータ４８０および４９０は背面接続である。インバータ４８０および４９０の出力は相補的である。インバータ４８０および４９０の出力は、メモリ・セル４２０内に記憶されているビットの値を表す差動電圧出力を構成する。
図４は、１つの実施の形態におけるメモリ・セルの内部構造と、対応するセンスアンプ・ユニットの動作とを詳細に示す。この図は、インバータ４８０および４９０、トランジスタ４３０および４４０、およびセンスアンプ・ユニット４１０を含む。各構成要素について以下に詳細に説明する。
インバータ４８０および４９０は背面接続である。インバータ４８０および４９０の出力は相補的である。インバータ４８０および４９０の出力は、メモリ・セル４２０内に記憶されているビットの値を表す差動電圧出力を構成する。
行可能２９０−１がオンになると、各トランジスタ４３０および４４０は対応するインバータ４８０および４９０の出力とビット線４５０および４６０とをそれぞれ接続する。これにより、インバータ４８０および４９０の出力は線４５０および４６０（列線２８０−Ｍの中に含まれる）にそれぞれ出る。
認識されるように、各トランジスタ４３０／４４０もメモリ・セル４２０の出力（の信号の強さの上昇）をいくらか遅らせる（関連する抵抗および静電容量のために）。
認識されるように、各トランジスタ４３０／４４０もメモリ・セル４２０の出力（の信号の強さの上昇）をいくらか遅らせる（関連する抵抗および静電容量のために）。
センスアンプ４１０は、オンになる（トリガする）とビット線４５０と４６０の強さの差を増幅し、増幅された信号としきい値とを比較して、ビット線４５０／４６０上の信号が１と０のどちらを表すかを決定する。メモリ・ユニットを高速かつ低電力消費で実現できるようにするため、センスアンプは低い強さの入力信号を用いてこの決定を行うことが好ましい。
線４５０および線４６０上の差動電圧は、メモリ・セル内に記憶されているビット値を高い信頼性度で決定するのに必要なレベルに向かって上昇を開始する。
線４５０および線４６０上の差動電圧は、メモリ・セル内に記憶されているビット値を高い信頼性度で決定するのに必要なレベルに向かって上昇を開始する。
上に述べた分散静電容量により生じる遅れの影響のために、差動電圧の上昇は、他の要因の中でも特にメモリ・アレイ内の行および列の数に従って、異なる速度で起こる。
コンパイラ・メモリ・タイプの構成要素では、センスアンプは異なる大きさのメモリ・アレイと共に動作するのが望ましい。少なくともかかるシナリオでは、メモリ・アレイの大きさに関係なく、メモリ・アレイ内に記憶されている情報を高い信頼度で決定できるように、センスアンプを最適な時刻にトリガする必要がある。このため、以下に説明する追跡機構を用いる。
コンパイラ・メモリ・タイプの構成要素では、センスアンプは異なる大きさのメモリ・アレイと共に動作するのが望ましい。少なくともかかるシナリオでは、メモリ・アレイの大きさに関係なく、メモリ・アレイ内に記憶されている情報を高い信頼度で決定できるように、センスアンプを最適な時刻にトリガする必要がある。このため、以下に説明する追跡機構を用いる。
５． 従来技術の追跡機構
図５は１つの実施の形態における追跡機構を示す従来技術のメモリ・ユニットのブロック図である。図のメモリ・ユニット５００は、クロック発生器５１０、制御ブロック５２０、アドレス・デコーダ１１０、メモリ・アレイ１２０（メモリ・セル４２０を含む）、パス・ゲート５８０、列追跡相互接続５９０、センスアンプ１３０、および出力バッファ１４０を含む。
アドレス・デコーダ１１０、メモリ・アレイ１２０、および出力バッファ１４０は上に図１を参照して説明したように動作するので、簡単のために説明を繰り返さない。各センスアンプ・ユニット３３０−１から３３０−Ｍ（センスアンプ１３０内に含まれる）は列線２８０−１から２８０−Ｍ上の出力信号を、検出可能信号５２６が指定する時刻に検出する。
図５は１つの実施の形態における追跡機構を示す従来技術のメモリ・ユニットのブロック図である。図のメモリ・ユニット５００は、クロック発生器５１０、制御ブロック５２０、アドレス・デコーダ１１０、メモリ・アレイ１２０（メモリ・セル４２０を含む）、パス・ゲート５８０、列追跡相互接続５９０、センスアンプ１３０、および出力バッファ１４０を含む。
アドレス・デコーダ１１０、メモリ・アレイ１２０、および出力バッファ１４０は上に図１を参照して説明したように動作するので、簡単のために説明を繰り返さない。各センスアンプ・ユニット３３０−１から３３０−Ｍ（センスアンプ１３０内に含まれる）は列線２８０−１から２８０−Ｍ上の出力信号を、検出可能信号５２６が指定する時刻に検出する。
クロック発生器５１０はクロック信号を経路５０６で受け（図示していない外部信号源から）、経路５０６でクロック信号を受けた時刻に負のクロック・パルスを生成する。クロック・パルスの負の（１から０への）遷移と正の（０から１への）遷移は、メモリ・アレイ１２０から語を読み取るのに必要な動作の開始と終了をそれぞれ表す。またクロック発生器５１０は、内部で生成した負のクロック・パルスを制御ブロック５２０に送る。
制御ブロック５２０、相互接続要素５２８および５２９、パス・ゲート５８０、および列追跡相互接続５９０は検出可能信号５２６を生成する。これらについて次に詳細に説明する。
制御ブロック５２０、相互接続要素５２８および５２９、パス・ゲート５８０、および列追跡相互接続５９０は検出可能信号５２６を生成する。これらについて次に詳細に説明する。
要素５２９および５２８は電気的相互接続要素であって、制御ブロック５２０が生成した追跡パルスの進み経路および戻り経路をそれぞれ形成する。これらの相互接続要素は関連する分散静電容量を有し、メモリ・アレイ１２０内の列線上の分散静電容量（例えば、３５０および３６０）により生じる遅れをエミュレートするよう設計する。
パス・ゲート５８０は、メモリ・アレイ１２０内のメモリ・セル内の直列のＮＭＯＳトランジスタ（図４に４３０および４４０で示す）により生じる遅れをエミュレートするよう設計する。
パス・ゲート５８０は、メモリ・アレイ１２０内のメモリ・セル内の直列のＮＭＯＳトランジスタ（図４に４３０および４４０で示す）により生じる遅れをエミュレートするよう設計する。
列追跡相互接続５９０は電気的相互接続要素であって、メモリ・アレイ１２０内の行の分散静電容量（例えば、３２０、３３０、および３４０）により生じる遅れをエミュレートするよう設計する。
制御ブロック５２０は経路５０５で（外部システムから）受けたアドレスをアドレス・デコーダ１１０に送る。また、制御ブロック５２０はクロック発生器５１０からクロック・パルスの負の遷移を受けると追跡パルスを（相互接続経路５２９上に）生成する。制御ブロック５２０は、追跡パルスを相互接続経路５２８上に受けると、センスアンプ・ブロック１３０のセンスアンプのためのトリガ（検出可能）信号を生成する。
制御ブロック５２０は経路５０５で（外部システムから）受けたアドレスをアドレス・デコーダ１１０に送る。また、制御ブロック５２０はクロック発生器５１０からクロック・パルスの負の遷移を受けると追跡パルスを（相互接続経路５２９上に）生成する。制御ブロック５２０は、追跡パルスを相互接続経路５２８上に受けると、センスアンプ・ブロック１３０のセンスアンプのためのトリガ（検出可能）信号を生成する。
追跡パルスが種々の構成要素を通して伝播するときに起こる遅れ（制御ブロック５２０が受けるまで）は、検出可能信号を生成する際に用いる遅れの測度を表す。なぜなら、相互接続要素５２８／５２９は列線に関連する静電容量による遅れをエミュレートし、列追跡相互接続５９０は行に関連する静電容量による遅れをエミュレートし、またパス・ゲート５８０はメモリ・セル内の直列のＮ−ＭＯＳトランジスタ（４３０／４４０）に関連する遅れをエミュレートするからである。
このように、トリガ・パルスが相互接続要素５２８で制御ブロック５２０に戻ると、制御ブロック５２０はセンスアンプ・ユニットをオンに（使用可能に）する使用可能（トリガ）信号を生成する。その後、内部クロック生成ユニット５１０が生成したクロック・パルスが０から１に遷移すると、制御ブロック５２０はセンスアンプをリセットして（追跡パルスを無効状態にして）使用不能にする（オフにする）。経路５０６で立上がりエッジを受けると読取り動作を再び開始する。
このように、トリガ・パルスが相互接続要素５２８で制御ブロック５２０に戻ると、制御ブロック５２０はセンスアンプ・ユニットをオンに（使用可能に）する使用可能（トリガ）信号を生成する。その後、内部クロック生成ユニット５１０が生成したクロック・パルスが０から１に遷移すると、制御ブロック５２０はセンスアンプをリセットして（追跡パルスを無効状態にして）使用不能にする（オフにする）。経路５０６で立上がりエッジを受けると読取り動作を再び開始する。
上に述べた追跡機構の方式はいくつかの欠点を有する。その一部を以下に説明する。
前に述べたように、要素５２９および５２８は、メモリ・アレイ１２０内の列線上の分散静電容量により生じる遅れをできるだけ正確にエミュレートするよう設計する。これらの要素のパラメータ（例えば、長さ、幅、および厚さ）は実際のメモリ・アレイのシミュレーション・モデルに基づいて選ぶ。シミュレーション・モデルに不正確さまたは変化があれば、これらの要素のパラメータとして選んだ値は最適でなくなる。
また、直列のトランジスタと、これがエミュレートするメモリ・セル構造内のパス・ゲート５８０との間にしばしば不整合がある。
前に述べたように、要素５２９および５２８は、メモリ・アレイ１２０内の列線上の分散静電容量により生じる遅れをできるだけ正確にエミュレートするよう設計する。これらの要素のパラメータ（例えば、長さ、幅、および厚さ）は実際のメモリ・アレイのシミュレーション・モデルに基づいて選ぶ。シミュレーション・モデルに不正確さまたは変化があれば、これらの要素のパラメータとして選んだ値は最適でなくなる。
また、直列のトランジスタと、これがエミュレートするメモリ・セル構造内のパス・ゲート５８０との間にしばしば不整合がある。
更に、この方法では、より大きな構成（より多くの数の行）の場合は追跡パルスの歪が大きく（立上がりおよび立下がり時間が大きく）なり、したがって、特に大きな構成のメモリ・アレイの場合はセンスアンプの動作が信頼できなくなる。
上に述べた要因のために、センスアンプへの使用可能（トリガ）信号のタイミングは最適でなくなる。本発明の種々の態様は、以下に詳細に説明するように、かかる欠点の少なくとも一部をなくす。
上に述べた要因のために、センスアンプへの使用可能（トリガ）信号のタイミングは最適でなくなる。本発明の種々の態様は、以下に詳細に説明するように、かかる欠点の少なくとも一部をなくす。
６． 改善された追跡機構
図６は、本発明の或る態様に係る追跡機構を示すメモリ・ユニットのブロック図である。図のメモリ・ユニット６００は、クロック発生器６１０、制御ブロック６２０、アドレス・デコーダ１１０、メモリ・アレイ１２０（メモリ・セル６５０を含む）、追跡信号ドライバ６９５、列追跡負荷６９６、拡張可能ドライバ・ブロック６８０、逆制御論理６９０、センスアンプ・ブロック１３０、および出力バッファ１４０を含む。
アドレス・デコーダ１１０、メモリ・アレイ１２０、および出力バッファ１４０は上に説明したように動作するので、簡単のために説明を繰り返さない。各センスアンプ・ユニット３３０−１から３３０−Ｍ（センスアンプ１３０内に含まれる）は列線２８０−１から２８０−Ｍ上の出力信号を、検出可能信号６２６が指定する時刻に検出する。
図６は、本発明の或る態様に係る追跡機構を示すメモリ・ユニットのブロック図である。図のメモリ・ユニット６００は、クロック発生器６１０、制御ブロック６２０、アドレス・デコーダ１１０、メモリ・アレイ１２０（メモリ・セル６５０を含む）、追跡信号ドライバ６９５、列追跡負荷６９６、拡張可能ドライバ・ブロック６８０、逆制御論理６９０、センスアンプ・ブロック１３０、および出力バッファ１４０を含む。
アドレス・デコーダ１１０、メモリ・アレイ１２０、および出力バッファ１４０は上に説明したように動作するので、簡単のために説明を繰り返さない。各センスアンプ・ユニット３３０−１から３３０−Ｍ（センスアンプ１３０内に含まれる）は列線２８０−１から２８０−Ｍ上の出力信号を、検出可能信号６２６が指定する時刻に検出する。
制御ブロック６２０、列追跡負荷６９６、追跡信号ドライバ６９５、拡張可能ドライバ・ブロック６８０、および逆制御論理６９０は検出可能信号６２６を生成する（したがって、追跡回路として動作する）。これらについて次に詳細に説明する。
列追跡負荷６９６は電気的相互接続要素として実現してよく、メモリ・アレイ１２０内の行の分散静電容量により生じる遅れをエミュレートするよう設計してよい。列追跡負荷６９６は列追跡相互接続５９０と同様にして実現してよい。
列追跡負荷６９６は電気的相互接続要素として実現してよく、メモリ・アレイ１２０内の行の分散静電容量により生じる遅れをエミュレートするよう設計してよい。列追跡負荷６９６は列追跡相互接続５９０と同様にして実現してよい。
クロック発生器６１０はクロック信号を経路６０６で受け（図示しない外部信号源から）、経路６０６でクロック信号を受けた時刻に負のクロック・パルスを生成する。クロック・パルスの負の（１から０への）遷移と正の（０から１への）遷移は、メモリ・アレイ１２０から語を読み取るのに必要な動作の開始と終了をそれぞれ表す。またクロック発生器６１０は、内部で生成した負のクロック・パルスを制御ブロック６２０に送る。
追跡信号ドライバ６９５は開始パルスを制御ブロック６２０から受けて、拡張可能ドライバ・ブロック６８０および逆制御論理６９０を共に正のパルスで駆動する（それぞれ経路６９８および６９９で）。追跡信号ドライバ６９５はバッファとして実現され、その駆動強さは経路１１６の行線の行可能信号を駆動するドライバの強さと等しくなるように設計する。
追跡信号ドライバ６９５は開始パルスを制御ブロック６２０から受けて、拡張可能ドライバ・ブロック６８０および逆制御論理６９０を共に正のパルスで駆動する（それぞれ経路６９８および６９９で）。追跡信号ドライバ６９５はバッファとして実現され、その駆動強さは経路１１６の行線の行可能信号を駆動するドライバの強さと等しくなるように設計する。
拡張可能ドライバ・ブロック６８０は多数の（ダミー）セルを含む。これらは単一の列として編成され、列線により生じる（容量）遅れを実質的に複製するよう設計されたダミー列線（正のパルスを制御ブロック６２０まで伝播させる）に接続する。かかるセルを用いることにより、拡張可能ドライバ・ブロック６８０は（メモリ・アレイ内の）行の数が多い場合に生じる遅れを容易に正確にエミュレートすることができる。１つの実施の形態における拡張可能ドライバ・ブロック６８０の実現については、図７および図８を参照して後で詳細に説明する。
しかし行の数が少ない場合は、拡張可能ドライバ・ブロック６８０だけではメモリ・アレイ１２０の列線内に生じる遅れを容易に正確にエミュレートできないことがある（後で説明する理由から）。逆制御論理６９０は（制御ブロック６２０に接続することに加えて）かかる状態を訂正するように働く。詳細は後で図７を参照して説明する。
しかし行の数が少ない場合は、拡張可能ドライバ・ブロック６８０だけではメモリ・アレイ１２０の列線内に生じる遅れを容易に正確にエミュレートできないことがある（後で説明する理由から）。逆制御論理６９０は（制御ブロック６２０に接続することに加えて）かかる状態を訂正するように働く。詳細は後で図７を参照して説明する。
逆制御論理６９０は、行の数が少ない場合にメモリ・アレイ１２０の遅れをエミュレートするよう設計されるので、かかるシナリオで正のパルスは迅速に伝播する（拡張可能ドライバ・ブロック６８０より先に）。しかしセルの数が多い場合は、正のパルスは拡張可能ドライバ・ブロック６８０ほど速くは伝播しない。或る実施の形態では、逆制御論理６９０は１対のインバータと１個のＮＭＯＳトランジスタとを直列に接続して実現する。これについては後で図７に関して説明する。
制御ブロック６２０は経路６０５で（外部システムから）受けたアドレスをアドレス・デコーダ１１０に送る。また、制御ブロック６２０はクロック・パルスの負の遷移をクロック発生器６１０から受けると開始パルスを生成する。開始パルスは、アドレス・デコーダ１１０内で行のアドレスを復号するときに生じる遅れに等しい遅れで生成する。或る実施の形態では、遅れは固定であって、メモリ・ユニットの設計者が決定する。
制御ブロック６２０は経路６０５で（外部システムから）受けたアドレスをアドレス・デコーダ１１０に送る。また、制御ブロック６２０はクロック・パルスの負の遷移をクロック発生器６１０から受けると開始パルスを生成する。開始パルスは、アドレス・デコーダ１１０内で行のアドレスを復号するときに生じる遅れに等しい遅れで生成する。或る実施の形態では、遅れは固定であって、メモリ・ユニットの設計者が決定する。
制御ブロック６２０は、逆制御論理６９０または拡張可能ドライバ・ブロック６８０から戻りパルスを受けると検出可能信号６２６を表明する。以上の説明（および図７に関する以下の説明）から認識されるように、拡張可能ドライバ・ブロック６８０から受ける戻りパルスは行の数が多い場合の検出時刻を正確に反映する。他方で、行の数が少ない場合は、逆制御論理６９０が検出時刻を加速させる（すなわち、検出可能信号６２６を生成する）。
上記から認識されるように、制御ブロック６２０はアドレス・デコーダ１１０の遅れを含む遅れを持つ開始パルスを生成し、列追跡負荷６９６は行の静電容量により生じる遅れに等しい遅れを生じ、追跡信号ドライバ６９５と拡張可能ドライバ６８０と逆制御論理６９０との組合せは列線の静電容量により生じる遅れに等しい遅れを生じる。各構成要素は対応する遅れを（実質的に）正確にエミュレートするので、検出時刻を正確に決定することができる。
しかし、上に述べたように、逆制御論理６９０は行の数が少ない場合に戻りパルスを与え、拡張可能ドライバ６８０はそうでない場合に戻りパルスを与える。列線内の静電容量により生じる遅れを追跡するための逆制御論理６９０および拡張可能ドライバ６８０の実施例について以下に説明する。
しかし、上に述べたように、逆制御論理６９０は行の数が少ない場合に戻りパルスを与え、拡張可能ドライバ６８０はそうでない場合に戻りパルスを与える。列線内の静電容量により生じる遅れを追跡するための逆制御論理６９０および拡張可能ドライバ６８０の実施例について以下に説明する。
７． 逆制御論理および拡張可能ドライバ
図７は、１つの実施の形態において列線内の静電容量により生じる遅れをエミュレートするための、逆制御論理６９０および拡張可能ドライバ６８０の詳細を示す。図の拡張可能ドライバ６８０はブロック７１０−１から７１０−４および７２０−１から７２０−４を含む。図の逆制御論理６９０はインバータ７４０および７５５とＮＭＯＳトランジスタ７５６とを含む。
図７は、１つの実施の形態において列線内の静電容量により生じる遅れをエミュレートするための、逆制御論理６９０および拡張可能ドライバ６８０の詳細を示す。図の拡張可能ドライバ６８０はブロック７１０−１から７１０−４および７２０−１から７２０−４を含む。図の逆制御論理６９０はインバータ７４０および７５５とＮＭＯＳトランジスタ７５６とを含む。
各ブロック７１０−１から７１０−４および７２０−１から７２０−４はダミー列線７６０に接続するダミー・セルを表す。各ダミー・セルは、メモリ・アレイ１２０内に用いられるメモリ・セルの駆動強さに等しい駆動強さを有する。１つの実施の形態では、拡張可能ドライバ・ブロック６８０はメモリ・アレイ１２０内の８行毎に７１０−１から７１０−４および７２０−１から７２０−４で示すブロックの１つを含み、図８に示す構造を有する。ブロック７１０−１および７２０−１は恒久的に使用不能であり（回路接地に接続するので）、したがって信号をダミー列線７６０に出力しない。他方で、ブロック７１０−２から７１０−４および７２０−２から７２０−４は、使用可能になると論理０信号を列線７６０に出力する。このように、ブロック７１０−１および７２０−１はダミー列線７６０の負荷になる。
図８に関して述べると、ＰＭＯＳトランジスタ８５０およびＮＭＯＳトランジスタ８４０はＣＭＯＳスイッチを形成し、その入力は電源８６０に接続する。ＣＭＯＳスイッチの出力（経路８３７）は論理０である。追跡信号ドライバ６９５が経路６９８を駆動して１にするとトランジスタ８３０はオンになる。したがって、ＣＭＯＳスイッチは列線７６０を駆動して０にする。ＣＭＯＳスイッチを形成するトランジスタおよびトランジスタ８３０は、メモリ・アレイ／セル内の対応する要素と同一に作る。
引き続き図７を参照して、オンになったときの各ブロック７１０−２から７１０−４および７２０−２から７２０−４の駆動強さは、メモリ・アレイ１２０内のメモリ・セルが生成する駆動強さと同じである。列線７６０の静電容量もメモリ・アレイの列線の静電容量と実質的に等しいので、経路７６０での戻りパルスの伝播の遅れはメモリ・アレイ内の列線の遅れと実質的に等しい。
４つのブロック７１０−１から７１０−４のグループの中で、３つのブロック７１０−２、７１０−３、および７１０−４は信号をダミー列線７６０にそれぞれ出力する（駆動する）が、１つのブロック７１０−１は負荷として作用する。メモリ・アレイ１２０内の８行毎にブロック７１０−１から７１０−４の１グループを用いるので、構成がより大きい（行の数がより多い）場合は多数のドライバ（ブロック７１０−２から７１０−４と同様の）があると認識してよい。したがって、拡張可能ドライバ６８０は逆制御論理６９０と同じ速さで正のパルス６９８を（戻りパルスとして経路７６０に）伝播する。
しかし構成がより小さい（行の数がより少ない）場合は、ブロック７１０−２から７１０−４の数はこれに比例して少ないので、駆動しないブロック（７１０−１と同様の）によるダミー列７６０の負荷および増加した静電容量に比べてドライバの数（ブロック７１０−２から７１０−４と同様の）が不釣合なほど少ない。
したがって、構成がより小さい場合は、拡張可能ドライバ６８０が伝播する正のパルス６９８は（戻りパルスとして経路７６０で）必要以上に遅くなる。これを逆制御論理６９０で訂正する。次に説明するように、行の数が少ない場合は、逆制御論理６９０は正のパルスを（戻りパルスとして経路７６０で）より速く伝播する。
したがって、構成がより小さい場合は、拡張可能ドライバ６８０が伝播する正のパルス６９８は（戻りパルスとして経路７６０で）必要以上に遅くなる。これを逆制御論理６９０で訂正する。次に説明するように、行の数が少ない場合は、逆制御論理６９０は正のパルスを（戻りパルスとして経路７６０で）より速く伝播する。
インバータ７４０と７５５とは直列に接続して、経路６９８で受けた信号を伝播する。インバータ７５５の出力（経路７５６の）が論理１のとき、ＮＭＯＳトランジスタ７５７は経路７６０を引き下げる。したがって、インバータ７４０および７５５とＮＭＯＳトランジスタ７５７の駆動強さを設計することにより、経路７６０でハイからローへの遷移を行わせるときの最大時間遅れを制御することができる。拡張可能ドライバ・ブロック６８０がかかる遷移をより速く行わせる場合は、希望するように、逆制御論理６９０は経路７６０の信号レベルに影響を与えない。
上記から、上に述べた方式を用いて検出時刻をより正確に決定できることが認識される。次にタイミング図に関して説明する。
上記から、上に述べた方式を用いて検出時刻をより正確に決定できることが認識される。次にタイミング図に関して説明する。
８． タイミング図
図９は、本発明の種々の態様に係る実施の形態におけるメモリ・ユニットの動作を示すタイミング図である。読取り動作は時刻ｔ０にクロック６０６の立上がりエッジで開始する。クロック発生器６１０は、時刻ｔ０での立上がりエッジに続くパルスを有する内部信号９０５を生成する。メモリ・アドレスは、図に示すように、時刻ｔ１（ｔ０に近い）に外部システムから与えられる。
アドレス・デコーダ１１０は時刻ｔ２に行可能信号１１６を生成する。行可能は時刻ｔ３に関心のあるセルに到着する。このとき、メモリ・セルの出力電圧９０８は記憶されているビットを表す値に向かって上昇を開始する。制御ブロック６２０は時刻ｔ２に開始パルス６２９を生成する。このパルスは時刻ｔ３に追跡信号ドライバ６９５に到着する。
図９は、本発明の種々の態様に係る実施の形態におけるメモリ・ユニットの動作を示すタイミング図である。読取り動作は時刻ｔ０にクロック６０６の立上がりエッジで開始する。クロック発生器６１０は、時刻ｔ０での立上がりエッジに続くパルスを有する内部信号９０５を生成する。メモリ・アドレスは、図に示すように、時刻ｔ１（ｔ０に近い）に外部システムから与えられる。
アドレス・デコーダ１１０は時刻ｔ２に行可能信号１１６を生成する。行可能は時刻ｔ３に関心のあるセルに到着する。このとき、メモリ・セルの出力電圧９０８は記憶されているビットを表す値に向かって上昇を開始する。制御ブロック６２０は時刻ｔ２に開始パルス６２９を生成する。このパルスは時刻ｔ３に追跡信号ドライバ６９５に到着する。
追跡信号ドライバ６９５は時刻ｔ３に正のパルス６９８を生成する。戻りパルス（経路７６０の）は時刻ｔ３に論理０への遷移を開始して、時刻ｔ１０に論理０に到達する。
制御ブロック６２０は時刻ｔ４に検出可能信号９１０を生成する。メモリ・アレイ出力は時刻ｔ４に経路１４９で外部システムに利用可能になる。時刻ｔ５に、クロック信号６０６は０に戻り、読取りサイクルの終わりを示す。図に示すように、クロック・パルス９０５はｔ５に論理１に戻る。
制御ブロック６２０は時刻ｔ４に検出可能信号９１０を生成する。メモリ・アレイ出力は時刻ｔ４に経路１４９で外部システムに利用可能になる。時刻ｔ５に、クロック信号６０６は０に戻り、読取りサイクルの終わりを示す。図に示すように、クロック・パルス９０５はｔ５に論理１に戻る。
外部システムは時刻ｔ６に経路６０５のアドレスを取り除く。行可能信号１１６は時刻ｔ７に０に戻る。メモリ出力電圧９０８は時刻ｔ６にゼロへの戻りを開始する。開始パルス６２９は時刻ｔ５にゼロへの戻りを開始し、ｔ８に論理０に到達する。正のパルス６９８はｔ８に０に戻る。戻りパルス（経路７６０の）はｔ８に論理１への戻りを開始する。検出可能９１０はｔ９に論理０に遷移する。経路１４９のバッファ出力はｔ４の後に出力ビット値を含み、ｔ９の後に３状態論理に遷移する。
継続時間ｔ１−ｔ２はアドレス・デコーダ１１０内の遅れを表し、制御ブロック６２０は開始パルス６２９に遅れを加える（そして、図に示すようにｔ２の頃に正の遷移を生成する）ことによりエミュレートする。継続時間ｔ２−ｔ３は行の静電容量により生じる遅れを表し、列追跡負荷６９６によりエミュレートする。継続時間ｔ３−ｔ１０は列線の静電容量により生じる遅れを表し、上に説明したように、拡張可能ドライバ・ブロック６８０および逆制御論理６９０によりエミュレートする。
このように、本発明の種々の態様に従って用いられるメモリ・ユニットは検出可能信号を最適な時刻に生成する。
このように、本発明の種々の態様に従って用いられるメモリ・ユニットは検出可能信号を最適な時刻に生成する。
９． 結論
本発明の種々の実施の形態について上に説明したが、理解されるように、これらは単なる例として示したものであって、制限するものではない。また、上に述べた本発明の種々の態様、特徴、構成要素、および／または実施の形態は、データベース・システムおよびデータ・ウエアハウス・システムなどのデータ記憶装置内に単独でまたは任意の組合せで実現してよい。本発明が関係する当業者が認識するように、ここに述べた実施の形態の種々の変更や多くの他の実施の形態は本発明のクレームの範囲内にある。
本発明の種々の実施の形態について上に説明したが、理解されるように、これらは単なる例として示したものであって、制限するものではない。また、上に述べた本発明の種々の態様、特徴、構成要素、および／または実施の形態は、データベース・システムおよびデータ・ウエアハウス・システムなどのデータ記憶装置内に単独でまたは任意の組合せで実現してよい。本発明が関係する当業者が認識するように、ここに述べた実施の形態の種々の変更や多くの他の実施の形態は本発明のクレームの範囲内にある。
以下に簡単に説明する添付の図面を参照して本発明を説明する。
本発明の種々の態様を実現することができる例示の装置のブロック図である。
１つの実施の形態におけるメモリ・アレイの内部編成を示す。
メモリ・アレイの出力に遅れ効果を生じる分散静電容量を示す。
１つの実施の形態におけるメモリ・セルの内部構造を示す。
メモリ・ユニット内で検出可能信号を生成する従来技術の追跡機構の或る実施の形態を示す。
本発明の種々の態様に係る追跡機構を示すメモリのブロック図である。
本発明の或る実施の形態の追跡機構内に含まれる拡張可能ドライバおよび逆制御論理の詳細を示す。
本発明の或る実施の形態の追跡機構内で用いられるダミー・セルの詳細を示す回路図である。
１つの実施の形態におけるメモリ・ユニットの種々の構成要素の動作のタイミング関係を示すタイミング図である。
Claims (9)
- メモリ装置であって、
メモリ・アレイであって、複数の行および複数の列として編成された複数のメモリ・セルを含み、前記複数のメモリ・セルは対応するビット値をそれぞれ記憶する、メモリ・アレイと、
複数の列線であって、各列線は前記複数の列の対応する列の中のセルの出力のための共通経路を形成する、複数の列線と、
複数の行線であって、各行可能信号は前記複数の行の対応する行の中のセルを使用可能にし、これにより前記セルは対応するビット値を前記複数の列線に出す、複数の行線と、
行アドレスを受け、前記行アドレスに従って前記複数の行可能信号の１つを使用可能にするデコーダと、
複数のセンスアンプ・ユニットであって、前記複数のセンスアンプ・ユニットはそれぞれ前記複数の列の対応する列の対応するビット値を受けるように接続し、検出可能信号に従って前記複数の列を検出する、複数のセンスアンプ・ユニットと、
前記検出可能信号を最適な時刻に生成する追跡回路であって、
拡張可能ドライバ・ブロックであって、ダミー列により接続する複数のダミー・セルを含み、前記各ダミー・セルは前記複数のセルと同じ駆動強さを有し、前記拡張可能ドライバ・ブロックは第１のパルスを受けて、前記ビット値が対応する列を伝播するときの遅れと実質的に等しい遅れを持つ第１の遷移を生成する、拡張可能ドライバ・ブロックと、
前記第１の遷移を受け、これに応じて前記検出可能信号を生成する制御ブロックと、
を備える追跡回路と、
を備えるメモリ装置。 - 前記拡張可能ドライバ・ブロックは前記メモリ・アレイの各列内の或る数のメモリ・セルの端数である或る数のダミー・セルを含む、請求項１記載のメモリ装置。
- 前記追跡回路は第２の遷移を生成する逆制御論理ブロックを更に備え、前記制御ブロックは前記第１の遷移または前記第２の遷移を受けると前記検出可能信号を生成し、前記メモリ・ユニット内の行の数が少ない場合は前記逆制御論理ブロックは前記拡張可能ドライバが前記第１の遷移を生成するより速く前記第２の遷移を生成する、請求項１記載のメモリ装置。
- 前記制御論理は共通経路上に遷移を受けると前記検出可能信号を生成し、また前記拡張可能ドライバ・ブロックおよび前記追跡回路は結合して前記第１の遷移および前記第２の遷移を前記共通経路に与える、請求項３記載のメモリ装置。
- 前記逆制御論理は、
直列に接続して、前記第１のパルスを伝播する複数のインバータと、
前記第１のパルスを受けると前記第２の遷移を前記制御ブロックに与えるゲートと、
を備える、請求項３記載のメモリ装置。 - 前記追跡回路は更に、
前記複数の行のそれぞれが有する負荷を表す列追跡負荷と、
前記第１のパルスを生成する追跡信号ドライバであって、前記制御ブロックからの開始パルスを前記列追跡負荷に接続する経路に受け、前記開始パルスは追跡動作の開始を表す、追跡信号ドライバと、
を備える、請求項５記載のメモリ装置。 - メモリ読取り動作の開始を示すクロック発生器を更に備え、
前記制御ブロックは、前記データコーダが前記行アドレスから前記行可能信号を生成するのに要する時間に等しい遅れを持つ前記開始パルスを生成する、
請求項６記載のメモリ装置。 - 前記追跡信号ドライバは、前記行可能信号を駆動するドライバと同じ駆動強さを有するバッファを備える、請求項７記載のメモリ装置。
- アクセス・アドレスを与える外部システムと、
前記アクセス・アドレスを受けるメモリ・ユニットであって、メモリ・アレイ、列線、行可能信号、デコーダ、センスアンプ・ユニット、追跡回路、拡張可能ドライバ・ブロック、および制御ブロックを備える、メモリ・ユニットと、
を更に備える、請求項１−８のいずれか一項記載のメモリ装置。
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