JP2009266329A - スタティックｒａｍ - Google Patents

Abstract

【課題】センスアンプ起動タイミングの最適化を図り、アクセスタイムの短縮化を図ることができるＳＲＡＭを提供する。
【解決手段】センスアンプ起動タイミング制御回路６０内に、ＶＤＤにリセットされるダミービット線ＤＢＬと、ダミービット線ＤＢＬに接続され、メモリセルの選択時に選択される複数のレプリカセルと、メモリセルの選択後、ダミービット線ＤＢＬがＶＤＤ／２に下降すると、ダミービット線ＤＢＬの電位をＶＤＤにリセットするリセット回路と、メモリセルの選択後、ダミービット線ＤＢＬが２回目にＶＤＤ／２に下降したときに、センスアンプ起動タイミング信号ＳＴＣＬＫを生成するセンスアンプ起動タイミング信号生成部とを含める。
【選択図】図１

Description

本発明は、メモリセルから読み出された電圧を増幅するセンスアンプの起動タイミングを最適タイミングに制御するセンスアンプ起動タイミング制御回路を有するスタティックＲＡＭ（static random access memory．以下、ＳＲＡＭという）に関する。

図８は従来のＳＲＡＭの一例の一部分を示す回路図である。図８中、１はメモリセル、ＷＬはワード線、ＢＬ、ＢＬｘはビット線、ＤＢ、ＤＢｘはデータバス、２はセンスアンプ、３はセンスアンプ起動タイミング制御回路、４はセンスアンプ起動信号生成回路である。

メモリセル１は、記憶媒体としてＣＭＯＳインバータ５、６をクロス接続したフリップフロップ７を有している。ＣＭＯＳインバータ５、６において、８、９はＰＭＯＳトランジスタ、１０、１１はＮＭＯＳトランジスタである。また、１２、１３は転送ゲートをなすＮＭＯＳトランジスタである。

センスアンプ２は、ＰＭＯＳトランジスタ１４、１５と、ＮＭＯＳトランジスタ１６〜１８とを有している。ＰＭＯＳトランジスタ１４、１５及びＰＭＯＳトランジスタ１６、１７はラッチ型アンプとして動作するものである。ＮＭＯＳトランジスタ１８は、センスアンプ起動信号ＳＡＥによりＯＮ、ＯＦＦが制御されるものである。

ここで、センスアンプ起動信号ＳＡＥがＬレベルのときは、ＮＭＯＳトランジスタ１８はＯＦＦとなり、センスアンプ２は非活性状態となる。これに対して、センスアンプ起動信号ＳＡＥがＨレベルのときは、ＮＭＯＳトランジスタ１８はＯＮとなり、センスアンプ２は活性状態となる。

センスアンプ起動タイミング制御回路３は、センスアンプ起動タイミング信号ＳＴＣＬＫを生成するものである。センスアンプ起動信号生成回路４は、センスアンプ起動タイミング制御回路３が出力するセンスアンプ起動タイミング信号ＳＴＣＬＫを受けてセンスアンプ起動信号ＳＡＥを生成するものである。

図９はセンスアンプ起動タイミング制御回路３の構成を示す回路図である。図９中、２０はセルフリセット回路、２１はセルフリセット回路２０の出力信号ＯＵＴを反転してセンスアンプ起動タイミング信号ＳＴＣＬＫを出力するインバータである。

セルフリセット回路２０において、ＤＷＬＬはダミーワード線、ＤＢＬはダミービット線、２２は電源電圧ＶＤＤを供給するＶＤＤ電源線、２３はＰＭＯＳトランジスタ、２４はインバータ、２５−１、２５−Ｎはレプリカセルである。レプリカセル２５−２〜２５−（Ｎ−１）は図示を省略している。レプリカセル２５−１〜２５−Ｎは、メモリセル１が有するトランジスタと同一サイズのトランジスタを使用して構成されたものである。

ＰＭＯＳトランジスタ２３は、ダミービット線ＤＢＬの電位を電源電位ＶＤＤにプリチャージするものであり、ソースをＶＤＤ電源線２２に接続し、ドレインをダミービット線ＤＢＬに接続し、ゲートをダミーワード線ＤＷＬＬに接続している。インバータ２４は、ダミービット線ＤＢＬの電位変化を検出してダミービット線電位検出信号ＯＵＴを出力するものであり、そのスレッショルド電位を０.５×ＶＤＤとするものである。

レプリカセル２５−１は、記憶媒体としてＣＭＯＳインバータ２６−１、２７−１をクロス接続してなるフリップフロップ２８−１を有している。ＣＭＯＳインバータ２６−１、２７−１において、２９−１、３０−１はＰＭＯＳトランジスタ、３１−１、３２−１はＮＭＯＳトランジスタである。

また、３３−１、３４−１は転送ゲートをなすＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ３３−１は、ソースをダミービット線ＤＢＬに接続し、ドレインを記憶ノード３５−１に接続し、ゲートをダミーワード線ＤＷＬＬに接続している。ＮＭＯＳトランジスタ３４−１は、ソースを開放とし、ドレインを記憶ノード３６−１に接続し、ゲートをダミーワード線ＤＷＬＬに接続している。

また、記憶ノード３６−１は、ＶＤＤ電源線に接続されている。したがって、電源投入後、レプリカセル２５−１においては、常に、ＰＭＯＳトランジスタ２９−１はＯＦＦ、ＮＭＯＳトランジスタ３１−１はＯＮ、ＰＭＯＳトランジスタ３０−１はＯＮ、ＮＭＯＳトランジスタ３２−１はＯＦＦとなる。

レプリカセル２５−Ｎは、記憶媒体としてＣＭＯＳインバータ２６−Ｎ、２７−Ｎをクロス接続してなるフリップフロップ２８−Ｎを有している。ＣＭＯＳインバータ２６−Ｎ、２７−Ｎにおいて、２９−Ｎ、３０−ＮはＰＭＯＳトランジスタ、３１−Ｎ、３２−ＮはＮＭＯＳトランジスタである。

また、３３−Ｎ、３４−Ｎは転送ゲートをなすＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ３３−Ｎは、ソースをダミービット線ＤＢＬに接続し、ドレインを記憶ノード３５−Ｎに接続し、ゲートをダミーワード線ＤＷＬＬに接続している。ＮＭＯＳトランジスタ３４−Ｎは、ソースを開放とし、ドレインを記憶ノード３６−Ｎに接続し、ゲートをダミーワード線ＤＷＬＬに接続している。

また、記憶ノード３６−Ｎは、ＶＤＤ電源線に接続されている。したがって、電源投入後、レプリカセル２５−Ｎにおいては、常に、ＰＭＯＳトランジスタ２９−ＮはＯＦＦ、ＮＭＯＳトランジスタ３１−ＮはＯＮ、ＰＭＯＳトランジスタ３０−ＮはＯＮ、ＮＭＯＳトランジスタ３２−ＮはＯＦＦとなる。

図示しないレプリカセル２５−２〜２５−（Ｎ−１）も、レプリカセル２５−１、２５−Ｎと同様に構成され、レプリカセル２５−１、２５−Ｎと同様にダミーワード線ＤＷＬＬ及びダミービット線ＤＢＬに接続される。

図１０はセンスアンプ起動タイミング制御回路３の動作を示す波形図である。（Ａ）はダミービット線ＤＷＬＬの電位、（Ｂ）はダミービット線ＤＢＬの電位、（Ｃ）はセルフリセット回路２０が出力するダミービット線電位検出信号ＯＵＴ、（Ｄ）はセンスアンプ起動タイミング制御回路３が出力するセンスアンプ起動タイミング信号ＳＴＣＬＫを示している。

ここで、ダミーワード線ＤＷＬＬの電位がＬレベルである場合、ＰＭＯＳトランジスタ２３はＯＮとなっており、ＮＭＯＳトランジスタ３３−１〜３３−ＮはＯＦＦとなっている。この結果、ダミービット線ＤＢＬはＰＭＯＳトランジスタ２３を介して充電されており、ダミービット線ＤＢＬの電位は電源電位ＶＤＤ、ダミービット線電位検出信号ＯＵＴはＬレベル、センスアンプ起動タイミング信号ＳＴＣＬＫはＨレベルになっている。

この状態から、ダミーワード線ＤＷＬＬの電位をＨレベルにすると、ＰＭＯＳトランジスタ２３はＯＦＦ、ＮＭＯＳトランジスタ３３−１〜３３−ＮはＯＮとなる。この結果、レプリカセル２５−ｉ（但し、ｉ＝１、２、…、Ｎである。）においては、ダミービット線ＤＢＬからＮＭＯＳトランジスタ３３−ｉ、３１−ｉを介して接地側に電流が流れ、ダミービット線ＤＢＬの電位は接地電位０Ｖに向かって下降し始める。その後、ダミービット線ＤＢＬの電位がインバータ２４のスレッショルド電位（０.５×ＶＤＤ）に達すると、ダミービット線電位検出信号ＯＵＴはＨレベル、センスアンプ起動信号ＳＴＣＬＫはＬレベルとなる。

その後、ダミーワード線ＤＷＬＬの電位をＬレベルに戻すと、ＰＭＯＳトランジスタ２３はＯＮ、ＮＭＯＳトランジスタ３３−１〜３３−ＮはＯＦＦとなる。この結果、ダミービット線ＤＢＬはＰＭＯＳトランジスタ２３を介して充電され、ダミービット線ＤＢＬの電位は電源電位ＶＤＤに向かって上昇する。その後、ダミービット線ＤＢＬの電位がインバータ２４のスレッショルド電位に達すると、ダミービット線電位検出信号ＯＵＴはＬレベル、センスアンプ起動タイミング信号ＳＴＣＬＫはＨレベルに戻る。

図１１はセンスアンプ起動信号生成回路４の構成を示す回路図である。図１１中、３８はインバータ、３９は遅延回路、４０はＮＡＮＤ回路、４１はインバータである。インバータ３８はセンスアンプ起動タイミング信号ＯＵＴを反転するものである。遅延回路３９は、センスアンプ起動タイミング信号ＳＴＣＬＫを遅延するものであり、インバータを縦列接続して構成されている。ＮＡＮＤ回路４０は、インバータ３８の出力信号と遅延回路３９の出力信号とをＮＡＮＤ処理するものである。インバータ４１はＮＡＮＤ回路４０の出力信号を反転してセンスアンプ起動信号ＳＡＥを出力するものである。

図１２はセンスアンプ起動信号生成回路４の動作を示す波形図である。（Ａ）はセンスアンプ起動タイミング信号ＳＴＣＬＫ、（Ｂ）はインバータ３８の出力信号、（Ｃ）は遅延回路３９の出力信号、（Ｄ）はＮＡＮＤ回路４０の出力信号、（Ｅ）はセンスアンプ起動信号ＳＡＥを示している。

ここで、センスアンプ起動タイミング信号ＳＴＣＬＫがＨレベルである場合、インバータ３８の出力信号はＬレベル、遅延回路３９の出力信号はＨレベル、ＮＡＮＤ回路４０の出力信号はＨレベル、センスアンプ起動信号ＳＡＥはＬレベルとなる。

この状態から、センスアンプ起動タイミング信号ＳＴＣＬＫがＬレベルになると、インバータ３８の出力信号はＨレベルとなり、ＮＡＮＤ回路４０の出力信号はＬレベル、センスアンプ起動信号ＳＡＥはＨレベルとなる。その後、遅延回路３９の遅延時間が経過すると、遅延回路３９の出力信号はＬレベルになる。この結果、ＮＡＮＤ回路４０の出力信号はＨレベルとなり、センスアンプ起動信号ＳＡＥはＬレベルに戻る。

即ち、センスアンプ起動信号生成回路４は、センスアンプ起動タイミング信号ＳＴＣＬＫがＨレベルからＬレベルに遷移すると、センスアンプ起動信号ＳＡＥをＨレベルにし、一定時間だけセンスアンプ起動信号ＳＡＥをＨレベルとすることにより、センスアンプ起動信号ＳＡＥのＨレベル期間だけセンスアンプ２を活性状態にするというものである。

図１３は図８に示す従来のＳＲＡＭのメモリセル１からのデータリード時の動作例を示す波形図である。図１３はメモリセル１が“０”を記憶している場合、即ち、メモリセル１では、ＰＭＯＳトランジスタ８がＯＦＦ、ＮＭＯＳトランジスタ１０がＯＮ、ＰＭＯＳトランジスタ９がＯＮ、ＮＭＯＳトランジスタ１１がＯＦＦとされ、記憶ノード４３の電位が接地電位０Ｖ、記憶ノード４４の電位が電源電位ＶＤＤとされている場合を例にしている。

（Ａ）はワード線ＷＬの電位、（Ｂ）はビット線ＢＬ、ＢＬｘの電位、（Ｃ）はデータバスＤＢ、ＤＢｘの電位、（Ｄ）はダミーワード線ＤＷＬＬの電位、（Ｅ）はダミービット線ＤＢＬの電位、（Ｆ）はセンスアンプ起動タイミング信号ＳＴＣＬＫ、（Ｇ）はセンスアンプ起動信号ＳＡＥを示している。なお、図１３（Ｄ）、（Ｅ）、（Ｆ）はそれぞれ図１０（Ａ）、（Ｂ）、（Ｄ）に対応し、図１３（Ｆ）、（Ｇ）はそれぞれ図１２（Ａ）、（Ｅ）に対応している。

図８に示す従来のＳＲＡＭにおいては、リード時にメモリセルが選択される前には、ビット線ＢＬ、ＢＬｘとデータバスＤＢ、ＤＢｘとは図示しないコラム選択回路により電気的に非接続とされた状態で、ビット線ＢＬ、ＢＬｘ及びデータバスＤＢ、ＤＢｘはそれぞれ電源電位ＶＤＤにプリチャージされている。そして、例えば、メモリセル１が選択される場合には、ワード線ＷＬ及びダミーワード線ＤＷＬＬが同時にＨレベルにされると共に、コラム選択回路を介してビット線ＢＬ、ＢＬｘ及びデータバスＤＢ、ＤＢｘとが電気的に接続される。

ここで、ワード線ＷＬがＨレベルとされることから、メモリセル１の転送ゲートをなすＮＭＯＳトランジスタ１２、１３はＯＮとなる。この場合、ＮＭＯＳトランジスタ１０はＯＮとなっているので、ビット線ＢＬからＮＭＯＳトランジスタ１２、１０を介して接地側に電流が流れ始め、ビット線ＢＬの電位は、接地電位０Ｖに向かって下降し始める。したがって、また、データバスＤＢの電位も接地電位０Ｖに向かって下降し始める。

他方、ＮＭＯＳトランジスタ１１はＯＦＦとなっているので、ビット線ＢＬｘからＮＭＯＳトランジスタ１３、１１を介して接地側に電流が流れることはなく、ビット線ＢＬｘの電位は電源電位ＶＤＤに維持される。したがって、また、データバスＤＢｘの電位も電源電位ＶＤＤに維持される。

また、ダミーワード線ＤＷＬＬがＨレベルとされることから、前述したように、ダミービット線ＤＢＬの電位も接地電位０Ｖに向かって下降し始める。その後、ダミービット線ＤＢＬの電位がインバータ２４のスレッショルド電位に達すると、センスアンプ起動タイミング信号ＳＴＣＬＫはＬレベルとなる。

ここで、センスアンプ起動信号生成回路４は、センスアンプ起動タイミング信号ＳＴＣＬＫがＨレベルからＬレベルに変化すると、センスアンプ起動信号ＳＡＥをＨレベルにする。この結果、センスアンプ２のＮＭＯＳトランジスタ１８はＯＮとなり、センスアンプ２は活性状態となる。他方、ワード線ＷＬはＬレベルに戻されると共に、ビット線ＢＬ、ＢＬｘとデータバスＤＢ、ＤＢｘとの間のコラム選択回路はＯＦＦとされ、ビット線ＢＬ、ＢＬｘの電位が電源電位ＶＤＤにリセットされる。

また、この場合、データバスＤＢの電位＜データバスＤＢｘの電位となっているので、センスアンプ２においては、ＰＭＯＳトランジスタ１４はＯＦＦ、ＮＭＯＳトランジスタ１６はＯＮ、ＰＭＯＳトランジスタ１５はＯＮ、ＮＭＯＳトランジスタ１７はＯＦＦとなる。この結果、データバスＤＢの電位は接地電位０Ｖに引き下げられ、データバスＤＢｘの電位は電源電位ＶＤＤに維持される。その後、ダミーワード線ＤＷＬＬがＬレベルに戻され、ダミービット線ＤＢＬの電位が電源電位ＶＤＤにリセットされると共に、データバスＤＢ、ＤＢｘの電位が電源電位ＶＤＤにリセットされる。

以上のように、図８に示す従来のＳＲＡＭにおいては、本物のメモリセル１の特性とレプリカセル２５−１〜２５−Ｎの特性との間に相関があることを利用してセンスアンプ起動タイミング信号ＳＴＣＬＫを得るとしている。そして、センスアンプ起動タイミング制御回路３においては、レプリカセル２５−１〜２５−Ｎの負荷が本物のメモリセル１の負荷と同一となるようにダミービット線ＤＢＬを設け、レプリカセル２５−１〜２５−Ｎの“０”が出力される側の出力端子をダミービット線ＤＢＬに接続している。

この結果、ダミービット線ＤＢＬからレプリカセル２５−１〜２５−Ｎを介して接地側に流れる電流は、ビット線ＢＬ又はビット線ＢＬｘからメモリセル１を介して接地側に流れる電流よりもＮ倍大きく、ダミービット線ＤＢＬの電位は、ビット線ＢＬ又はビット線ＢＬｘの電位変化のＮ倍の早さで変化する。本例の場合、ダミービット線ＤＢＬの電位をインバータ２４で受けてセンスアンプ起動タイミングを判定しているので、ダミービット線ＤＢＬの電位がインバータ２４のスレッショルド電位に下降した時点がセンスアンプ起動タイミングであると判定されることになる。

他方、メモリセル１からの読み出し電圧は、センスアンプ２で受けるが、メモリセル１からのリードデータの０／１判定に必要なデータバスＤＢ、ＤＢｘ間の電圧差は、例えば、１００〜１５０ｍＶ程度である。そこで、例えば、データバスＤＢ、ＤＢｘ間の電圧差が１２５ｍＶでセンスアンプ２が起動するように設計する場合、センスアンプ２の起動時には、ダミービット線ＤＢＬの電位が０.５×ＶＤＤ［Ｖ］となっていることが必要である。ここで、０.１２５［Ｖ］=０.５×ＶＤＤ／Ｎ［Ｖ］であるから、必要とするレプリカセルの並列数Ｎは、Ｎ＝０.５×ＶＤＤ／０.１２５となる。

近年、ＳＲＡＭの低電圧化が進み、電源電位ＶＤＤとして１［Ｖ］が当たり前になっている。この場合、必要とするレプリカセルの並列数Ｎは、Ｎ＝０.５×１／０.１２５＝４個となる。なお、例えば、電源電位ＶＤＤが２.５［Ｖ］である旧来のＳＲＡＭの場合には、必要とするレプリカセルの並列数Ｎは、Ｎ＝０.５×２.５／０.１２５＝１０個となる。

ここで、図１３に示すように、ワード線ＷＬがＬレベルからＨレベルに遷移した後、センスアンプ起動信号ＳＡＥがＬレベルからＨレベルへの遷移を開始するまでの時間をセンスアンプ起動時間tslfと定義する。すると、センスアンプ起動時間tslfのバラツキは、レプリカセルの並列数Ｎに対して、１／√Ｎの関係にある。したがって、レプリカセルの並列数Ｎが多いほど、バラツキの少ないセンスアンプ起動タイミング信号ＳＴＣＬＫを生成することができる。

これに対して、レプリカセルの並列数Ｎが少なくなると、レプリカセルのバラツキが平均化されなくなり、センスアンプ起動時間tslfのバラツキが大きくなってしまう。センスアンプ起動時間tslfのバラツキは、レプリカセル１個あたりのバラツキをσ１［sec］、レプリカセルがＮ個並列の場合のバラツキをσ２［sec］とすると、レプリカセルがＮ個並列の場合のバラツキσ２は、σ２=σ１／√Ｎで表すことができる。

そこで、レプリカセルの並列数が少ないセンスアンプ起動タイミング制御回路を備えるＳＲＡＭを設計する場合において、歩留まりを上げるためには、チップ内のバラツキをカバーするために、タイミング設計に大きなマージンを持たせる必要がある。このため、レプリカセルの並列数が少ないセンスアンプ起動タイミング制御回路を備えるようにすると、性能の低い（アクセスタイムの遅い）ＳＲＡＭになってしまうという問題がある。

図１４はセンスアンプ起動タイミング制御回路３におけるセンスアンプ起動タイミング出現確率を示す図である。横軸にダミーワード線ＤＷＬＬがＬレベルからＨレベルに遷移してからの時間ｔを取り、縦軸にダミーワード線ＤＷＬＬがＬレベルからＨレベルに遷移してから時間ｔが経過した時点におけるセンスアンプ起動タイミングの出現確率を取っている。

図１４中、４７、４８はダミーワード線ＤＷＬＬがＬレベルからＨレベルに遷移してから時間ｔが経過した時点におけるセンスアンプ起動タイミング出現確率を示すセンスアンプ起動タイミング出現確率関数を示している。センスアンプ起動タイミング出現確率関数４７は、センスアンプ起動タイミングのバラツキが小さい場合であり、センスアンプ起動タイミング出現確率関数４８は、センスアンプ起動タイミングのバラツキが大きい場合である。

ここで、センスアンプ起動タイミング出現確率関数４８が示すように、センスアンプ起動タイミングのバラツキが大きい場合、充分な歩留まりを確保するためには、センスアンプ起動時間tslfの設計中心値を時間t２とし、センスアンプ起動タイミングが最も遅くなる時間t４までをスペックとして含むようにする必要がある。

これに対して、センスアンプ起動タイミング出現確率関数４７が示すようなセンスアンプ起動タイミング出現確率特性を得ることができれば、充分な歩留まりを確保するためには、センスアンプ起動時間tslfの設計中心値を時間t１とし、センスアンプ起動タイミングが最も遅くなる時間ｔ３までをスペックとして含むようにすることで足り、アクセスタイムの早いＳＲＡＭを設計することができる。なお、ｔ０はセンスアンプ起動までに最低必要な時間である。

ここで、レプリカセルの並列数Ｎを増やすと、√Ｎの割合で、センスアンプ起動タイミングのチップ内バラツキを低減することができることから、この原理を利用し、単純にレプリカセルの並列数Ｎを増やすと、センスアンプ起動タイミングが早まり、データバスＤＢ、ＤＢｘ間の電位差が充分でない時点でセンスアンプ２が起動してしまい、誤読み出しが発生してしまうという不都合がある。
特開２００２−３６７３７７号公報 特開２００１−８４７７５号公報 特開平１１−２０３８７７号公報

本発明は、かかる点に鑑み、従来以上にセンスアンプ起動タイミングの最適化を図り、アクセスタイムの短縮化を図ることができるようにしたＳＲＡＭを提供することを目的とする。

ここで開示するＳＲＡＭは、第１の電位にプリチャージされるビット線に接続されたメモリセルと、前記メモリセルから読み出された電圧を増幅するセンスアンプと、前記センスアンプにセンスアンプ起動信号を与えて前記センスアンプを起動するセンスアンプ起動信号生成回路と、前記センスアンプ起動信号生成回路にセンスアンプ起動タイミング信号を与えて、前記センスアンプの起動タイミングを制御するセンスアンプ起動タイミング制御回路とを有している。

そして、前記センスアンプ起動タイミング制御回路は、前記第１の電位にプリチャージされるダミービット線と、前記ダミービット線に接続され、前記メモリセルの選択時に選択される複数のレプリカセルと、前記メモリセルの選択後、前記ダミービット線が第２の電位に変化すると、前記ダミービット線の電位を前記第１の電位にリセットするリセット回路と、前記メモリセルの選択後、前記ダミービット線が所定回数目に前記第２の電位になったときに、前記センスアンプ起動タイミング信号を生成するセンスアンプ起動タイミング信号生成部とを有している。

開示したＳＲＡＭにおいては、前記リセット回路は、前記メモリセルの選択後に前記ダミービット線が前記第２の電位に変化すると、前記ダミービット線の電位を前記第１の電位にリセットし、前記センスアンプ起動タイミング信号生成部は、前記メモリセルの選択後に前記ダミービット線が所定回数目に前記第２の電位になったときに、前記センスアンプ起動タイミング信号を生成する。

したがって、前記レプリカセルの数を増やしても、前記レプリカセルの数を適切な数、即ち、前記ダミービット線が所定回数目に前記第２の電位に変化する時点がセンスアンプ起動タイミングとして最適となるような数とすることにより、前記メモリセルの選択後のセンスアンプ起動タイミングのバラツキを小さくし、センスアンプ起動タイミングが最も遅くなる時間を短くし、アクセスタイムの早いものとすることができる。

図１は本発明の一実施形態の一部分を示す回路図である。図１中、５１−０、５１−２５５はメモリセルである。メモリセル５１−０、５１−２５５間に設けられているメモリセル５１−１〜５１−２５４は図示を省略している。メモリセル５１−０〜５１−２５５は、ビット線ＢＬ、ＢＬｘに接続され、ワード線ＷＬ０〜ＷＬ２５５を介して選択されるように構成されている。ワード線ＷＬ１〜ＷＬ２５４は図示を省略している。

５２はビット線ＢＬ、ＢＬｘ用のプリチャージ回路である。５３はコラム選択信号ＣＳを反転してプリチャージ回路５２に与えるプリチャージ制御信号ＰＣを生成するインバータである。ＤＢ、ＤＢｘはデータバスである。５４はビット線ＢＬ、ＢＬｘとデータバスＤＢ、ＤＢｘとの間に接続されたコラム選択回路である。

コラム選択回路５４は、ＰＭＯＳトランジスタ５５、５６を有している。ＰＭＯＳトランジスタ５５は、ソースをビット線ＢＬに接続し、ドレインをデータバスＤＢに接続し、ゲートにコラム選択信号ＣＳが与えられるように構成されている。ＰＭＯＳトランジスタ５６は、ソースをビット線ＢＬｘに接続し、ドレインをデータバスＤＢｘに接続し、ゲートにコラム選択信号ＣＳが与えられるように構成されている。

このように構成されたコラム選択回路５４においては、コラム選択信号ＣＳがＬレベルの場合、ＰＭＯＳトランジスタ５５、５６はＯＮとなり、ビット線ＢＬ、ＢＬｘとデータバスＤＢ、ＤＢｘとは電気的に接続される。これに対して、コラム選択信号ＣＳがＨレベルの場合には、ＰＭＯＳトランジスタ５５、５６はＯＦＦとなり、ビット線ＢＬ、ＢＬｘとデータバスＤＢ、ＤＢｘとは電気的に非接続とされる。

５７はデータバスＤＢ、ＤＢｘ用のプリチャージ回路であり、プリチャージ回路５７にはプリチャージ制御信号ＥＱＤＭが与えられる。５８はデータバスＤＢ、ＤＢｘに対応して設けられたセンスアンプである。５９はデータバスＤＢ、ＤＢｘに対応して設けられたＩ／Ｏ回路である。ＤＡＴＡ＿ＯＵＴはＩ／Ｏ回路５９から出力されるリードデータである。

６０はセンスアンプ起動タイミング制御回路である。センスアンプ起動タイミング制御回路６０は、クロック信号ＣＫを入力し、プリデコーダ制御信号ＤＥＣと、センスアンプ起動タイミング信号ＳＴＣＬＫとを生成するものである。

６１はセンスアンプ起動信号生成回路である。センスアンプ起動信号生成回路６１は、センスアンプ起動タイミング制御回路６０が出力するセンスアンプ起動タイミング信号ＳＴＣＬＫを入力して、センスアンプ５８に与えるセンスアンプ起動信号ＳＡＥを生成するものである。センスアンプ起動信号生成回路６１は、図８（図１１）に示すセンスアンプ起動信号生成回路４と同一構成とされている。

Ａ０〜Ａ７は外部から与えられるロウアドレス信号、６２、６３、６４はプリデコーダである。プリデコーダ６２は、ロウアドレス信号Ａ０〜Ａ２をデコードして８ビットのプリデコード信号を出力するものである。プリデコーダ６３は、ロウアドレス信号Ａ３〜Ａ５をデコードして８ビットのプリデコード信号を出力するものである。プリデコーダ６４は、アドレス信号Ａ６、Ａ７をデコードして４ビットのプリデコード信号を出力するものである。

プリデコーダ６２、６３、６４の基本構成は、ＮＡＮＤ回路とインバータとを使用した従来周知の構成とされるが、本例においては、ＮＡＮＤ回路にプリデコーダ制御信号が与えられ、プリデコーダ制御信号ＤＥＣがＬレベルの場合には非活性状態、プリデコーダ制御信号ＤＥＣがＨレベルの場合に活性状態となるように構成される。

また、６５−０はワード線ＷＬ０に対応して設けられたメインデコーダ、６５−２５５はワード線ＷＬ２５５に対応して設けられたメインデコーダである。ワード線ＷＬ１〜ＷＬ２５４に対応して設けられたメインデコーダ６５−１〜６５−２５４は図示を省略している。

メインデコーダ６５−０は、ＮＡＮＤ回路６６−０とインバータ６７−０とを有している。ＮＡＮＤ回路６６−０は、プリデコーダ６２が出力する８ビットのプリデコード信号中の対応する１つのプリデコード信号と、プリデコーダ６３が出力する８ビットのプリデコード信号中の対応する１つのプリデコード信号と、プリデコーダ６４が出力する４ビットのプリデコード信号中の対応する１つのプリデコード信号とを入力するものである。インバータ６７−０は、ＮＡＮＤ回路６６−０の出力を反転してワード線ＷＬ０を駆動するものである。

メインデコーダ６５−２５５は、ＮＡＮＤ回路６６−２５５とインバータ６７−２５５とを有している。ＮＡＮＤ回路６６−２５５は、プリデコーダ６２が出力する８ビットのプリデコード信号中の対応する１つのプリデコード信号と、プリデコーダ６３が出力する８ビットのプリデコード信号中の対応する１つのプリデコード信号と、プリデコーダ６４が出力する４ビットのプリデコード信号中の対応する１つのプリデコード信号とを入力するものである。インバータ６７−２５５は、ＮＡＮＤ回路６６−２５５の出力を反転してワード線ＷＬ２５５を駆動するものである。

図２はメモリセル５１−０及びビット線ＢＬ、ＢＬｘ用のプリチャージ回路５２の構成を示す回路図である。メモリセル５１−０は、ＣＭＯＳインバータ７０、７１をクロス接続してなるフリップフロップ７２を有している。ＣＭＯＳインバータ７０、７１において、７３、７４はＰＭＯＳトランジスタ、７５、７６はＮＭＯＳトランジスタである。

また、メモリセル５１−０は、転送ゲートをなすＮＭＯＳトランジスタ７７、７８を有している。ＮＭＯＳトランジスタ７７は、ドレインを記憶ノード７９に接続し、ソースをビット線ＢＬに接続し、ゲートをワード線ＷＬ０に接続している。ＮＭＯＳトランジスタ７８は、ドレインを記憶ノード８０に接続し、ソースをビット線ＢＬｘに接続し、ゲートをワード線ＷＬ０に接続している。メモリセル５１−１〜５１−２５５も同様に構成されている。

ビット線ＢＬ、ＢＬｘ用のプリチャージ回路５２は、ＰＭＯＳトランジスタ８１〜８３を有している。ＰＭＯＳトランジスタ８１は、ソースをＶＤＤ電源線に接続し、ドレインをビット線ＢＬに接続し、ゲートをインバータ５３の出力端子に接続している。ＰＭＯＳトランジスタ８２は、ソースをＶＤＤ電源線に接続し、ドレインをビット線ＢＬｘに接続し、ゲートをインバータ５３の出力端子に接続している。ＰＭＯＳトランジスタ８３は、ソースをビット線ＢＬに接続し、ドレインをビット線ＢＬｘに接続し、ゲートをインバータ５３の出力端子に接続している。

ここで、コラム選択信号ＣＳがＨレベルのときは、プリチャージ制御信号ＰＣはＬレベルとなり、ＰＭＯＳトランジスタ８１〜８３はＯＮとなる。この結果、ビット線ＢＬ、ＢＬｘは電源電位ＶＤＤにプリチャージされる。これに対して、コラム選択信号ＣＳがＬレベルのときは、プリチャージ制御信号ＰＣはＨレベルとなり、ＰＭＯＳトランジスタ８１〜８３はＯＦＦとなる。

図３はデータバスＤＢ、ＤＢｘ用のプリチャージ回路５７及びセンスアンプ５８の構成を示す回路図である。データバスＤＢ、ＤＢｘ用のプリチャージ回路５７は、ＰＭＯＳトランジスタ８６〜８８を備えている。

ＰＭＯＳトランジスタ８６は、ソースをＶＤＤ電源線に接続し、ドレインをデータバスＤＢに接続し、ゲートにプリチャージ制御信号ＥＱＤＭが与えられるように構成されている。ＰＭＯＳトランジスタ８７は、ソースをＶＤＤ電源線に接続し、ドレインをデータバスＤＢｘに接続し、ゲートにプリチャージ制御信号ＥＱＤＭが与えられるように構成されている。ＰＭＯＳトランジスタ８８は、ソースをデータバスＤＢに接続し、ドレインをデータバスＤＢｘに接続し、ゲートにプリチャージ制御信号ＥＱＤＭが与えられるように構成されている。

ここで、プリチャージ制御信号ＥＱＤＭがＬレベルのときは、ＰＭＯＳトランジスタ８６〜８８はＯＮとなり、データバスＤＢ、ＤＢｘは電源電位ＶＤＤにプリチャージされる。これに対して、プリチャージ制御信号ＥＱＤＭがＨレベルのときは、ＰＭＯＳトランジスタ８６〜８８はＯＦＦとなる。

センスアンプ５８は、ＰＭＯＳトランジスタ８９、９０と、ＮＭＯＳトランジスタ９１〜９３とを有している。ＰＭＯＳトランジスタ８９、９０及びＮＭＯＳトランジスタ９１、９２はラッチ型アンプとして動作するものである。ＮＭＯＳトランジスタ９３は、センスアンプ起動信号ＳＡＥによりＯＮ、ＯＦＦが制御されるものである。

ＰＭＯＳトランジスタ８９は、ソースをＶＤＤ電源線に接続し、ＮＭＯＳトランジスタ９１は、ソースをＮＭＯＳトランジスタ９３のドレインに接続している。そして、ＰＭＯＳトランジスタ８９のゲートとＮＭＯＳトランジスタ９１のゲートは接続され、その接続点はデータバスＤＢｘに接続されている。また、ＰＭＯＳトランジスタ８９のドレインとＮＭＯＳトランジスタ９１のドレインは接続され、その接続点はデータバスＤＢに接続されている。

ＰＭＯＳトランジスタ９０は、ソースをＶＤＤ電源線に接続し、ＮＭＯＳトランジスタ９２は、ソースをＮＭＯＳトランジスタ９３のドレインに接続している。そして、ＰＭＯＳトランジスタ９０のゲートとＮＭＯＳトランジスタ９２のゲートは接続され、その接続点は、データバスＤＢに接続されている。また、ＰＭＯＳトランジスタ９０のドレインとＮＭＯＳトランジスタ９２のドレインは接続され、その接続点は、データバスＤＢｘに接続されている。ＮＭＯＳトランジスタ９３は、ソースを接地し、ゲートにセンスアンプ起動信号ＳＡＥが与えられるように構成されている。

このように構成されたセンスアンプ５８においては、センスアンプ起動信号ＳＡＥがＨレベルのときは、ＮＭＯＳトランジスタ９３がＯＮとなり、センスアンプ５８は活性状態となる。これに対して、センスアンプ起動信号ＳＡＥがＬレベルのときは、ＮＭＯＳトランジスタ９３がＯＦＦとなり、センスアンプ５８は非活性状態とされる。

図４はメモリセル５１−０からのデータリード時のワード線ＷＬ０、ビット線ＢＬ、ＢＬｘ、コラム選択信号ＣＳ、センスアンプ起動信号ＳＡＥ、データバスＤＢ、ＤＢｘ及びプリチャージ制御信号ＥＱＤＭの電位変化を示す波形図である。図４はメモリセル５１−０が“０”を記憶している場合、即ち、メモリセル５１−０では、ＰＭＯＳトランジスタ７３がＯＦＦ、ＮＭＯＳトランジスタ７５がＯＮ、ＰＭＯＳトランジスタ７４がＯＮ、ＮＭＯＳトランジスタ７６がＯＦＦとされ、記憶ノード７９の電位が接地電位０Ｖ、記憶ノード８０の電位が電源電位ＶＤＤとされている場合を例にしている。

本発明の一実施形態においては、メモリセル５１−０が選択される前には、ワード線ＷＬ０〜ＷＬ２５５はＬレベル、コラム選択信号ＣＳはＨレベル、センスアンプ起動信号ＳＡＥはＬレベル、プリチャージ制御信号ＥＱＤＭはＬレベルとされている。ここで、ワード線ＷＬ０〜ＷＬ２５５がＬレベルとされることから、メモリセル５１−０〜５１−２５５内のフリップフロップはビット線ＢＬ、ＢＬｘと電気的に非接続とされる。

また、コラム選択信号ＣＳがＨレベルとされることから、コラム選択回路５４のＰＭＯＳトランジスタ５５、５６はＯＦＦとなり、ビット線ＢＬ、ＢＬｘとデータバスＤＢ、ＤＢｘとは電気的に非接続とされる。また、プリチャージ制御信号ＰＣはＨレベルとなるので、ビット線ＢＬ、ＢＬｘ用のプリチャージ回路５２のＰＭＯＳトランジスタ８１〜８３はＯＮとなる。この結果、ビット線ＢＬ、ＢＬｘは、ビット線ＢＬ、ＢＬｘ用のプリチャージ回路５２により電源電位ＶＤＤにプリチャージされる。

また、センスアンプ起動信号ＳＡＥがＬレベルとされることから、センスアンプ５８のＮＭＯＳトランジスタ９３はＯＦＦとなり、センスアンプ５８は非活性状態とされる。また、プリチャージ制御信号ＥＱＤＭがＬレベルとされることから、データバスＤＢ、ＤＢｘ用のプリチャージ回路５７のＰＭＯＳトランジスタ８６〜８８はＯＮとなる。この結果、データバスＤＢ、ＤＢｘは、データバスＤＢ、ＤＢｘ用のプリチャージ回路５７により電源電位ＶＤＤにプリチャージされる。

この状態から、メモリセル５１−０が選択される場合には、ワード線ＷＬ０の電位がＨレベルとされると共に、コラム選択信号ＣＳがＬレベル、プリチャージ制御信号ＥＱＤＭがＨレベルとされる。ここで、ワード線ＷＬ０がＨレベルとされることから、メモリセル５１−０のフリップフロップ７２は、ビット線ＢＬ、ＢＬｘに電気的に接続される。

また、コラム選択信号ＣＳがＬレベルとされることから、コラム選択回路５４のＰＭＯＳトランジスタ５５、５６はＯＮとなり、ビット線ＢＬ、ＢＬｘとデータバスＤＢ、ＤＢｘとが電気的に接続される。また、プリチャージ制御信号ＰＣがＨレベルとされることから、ビット線ＢＬ、ＢＬｘ用のプリチャージ回路５２のＰＭＯＳトランジスタ８１〜８３はＯＦＦとなる。また、プリチャージ制御信号ＥＱＤＭがＬレベルとされることから、データバスＤＢ、ＤＢｘ用のプリチャージ回路５７のＰＭＯＳトランジスタ８６〜８８はＯＦＦとなる。

ここで、メモリセル５１−０内のＮＭＯＳトランジスタ７５はＯＮとされているので、ビット線ＢＬからメモリセル５１−０のＮＭＯＳトランジスタ７７、７５を介して接地側に電流が流れ、ビット線ＢＬの電位は、電源電位ＶＤＤから接地電位０Ｖに向かって下降し始める。したがって、また、データバスＤＢｘの電位も、電源電位ＶＤＤから接地電位０Ｖに向かって下降し始める。

他方、ＮＭＯＳトランジスタ７６はＯＦＦとなっているので、ビット線ＢＬｘからＮＭＯＳトランジスタ７８、７６を介して接地側に電流が流れることはなく、ビット線ＢＬｘの電位は電源電位ＶＤＤに維持される。したがって、また、データバスＤＢｘの電位も電源電位ＶＤＤに維持される。

そして、センスアンプ起動タイミングになると、センスアンプ起動信号ＳＡＥがＨレベルとなり、センスアンプ５８は活性状態となる。他方、ワード線ＷＬ０はＬレベルに戻され、メモリセル５１−０の転送ゲートをなすＮＭＯＳトランジスタ７７、７８はＯＦＦとなる。また、コラム選択信号ＣＳがＨレベルとされ、コラム選択回路５４のＰＭＯＳトランジスタ５５、５６はＯＦＦとなる。この場合、プリチャージ制御信号ＰＣはＬレベルとなるので、プリチャージ回路５２のＰＭＯＳトランジスタ８１〜８３はＯＮとなる。この結果、ビット線ＢＬ、ＢＬｘの電位が電源電位ＶＤＤにリセットされる。

また、この場合、データバスＤＢ、ＤＢｘにおいては、データバスＤＢの電位＜データバスＤＢｘの電位となっているので、センスアンプ５８においては、ＰＭＯＳトランジスタ８９はＯＦＦ、ＮＭＯＳトランジスタ９１はＯＮ、ＰＭＯＳトランジスタ９０はＯＮ、ＮＭＯＳトランジスタ９２はＯＦＦとなる。この結果、データバスＤＢの電位は接地電位０Ｖに引き下げられ、データバスＤＢｘの電位は電源電位ＶＤＤに維持される。

その後、センスアンプ駆動信号ＳＡＥがＬレベルとされ、センスアンプ５８は非活性状態となる。また、プリチャージ制御信号ＥＱＤＭがＬレベルとされ、プリチャージ回路５７のＰＭＯＳトランジスタ８６〜８８がＯＮとなり、データバスＤＢ、ＤＢｘは電源電位ＶＤＤにリセットされる。

図５はセンスアンプ起動タイミング制御回路６０の構成を示す回路図である。図５中、９６はクロック信号ＣＫを入力してカウンタクリア信号ＳＴＡを生成するカウンタクリア信号生成回路である。カウンタクリア信号生成回路９６において、９７はクロック信号ＣＫを遅延する遅延回路、９８は遅延回路９７の出力信号を反転するインバータ、９９はクロック信号ＣＫとインバータ９８の出力信号とをＮＡＮＤ処理してカウンタクリア信号ＳＴＡを出力するＮＡＮＤ回路である。

１００はＲＳフリップフロップである。ＲＳフリップフロップ１００は、セット入力端子／Ｓにはカウンタクリア信号生成回路９６が出力するカウンタクリア信号ＳＴＡが与えられ、リセット入力端子／Ｒには、センスアンプ起動タイミング信号ＳＴＣＬＫが与えられ、正相出力端子Ｑにプリデコーダ制御信号ＤＥＣを出力するものである。

また、１０１はバッファ、１０２はセルフリセット回路、１０３はインバータ、１０４は遅延回路、１０５はＮＡＮＤ回路、１０６はインバータである。バッファ１０１はプリデコーダ制御信号ＤＥＣを増幅するものである。セルフリセット回路１０２は、図９に示すセルフリセット回路２０と同一構成のものである。但し、レプリカセルの個数は、セルフリセット回路２０の場合の２倍としている。なお、説明の都合上、セルフリセット回路１０２内の要素については、図９に示した符号を使用する。

また、インバータ１０３はセルフリセット回路１０２が出力するビット線電位検出信号ＯＵＴを反転するものである。遅延回路１０４は、インバータ１０３の出力信号ＣＵＰを遅延するものである。ＮＡＮＤ回路１０５は、バッファ１０１の出力信号ＤＷＬと遅延回路１０４の出力信号ＬＰＣとをＮＡＮＤ処理するものである。インバータ１０６は、ＮＡＮＤ回路１０５の出力信号を反転してダミーワード線ＤＷＬＬを駆動するものである。

また、１０７はＭビットカウンタ、１０８は比較器、１０９はＮＡＮＤ回路である。Ｍビットカウンタ１０７は、インバータ１０３の出力信号ＣＵＰをカウント信号入力端子に与えられ、クリア入力端子ＣＬＲにカウンタクリア信号生成回路９６が出力するカウンタクリア信号ＳＴＡが与えられるものである。

比較器１０８は、Ｍビットカウンタ１０７の出力値Ａと回数指定値Ｒとを比較するものである。本発明の一実施形態では、回数指定値Ｒは１とされる。比較器１０８の出力信号ＣＢは、Ｍビットカウンタ１０７の出力値Ａと回数指定値Ｒとが一致するときはＨレベル、Ｍビットカウンタ１０７の出力値Ａと回数指定値Ｒとが不一致のときはＬレベルとされる。

ＮＡＮＤ回路１０９は、セルフリセット回路１０２が出力するビット線電位検出信号ＯＵＴと比較器１０８の出力信号ＣＢとをＮＡＮＤ処理してセンスアンプ起動タイミング信号ＳＴＣＬＫを出力するものである。センスアンプ起動タイミング信号ＳＴＣＬＫは、センスアンプ起動信号生成回路６１に与えられる。

図６は本発明の一実施形態の動作を示す波形図である。図６は、メモリセル５１−０が“０”を記憶している場合、即ち、メモリセル５１−０においては、ＰＭＯＳトランジスタ７３がＯＦＦ、ＮＭＯＳトランジスタ７５がＯＮ、ＰＭＯＳトランジスタ７４がＯＮ、ＮＭＯＳトランジスタ７６がＯＦＦとされ、記憶ノード７９の電位が接地電位０Ｖ、記憶ノード８０の電位が電源電位ＶＤＤとされている場合を例にしている。

（Ａ）はクロック信号ＣＫ、（Ｂ）はカウンタクリア信号ＳＴＡ、（Ｃ）はプリデコーダ制御信号ＤＥＣ、（Ｄ）はワード線ＷＬ０の電位、（Ｅ）はビット線ＢＬ、ＢＬｘの電位、（Ｆ）はバッファ１０１の出力信号ＤＷＬ、（Ｇ）はダミーワード線ＤＷＬＬの電位、（Ｈ）はダミービット線ＤＢＬの電位、（Ｉ）はセルフリセット回路１０２が出力するビット線電位検出信号ＯＵＴ、（Ｊ）は遅延回路１０４の出力信号ＬＰＣ、（Ｋ）はインバータ１０３の出力信号ＣＵＰ、（Ｌ）はＭビットカウンタ１０７のカウント値Ａ、（Ｍ）は比較器１０８の出力信号ＣＢ、（Ｎ）はセンスアンプ起動タイミング信号ＳＴＣＬＫ、（Ｏ）はセンスアンプ起動信号ＳＡＥ、（Ｐ）は出力データＤＡＴＡ＿ＯＵＴを示している。

本発明の一実施形態においては、図６（Ａ）に示すように、クロック信号ＣＫがＨレベルになると、カウンタクリア信号生成回路９６は、図６（Ｂ）に示すように、カウンタクリア信号ＳＴＡをＬレベルとする。この結果、Ｍビットカウンタ１０７はクリアされ、図６（Ｌ）に示すように、そのカウント値Ａを０とする。

また、カウンタクリア信号ＳＴＡがＬレベルにされることから、ＲＳフリップフロップ１００は、図６（Ｃ）に示すように、プリデコーダ制御信号ＤＥＣをＨレベルとする。この結果、プリデコーダ６２〜６４は、ロウアドレス信号Ａ０〜Ａ７に対するプリデコードを行う。

また、図６（Ｃ）に示すように、プリデコーダ制御信号ＤＥＣがＨレベルになった場合において、メモリセル５１−０が選択される場合には、図６（Ｄ）に示すように、ワード線ＷＬ０がＨレベルとされる。この結果、メモリセル５１−０の転送ゲートをなすＮＭＯＳトランジスタ７７、７８がＯＮとなり、図６（Ｅ）に示すように、ビット線ＢＬが接地電位０Ｖに向かって下降し始める。

また、図６（Ｃ）に示すように、プリデコーダ制御信号ＤＥＣがＨレベルになると、図６（Ｆ）に示すように、バッファ１０１の出力信号ＤＷＬはＨレベルになり、図６（Ｇ）に示すように、ダミーワード線ＤＷＬＬの電位はＨレベルになる。この結果、セルフリセット回路１０２においては、レプリカセル２５−１〜２５−Ｎの転送ゲートをなすＮＭＯＳトランジスタ３３−１〜３３−ＮがＯＮとなり、レプリカセル２５−１〜２５−Ｎがダミービット線ＤＢＬに接続され、図６（Ｈ）に示すように、ダミービット線ＤＢＬの電位は接地電位０Ｖに向かって下降し始める。

そして、ダミービット線ＤＢＬの電位がインバータ２４のスレッショルド電位に達すると、図６（Ｉ）に示すように、セルフリセット回路１０２が出力するビット線電位検出信号ＯＵＴがＨレベルとなり、図６（Ｋ）に示すように、インバータ１０３の出力信号ＣＵＰがＬレベルになる。

また、図６（Ｋ）に示すように、インバータ１０３の出力信号ＣＵＰがＬレベルになると、遅延回路１０４の遅延時間だけ遅延して、図６（Ｊ）に示すように、遅延回路１０４の出力信号ＬＰＣがＬレベルとなり、図６（Ｇ）に示すように、ダミーワード線ＤＷＬＬの電位がＬレベルとなる。この結果、レプリカセル２５−１〜２５−Ｎはダミービット線ＤＢＬと電気的に非接続とされると共に、ＰＭＯＳトランジスタ２３がＯＮとなり、図６（Ｈ）に示すように、ダミービット線ＤＢＬが電源電位ＶＤＤに向かって上昇し始める。

そして、ダミービット線ＤＢＬの電位がインバータ２４のスレッショルド電位を上回ると、図６（Ｉ）に示すように、インバータ２４が出力するビット線遷移検出信号ＯＵＴがＬレベルになり、図６（Ｋ）に示すように、インバータ１０３の出力信号ＣＵＰがＨレベルになる。この結果、図６（Ｌ）に示すように、Ｍビットカウンタ１０７のカウント値Ａは１となり、Ｍビットカウンタ１０７のカウント値Ａと回数指定値Ｒとが一致し、図６（Ｍ）に示すように、比較器１０８の出力信号ＣＢがＨレベルとなる。更に、インバータ１０３の出力信号ＣＵＰが遅延回路１０４の遅延時間だけ遅延して、図６（Ｊ）に示すように、遅延回路１０４の出力信号ＬＰＣがＨレベルになる。

ここで、遅延回路１０４の出力信号ＬＰＣがＨレベルになると、ダミーワード線ＤＷＬＬの電位がＨレベルとなり、レプリカセル２５−１〜２５−Ｎはダミービット線ＤＢＬと電気的に接続されると共に、ＰＭＯＳトランジスタ２３がＯＦＦとなる。この結果、図６（Ｈ）に示すように、再び、ダミービット線ＤＢＬの電位は接地電位０Ｖに向かって下降し始める。

そして、ダミービット線ＤＢＬの電位が２回目にインバータ２４のスレッショルド電位に達すると、図６（Ｉ）に示すように、セルフリセット回路１０２が出力するビット線電位検出信号ＯＵＴがＨレベルとなる。この結果、図６（Ｎ）に示すように、センスアンプ起動タイミング信号ＳＴＣＬＫがＬレベルになり、図６（Ｏ）に示すように、センスアンプ起動信号ＳＡＥはＨレベルになる。

また、セルフリセット回路１０２が出力するビット線電位検出信号ＯＵＴがＨレベルとなると、図６（Ｋ）に示すように、インバータ１０３の出力信号ＣＵＰがＬレベルになる。また、インバータ１０３の出力信号ＣＵＰがＬレベルになると、遅延回路１０４の遅延時間だけ遅延して、図６（Ｊ）に示すように、遅延回路１０４の出力信号ＬＰＣがＬレベルになり、ダミーワード線ＤＷＬＬはＬレベルになる。この結果、レプリカセル２５−１〜２５−Ｎはダミービット線ＤＢＬと電気的に非接続とされると共に、ＰＭＯＳトランジスタ２３がＯＮとなり、図６（Ｈ）に示すように、ダミービット線ＤＢＬが電源電位ＶＤＤに向かって上昇し始める。

そして、ダミービット線ＤＢＬの電位がインバータ２４のスレッショルド電位を上回ると、図６（Ｉ）に示すように、セルフリセット回路１０２が出力するビット線電位検出信号ＯＵＴがＬレベルになり、図６（Ｎ）に示すように、センスアンプ起動タイミング信号ＳＴＣＬＫはＨレベルに戻る。

また、ビット線電位検出信号ＯＵＴがＬレベルに戻ると、図６（Ｋ）に示すように、インバータ１０３の出力信号ＣＵＰがＨレベルになる。この結果、図６（Ｌ）に示すように、カウンタ１０７のカウント値Ａは２となり、図６（Ｍ）に示すように、比較器１０８の出力信号ＣＢはＬレベルになる。なお、図６（Ｏ）に示すように、センスアンプ駆動信号ＳＡＥがＨレベルになると、センスアンプ５８は起動し、本例の場合には、図６（Ｐ）に示すように、リードデータＤＡＴＡ＿ＯＵＴとして“０”が出力される。

図７は本発明の一実施形態の効果を説明するための図である。（Ａ）は本発明の一実施形態におけるセンスアンプ起動タイミング出現確率を示す図である。横軸にダミーワード線ＤＷＬがＬレベルからＨレベルに遷移してからの時間ｔを取り、縦軸にダミーワード線ＤＷＬがＬレベルからＨレベルに遷移してから時間ｔが経過した時点におけるセンスアンプ起動タイミングの出現確率を取っている。

また、（Ｂ）は、センスアンプ起動までに最低必要な時間をｔ０とした場合における、ダミービット線ＤＢＬを遷移させる回数と、レプリカセルの並列数と、センスアンプ起動時間tslfの設計中心値ｔ１のチップ内バラツキの割合Ｓ２と、センスアンプ起動が最も遅くなる時間ｔ２／センスアンプ起動までに最低必要とする時間ｔ０との関係を示している。なお、「比」は、ダミービット線ＤＢＬの遷移回数が１の場合のｔ２／ｔ０を１.００とした場合のｔ２／ｔ０を示している。

ここで、センスアンプ起動時間tslfの設計中心値ｔ１に対するレプリカセル１個によるチップ内バラツキ３σ点でのバラツキ値の割合をＳ１とすると、レプリカセルをＮ個並列に接続した場合におけるセンスアンプ起動時間tslfの設計中心値ｔ１に対するチップ内バラツキ３σ点でのバラツキ値の割合Ｓ２は、Ｓ２＝Ｓ１／√Ｎになることから、例えば、Ｓ１が０.２の場合には、Ｓ２は図７（Ｂ）に示すようになる。

図７（Ｂ）において、ダミービット線ＤＢＬの遷移回数＝１の場合は、図８に示す従来のＳＲＡＭの場合であり、ダミービット線ＤＢＬの遷移回数＝２の場合は、本発明の一実施形態の場合である。このように、本発明の一実施形態の場合には、センスアンプ起動時間tslfの設計中心値ｔ１のチップ内バラツキの割合Ｓ２を小さくすることができ、センスアンプ起動時間tslfのバラツキを小さくすることができる。なお、レプリカセルの並列数を１２個、１６個又は２０個とし、ダミービット線ＤＢＬの遷移回数を３回、４回又は５回とすると、センスアンプ起動タイミングtslfの出現確率のバラツキを更に小さくすることができる。

以上のように、本発明の一実施形態においては、セルフリセット回路１０２は、メモリセルの選択時にダミービット線ＤＢＬの電位がインバータ２４のスレッショルド電位に下降すると、ダミービット線ＤＢＬの電位を電源電位ＶＤＤにリセットし、センスアンプ起動タイミング制御回路６０は、メモリセルの選択時にダミービット線ＤＢＬが２回目にインバータ２４のスレッショルド電位になったときに、センスアンプ起動タイミング信号ＳＴＣＬＫをＬレベルに変化させる。

即ち、図８に示す従来のＳＲＡＭに比較してレプリカセルの数を２倍に増やしても、ダミービット線ＤＢＬが２回目にインバータ２４のスレッショルド電位に下降する時点がセンスアンプ起動タイミング信号ＳＴＣＬＫをＬレベルにする基準としているので、メモリセルの選択後のセンスアンプ起動タイミングのバラツキを小さくし、センスアンプ起動タイミングが最も遅くなる時間を短くすることができ、アクセスタイムの早いＳＲＡＭとすることができる。

なお、前述のように、レプリカセルの並列数を本発明の一実施形態の場合よりも増やし、例えば、レプリカセルの並列数を１２個、１６個又は２０個とし、ダミービット線ＤＢＬの遷移回数を３回、４回又は５回とすると、センスアンプ起動タイミングtslfの出現確率のバラツキを更に小さくすることができるので、センスアンプ起動タイミング制御回路６０をこのように構成しても良い。

また、本発明の一実施形態においては、ダミービット線ＤＢＬの遷移回数を計数する計数回路として、Ｍビットカウンタ１０７を使用しているが、この代わりに、バイナリカウンタや、シフトレジスタを用いることもできる。

本発明の一実施形態の一部分を示す回路図である。 本発明の一実施形態が備えるメモリセル及びビット線用のプリチャージ回路の構成を示す回路図である。 本発明の一実施形態が備えるデータバス用のプリチャージ回路及びセンスアンプの構成を示す回路図である。 本発明の一実施形態が備えるメモリセルからのデータリード時のワード線、ビット線、コラム選択信号、センスアンプ起動信号、データバス及びデータバス用のプリチャージ制御信号の電位変化を示す波形図である。 本発明の一実施形態が備えるセンスアンプ起動タイミング制御回路の構成を示す回路図である。 本発明の一実施形態の動作を示す波形図である。 本発明の一実施形態の効果を説明するための図である。 従来のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）の一例の一部分を示す回路図である。 図８に示す従来のＳＲＡＭが備えるセンスアンプ起動タイミング制御回路の構成を示す回路図である。 図８に示す従来のＳＲＡＭが備えるセンスアンプ起動タイミング制御回路の動作を示す波形図である。 図８に示す従来のＳＲＡＭが備えるセンスアンプ起動信号生成回路の構成を示す回路図である。 図８に示す従来のＳＲＡＭが備えるセンスアンプ起動信号生成回路の動作を示す波形図である。 図８に示す従来のＳＲＡＭのメモリセルからのデータリード時の動作例を示す波形図である。 図８に示す従来のＳＲＡＭが備えるセンスアンプ起動タイミング制御回路におけるセンスアンプ起動タイミング出現確率を示す図である。

符号の説明

１…メモリセル
２…センスアンプ
３…センスアンプ起動タイミング制御回路
４…センスアンプ起動信号生成回路
５、６…ＣＭＯＳインバータ
７…フリップフロップ
８、９…ＰＭＯＳトランジスタ
１０〜１３…ＮＭＯＳトランジスタ
１４、１５…ＰＭＯＳトランジスタ
１６〜１８…ＮＭＯＳトランジスタ
２０セルフリセット回路
２１…インバータ
２２…ＶＤＤ電源線
２３…ＰＭＯＳトランジスタ
２４…インバータ
２５−１、２５−Ｎ…レプリカセル
２６−１、２７−１、２６−Ｎ、２７−Ｎ…ＣＭＯＳインバータ
２８−１、２８−Ｎ…フリップフロップ
２９−１、３０−１、２９−Ｎ、３０−Ｎ…ＰＭＯＳトランジスタ
３１−１〜３４−１、３１−Ｎ〜３４−Ｎ…ＮＭＯＳトランジスタ
３５−１、３６−１、３５−Ｎ、３６−Ｎ…記憶ノード
３８…インバータ
３９…遅延回路
４０…ＮＡＮＤ回路
４１…インバータ
４３、４４…記憶ノード
４７、４８…センスアンプ起動タイミング出現確率関数
５１−０、５１−２５５…メモリセル
５２…プリチャージ回路
５３…インバータ
５４…コラム選択回路
５５、５６…ＰＭＯＳトランジスタ
５７…プリチャージ回路
５８…センスアンプ
５９…Ｉ／Ｏ回路
６０…センスアンプ起動タイミング制御回路
６１…センスアンプ起動信号生成回路
６２〜６４…プリデコーダ
６５−０、６５−２５５…メインデコーダ
６６−０、６６−２５５…ＮＡＮＤ回路
６７−０、６７−２５５…インバータ
７０、７１…ＣＭＯＳインバータ
７２…フリップフロップ
７３、７４…ＰＭＯＳトランジスタ
７５〜７８…ＮＭＯＳトランジスタ
７９、８０…記憶ノード
８１〜８３…ＰＭＯＳトランジスタ
８６〜９０…ＰＭＯＳトランジスタ
９１〜９３…ＮＭＯＳトランジスタ
９６…カウンタクリア信号生成回路
９７…遅延回路
９８…インバータ
９９…ＮＡＮＤ回路
１００…ＲＳフリップフロップ
１０１…バッファ
１０２…セルフリセット回路
１０３…インバータ
１０４…遅延回路
１０５…ＮＡＮＤ回路
１０６…インバータ
１０７…Ｍビットカウンタ
１０８…比較器
１０９…ＮＡＮＤ回路

Claims (2)

1. 第１の電位にプリチャージされるビット線に接続されたメモリセルと、
   前記メモリセルから読み出された電圧を増幅するセンスアンプと、
   前記センスアンプにセンスアンプ起動信号を与えて前記センスアンプを起動するセンスアンプ起動信号生成回路と、
   前記センスアンプ起動信号生成回路にセンスアンプ起動タイミング信号を与えて、前記センスアンプの起動タイミングを制御するセンスアンプ起動タイミング制御回路と、
   を有し、
   前記センスアンプ起動タイミング制御回路は、
   前記第１の電位にプリチャージされるダミービット線と、
   前記ダミービット線に接続され、前記メモリセルの選択時に選択される複数のレプリカセルと、
   前記メモリセルの選択後、前記ダミービット線が第２の電位に変化すると、前記ダミービット線の電位を前記第１の電位にリセットするリセット回路と、
   前記メモリセルの選択後、前記ダミービット線が所定回数目に前記第２の電位になったときに、前記センスアンプ起動タイミング信号を生成するセンスアンプ起動タイミング信号生成部と、
   を有することを特徴とするスタティックＲＡＭ。
2. 前記センスアンプ起動タイミング信号生成部は、
   前記ダミービット線の前記第２の電位への遷移回数を計数する計数回路と、
   前記計数回路の計数値と所定値とを比較する比較器と、
   前記比較器の出力信号と前記ダミービット線の電位を検出するダミービット線電位検出回路の出力信号とを入力して前記センスアンプ起動タイミング信号を生成するセンスアンプ起動タイミング信号生成回路と、
   を有することを特徴とする請求項１に記載のスタティックＲＡＭ。

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