JP2008219036A

JP2008219036A - Method of manufacturing semiconductor device

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Publication number: JP2008219036A
Application number: JP2008108847A
Authority: JP
Inventors: Yasutoshi Okuno; 泰利奥野; Michiichi Matsumoto; 道一松元
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-11-30
Filing date: 2008-04-18
Publication date: 2008-09-18

Abstract

<P>PROBLEM TO BE SOLVED: To stably produce a NiSi layer which is a low resistance layer and to reduce a silicon-silicide interface resistance when forming a Ni silicide layer required for a semiconductor device capable of miniaturization and high speed. <P>SOLUTION: After forming a gate electrode 103 on a silicon substrate 100, impurity diffusion layers 109 to be source- drain regions are formed on both sides of the gate electrode 103 on the silicon substrate 100. Then, after forming a Hf film 110 on the impurity diffusion layers 109, heat processing is performed and Hf silicide layers 111 are formed on the impurity diffusion layers 109. Then, Ni silicide layers 113 are formed on the Hf silicide layers 111. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置の製造方法に関し、特にシリサイド層の形成方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a silicide layer.

一般に、ＭＯＳ（Metal Oxide Semiconductor ）トランジスタでは、コンタクト抵抗及び配線抵抗などの寄生抵抗を低減することが動作速度を向上するための重要な要素である。これらのトランジスタの寄生抵抗の低減は、一般にソース・ドレイン領域上部及びゲート電極上部をシリサイド化することにより行われている。 Generally, in a MOS (Metal Oxide Semiconductor) transistor, reducing parasitic resistance such as contact resistance and wiring resistance is an important factor for improving the operation speed. The parasitic resistance of these transistors is generally reduced by siliciding the upper part of the source / drain regions and the upper part of the gate electrode.

大規模な半導体集積回路装置（ＬＳＩ）の集積度を上げるためには、横方向寸法を縮小するだけではなく、縦方向寸法の縮小化も必要である。縦方向寸法の縮小化の１つとして、ソース・ドレイン領域となる不純物拡散層の接合深さを浅くする必要がある。しかしながら、半導体基板内の拡散層の厚さを薄くすると、拡散層の抵抗が高くなり、半導体装置の動作速度が低下するという問題がある。これに対しては、拡散層の表面に金属シリサイド層を形成した構造によってソース・ドレイン抵抗を下げることが有効である。前記の金属シリサイド層を形成する方法としては、シリコン基板上及びゲート電極となるポリシリコン上に金属膜を堆積し、当該金属膜に熱処理を加えることにより、シリコンと金属とを反応させてソース・ドレイン領域上部及びゲート電極上部をシリサイド化する方法が従来から用いられてきた。 In order to increase the degree of integration of a large-scale semiconductor integrated circuit device (LSI), it is necessary not only to reduce the horizontal dimension but also to reduce the vertical dimension. As one of the reductions in the vertical dimension, it is necessary to reduce the junction depth of the impurity diffusion layer serving as the source / drain regions. However, when the thickness of the diffusion layer in the semiconductor substrate is reduced, there is a problem that the resistance of the diffusion layer increases and the operation speed of the semiconductor device decreases. For this, it is effective to lower the source / drain resistance by a structure in which a metal silicide layer is formed on the surface of the diffusion layer. As a method of forming the metal silicide layer, a metal film is deposited on a silicon substrate and polysilicon to be a gate electrode, and heat treatment is performed on the metal film to cause silicon and metal to react with each other. A method of siliciding the upper portion of the drain region and the upper portion of the gate electrode has been conventionally used.

ところで、シリサイド層を形成する材料としては、浅接合に対してシリサイド化反応時のシリコン消費量を低減できる材料が求められている。それに対して、シリコン消費量を低減することが可能な材料として低抵抗なモノシリサイドを形成するニッケル（Ｎｉ）を用いたシリサイド形成技術が開発されている。 By the way, as a material for forming the silicide layer, a material capable of reducing the silicon consumption during the silicidation reaction with respect to the shallow junction is required. On the other hand, a silicide formation technique using nickel (Ni) that forms monosilicide having a low resistance as a material capable of reducing silicon consumption has been developed.

しかしながら、Ｎｉシリサイドのダイシリサイド相であるＮｉＳｉ_２は、シリコンと格子定数が非常に近く、後工程の高温熱処理や不適切なプロセス条件に起因して、逆ピラミッド状の界面を形成することが知られている。後工程の高温熱処理温度に対する耐性（耐熱性）を向上させて安定にＮｉシリサイドを形成する方法として、シリサイドを合金化する方法が提案されている（例えば特許文献１参照）。この先行技術において、低抵抗モノシリサイド相であるＮｉＳｉを安定化させる効果を持つ元素として、Ｇｅ、Ｔｉ、Ｒｅ、Ｔａ、Ｎ、Ｖ、Ｉｒ、Ｃｒ、Ｚｒが挙げられている（例えば非特許文献１参照）。また、Ｚｒと良く似た物理化学的性質を示す元素であるＨｆについても、同様の効果を示唆する報告がなされている（例えば非特許文献２参照）。さらに、Ｍｏ、Ｉｒ、Ｃｏ、Ｐｔなどについても同様の効果を示唆する報告がなされている（例えば非特許文献３〜５参照）。
米国特許第６６８９６８８号公報（Paul Raymond Besser 、Method And Device Using Silicide Contacts For Semiconductor Processing、2004年２月10日 Min-Joo Kim 他、High Thermal Stability of Ni Monosilicide from Ni-Ta Alloy Films on Si(100) 、Electrochem. Solid-State Lett. 6、2003年、G122-G125 項瑞飛（東工大）他、Ｈｆを添加したＮｉシリサイドの形成、第６５回応用物理学会学術講演会講演予稿集、２００４年秋季９月１日〜４日、p.７０８（講演番号２Ｐ−Ｍ−１０） Young-Woo Ok 他、Effect of a Mo Interlayer on the Electrical and Structural Properties of Nickel Silicides 、J. Electrochem. Soc. 150 、2003年、G385-G388 Jer-shen Maa 他、Effect of interlayer on thermal stability of nickel silicides 、J. Vac. Sci. Technol. A 19、2001年、p.1595-1599 D. Mangelinck 他、Enhancement of thermal stability of NiSi films on (100)Si and (111)Si by Pt addition、Appl. Phys. Lett. 、1999年、vol.75、num.12、p.1736-1738 F. M. d'Heurle 他、Resistivity of the solid solutions (Co-Ni)Si２、J. Appl. Phys. 59 、1986年、p.177-180 Ｓ．Ｍ．ジィー、半導体デバイス、日本、産業図書、1987年、p.174-175 Karen Maex 他、Properties of Metal Silicide、the institution of electrical engineers 、London、United Kingdom、1995年、p.57 However, NiSi ₂ , which is a disilicide phase of Ni silicide, has a lattice constant very close to that of silicon, and it is known that an inverted pyramid-like interface is formed due to high-temperature heat treatment in the subsequent process and inappropriate process conditions. It has been. A method of alloying silicide has been proposed as a method for stably forming Ni silicide by improving resistance (heat resistance) to a high-temperature heat treatment temperature in a subsequent process (see, for example, Patent Document 1). In this prior art, Ge, Ti, Re, Ta, N, V, Ir, Cr, and Zr are cited as elements having an effect of stabilizing NiSi that is a low-resistance monosilicide phase (for example, non-patent literature). 1). In addition, a report suggesting the same effect has been made with respect to Hf, which is an element showing physicochemical properties very similar to Zr (see Non-Patent Document 2, for example). Furthermore, reports suggesting similar effects have been made for Mo, Ir, Co, Pt, and the like (see, for example, Non-Patent Documents 3 to 5).
US Pat. No. 6,689,688 (Paul Raymond Besser, Method And Device Using Silicide Contacts For Semiconductor Processing, February 10, 2004) Min-Joo Kim et al., High Thermal Stability of Ni Monosilicide from Ni-Ta Alloy Films on Si (100), Electrochem. Solid-State Lett. 6, 2003, G122-G125 Seki Fei (Tokyo Inst. Of Tech.) Et al., Formation of Ni silicide doped with Hf, Proceedings of the 65th Annual Meeting of the Japan Society of Applied Physics, September 1-4, 2004, p.708 (lecture number 2P- M-10) Young-Woo Ok et al., Effect of a Mo Interlayer on the Electrical and Structural Properties of Nickel Silicides, J. Electrochem. Soc. 150, 2003, G385-G388 Jer-shen Maa et al., Effect of decorative on thermal stability of nickel silicides, J. Vac. Sci. Technol. A 19, 2001, p.1595-1599 D. Mangelinck et al., Enhancement of thermal stability of NiSi films on (100) Si and (111) Si by Pt addition, Appl.Phys.Lett., 1999, vol.75, num.12, p.1736-1738 FM d'Heurle et al., Resistivity of the solid solutions (Co-Ni) Si2, J. Appl. Phys. 59, 1986, p.177-180 S. M.M. G, Semiconductor Device, Japan, Sangyo Tosho, 1987, p.174-175 Karen Maex et al., Properties of Metal Silicide, the institution of electrical engineers, London, United Kingdom, 1995, p. 57

しかしながら、上記の先行技術によりシリサイド合金化を行った場合、シリサイド層中に異なる種類の元素が共存することに起因して合金散乱が生じ、その結果、抵抗が増加してしまうことが報告されている（例えば非特許文献６参照）。また、ＮｉＳｉとシリコンとの界面で発生する界面抵抗は、シリサイド層及びその下のソース・ドレイン拡散層の抵抗を実効的に高くする寄生抵抗として働き、その結果、トランジスタ性能を劣化させる要因となる。尚、微細化に伴い当該界面抵抗のトランジスタ特性に関与する割合が増加するため、当該界面抵抗の低減は今後の課題である。 However, it has been reported that when silicide alloying is performed by the above prior art, alloy scattering occurs due to the coexistence of different types of elements in the silicide layer, resulting in an increase in resistance. (See Non-Patent Document 6, for example). Further, the interface resistance generated at the interface between NiSi and silicon acts as a parasitic resistance that effectively increases the resistance of the silicide layer and the source / drain diffusion layer below it, and as a result, degrades transistor performance. . Note that since the ratio of the interface resistance related to the transistor characteristics increases with miniaturization, reduction of the interface resistance is a future problem.

前記に鑑み、本発明は、低抵抗層であるＮｉＳｉ層を安定に形成することと、ＮｉＳｉとシリコンとの界面で発生する界面抵抗を低減させることとを両立させることにより、良好なＮｉシリサイド層を形成することを目的とする。 In view of the above, the present invention provides a good Ni silicide layer by simultaneously forming a NiSi layer, which is a low resistance layer, and reducing the interfacial resistance generated at the interface between NiSi and silicon. The purpose is to form.

前記の目的を達成するために、本願発明者らは、様々な検討を行った結果、次のような知見を得た。すなわち、ＮｉＳｉとシリコンとの界面抵抗と、ショットキーバリア高さとの間には下記（式１）で表される関係が知られている（例えば非特許文献７参照）。 In order to achieve the above object, the present inventors have made various studies and obtained the following findings. That is, a relationship represented by the following (Formula 1) is known between the interface resistance between NiSi and silicon and the Schottky barrier height (see Non-Patent Document 7, for example).

式１から分るように、ＮｉＳｉとシリコンとの界面抵抗は、シリサイド−シリコン間のショットキーバリア高さの指数関数に比例することから、ＮｉＳｉとシリコンとの間に存在する比較的高いショットキーバリア高さ（０．６８ｅＶ）を低減できれば、前記界面抵抗を低減することができる。 As can be seen from Equation 1, since the interface resistance between NiSi and silicon is proportional to an exponential function of the Schottky barrier height between silicide and silicon, a relatively high Schottky exists between NiSi and silicon. If the barrier height (0.68 eV) can be reduced, the interface resistance can be reduced.

本願発明者らは、上記知見に基づいて、以下に述べる発明を想到した。 Based on the above findings, the present inventors have arrived at the invention described below.

本発明に係る半導体装置の製造方法は、シリコン基板上にゲート電極を形成する工程（ａ）と、前記シリコン基板における前記ゲート電極の両側にソース・ドレイン領域を形成する工程（ｂ）と、前記ソース・ドレイン領域上に、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる金属からなる金属膜を形成する工程（ｃ）と、前記金属膜に対して熱処理を行って、前記ソース・ドレイン領域上に前記金属を含む第１のシリサイド層を形成する工程（ｄ）と、前記第１のシリサイド層上にＮｉシリサイドからなる第２のシリサイド層を形成する工程（ｅ）とを備えている。 The method of manufacturing a semiconductor device according to the present invention includes a step (a) of forming a gate electrode on a silicon substrate, a step (b) of forming source / drain regions on both sides of the gate electrode in the silicon substrate, A step (c) of forming a metal film made of a metal capable of forming a metal silicide having a generation enthalpy smaller than that of NiSi on the source / drain region; and performing a heat treatment on the metal film to form the metal film on the source / drain region. (D) forming a first silicide layer containing the metal, and (e) forming a second silicide layer made of Ni silicide on the first silicide layer.

本発明によると、シリサイドとシリコンとの界面に、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを含むシリサイド層、つまりシリコンと格子定数が異なるシリサイド層を設けるため、シリコンとの格子定数の一致に起因して逆ピラミッド状のシリサイド−シリコン界面を形成するＮｉＳｉ_２の生成を抑制することができるので、低抵抗層であるＮｉＳｉ層を安定化することができる。また、シリサイドとシリコンとの界面に、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを含むシリサイド層を設けるため、生成エンタルピーに比例するシリサイド−シリコン間のショットキーバリア高さを低くできるので、ショットキーバリア高さの指数関数に比例するシリサイド−シリコン間の界面抵抗を低減することができる。従って、低抵抗層であるＮｉＳｉ層を安定に形成することと、ＮｉＳｉとシリコンとの界面で発生する界面抵抗を低減させることとを両立させることができ、それによって良好なＮｉシリサイド層を形成することができるので、微細化及び高速化可能な半導体装置を実現することができる。 According to the present invention, a silicide layer containing a metal silicide having a smaller generation enthalpy than NiSi, that is, a silicide layer having a lattice constant different from that of silicon is provided at the interface between the silicide and silicon. Thus, the generation of NiSi ₂ that forms an inverted pyramid-like silicide-silicon interface can be suppressed, so that the NiSi layer that is a low resistance layer can be stabilized. In addition, since a silicide layer containing a metal silicide whose generation enthalpy is smaller than NiSi is provided at the interface between silicide and silicon, the height of the Schottky barrier between silicide and silicon, which is proportional to the generation enthalpy, can be reduced. It is possible to reduce the silicide-silicon interface resistance proportional to the exponential function of height. Therefore, it is possible to achieve both the stable formation of the NiSi layer, which is a low resistance layer, and the reduction of the interface resistance generated at the interface between NiSi and silicon, thereby forming a good Ni silicide layer. Therefore, a semiconductor device that can be miniaturized and increased in speed can be realized.

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置、具体的にはＭＯＳトランジスタを有する半導体装置及びその製造方法について、図面を参照しながら説明する。 (First embodiment)
Hereinafter, a semiconductor device according to a first embodiment of the present invention, specifically, a semiconductor device having a MOS transistor and a manufacturing method thereof will be described with reference to the drawings.

図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。 1A to 1D and FIGS. 2A to 2D are cross-sectional views showing respective steps of the method for manufacturing a semiconductor device of the present embodiment.

まず、図１（ａ）に示すように、シリコン基板１００上にシャロートレンチ分離領域１０１を形成することによって、トランジスタ形成領域を規定した後、当該トランジスタ形成領域上に例えばシリコン酸化膜からなる厚さ２ｎｍ程度のゲート絶縁膜１０２を形成し、その後、シリコン基板１００上に全面に亘って例えば厚さ１４０ｎｍ程度のポリシリコン膜を形成する。続いて、当該ポリシリコン膜を選択的にエッチングすることによって、ゲート電極１０３を形成した後、例えばゲート電極１０３をマスクとしてイオン注入法によりシリコン基板１００におけるゲート電極１０３の両側に低濃度不純物拡散層１０４を自己整合的に形成する。 First, as shown in FIG. 1A, a shallow trench isolation region 101 is formed on a silicon substrate 100 to define a transistor formation region, and then a thickness of, for example, a silicon oxide film is formed on the transistor formation region. A gate insulating film 102 having a thickness of about 2 nm is formed, and then a polysilicon film having a thickness of, for example, about 140 nm is formed over the entire surface of the silicon substrate 100. Subsequently, after selectively forming the gate electrode 103 by selectively etching the polysilicon film, a low concentration impurity diffusion layer is formed on both sides of the gate electrode 103 in the silicon substrate 100 by, for example, ion implantation using the gate electrode 103 as a mask. 104 is formed in a self-aligning manner.

次に、図１（ｂ）に示すように、例えばサセプタ温度４００℃の条件によるＬＰ（low pressure）−ＣＶＤ（chemical vapor deposition ）法によって、シリコン基板１００上に全面に亘って例えば厚さ５０ｎｍ程度のシリコン酸化膜１０５を成膜する。 Next, as shown in FIG. 1B, for example, a thickness of about 50 nm is formed on the entire surface of the silicon substrate 100 by LP (low pressure) -CVD (chemical vapor deposition), for example, under the condition of a susceptor temperature of 400 ° C. A silicon oxide film 105 is formed.

次に、図１（ｃ）に示すように、例えばＣＨＦ_３流量１２０ｃｍ^３／ｍｉｎ（標準状態）、Ｏ_２流量５ｃｍ^３／ｍｉｎ（標準状態）、圧力８Ｐａ、パワー１１０Ｗの条件によるドライエッチング法によって、シリコン酸化膜１０５に対して全面エッチバックを施し、それによりゲート電極１０３の側壁にサイドウォールスペーサ１０８を形成する。 Next, as shown in FIG. 1C, for example, by a dry etching method under the conditions of CHF ₃ flow rate 120 cm ³ / min (standard state), O ₂ flow rate 5 cm ³ / min (standard state), pressure 8 Pa, power 110 W. Then, the entire surface of the silicon oxide film 105 is etched back, thereby forming a side wall spacer 108 on the side wall of the gate electrode 103.

次に、図１（ｄ）に示すように、例えばゲート電極１０３及びサイドウォールスペーサ１０８をマスクとしてイオン注入法によりシリコン基板１００におけるサイドウォールスペーサ１０８の両側にソース・ドレイン領域となる高濃度不純物拡散層１０９を自己整合的に形成する。 Next, as shown in FIG. 1D, high-concentration impurity diffusion that becomes source / drain regions on both sides of the sidewall spacer 108 in the silicon substrate 100 by, for example, ion implantation using the gate electrode 103 and the sidewall spacer 108 as a mask. Layer 109 is formed in a self-aligned manner.

次に、図２（ａ）に示すように、例えば圧力２ｍＴｏｒｒ（２６６ｍＰａ）、ＤＣパワー１００Ｗの条件によるＡｒスパッタ法によって、シリコン基板１００上に全面に亘って例えば厚さ３ｎｍ程度のハフニウム（Ｈｆ）膜１１０を成膜する。 Next, as shown in FIG. 2A, for example, hafnium (Hf) having a thickness of, for example, about 3 nm over the entire surface of the silicon substrate 100 by Ar sputtering under conditions of a pressure of 2 mTorr (266 mPa) and a DC power of 100 W. A film 110 is formed.

次に、図２（ｂ）に示すように、Ｈｆ膜１１０の成膜後に、例えばＲＴＡ（Rapid Thermal Annealing ）装置によって６００℃、３０秒間の第１のＲＴＡ処理を不活性雰囲気中で行った後、未反応のＨｆ膜１１０を選択的に除去する。これにより、高濃度不純物拡散層１０９上及びゲート電極１０３上にのみ所望のＨｆシリサイド層１１１が形成される。ここで、未反応のＨｆ膜１１０の除去は、例えば硫酸又は塩酸と過酸化水素水とを混合させた酸性薬液を用いて選択的に行う。また、ＲＴＡ処理の温度及び時間についてはそれぞれ、５００℃〜７００℃の範囲、１０秒〜９０秒の範囲において、所望のシリサイド膜厚約２ｎｍが得られるように最適化する。尚、未反応のＨｆ膜１１０を選択的に除去した後、Ｈｆシリサイド層１１１として、所望の組成を持つＨｆＳｉ又はＨｆ_３Ｓｉ_２などを得るために、追加のＲＴＡ処理を不活性雰囲気中で行ってもよい。 Next, as shown in FIG. 2B, after the Hf film 110 is formed, the first RTA treatment is performed in an inert atmosphere at 600 ° C. for 30 seconds using, for example, an RTA (Rapid Thermal Annealing) apparatus. Then, the unreacted Hf film 110 is selectively removed. As a result, a desired Hf silicide layer 111 is formed only on the high-concentration impurity diffusion layer 109 and the gate electrode 103. Here, the unreacted Hf film 110 is selectively removed using, for example, an acidic chemical solution in which sulfuric acid or hydrochloric acid and hydrogen peroxide water are mixed. Further, the temperature and time of the RTA process are optimized so as to obtain a desired silicide film thickness of about 2 nm in the range of 500 ° C. to 700 ° C. and the range of 10 seconds to 90 seconds, respectively. After selectively removing the unreacted Hf film 110, additional RTA treatment is performed in an inert atmosphere in order to obtain HfSi or Hf ₃ Si ₂ having a desired composition as the Hf silicide layer 111. May be.

次に、図２（ｃ）に示すように、例えば圧力２ｍＴｏｒｒ（２６６ｍＰａ）、ＤＣパワー１００Ｗの条件によるＡｒスパッタ法によって、シリコン基板１００上に全面に亘って例えば厚さ１０ｎｍ程度のＮｉ膜１１２を成膜する。 Next, as shown in FIG. 2C, a Ni film 112 having a thickness of, eg, about 10 nm is formed on the entire surface of the silicon substrate 100 by Ar sputtering using, for example, a pressure of 2 mTorr (266 mPa) and a DC power of 100 W. Form a film.

次に、図２（ｄ）に示すように、Ｎｉ膜１１２の成膜後に、例えばＲＴＡ装置によって４００℃、３０秒間の第２のＲＴＡ処理を不活性雰囲気中で行い、界面層であるＨｆシリサイド（例えばＨｆ_３Ｓｉ_２）層１１１を通して拡散したシリコン（ゲート電極１０３中及びシリコン基板１００中のシリコン）とＮｉ膜１１２とを反応をさせた後、未反応のＮｉ膜１１２を除去する。これによって、Ｈｆシリサイド層１１１上に所望のＮｉシリサイド層１１３が形成される。ここで、未反応のＮｉ膜１１２の除去は、例えば硫酸又は塩酸と過酸化水素水とを混合させた酸性薬液を用いて選択的に行う。 Next, as shown in FIG. 2D, after the Ni film 112 is formed, a second RTA treatment is performed in an inert atmosphere at 400 ° C. for 30 seconds using, for example, an RTA apparatus to form an Hf silicide as an interface layer. (For example, Hf ₃ Si ₂ ) Silicon diffused through the layer 111 (the silicon in the gate electrode 103 and the silicon substrate 100) and the Ni film 112 are reacted, and then the unreacted Ni film 112 is removed. As a result, a desired Ni silicide layer 113 is formed on the Hf silicide layer 111. Here, the removal of the unreacted Ni film 112 is selectively performed using, for example, an acidic chemical solution in which sulfuric acid or hydrochloric acid and hydrogen peroxide water are mixed.

続いて、Ｎｉシリサイド層１１３として、所望の組成を持ち且つ低抵抗相であるＮｉＳｉ（ニッケルモノシリサイド）を得るために、例えば５００℃、３０秒間の第３のＲＴＡ処理を不活性雰囲気中で行う。このようにして、界面層であるＨｆシリサイド層（第１の界面シリサイド層）１１１と、表面層であるＮｉシリサイド層（第２の表面シリサイド層）１１３とが積層されてなる本実施形態の積層シリサイド層１１４が得られる。 Subsequently, in order to obtain NiSi (nickel monosilicide) having a desired composition and a low resistance phase as the Ni silicide layer 113, for example, a third RTA treatment at 500 ° C. for 30 seconds is performed in an inert atmosphere. . In this manner, the Hf silicide layer (first interface silicide layer) 111 serving as the interface layer and the Ni silicide layer (second surface silicide layer) 113 serving as the surface layer are stacked. A silicide layer 114 is obtained.

第１の実施形態によると、シリサイドとシリコンとの間の界面層として、シリコンと格子定数が異なるＨｆシリサイド層１１１を設けるため、シリコンとの格子定数の一致に起因して逆ピラミッド状のシリサイド−シリコン界面を形成するＮｉＳｉ_２の生成を抑制することができるので、低抵抗層であるＮｉシリサイド層（ＮｉＳｉ層）１１３を安定化することができる。 According to the first embodiment, since the Hf silicide layer 111 having a lattice constant different from that of silicon is provided as an interface layer between silicide and silicon, an inverted pyramid-like silicide is formed due to the coincidence of the lattice constant with silicon. Since generation of NiSi ₂ that forms the silicon interface can be suppressed, the Ni silicide layer (NiSi layer) 113 that is a low resistance layer can be stabilized.

図３は、オージェ分析により得られた積層シリサイド層１１４の組成の深さ方向の分布を示している。図３において、横軸はスパッタ時間（分）を示し、縦軸はＡＥＳ（Auger Electron Spectroscopy ）強度比（ａｔ％）を示している。尚、単位時間当たりのスパッタ量はほぼ一定であるので、スパッタ時間はスパッタ膜表面からの深さに比例する。 FIG. 3 shows the depth distribution of the composition of the laminated silicide layer 114 obtained by Auger analysis. In FIG. 3, the horizontal axis represents the sputtering time (minutes), and the vertical axis represents the AES (Auger Electron Spectroscopy) intensity ratio (at%). Since the amount of sputtering per unit time is substantially constant, the sputtering time is proportional to the depth from the surface of the sputtered film.

図３に示すように、Ｈｆシリサイド層１１１はシリコンとの界面近傍に形成されていることが分かる。尚、本発明において、界面層であるＨｆシリサイド層１１１がＨｆ及びＳｉ以外の他の元素（例えば図３に示すＮｉ）を含んでいてもよい。言い換えると、当該界面層が、主としてＨｆシリサイドからなるシリサイド層であればよい。 As can be seen from FIG. 3, the Hf silicide layer 111 is formed in the vicinity of the interface with silicon. In the present invention, the Hf silicide layer 111 serving as the interface layer may contain an element other than Hf and Si (for example, Ni shown in FIG. 3). In other words, the interface layer may be a silicide layer mainly made of Hf silicide.

ところで、シリサイド−シリコン間のショットキーバリア高さと、シリサイドの生成エンタルピーとの間には、下記（式２）で表される関係が成り立つことが経験的に知られている（例えば非特許文献８参照）。すなわち、生成エンタルピー（負値）のより小さい金属シリサイド材料を用いるほど、シリサイド−シリコン間のショットキーバリア高さを低くすることができる。 By the way, it is empirically known that the relationship expressed by the following (Equation 2) holds between the Schottky barrier height between silicide and silicon and the formation enthalpy of silicide (for example, Non-Patent Document 8). reference). That is, the Schottky barrier height between silicide and silicon can be lowered as the metal silicide material having a smaller generation enthalpy (negative value) is used.

従って、ＮｉＳｉの生成エンタルピーが−８５ｋＪ／ｍｏｌ程度であるのに対して、本実施形態においては、界面層となる第１のシリサイド層として、生成エンタルピーが−１８０ｋＪ／ｍｏｌ程度のＨｆシリサイド層１１１を用いているため、ＮｉＳｉとシリコンとが接触する場合と比べて、シリサイド−シリコン間のショットキーバリア高さをより低くすることができる。その結果、本実施形態では、シリサイド−シリコン間のショットキーバリア高さの指数関数に比例する界面抵抗を、ＮｉＳｉとシリコンとが接触する場合と比べて、１５％程度低減することができた。このように、界面層（第１のシリサイド層）として、主に生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドからなるシリサイド層を形成することによって、シリサイド−シリコン間のショットキーバリア高さを低くすることができ、それにより、シリサイド−シリコン間の界面抵抗を低減することができる。 Therefore, while the generation enthalpy of NiSi is about −85 kJ / mol, in the present embodiment, the Hf silicide layer 111 having a generation enthalpy of about −180 kJ / mol is used as the first silicide layer serving as the interface layer. Since it is used, the height of the Schottky barrier between silicide and silicon can be made lower than when NiSi and silicon are in contact with each other. As a result, in this embodiment, the interface resistance proportional to the exponential function of the Schottky barrier height between silicide and silicon can be reduced by about 15% compared to the case where NiSi and silicon are in contact with each other. As described above, the height of the Schottky barrier between silicide and silicon is reduced by forming a silicide layer mainly made of metal silicide having a smaller generation enthalpy than NiSi as the interface layer (first silicide layer). Thereby, the interfacial resistance between silicide and silicon can be reduced.

以上のように、本実施形態によると、低抵抗層であるＮｉＳｉ層を安定に形成することと、ＮｉＳｉとシリコンとの界面で発生する界面抵抗を低減させることとを両立させることができ、それによって良好なＮｉシリサイド層を形成することができるので、微細化及び高速化可能な半導体装置を実現することができる。 As described above, according to the present embodiment, it is possible to achieve both the stable formation of the NiSi layer, which is a low resistance layer, and the reduction of the interface resistance generated at the interface between NiSi and silicon. Thus, a good Ni silicide layer can be formed, so that a semiconductor device that can be miniaturized and increased in speed can be realized.

尚、本実施形態において、界面層（第１のシリサイド層）としてＨｆシリサイドを用いたが、これに代えて、生成エンタルピーがＮｉＳｉよりも小さい他のシリサイド、例えばＺｒシリサイド、Ｍｏシリサイド、Ｔａシリサイド、Ｖシリサイドなどを用いてもよい。特に、生成エンタルピーが−２５０ｋＪ／ｍｏｌ以下であるＨｆ_５Ｓｉ_３、Ｚｒ_５Ｓｉ_３、Ｍｏ_５Ｓｉ_３、Ｔａ_５Ｓｉ_３、Ｖ_５Ｓｉ_３など用いると、ＮｉＳｉとシリコンとの界面で発生する界面抵抗を大きく低減することができる。 In this embodiment, Hf silicide is used as the interface layer (first silicide layer), but instead of this, other silicide having a smaller enthalpy of generation than NiSi, such as Zr silicide, Mo silicide, Ta silicide, V silicide or the like may be used. In particular, when Hf ₅ Si ₃ , Zr ₅ Si ₃ , Mo ₅ Si ₃ , Ta ₅ Si ₃ , V ₅ Si ₃ or the like having an enthalpy of formation of −250 kJ / mol or less is used, an interface generated at the interface between NiSi and silicon. The resistance can be greatly reduced.

また、本実施形態の図２（ｃ）に示す工程において、Ｎｉ膜１１２を堆積する際に、Ｎｉ膜１１２上にＮｉ膜１１２の酸化防止膜として働くＴｉ膜若しくはＴｉＮ膜又はそれらの積層膜を堆積してもよい。これらの酸化防止膜については、未反応のＮｉ膜１１２を選択的に除去する際に同時に除去することができる。 In addition, in the process shown in FIG. 2C of the present embodiment, when the Ni film 112 is deposited, a Ti film or a TiN film that acts as an antioxidant film for the Ni film 112 or a laminated film thereof is formed on the Ni film 112. It may be deposited. These antioxidant films can be removed simultaneously when the unreacted Ni film 112 is selectively removed.

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置、具体的にはＭＯＳトランジスタを有する半導体装置及びその製造方法について、図面を参照しながら説明する。 (Second Embodiment)
Hereinafter, a semiconductor device according to the second embodiment of the present invention, specifically, a semiconductor device having a MOS transistor and a manufacturing method thereof will be described with reference to the drawings.

図４（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。 4A to 4C are cross-sectional views showing respective steps of the semiconductor device manufacturing method of the present embodiment.

本実施形態においては、まず、図１（ａ）〜（ｄ）に示す第１の実施形態に係る半導体装置の製造方法の各工程と同様の工程を実施する。 In the present embodiment, first, the same processes as those of the semiconductor device manufacturing method according to the first embodiment shown in FIGS.

図１（ｄ）に示す工程を実施した後、高濃度不純物拡散層１０９までが形成されたシリコン基板１００において、図４（ａ）に示すように、ソース・ドレイン領域となる高濃度不純物拡散層１０９及びゲート電極１０３のそれぞれを構成するシリコン中に、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる金属、例えばＨｆをイオン注入法により導入することによってＨｆドープ層３０１を形成する。ここで、Ｈｆの注入については、所望のシリサイド膜厚を得るために、注入エネルギーを例えば注入深さＲｐ（projection range）＝２０ｎｍとなるように調整した。また、Ｈｆの注入量を例えば５×１０^１５ｃｍ^−２〜１×１０^１８ｃｍ^−２の範囲内で調整した。 After performing the process shown in FIG. 1D, in the silicon substrate 100 on which the high-concentration impurity diffusion layer 109 is formed, as shown in FIG. 4A, the high-concentration impurity diffusion layer that becomes the source / drain regions. The Hf-doped layer 301 is formed by introducing a metal capable of forming a metal silicide having a smaller generation enthalpy than NiSi, for example, Hf, into the silicon constituting each of 109 and the gate electrode 103 by an ion implantation method. Here, with respect to the implantation of Hf, in order to obtain a desired silicide film thickness, the implantation energy was adjusted so that, for example, the implantation depth Rp (projection range) = 20 nm. Moreover, the injection amount of Hf was adjusted within the range of 5 * 10 ^< ¹⁵ > cm ^<-2 > ^-1 * 10 ^< ¹⁸ > cm ^<-2 >, for example.

次に、図４（ｂ）に示すように、Ｈｆドープ層３０１の形成後に、例えば圧力２ｍＴｏｒｒ（２６６ｍＰａ）、ＤＣパワー１００Ｗの条件によるＡｒスパッタ法によって、シリコン基板１００上に全面に亘って厚さ１０ｎｍ程度のＮｉ膜３０２を成膜する。 Next, as shown in FIG. 4B, after the Hf-doped layer 301 is formed, the entire thickness of the Hf-doped layer 301 is formed on the silicon substrate 100 by an Ar sputtering method under the conditions of a pressure of 2 mTorr (266 mPa) and a DC power of 100 W. A Ni film 302 having a thickness of about 10 nm is formed.

次に、Ｎｉ膜３０２の成膜後に、例えばＲＴＡ装置によって３００℃、３０秒間の第１のＲＴＡ処理を不活性雰囲気中で行った後、未反応のＮｉ膜３０２を選択的に除去する。これにより、高濃度不純物拡散層１０９上及びゲート電極１０３上にのみＮｉシリサイド膜が形成される。ここで、未反応のＮｉ膜３０２の除去は、例えば硫酸又は塩酸と過酸化水素水とを混合させた酸性薬液を用いて選択的に行った。続いて、前記Ｎｉシリサイド膜が所望のＮｉＳｉ組成を持つように、例えば５００℃、３０秒間の第２のＲＴＡ処理を不活性雰囲気中で行う。これにより、図４（ｃ）に示すように、Ｈｆを例えば５０ａｔ％程度含むＨｆリッチ界面Ｎｉシリサイド層（第１の界面シリサイド層）３０４とＮｉシリサイド層（第２の表面シリサイド層）３０３とが順次積層された積層シリサイド層３０５が形成される。尚、Ｈｆを５０ａｔ％程度含むＨｆリッチ界面Ｎｉシリサイド層３０４は、言い換えると、ＨｆシリサイドとＮｉシリサイドとの合金化層である。ここで、Ｈｆリッチ界面Ｎｉシリサイド層（第１の界面シリサイド層）３０４のショットキーバリア高さは、下記（式３）によって近似的に表される。（式３）によれば、Ｈｆリッチ界面Ｎｉシリサイド層３０４がＨｆを５０ａｔ％程度含む場合のショットキーバリア高さは約０．５９ｅＶになる。 Next, after the Ni film 302 is formed, for example, a first RTA treatment at 300 ° C. for 30 seconds is performed in an inert atmosphere using an RTA apparatus, and then the unreacted Ni film 302 is selectively removed. Thereby, a Ni silicide film is formed only on the high-concentration impurity diffusion layer 109 and the gate electrode 103. Here, the unreacted Ni film 302 was removed selectively using, for example, an acidic chemical solution in which sulfuric acid or hydrochloric acid and hydrogen peroxide water were mixed. Subsequently, a second RTA process is performed in an inert atmosphere, for example, at 500 ° C. for 30 seconds so that the Ni silicide film has a desired NiSi composition. Thereby, as shown in FIG. 4C, an Hf-rich interface Ni silicide layer (first interface silicide layer) 304 and a Ni silicide layer (second surface silicide layer) 303 containing about 50 at% of Hf are formed. A stacked silicide layer 305 is sequentially stacked. Note that the Hf-rich interface Ni silicide layer 304 containing about 50 at% of Hf is, in other words, an alloyed layer of Hf silicide and Ni silicide. Here, the Schottky barrier height of the Hf-rich interface Ni silicide layer (first interface silicide layer) 304 is approximately expressed by the following (formula 3). According to (Expression 3), the Schottky barrier height when the Hf-rich interface Ni silicide layer 304 contains about 50 at% of Hf is about 0.59 eV.

すなわち、本実施形態において、シリサイド−シリコン間のショットキーバリア高さの低減効果を得るためには、Ｈｆリッチ界面Ｎｉシリサイド層３０４つまり第１の界面シリサイド層における比「Ｈｆ組成［ａｔ％］／（Ｎｉ組成［ａｔ％］＋Ｈｆ組成［ａｔ％］）」は高い方が望ましいが、第１の界面シリサイド層がＨｆを含んでいれば、比「Ｈｆ組成／（Ｎｉ組成＋Ｈｆ組成）」が５０％以下であっても前記ショットキーバリア高さの低減効果を期待できる。 That is, in this embodiment, in order to obtain the effect of reducing the height of the Schottky barrier between silicide and silicon, the ratio “Hf composition [at%] / at the Hf-rich interface Ni silicide layer 304, that is, the first interface silicide layer”. (Ni composition [at%] + Hf composition [at%]) ”is preferably higher, but if the first interface silicide layer contains Hf, the ratio“ Hf composition / (Ni composition + Hf composition) ”is 50. Even if it is not more than%, the effect of reducing the Schottky barrier height can be expected.

第２の実施形態によると、Ｈｆドープ層３０１の形成領域ではシリコン中にＨｆが導入されているため、シリコン格子が歪み、ＮｉＳｉ_２との格子定数差を大きく取ることが可能となり、その結果、逆ピラミッド状のＮｉＳｉ_２界面の発生を抑制することができる。言い換えると、シリサイドとシリコンとの間の界面層として、シリコンと格子定数が異なるＨｆリッチ界面Ｎｉシリサイド層３０４を設けるため、シリコンとの格子定数の一致に起因して逆ピラミッド状のシリサイド−シリコン界面を形成するＮｉＳｉ_２の生成を抑制することができる。従って、低抵抗層であるＮｉシリサイド層（ＮｉＳｉ層）３０３を安定化することができる。 According to the second embodiment, since Hf is introduced into silicon in the formation region of the Hf doped layer 301, the silicon lattice is distorted, and a large lattice constant difference with NiSi ₂ can be obtained. Generation of an inverted pyramid-shaped NiSi ₂ interface can be suppressed. In other words, since an Hf-rich interface Ni silicide layer 304 having a lattice constant different from that of silicon is provided as an interface layer between silicide and silicon, an inverted pyramid-like silicide-silicon interface is caused by the coincidence of the lattice constant with silicon. The formation of NiSi ₂ that forms can be suppressed. Therefore, the Ni silicide layer (NiSi layer) 303 which is a low resistance layer can be stabilized.

また、第２の実施形態によると、ソース・ドレイン領域となる高濃度不純物拡散層１０９及びゲート電極１０３のそれぞれにおけるシリサイド−シリコン界面が形成される領域に、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる金属としてＨｆを導入している。このため、第１及び第２のＲＴＡ処理により、シリサイドとシリコンとの間の界面層として、Ｈｆを５０ａｔ％程度含むＨｆリッチ界面Ｎｉシリサイド層３０４が形成されるため、ＮｉＳｉとシリコンとが接触する場合と比べて、シリサイド−シリコン界面におけるショットキーバリア高さが低くなる。これにより、本実施形態では、シリサイド−シリコン間の界面抵抗を、ＮｉＳｉとシリコンとが接触する場合と比べて、１０％程度低減することができた。このように、界面層として、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドとＮｉシリサイドとの合金化層からなるシリサイド層を形成することによって、シリサイド−シリコン間のショットキーバリア高さを低くすることができ、それにより、シリサイド−シリコン間の界面抵抗を低減することができる。 Further, according to the second embodiment, metal silicide having a smaller generation enthalpy than NiSi is formed in the region where the silicide-silicon interface is formed in each of the high-concentration impurity diffusion layer 109 and the gate electrode 103 serving as the source / drain regions. Hf is introduced as a metal that can be formed. For this reason, since the Hf-rich interface Ni silicide layer 304 containing about 50 at% of Hf is formed as the interface layer between the silicide and silicon by the first and second RTA processes, NiSi and silicon come into contact with each other. Compared to the case, the Schottky barrier height at the silicide-silicon interface is lowered. As a result, in this embodiment, the interfacial resistance between the silicide and silicon can be reduced by about 10% compared to the case where NiSi and silicon are in contact with each other. As described above, by forming a silicide layer made of an alloyed layer of metal silicide and Ni silicide having a smaller generation enthalpy than NiSi as the interface layer, the Schottky barrier height between the silicide and silicon can be lowered. Thereby, the interfacial resistance between silicide and silicon can be reduced.

図５は、オージェ分析により得られた積層シリサイド層３０５の組成の深さ方向の分布を示している。図５において、横軸はスパッタ時間（分）を示し、縦軸はＡＥＳ強度比（ａｔ％）を示している。尚、単位時間当たりのスパッタ量はほぼ一定であるので、スパッタ時間はスパッタ膜表面からの深さに比例する。 FIG. 5 shows a distribution in the depth direction of the composition of the laminated silicide layer 305 obtained by Auger analysis. In FIG. 5, the horizontal axis indicates the sputtering time (minutes), and the vertical axis indicates the AES intensity ratio (at%). Since the amount of sputtering per unit time is substantially constant, the sputtering time is proportional to the depth from the surface of the sputtered film.

図５に示すように、Ｈｆリッチ界面Ｎｉシリサイド層３０４はシリコンとの界面近傍に形成されていることが分かる。 As can be seen from FIG. 5, the Hf-rich interface Ni silicide layer 304 is formed in the vicinity of the interface with silicon.

尚、本実施形態において、ソース・ドレイン領域となる高濃度不純物拡散層１０９及びゲート電極１０３のそれぞれを構成するシリコン中に導入される、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる金属として、Ｈｆを用いた。しかし、これに代えて、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる他の金属、例えばＺｒ、Ｍｏ、Ｔａ、Ｖなどを用いてもよい。 In this embodiment, as a metal capable of forming a metal silicide having a generation enthalpy smaller than that of NiSi introduced into silicon constituting each of the high-concentration impurity diffusion layer 109 and the gate electrode 103 serving as the source / drain regions, Hf was used. However, instead of this, another metal capable of forming a metal silicide whose generation enthalpy is smaller than that of NiSi, such as Zr, Mo, Ta, and V, may be used.

また、本実施形態の図４（ｂ）に示す工程において、Ｎｉ膜３０２を堆積する際に、Ｎｉ膜３０２上にＮｉ膜３０２の酸化防止膜として働くＴｉ膜若しくはＴｉＮ膜又はそれらの積層膜を堆積してもよい。これらの酸化防止膜については、未反応のＮｉ膜３０２を選択的に除去する際に同時に除去することができる。 Further, in the process shown in FIG. 4B of the present embodiment, when the Ni film 302 is deposited, a Ti film or a TiN film that acts as an antioxidant film for the Ni film 302 or a laminated film thereof is formed on the Ni film 302. It may be deposited. These antioxidant films can be removed simultaneously when the unreacted Ni film 302 is selectively removed.

（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置、具体的にはＭＯＳトランジスタを有する半導体装置及びその製造方法について、図面を参照しながら説明する。 (Third embodiment)
Hereinafter, a semiconductor device according to a third embodiment of the present invention, specifically, a semiconductor device having a MOS transistor and a method for manufacturing the same will be described with reference to the drawings.

図６（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。 6A to 6C are cross-sectional views showing respective steps of the semiconductor device manufacturing method of the present embodiment.

図１（ｄ）に示す工程を実施した後、高濃度不純物拡散層１０９までが形成されたシリコン基板１００において、第２の実施形態と同様に、図６（ａ）に示すように、ソース・ドレイン領域となる高濃度不純物拡散層１０９上及びゲート電極１０３上にのみＮｉシリサイド膜５０１を形成する。 After performing the process shown in FIG. 1D, in the silicon substrate 100 on which the high-concentration impurity diffusion layer 109 is formed, as shown in FIG. 6A, as shown in FIG. The Ni silicide film 501 is formed only on the high-concentration impurity diffusion layer 109 and the gate electrode 103 which become the drain region.

次に、図６（ｂ）に示すように、ソース・ドレイン領域となる高濃度不純物拡散層１０９及びゲート電極１０３のそれぞれにおけるＮｉシリサイド膜５０１の下側部分を構成するシリコン中に、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる金属、例えばＨｆをイオン注入法により導入することによってＨｆドープ層５０２を形成する。ここで、Ｈｆの注入については、所望のシリサイド膜厚を得るために、注入エネルギーを例えば注入深さＲｐ＝２０ｎｍとなるように調整した。また、Ｈｆの注入量を例えば５×１０^１５ｃｍ^−２〜１×１０^１８ｃｍ^−２の範囲内で調整した。尚、Ｈｆは、Ｎｉシリサイド膜５０１の少なくとも下部にも注入される。 Next, as shown in FIG. 6B, the generation enthalpy is generated in the silicon constituting the lower portion of the Ni silicide film 501 in each of the high-concentration impurity diffusion layer 109 and the gate electrode 103 serving as the source / drain regions. The Hf-doped layer 502 is formed by introducing a metal capable of forming a metal silicide smaller than NiSi, for example, Hf by ion implantation. Here, with respect to the implantation of Hf, the implantation energy was adjusted to be, for example, the implantation depth Rp = 20 nm in order to obtain a desired silicide film thickness. Moreover, the injection amount of Hf was adjusted within the range of 5 * 10 ^< ¹⁵ > cm ^<-2 > ^-1 * 10 ^< ¹⁸ > cm ^<-2 >, for example. Note that Hf is also implanted at least below the Ni silicide film 501.

尚、図６（ｂ）に示すＨｆの注入により、Ｈｆドープ層５０２及びその近傍のシリコン領域（以下、合わせて注入領域近傍と称する）並びにＮｉシリサイド膜５０１はアモルファス化されている共に、Ｎｉシリサイド膜５０１とシリコンとの間の界面は平滑化されている。 6B, the Hf-doped layer 502, the silicon region in the vicinity thereof (hereinafter, collectively referred to as the vicinity of the implanted region), and the Ni silicide film 501 are amorphized by the Hf implantation shown in FIG. 6B. The interface between the film 501 and silicon is smoothed.

次に、Ｈｆドープ層５０２の形成後に、例えば不活性雰囲気中でＲＴＡ処理を行うことにより、アモルファス化された注入領域近傍及びＮｉシリサイド膜５０１の再結晶化処理を行う。ここで、ＲＴＡ処理の温度及び時間についてはそれぞれ、例えば４００℃〜５００℃の範囲、３０秒〜６０秒の範囲で調整する。これにより、結果的には第２の実施形態と同様に、図６（ｃ）に示すように、Ｈｆを例えば５０ａｔ％程度含むＨｆリッチ界面Ｎｉシリサイド層（第１の界面シリサイド層）５０３と、残存するＮｉシリサイド膜５０１つまりＮｉシリサイド層（第２の表面シリサイド層）５０１とが順次積層された積層シリサイド層５０４が形成される。尚、Ｈｆを５０ａｔ％程度含むＨｆリッチ界面Ｎｉシリサイド層５０３は、言い換えると、ＨｆシリサイドとＮｉシリサイドとの合金化層である。ここで、Ｈｆリッチ界面Ｎｉシリサイド層（第１の界面シリサイド層）５０３のショットキーバリア高さは、前記（式３）によって近似的に表される。（式３）によれば、Ｈｆリッチ界面Ｎｉシリサイド層５０３がＨｆを５０ａｔ％程度含む場合のショットキーバリア高さは約０．５９ｅＶになる。 Next, after the Hf-doped layer 502 is formed, the RTA process is performed in an inert atmosphere, for example, thereby performing recrystallization processing in the vicinity of the implanted region and the Ni silicide film 501. Here, the temperature and time of the RTA treatment are adjusted, for example, in the range of 400 ° C. to 500 ° C. and in the range of 30 seconds to 60 seconds, respectively. As a result, as in the second embodiment, as a result, as shown in FIG. 6C, an Hf-rich interface Ni silicide layer (first interface silicide layer) 503 containing about 50 at% of Hf, for example, The remaining Ni silicide film 501, that is, the stacked silicide layer 504 in which the Ni silicide layer (second surface silicide layer) 501 is sequentially stacked is formed. The Hf-rich interface Ni silicide layer 503 containing about 50 at% of Hf is, in other words, an alloyed layer of Hf silicide and Ni silicide. Here, the Schottky barrier height of the Hf-rich interface Ni silicide layer (first interface silicide layer) 503 is approximately expressed by the above (Equation 3). According to (Expression 3), the Schottky barrier height when the Hf-rich interface Ni silicide layer 503 contains about 50 at% of Hf is about 0.59 eV.

すなわち、本実施形態においても、第２の実施形態と同様に、シリサイド−シリコン間のショットキーバリア高さの低減効果を得るためには、Ｈｆリッチ界面Ｎｉシリサイド層５０３つまり第１の界面シリサイド層における比「Ｈｆ組成［ａｔ％］／（Ｎｉ組成［ａｔ％］＋Ｈｆ組成［ａｔ％］）」は高い方が望ましいが、第１の界面シリサイド層がＨｆを含んでいれば、比「Ｈｆ組成／（Ｎｉ組成＋Ｈｆ組成）」が５０％以下であっても前記ショットキーバリア高さの低減効果を期待できる。 That is, also in the present embodiment, as in the second embodiment, in order to obtain the effect of reducing the height of the Schottky barrier between silicide and silicon, the Hf-rich interface Ni silicide layer 503, that is, the first interface silicide layer is used. The ratio “Hf composition [at%] / (Ni composition [at%] + Hf composition [at%])” is preferably higher. However, if the first interface silicide layer contains Hf, the ratio “Hf composition Even if “/ (Ni composition + Hf composition)” is 50% or less, the effect of reducing the Schottky barrier height can be expected.

第３の実施形態によると、Ｈｆドープ層５０２の形成領域ではシリコン中にＨｆが導入されているため、シリコン格子が歪み、ＮｉＳｉ_２との格子定数差を大きく取ることが可能となり、その結果、逆ピラミッド状のＮｉＳｉ_２界面の発生を抑制することができる。言い換えると、シリサイドとシリコンとの間の界面層として、シリコンと格子定数が異なるＨｆリッチ界面Ｎｉシリサイド層５０３を設けるため、シリコンとの格子定数の一致に起因して逆ピラミッド状のシリサイド−シリコン界面を形成するＮｉＳｉ_２の生成を抑制することができる。従って、低抵抗層であるＮｉシリサイド層（ＮｉＳｉ層）５０１を安定化することができる。 According to the third embodiment, since Hf is introduced into silicon in the region where the Hf-doped layer 502 is formed, the silicon lattice is distorted, and a large lattice constant difference from NiSi ₂ can be obtained. Generation of an inverted pyramid-shaped NiSi ₂ interface can be suppressed. In other words, since an Hf-rich interface Ni silicide layer 503 having a lattice constant different from that of silicon is provided as an interface layer between silicide and silicon, an inverted pyramid-like silicide-silicon interface is caused by the coincidence of lattice constant with silicon. The formation of NiSi ₂ that forms can be suppressed. Therefore, the Ni silicide layer (NiSi layer) 501 which is a low resistance layer can be stabilized.

また、第３の実施形態によると、ソース・ドレイン領域となる高濃度不純物拡散層１０９及びゲート電極１０３のそれぞれにおけるシリサイド−シリコン界面が形成される領域に、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドを形成できる金属としてＨｆを導入している。このため、ＲＴＡ処理により、シリサイドとシリコンとの間の界面層として、Ｈｆを５０ａｔ％程度含むＨｆリッチ界面Ｎｉシリサイド層５０３が形成されるため、ＮｉＳｉとシリコンとが接触する場合と比べて、シリサイド−シリコン界面におけるショットキーバリア高さが低くなる。これにより、シリサイド−シリコン間の界面抵抗を、ＮｉＳｉとシリコンとが接触する場合と比べて低減することができる。すなわち、界面層として、生成エンタルピーがＮｉＳｉよりも小さい金属シリサイドとＮｉシリサイドとの合金化層からなるシリサイド層を形成することによって、シリサイド−シリコン間のショットキーバリア高さを低くすることができ、それにより、シリサイド−シリコン間の界面抵抗を低減することができる。 Further, according to the third embodiment, metal silicide having a smaller generation enthalpy than NiSi is formed in the region where the silicide-silicon interface is formed in each of the high-concentration impurity diffusion layer 109 and the gate electrode 103 serving as the source / drain regions. Hf is introduced as a metal that can be formed. For this reason, the RTA treatment forms an Hf-rich interface Ni silicide layer 503 containing about 50 at% of Hf as an interface layer between silicide and silicon. Therefore, compared to the case where NiSi and silicon contact, -The Schottky barrier height at the silicon interface is lowered. Thereby, the interfacial resistance between silicide and silicon can be reduced as compared with the case where NiSi and silicon are in contact with each other. That is, by forming a silicide layer made of an alloyed layer of metal silicide and Ni silicide having a smaller generation enthalpy than NiSi as the interface layer, the height of the Schottky barrier between silicide and silicon can be reduced, Thereby, the interfacial resistance between silicide and silicon can be reduced.

また、本実施形態の図６（ａ）に示す工程において、Ｎｉシリサイド膜５０１を形成するためのＮｉ膜を堆積する際に、当該Ｎｉ膜上に当該Ｎｉ膜の酸化防止膜として働くＴｉ膜若しくはＴｉＮ膜又はそれらの積層膜を堆積してもよい。これらの酸化防止膜については、Ｎｉシリサイド膜５０１の形成後に、未反応のＮｉ膜を選択的に除去する際に同時に除去することができる。 In addition, in the step shown in FIG. 6A of the present embodiment, when a Ni film for forming the Ni silicide film 501 is deposited, a Ti film that acts as an antioxidant film for the Ni film on the Ni film or A TiN film or a laminated film thereof may be deposited. These antioxidant films can be removed at the same time as the unreacted Ni film is selectively removed after the Ni silicide film 501 is formed.

以上に説明したように、本発明は、半導体装置の製造方法に関し、シリサイド層を有する半導体集積回路装置等に適用した場合には、微細化及び高速化を実現でき、非常に有用である。 As described above, the present invention relates to a method for manufacturing a semiconductor device, and when applied to a semiconductor integrated circuit device or the like having a silicide layer, can achieve miniaturization and high speed and is very useful.

図１（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。1A to 1D are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to the first embodiment of the present invention. 図２（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。2A to 2D are cross-sectional views showing respective steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図３は本発明の第１の実施形態に係る半導体装置の積層シリサイド層の組成の深さ方向の分布を示す図である。FIG. 3 is a view showing the distribution in the depth direction of the composition of the laminated silicide layer of the semiconductor device according to the first embodiment of the present invention. 図４（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。4A to 4C are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention. 図５は本発明の第２の実施形態に係る半導体装置の積層シリサイド層の組成の深さ方向の分布を示す図である。FIG. 5 is a view showing the distribution in the depth direction of the composition of the laminated silicide layer of the semiconductor device according to the second embodiment of the present invention. 図６（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。6A to 6C are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.

Explanation of symbols

１００シリコン基板
１０１シャロートレンチ分離領域
１０２ゲート絶縁膜
１０３ゲート電極
１０４低濃度不純物拡散層
１０５シリコン酸化膜
１０８サイドウォールスペーサ
１０９高濃度不純物拡散層
１１０Ｈｆ膜
１１１Ｈｆシリサイド層
１１２Ｎｉ膜
１１３Ｎｉシリサイド層
１１４積層シリサイド層
３０１Ｈｆドープ層
３０２Ｎｉ膜
３０３Ｎｉシリサイド層
３０４Ｈｆリッチ界面Ｎｉシリサイド層
３０５積層シリサイド層
５０１Ｎｉシリサイド層
５０２Ｈｆドープ層
５０３Ｈｆリッチ界面Ｎｉシリサイド層
５０４積層シリサイド層 100 Silicon substrate 101 Shallow trench isolation region 102 Gate insulating film 103 Gate electrode 104 Low concentration impurity diffusion layer 105 Silicon oxide film 108 Side wall spacer 109 High concentration impurity diffusion layer 110 Hf film 111 Hf silicide layer 112 Ni film 113 Ni silicide layer 114 Stacked silicide layer 301 Hf doped layer 302 Ni film 303 Ni silicide layer 304 Hf rich interface Ni silicide layer 305 Stacked silicide layer 501 Ni silicide layer 502 Hf doped layer 503 Hf rich interface Ni silicide layer 504 Stacked silicide layer

Claims

Forming a gate electrode on the silicon substrate (a);
A step (b) of forming source / drain regions on both sides of the gate electrode in the silicon substrate;
Forming a metal film made of a metal capable of forming a metal silicide having a generation enthalpy smaller than that of NiSi on the source / drain regions; and
(D) performing a heat treatment on the metal film to form a first silicide layer containing the metal on the source / drain regions;
And (e) forming a second silicide layer made of Ni silicide on the first silicide layer.

In the manufacturing method of the semiconductor device according to claim 1,
The step (e) includes a step of forming a second silicide layer by forming a Ni film on the first silicide layer and then performing a heat treatment on the Ni film. A method for manufacturing a semiconductor device.

In the manufacturing method of the semiconductor device according to claim 2,
The step (e) includes a step of forming an antioxidant film on the Ni film before heat-treating the Ni film.

In the manufacturing method of the semiconductor device of any one of Claims 1-3,
A method of manufacturing a semiconductor device, further comprising a step of performing a heat treatment on the second silicide layer after the step (e).

In the manufacturing method of the semiconductor device given in any 1 paragraph of Claims 1-4,
The method for manufacturing a semiconductor device, wherein the metal is Hf, Zr, Mo, Ta, or V.