JP2008205399A

JP2008205399A - 半導体集積回路の設計方法

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Publication number: JP2008205399A
Application number: JP2007042743A
Authority: JP
Inventors: Yoshiyuki Hirabayashi; 義幸平林
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2007-02-22
Filing date: 2007-02-22
Publication date: 2008-09-04

Abstract

【課題】レイアウト設計において、電源強化を図りつつ、半導体チップのサイズの最適化、および設計時間の短縮化が図れるようにした半導体集積回路の設計方法の提供。
【解決手段】この発明は、半導体集積回路のレイアウト設計に係るものである。まず、半導体チップ上にセルを配置したのち、そのセルに対する電源配線を行う（Ｓ１、Ｓ２）。次に、電源配線上に生じる電圧降下を測定し、その測定結果に基づいてＩＲドロップ解析を行う（Ｓ３）。さらに、そのＩＲドロップの解析結果に基づき、半導体チップ上にすでに配置されているセルの配置位置を変更する（Ｓ４、Ｓ５）。その終了後に、半導体チップ上のセル間の信号配線を行う（Ｓ６）。
【選択図】図１

Description

本発明は、半導体集積回路（ＬＳＩ）の設計方法に関するものである。

近年、半導体集積回路は、プロセスの微細化や低消費電力化に伴い動作電源電圧が下がってきており、また配線抵抗の増加も相まって、配線パターンによる電圧降下が問題になってきている。
すなわち、半導体集積回路に外部から供給される電圧は、その内部集積回路の動作による電力消費や電源配線抵抗によって、内部集積回路の中心部では電圧レベルが下がってしまうので、その低下を防止するために電源を強化する必要がある。

この電源の強化のために、従来のレイアウト設計では、例えば半導体チップ上にセルを自動配置したのちに、自動配線を行い、この後にＩＲドロップを測定して電源の補強を図るようにしている。
また、内部集積回路内において、電源配線の本数を増やしたり、あるいは自動配置配線の終了後に電源補強をすることが難しいので、初期の電源配線の本数を多めにしておくなどの対策が採用されている。

さらに、半導体集積回路の電源の強化のために、以下の特許文献１や特許文献２に記載の発明が知られている。
特許文献１には、各給電線エリアに配置された基本回路セルの種類および個数に基づいて各給電線エリアに流れる電流量を算出し、その電流量に基づいて枝電源配線の配線幅を決定するようにした発明が開示されている。

特許文献２には、自動配置配線後に、機能セルの動作周波数と、実際の機能セルの出力容量から消費電流を算出し、各セル列ごとに各機能セルの電圧降下値を基準にして、電源の配線幅およびセル列の幅を最適にする発明が開示されている。
特開平８−２３０２９号公報特開２０００−２０５７６号公報

しかし、上記の従来技術には、以下のような不具合がある。
（１）電源補強を実施するためのスペースがない場合には、配置配線をやり直す必要があった。
（２）内部集積回路内の電源配線の本数を増やす場合には、電源配線として使用する領域にセルを配置することができないので、半導体チップのサイズが大きくなってしまう。
（３）電源配線の本数を多めにしておく場合には、半導体チップのサイズが大きくなる上に、余った分の本数は、自動的に削除することができず、その削除のために無駄な時間が発生してしまう。

（４）特許文献１の発明では、各給電エリア内において電源配線の幅を最適化できるが、電源配線の幅が太くなる給電エリアでは、その面積を大きくしなければならない事態が発生し、その結果、半導体チップのサイズが大きくなってしまう。
（５）特許文献２の発明では、電源の配線幅やセル列の幅を最適にできるが、電源の配線幅が太くなる場合には、その結果、半導体チップのサイズが大きくなってしまう。
そこで、本発明の目的は、上記の点に鑑み、レイアウト設計において、電源強化を図りつつ、半導体チップのサイズの最適化、および設計時間の短縮化が図れるようにした半導体集積回路の設計方法を提供することにある。

上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、半導体集積回路の設計方法であって、半導体チップ上にセルを配置したのち、そのセルに対する電源配線を行う第１ステップと、前記電源配線上に生じる電圧降下を測定し、その測定結果に基づいてＩＲドロップ解析を行う第２ステップと、前記ＩＲドロップの解析結果に基づき、前記半導体チップ上にすでに配置されているセルの配置位置を変更する第３ステップと、この第３ステップの終了後に、前記半導体チップ上のセル間の信号配線を行う第４ステップと、からなる。

第２の発明は、第１の発明において、前記第２ステップでは、前記電圧降下の測定値に応じて前記半導体チップ上の領域を分割し、前記第３ステップでは、前記分割された領域のうちの任意の領域の使用効率を求め、この求めた使用効率に基づいて前記領域内におけるセルの配置の疎密を変更するために、前記領域にすでに配置されているセルの配置位置を変更する。

第３の発明は、半導体集積回路の設計方法であって、半導体チップ上に所定の能力のセルを配置したのち、そのセルに対する電源配線を行う第１ステップと、前記電源配線上に生じる電圧降下を測定し、その測定結果に基づいてＩＲドロップ解析を行う第２ステップと、前記ＩＲドロップの解析結果に基づき、前記半導体チップ上にすでに配置されているセルを、その能力の異なるセルに変更する第３ステップと、この第３ステップの終了後に、前記半導体チップ上のセル間の信号配線を行う第４ステップと、からなる。

第４の発明は、第３の発明において、前記第２ステップでは、前記電圧降下の測定値に応じて前記半導体チップ上の領域を分割し、前記第３ステップでは、前記分割された領域のうち、電圧降下の大きな領域はすでに配置されているセルをそれよりも能力の大きセルに変更し、電圧降下の小さな領域はすでに配置されているセルをそれよりも能力の小さなセルに変更する。

第５の発明は、半導体集積回路の設計方法であって、半導体チップ上にセルを配置したのち、そのセルに対する電源配線を行う第１ステップと、前記電源配線上に生じる電圧降下を測定し、その測定結果に基づいてＩＲドロップ解析を行う第２ステップと、前記ＩＲドロップの解析結果に基づき、前記半導体チップ上にすでに配線されている電源配線の配線密度を変更する第３ステップと、この第３ステップの終了後に、前記半導体チップ上に仮に配置されているセル間の信号配線を行う第４ステップと、からなる。

第６の発明は、第５の発明において、前記第２ステップでは、前記電圧降下の測定値に応じて前記半導体チップ上の領域を分割し、前記第３ステップでは、前記分割された領域のうち、電圧降下の大きな領域はすでに配線されている電源配線をそれよりも配線密度が低くなるように変更し、電圧降下の小さな領域はすでに配線されている電源配線をそれよりも配線密度が高くなるように変更する。
このような本発明によれば、レイアウト設計において、電源強化を図りつつ、半導体チップのサイズの最適化、および設計時間の短縮化が図れる。

以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
本発明の半導体集積回路の設計方法の第１実施形態について、図１〜図３を参照して説明する。
この第１実施形態に係る設計方法は、半導体集積回路のレイアウト設計に係るものであり、コンピュータの支援に基づく自動配置配線システムを利用して、図１に示す手順で行うようにしたものである。

まず、半導体チップ上に、コンピュータに登録されているセルを仮に（一時的に）配置する（ステップＳ１）。これにより、半導体チップ上の所望の各位置に、複数のセルがそれぞれ配置される。
次に、その複数のセルに対してそれぞれ電源配線が行われる（ステップＳ２）。これにより、複数の各セルは、所定の電源配線とそれぞれ接続される。
さらに、半導体チップ上に配線された電源配線上に生じる電圧降下（ＩＲドロップ）を測定し、この測定結果に基づいてＩＲドロップ解析を行う（ステップＳ３）。このＩＲドロップ解析の一例を示すと、コンピュータの表示画面には、図２に示すような図が表示される。

図２は、半導体チップ上におけるＩＲドロップの大小の分布を等高線で表現し、半導体チップを領域Ａ〜Ｇに分割したものである。領域ＡがＩＲドロップが最大で、領域Ｂ、領域Ｃ、領域Ｄ、領域Ｅ、領域Ｆの順でＩＲドロップが下がっていき、領域ＧがＩＲドロップが最小である。
次に、ＩＲドロップ値に応じて分割された領域Ａ〜Ｇのうち任意の領域について、セルの使用効率を計算し（ステップＳ４）、この計算結果をコンピュータの表示画面に表示する。ここで、使用効率を任意の領域について求めるのは、領域によっては後述のセルの配置位置の変更ができない領域があるからである。この任意の領域については、設計者が表示画面などを参照して指定する。
上記のように計算したセルの使用効率の一例を示すと、図３に示すようになる。領域Ａ〜Ｇにおける使用効率、図３に示すように、２０〜５０％になる。
なお、上記のセルの使用効率は、次の（１）式により求める。

セルの使用効率＝（領域内に配置されたセルの合計）／（領域内に配置可能なベーシックセルの全個数）・・・（１）

図３によれば、ＩＲドロップの大きな領域ほど、セルの使用効率が小さな値になっていることがわかる。
次に、ＩＲドロップ値に応じてセルの配置の疎密を変更するために、すでに配置されているセルの配置位置を変更（修正）する（ステップＳ５）。すなわち、ＩＲドロップ値の大きな領域（セルの使用効率が低い領域）は、セルの使用効率が相対的に高くなり、ＩＲドロップ値の小さな領域（セルの使用効率が高い領域）は、セルの使用効率が相対的に低くなるように、セルの配置替えを行う。

このようなセルの配置替えによって、領域にかかわらず、ＩＲドロップ値をほぼ一律（均一）にすることができ、電源の強化を図ることができる。
次に、セルの配置替えが終了したら、そのセル間の配線（信号配線）を行う（ステップＳ６）。これにより、複数のセルは、信号配線によって所定の接続が行われる。
以上説明した第１実施形態によれば、半導体集積回路のレイアウト設計の際に、電源補強を図りつつ、設計時間の短縮化を図ることができる。

また、第１実施形態によれば、半導体チップ上のどこにおいてもＩＲドロップ値をほぼ一律にすることができるので、遅延ライブラリの精度が向上する。すなわち、歩留りの向上、信号のタイミングの合わせ込みを過剰に実施することがなく、しかも半導体チップの大きさの最適化が図れる。
さらに、第１実施形態によれば、電源配線の本数を予め多く配線しておく必要がないので、チップサイズを最適化することができるとともに、配線効率が向上してタイミング解析の際の収束性が向上する。

（第２実施形態）
本発明の半導体集積回路の設計方法の第２実施形態について、図４を参照しながら説明する。
この第２実施形態は、第１実施形態において、セルの配置を変更した場合に、この変更に伴って配置配線ができない場合があり、これに対処するようにしたものである。
したがって、この第２実施形態は、図４に示すように、ステップＳ１〜Ｓ６までの各処理は、第１実施形態のステップＳ１〜Ｓ６までの各処理と同様であり、ステップＳ７、Ｓ８の処理を追加したものである。

この第２実施形態では、ステップＳ６においてセル間の信号配線を行うが、このときに、信号配線をすることができずに、配線層の増加が必要か否かがコンピュータにより判断される（ステップＳ７）。この判断の結果、信号配線が終了して配線層の増加が必要でない場合には、その処理を終了する。
一方、信号配線をすることができずに、配線層の増加が必要な場合にはステップＳ８に進む。ステップＳ８では、配線層を増加し、その配線層を用いて必要な配線を行って、処理を終了する。
以上説明した第２実施形態によれば、第１実施形態と同様の作用効果を実現することができる。

（第３実施形態）
本発明の半導体集積回路の設計方法の第３実施形態について、図５を参照しながら説明する。
この第３実施形態に係る設計方法は、半導体集積回路のレイアウト設計に係るものであり、コンピュータの支援に基づく自動配置配線システムを利用して、図５に示す手順で行うようにしたものである。
まず、半導体チップ上に、コンピュータに登録されているセルを仮に（一時的に）配置する（ステップＳ１１）。これにより、半導体チップ上の所望の各位置に、複数のセルがそれぞれ配置される。

ここで、仮に配置される複数のセルは、その論理回路（論理機能）ごとに、その能力が異なるものが複数個ずつ予め用意されている。すなわち、各セルは、その機能が同じであって、例えば駆動速度（駆動能力）が大、中、および小と異なるものが、３つずつ用意されている。そして、上記の複数のセルの配置の際には、各セルはそのうちの駆動速度が中のものが配置されるものとする。

次に、その複数のセルに対してそれぞれ電源配線が行われる（ステップＳ１２）。これにより、複数の各セルは、所定の電源配線とそれぞれ接続される。
さらに、上記の配線の終了した電源配線上に生じる電圧降下を測定し、この測定結果に基づいてＩＲドロップ解析を行う（ステップＳ１３）。このＩＲドロップ解析の一例を示すと、図２に示すようになる。これにより、半導体チップは、ＩＲドロップに応じて複数に分割される。

次に、ＩＲドロップ値に応じて、前記ＩＲドロップの解析結果に基づき、前記半導体チップ上にすでに配置されているセルを、その能力の異なるセルに変更する（ステップＳ１４）。すなわち、上記の分割された領域のうち、電圧降下の大きな領域はすでに配置されているセルをそれよりも駆動速度の大きセルに変更し（置き換え）、電圧降下の小さな領域はすでに配置されているセルをそれよりも駆動速度の小さなセルに変更する。
このようなセルの配置替えによって、ＩＲドロップ値の差異にかかわらず、セルの駆動速度を一律にすることができる。これは、電源強化したことと、等価になる。
次に、セルの配置替えが終了したら、そのセル間の配線（信号配線）を行う（ステップＳ１５）。これにより、複数のセルは、信号配線によって所定の接続が行われる。

以上説明した第３実施形態によれば、半導体集積回路のレイアウト設計の際に、電源補強を図りつつ、設計時間の短縮化を図ることができる。
また、第３実施形態によれば、半導体チップ上のどこ配置されるセルであっても駆動速度を一律にすることができるので、遅延ライブラリの精度が向上する。すなわち、歩留りの向上、タイミングの合わせ込みを過剰に実施することがなく、しかも半導体チップの大きさの最適化が図れる。
さらに、第３実施形態によれば、電源配線の本数を予め多く配線しておく必要がないので、チップサイズを最適化することができるとともに、配線効率が向上してタイミング解析の際の収束性が向上する。

（第４実施形態）
本発明の半導体集積回路の設計方法の第４実施形態について、図６〜図９を参照して説明する。
この第４実施形態に係る設計方法は、半導体集積回路のレイアウト設計に係るものであり、コンピュータの支援に基づく自動配置配線システムを利用して、図６に示す手順で行うようにしたものである。
まず、半導体チップ上に、コンピュータに登録されているセルを仮に（一時的に）配置する（ステップＳ２１）。これにより、半導体チップ上の所望の各位置に、複数のセルがそれぞれ配置される。

次に、その複数のセルに対してそれぞれ電源配線が行われる（ステップＳ２２）。これにより、複数の各セルは、所定の電源配線とそれぞれ接続される。ここで、半導体チップ上における、セルと電源配線の配置例を示すと、図７に示すようになる。
図７において、縦横方向に配置されるのが電源配線であり、このうち横方向に配置される細めの電源配線１１が例えばメタル第１層に配置され、縦方向に配置される太めの電源配線１２が例えばメタル第１層に配置される。

電源配線１１、１２のうち、斜線部で示すものは、その交点でスルーホールにより接続され、電源電圧ＶＤＤ用に使用される。また、斜線部以外で示すものは、その交点でスルーホールにより接続され、電源電圧ＶＳＳ用に使用される。さらに、図７において、方形状のブロックはセル１３を表している。
次に、半導体チップ上に配線された電源配線上に生じる電圧降下（ＩＲドロップ）を測定し、この測定結果に基づいてＩＲドロップ解析を行う（ステップＳ２３）。このＩＲドロップ解析の一例を示すと、図８に示すようになる。これにより、半導体チップは、ＩＲドロップの大きさに応じて領域Ａ〜Ｃに分割される。

次に、ＩＲドロップ値に応じて、半導体チップ上にすでに配線されている電源配線の配線密度を変更し、電源配線の再実施（再配置）を行う（ステップＳ２４）。
すなわち、分割された領域Ａ〜Ｃのうち、ＩＲドロップ（電圧降下）の大きな領域Ａ内では、すでに配線されている電源配線を、それよりも配線密度が低くなるように変更をする。具体的には、領域Ａ内では、電源配線の配置間隔を広くし（電源配線の本数を減らすことに相当）、または電源配線それ自体の幅を狭くする。

一方、ＩＲドロップの小さな領域Ｃは、すでに配線されている電源配線をそれよりも配線密度が高くなるように変更する。具体的には、領域Ｃでは、電源配線の配置間隔を狭くし（電源配線の本数を増やすことに相当）、または電源配線それ自体の幅を広くする。
このような考え方で再実施した電源配線の一例を、図９に示す。この例は、図８のＩＲドロップに対応して作成したものであり、半導体チップのうち、ＩＲドロップが小さい外周部側ほど電源配線の密度が高く、ＩＲドロップが大きな中心部側ほど電源配線の密度が疎になっている。そして、電源配線の疎密の調整は、電源配線の幅は一定とし、その配置間隔を調整することにより実現している。

ここで、図９において、電源配線は、横方向に配置される電源配線が例えばメタル第１層に配置され、縦方向に配置される電源配線が例えばメタル第１層に配置されている。
このような電源配線の変更によって、領域にかかわらず、ＩＲドロップ値をほぼ一律（均一）にすることができ、電源の強化を図ることができる。
次に、電源配線の変更が終了したら、その変更に伴ってセルの配置の修正を行い、それが終了すると、セル間の配線（信号配線）を行う（ステップＳ２５）。これにより、複数のセルは、信号配線によって所定の接続が行われる。

以上説明した第４実施形態によれば、半導体集積回路のレイアウト設計の際に、電源補強を図りつつ、設計時間の短縮化を図ることができる。
また、第４実施形態によれば、半導体チップ上のどこにおいてもＩＲドロップ値をほぼ一律にすることができるので、遅延ライブラリの精度が向上する。すなわち、歩留りの向上、タイミングの合わせ込みを過剰に実施することがなく、しかも半導体チップの大きさの最適化が図れる。
さらに、第４実施形態によれば、電源配線の本数を予め多く配線しておく必要がないので、チップサイズを最適化することができるとともに、配線効率が向上してタイミング解析の際の収束性が向上する。

本発明の第１実施形態の設計手順を示すフローチャートである。第１実施形態のＩＲドロップ解析の一例を示す図である。そのＩＲドロップ解析に基づいて求めた各エリアの使用効率の一例を示す図である。本発明の第２実施形態の設計手順を示すフローチャートである。本発明の第３実施形態の設計手順を示すフローチャートである。本発明の第４実施形態の設計手順を示すフローチャートである。第４実施形態の配置配線の一例を示す図である。第４実施形態のＩＲドロップ解析の一例を示す図である。そのＩＲドロップ解析の結果に基づいて再配置された電源配線の一例を示す図である。

符号の説明

１１、１２・・・電源配線、１３・・・セル

Claims

半導体集積回路の設計方法であって、
半導体チップ上にセルを配置したのち、そのセルに対する電源配線を行う第１ステップと、
前記電源配線上に生じる電圧降下を測定し、その測定結果に基づいてＩＲドロップ解析を行う第２ステップと、
前記ＩＲドロップの解析結果に基づき、前記半導体チップ上にすでに配置されているセルの配置位置を変更する第３ステップと、
この第３ステップの終了後に、前記半導体チップ上のセル間の信号配線を行う第４ステップと、
からなることを特徴とする半導体集積回路の設計方法。
前記第２ステップでは、前記電圧降下の測定値に応じて前記半導体チップ上の領域を分割し、
前記第３ステップでは、前記分割された領域のうちの任意の領域の使用効率を求め、この求めた使用効率に基づいて前記領域内におけるセルの配置の疎密を変更するために、前記領域にすでに配置されているセルの配置位置を変更することを特徴とする請求項１に記載の半導体集積回路の設計方法。
半導体集積回路の設計方法であって、
半導体チップ上に所定の能力のセルを配置したのち、そのセルに対する電源配線を行う第１ステップと、
前記電源配線上に生じる電圧降下を測定し、その測定結果に基づいてＩＲドロップ解析を行う第２ステップと、
前記ＩＲドロップの解析結果に基づき、前記半導体チップ上にすでに配置されているセルを、その能力の異なるセルに変更する第３ステップと、
この第３ステップの終了後に、前記半導体チップ上のセル間の信号配線を行う第４ステップと、
からなることを特徴とする半導体集積回路の設計方法。
前記第２ステップでは、前記電圧降下の測定値に応じて前記半導体チップ上の領域を分割し、
前記第３ステップでは、前記分割された領域のうち、電圧降下の大きな領域はすでに配置されているセルをそれよりも能力の大きセルに変更し、電圧降下の小さな領域はすでに配置されているセルをそれよりも能力の小さなセルに変更することを特徴とする請求項３に記載の半導体集積回路の設計方法。
半導体集積回路の設計方法であって、
半導体チップ上にセルを配置したのち、そのセルに対する電源配線を行う第１ステップと、
前記電源配線上に生じる電圧降下を測定し、その測定結果に基づいてＩＲドロップ解析を行う第２ステップと、
前記ＩＲドロップの解析結果に基づき、前記半導体チップ上にすでに配線されている電源配線の配線密度を変更する第３ステップと、
この第３ステップの終了後に、前記半導体チップ上に仮に配置されているセル間の信号配線を行う第４ステップと、
からなることを特徴とする半導体集積回路の設計方法。
前記第２ステップでは、前記電圧降下の測定値に応じて前記半導体チップ上の領域を分割し、
前記第３ステップでは、前記分割された領域のうち、電圧降下の大きな領域はすでに配線されている電源配線をそれよりも配線密度が低くなるように変更し、電圧降下の小さな領域はすでに配線されている電源配線をそれよりも配線密度が高くなるように変更することを特徴とする請求項５に記載の半導体集積回路の設計方法。