JP2008147438A - 半導体装置 - Google Patents

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Japan
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pad
chip
power supply
pads
connection
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English (en)
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Hirohiko Shibata
大彦 柴田
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NEC Electronics Corp
Original Assignee
NEC Electronics Corp
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Publication date
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Abstract

【課題】パッドピッチが異なるチップ同士の接続を容易に行うことができる半導体装置を提供する。
【解決手段】本発明にかかる半導体装置は、第１接続パッド２ａが第１の間隔で配置された第１の半導体チップ２と、第２接続パッド３ａが第１の間隔より大きい間隔である第２の間隔で配置された第２の半導体チップ３とを有し、第１の半導体チップ２は、第１接続パッド２ａのうち第２接続パッド３ａと接続されない第３のパッド２ｂを有し、第３のパッド２ｂは、第１接続パッド２ａと第２接続パッド３ａとを接続するボンディングワイヤ６ａの傾きを調整する傾き調整パッドを有する。
【選択図】図１

Description

本発明は、半導体装置に関し、特に複数のチップを１パッケージ化したＳｉＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）を構成する半導体装置に関する。
複数の異なる機能の半導体チップを単一の基板上に形成し単一パッケージ化したＳｉＰがある。このＳｉＰは、複数の半導体チップを半導体パッケージ内に搭載し、これらの半導体チップ間の信号の送受信を行うための配線接続や、搭載される半導体チップへの電源供給をＳｉＰ内部で行う。そして、ＳｉＰ外部に接続される機器等との信号の送受信を行う端子がＳｉＰ外部に引き出されている。これにより、ＳｉＰを用いたモバイル機器等の高機能化、薄型化、及び軽量化を同時に実現している。
このようなＳｉＰを用いた半導体システムが特許文献１に記載されている。特許文献１に記載の半導体システムを図１０に示す。図１０に示す半導体システム９０は、パッケージ９１にロジックチップ９２及びメモリチップ９３が配置されている。このロジックチップ９２とメモリチップ９３は一辺が対向するように隣接して配置されている。パッケージ９１は、ロジックチップ９２及びメモリチップ９３と接続される接続端子９４と、接続端子９４を介して外部から電源電圧Ｖｃｃとグランド電圧Ｖｓｓが供給されるＩ／Ｏ回路電源用端子９５と、電源電圧Ｖｃｃとグランド電圧Ｖｓｓを伝送するＩ／Ｏ回路電源線９６とを有している。このＩ／Ｏ回路電源線９６上に端子９７が形成されている。接続端子９４はロジックチップ９２又はメモリチップ９３上に配置された接続端子９８等にワイヤボンディング等で接続される。
ロジックチップ９２及びメモリチップ９３上には、それぞれ高速Ｉ／Ｏ回路９９、Ｉ／Ｏ端子１００、及びＩ／Ｏ電源端子１０１が配置されている。このＩ／Ｏ端子１００及びＩ／Ｏ電源端子１０１は、ロジックチップ９２とメモリチップ９３が対向して隣接する辺に配置されている。対向して配置されているロジックチップ９２とロジックチップ９３のＩ／Ｏ端子１００同士がボンディングワイヤ１０２で電気的に接続されている。Ｉ／Ｏ電源端子１０１はＩ／Ｏ回路電源線９６上に形成された端子９７にワイヤボンディング等で接続され、電源が供給されている。
特開平１１−０８６５４６号公報
しかしながら、従来は、ＳｉＰに搭載されるチップ同士を電気的に接続するパッドであるＩ／Ｏ端子１００のパッド間距離（以下、パッドピッチという。）が一定の場合のみが想定されていた。このため、例えば、ロジックチップ９２とロジックチップ９３のパッドピッチが異なる場合、Ｉ／Ｏ端子１００同士を接続するボンディングワイヤが、平面上においてロジックチップ９２とロジックチップ９３が対向する辺に対して直交して接続されず、ボンディングワイヤ同士が略平行となるように接続されないという問題点があった。ここで、それぞれのロジックチップ上に配置されたＩ／Ｏ端子１００が配置されているパッド列の同一端側から順にそれぞれのＩ／Ｏ端子１００を接続する場合を考える。例えば、パッドピッチの短いロジックチップのパッド列の端から５番目のＩ／Ｏ端子１００と、パッドピッチの長いロジックチップのパッド列の端から５番目のＩ／Ｏ端子１００とを接続する場合、ロジックチップのパッドピッチが異なるため、平面上においてワイヤボンディングが、ロジックチップが対向する辺に対して直交して接続されず、パッド列方向に傾いてしまうという問題点があった。
以下に、パッドピッチが一定でない場合について説明する。例えば、高性能の中央演算処理装置（ＣＰＵ）が組み込まれたチップと、周辺回路等が組み込まれたチップとを１つのＳｉＰに搭載する場合がある。この場合、ＣＰＵが組み込まれたチップと周辺回路等が組み込まれたチップとでは製造プロセスが異なるためパッドピッチが異なる場合がある。これは、例えば、ＣＰＵが組み込まれたチップは性能を優先しチップ単価が高く高速動作が可能な微細な最新の製造プロセスで設計製造される。一方、周辺回路が組み込まれたチップはチップ単価の安い従来から用いられている製造プロセスで製造される。すなわち、チップごとに製造プロセスが異なるため、チップのパッドピッチが異なる場合がある。
また、単一のＳｉＰ内に搭載されるチップは、全て新しく設計されたチップではなく、何世代か前のチップと新しい機能を有する最新のチップが使用される場合がある。これは、全てのチップを新たに設計開発することにより、チップ等の開発及び製造にかかる一連の工程に必要な時間であるＴＡＴ（Turn Around Time）が長くなるためである。このため、機能を変更したいチップのみを新たに設計し直す。ここで、チップ毎に製造プロセスが異なる。そして、この新たに設計されたチップと何世代か前のチップとを単一のＳｉＰ内に搭載する。これにより、ＳｉＰ内に搭載するチップ毎にパッドピッチが異なってしまう場合がある。
このような場合に、異なるパッドピッチを有するチップのパッド列の同一端側からそれぞれのパッドを順次接続する際、接続に用いられるボンディングワイヤがチップ平面上において、チップが対向する辺に対して直交して接続されないという問題点があった。すなわち、ボンディングワイヤ毎に配線長が異なり、これらのボンディングワイヤが略平行に接続されないという問題点があった。そのため、ボンディングワイヤが、平面上においてチップが対向する辺に対して略直交して接続されず、パッド列方向に傾く場合であって、ボンディングワイヤ上を樹脂等によって封止する場合、ボンディングワイヤがショート等してしまうという問題点があった。
上述した課題を解決するために、本発明に係る半導体装置は、第１のパッドが第１の間隔で配置された第１の半導体チップと、第２のパッドが前記第１の間隔より大きい間隔である第２の間隔で配置された第２の半導体チップとを有し、前記第１の半導体チップは、前記第１のパッドのうち前記第２のパッドと接続されない第３のパッドを有し、前記第３のパッドは、前記第１のパッドと前記第２のパッドとを接続する配線の傾きを調整する傾き調整パッドを有するものである。
本発明においては、第１のパッドが第１の間隔で配置された第１の半導体チップと、第２のチップが第１の間隔より大きい間隔である第２の間隔で配置された第２の半導体チップにおいて、第１のパッドのうち第２のパッドと接続されない第３のパッドは第１のパッドと第２のパッドとを接続する配線の傾きを調整する傾き調整パッドとすることにより、第１のパッドと第２のパッドとを接続する配線の傾きを調整して、配線同士を略平行にすることができる。
本発明によれば、パッドピッチが異なるチップ同士の接続を容易に行うことができる。
実施の形態１．
以下、本実施の形態について、図を参照しながら詳細に説明する。本実施の形態は、本発明をＳｉＰに適用したものである。図１に本実施の形態にかかるＳｉＰの平面図を示す。図１に示すように、ＳｉＰ内において複数層で形成されている基板１上に第１の半導体チップ（以下、第１チップという。）２、第２の半導体チップ（以下、第２チップ）３、複数の電源パッド４、複数のグランドパッド５、複数の周辺パッド７が形成されている。
第１チップ２は、第１チップ２と第２チップ３が対向している辺（以下、対向辺という。）に沿って略一列に配置された複数の第１接続パッド２ａを有している。また、対向辺以外の辺に沿って配置された複数の第１接続パッド２ｃを有している。そして、第２チップ３は、対向辺に沿って略一列に配置された複数の第２接続パッド３ａを有している。また、対向辺以外の辺に沿って配置された複数の第２接続パッド３ｃを有している。電源パッド４は、後述するように、基板１内に形成された電源層に接続されていて電源電圧が供給されている。また、グランドパッド５は、後述するように、基板１内に形成されたグランド層（ＧＮＤ層）に接続されていてグランド電圧が供給されている。この電源パッド４及びグランドパッド５は第１チップ２と第２チップ３の間の基板１上に形成されている。複数の周辺パッド７は、それぞれ接続される第１接続パッド２ｃ又は第２接続パッド３ｃの機能に応じて電源用、グランド用、又は信号用のパッドとして設定され、基板１の内層の配線又はプレーンを介して基板１の裏面に形成された半田ボールに接続される。また、これらの周辺パッド７は、第１接続パッド２ｃ又は第２接続パッド３ｃとボンディングワイヤ６ｂを介して接続される。すなわち、周辺パッド７は、ＳｉＰ内部の半導体チップに電源電圧又はグランド電圧を供給すると供に、ＳｉＰ内部の半導体チップと外部との信号の接続を行っている。
ここで、対向辺に沿って第１接続パッド２ａ及び第２接続パッド３ａが略一列に配置されている方向をパッド列方向ということとする。本実施の形態においては、第１接続パッド２ａのうち第２チップ３上に形成された第２接続パッド３ａと接続されない第３のパッド２ｂを設ける。また、第２接続パッド３ａのうち第１接続パッド２ａと接続されない第４のパッド３ｂを設けてもよい。そして、ボンディングワイヤ６ａの傾きを調整する傾き調整を行う場合は、この第３のパッド２ｂを傾き調整パッドとして使用する。傾き調整パッドとは、ボンディングワイヤ６ａが平面上で対向辺に直交する方向から一定量傾いた場合の傾きを調整するパッドであって、第２接続パッド３ａと接続されない未接続パッドである。また、後述するように、ボンディングワイヤ６ａの傾きが大きい場合及びより正確に傾きを調整する場合等は、第４のパッド３ｂを傾き調整パッドとして使用してもよい。換言すれば、第３のパッド２ｂは、第２接続パッド３ａと接続されない冗長なパッドである。同じく第４のパッド３ｂは第１接続パッド２ａと接続されない冗長なパッドであるが、後述するように、これらの第３のパッド２ｂ、第４のパッド３ｂを上述の傾き調整に使用するのみならず、電源パッド又はグランドパッドと接続することで、第１チップ２及び第２チップ３の電位を安定させることができる。
次に、図２に図１で示したＳｉＰの一部であって、説明のために第１接続パッド２ａ及び第３のパッド２ｂ並びに第２接続パッド３ａ及び第４のパッド３ｂの数を変更した図を示す。この図２を用いて本実施の形態の第１チップ２と第２チップ３の構成について詳細に説明する。図２に示すように、基板１上に第１チップ２と第２チップ３が形成されている。第１チップ２と第２チップ３の対向辺に沿って、それぞれ第１チップ２は複数の第１接続パッド２ａを有し、第２チップ３は複数の第２接続パッド３ａを有している。本実施の形態では、第１チップ２上に形成される第１接続パッド２ａと第２チップ３上に形成される第２接続パッド３ａのパッドピッチが異なるため、第１接続パッド２ａに第３のパッド２ｂを設ける。また、第１チップ２は、対向辺以外の辺に第１接続パッド２ｃを有し、第２チップ３は対向辺以外の辺に第２接続パッド３ｃを有している。第１接続パッド２ｃ及び第２接続パッド３ｃはそれぞれ図示せぬ周辺パッド７にボンディングワイヤ６ｂを介して接続されている。第１接続パッド２ａのパッドピッチは例えば、１００μｍであり、第２接続パッド３ａのパッドピッチは１２０μｍである。そして、第１チップ２と第２チップ３の間に、電源層に接続されている電源パッド４とグランド層に接続されているグランドパッド５とを有する。
ここで、第１接続パッド２ａと第２接続パッド３ａのパッドピッチが異なる場合に、例えば、対向辺に沿ってそれぞれのチップ上に略一列に配置された第１接続パッド２ａと第２接続パッド３ａのパッド列の同一端の接続パッドから順に接続する。このとき、第１パッド２ａと第２パッド３ａのパッドピッチが異なるため、第１接続パッド２ａと第２接続パッド３ａを接続するボンディングワイヤ６ａが、平面上において、対向辺に直交する方向から傾く。
このため、本実施の形態では、ボンディングワイヤ６ａが、対向辺に直交する方向から一定量以上傾く場合、第３のパッド２ｂをボンディングワイヤ６ａの傾きを調整するための傾き調整パッドとする。ボンディングワイヤ６ａの傾きが大きい場合は、連続して複数個の傾き調整パッドとすればよい。このとき、ボンディングワイヤ６ａの傾きをより正確に調整するため等の目的で第４のパッド３ｂを傾き調整パッドとして使用してもよい。そして、ボンディングワイヤ６ａの傾きが一定量以下になるように第１接続パッド２ａと第２接続パッド３ａとを接続する。ここで、本実施の形態では、第１接続パッド２ａのパッドピッチは第２接続パッド３ａのパッドピッチより短いため第３のパッド２ｂを第４のパッド３ｂより多く設けることが好ましい。
これにより、第１接続パッド２ａと第２接続パッド３ａとを接続するボンディングワイヤ６ａを平面上において対向辺に対して略直交するように接続することができる。すなわち、ボンディングワイヤ長を略最短長とすることができるため、ボンディングワイヤ６ａを介して送受信される信号のノイズを抑制することができる。また、ボンディングワイヤ６ａを対向辺に対して略直交するように設けることにより、平面上においてボンディングワイヤ６ａの配線長が長くなることを防止することができる。これにより、ボンディングワイヤ６ａを樹脂等によって封入する場合にボンディングワイヤ６ａがショートすることを防止することができる。
そして、本実施の形態においては、第１チップ２と第２チップ３の間の基板１上に電源パッド４及びグランドパッド５を配置する。また、第３のパッド２ｂと第４のパッド３ｂを電源パッド４又はグランドパッド５に接続する。すなわち、第１チップ２及び第２チップ３に電源電圧及びグランド電圧を供給するパッドを設けることにより、第１チップ２及び第２チップ３の電位を安定させることができる。
ここで、図３に本実施の形態に係るＳｉＰの断面図であって、図１のＩＩＩ−ＩＩＩ'線における断面図を示す。図３に示すように、基板１は、複数の配線層を積層して形成されている。例えば、１層目に電源層、２層目にグランド層、３層目に配線引き回し層が形成されている。そして、基板１上に形成された複数の周辺パッド７は、例えば、基板１裏面に形成された半田ボール８に接続されていて、半田ボール８を介してＳｉＰに出入力される信号の送受信を行う送受信パッドである。また、例えば、電源層に接続されていて、電源電圧を供給する電源パッド等である。
本実施の形態は、第１チップ２上に配置される第１接続パッド２ａのパッドピッチと、第２チップ３上に配置される第２接続パッド３ａのパッドピッチが異なる場合において、第１接続パッド２ａのうち、第２接続パッド３ａと接続されない第３のパッド２ｂを設ける。また、第２接続パッド３ａのうち、第１接続パッド２ａと接続されない第４のパッド３ｂを設けてもよい。そして、第１接続パッド２ａと第２接続パッド３ａを接続するボンディングワイヤ６ａが平面上において対向辺に対して略直交方向から一定量傾いた場合には、第３のパッド２ｂを傾き調整パッドとして使用する。このとき、第４のパッド３ｂを傾き調整パッドとして使用してもよい。すなわち、第１接続パッド２ａと第２接続パッド３ａとを相互に接続しない第３のパッド２ｂ又は第４のパッド３ｂを配置し、ボンディングワイヤ６ａが一定量傾いた場合に傾き調整等を行う場合は、第３のパッド２ｂを傾き調整パッドとする。また、第４のパッド３ｂを傾き調整パッドとしてもよい。このとき、パッドピッチが短い第３のパッド２ｂは第４のパッド３ｂより多く設ける。そして、第３のパッド２ｂ及び第４のパッド３ｂはそれぞれ、基板１上であって第１チップ２と第２チップ３の間に形成された電源パッド４又はグランドパッド５に接続する。これにより、平面上においてボンディングワイヤ６ａを第１チップ２と第２チップ３が対向する辺に対して略直交して形成することができ、ボンディングワイヤ長を略最短長とすることができる。このため、例えば、第１チップ２及び第２チップ３等をボンディングワイヤ６ａの上から樹脂等で封止する場合に、ボンディングワイヤ６ａがショートすることを防止することができる。また、第３のパッド２ｂ及び第４のパッド３ｂを電源パッド４又はグランドパッド５に接続することにより、第１チップ２及び第２チップ３に供給される電源電圧又はグランド電圧を供給する基板の面積を増大させることができるため、第１チップ２及び第２チップ３の電位を安定させることができる。
ここで、本実施の形態では、第３のパッド２ｂ及び第４のパッド３ｂは電源パッド４又はグランドパッド５と接続することとしたが、第３のパッド２ｂ及び第４のパッド３ｂには電源パッド４及びグランドパッド５以外のパッドを接続してもよい。又は、何も接続しないでもよい。また、必ずしも第３のパッド２ｂ又は第４のパッド３ｂの全てを電源パッド４又はグランドパッド５と接続しなくてもよい。
実施の形態２．
次に実施の形態２にかかるＳｉＰについて図４及び図５を用いて説明する。図４は、実施の形態２にかかるＳｉＰの平面図である。図４及び後述する図５に示す実施の形態２にかかるＳｉＰにおいて、図１乃至図３に示す実施の形態１と同一構成要素には同一の符号を付し、その詳細な説明は省略する。
図４に示すＳｉＰにおいて、図１乃至図３に示す実施の形態１と異なる点は、基板１上にグランドに接続されているチップ搭載基板９を有する点である。このチップ搭載基板９は、後述するように、基板１内においてグランド層に接続されていて、グランド電圧が供給されている。すなわち、基板１上にチップ搭載基板９及び複数の周辺パッド７が形成され、チップ搭載基板９上に第１チップ２及び第２チップ３が形成されている。そして、第１チップ２上に形成されている第３のパッド２ｂ及び第２チップ３上に形成されている第４のパッド３ｂがそれぞれ、チップ搭載基板９に接続される。また、図３に示すように、チップ搭載基板９は、基板１内においてグランド層に接続されていて、グランド電圧が供給されている。そして、このグランド層９上に第１チップ２及び第２チップ３が形成されている。
ここで、図５に図４で示すＳｉＰのＶ−Ｖ'線の断面図を示す。図５に示すように、複数の配線層を積層して形成されている基板１上にチップ搭載基板９及び複数の周辺パッド７が形成されている。そして、チップ搭載基板９上に第１チップ２及び第２チップ３が形成されている。第１チップ２上に形成されている第３のパッド２ｂは、ボンディングワイヤ６ａを介してチップ搭載基板９に接続されている。また、第４のパッド３ｂはボンディングワイヤ６ａを介してチップ搭載基板９に接続されている。そして、第１接続パッド２ｃ及び第２接続パッド３ｃはそれぞれボンディングワイヤ６ｂを介して周辺パッド７と接続されている。
このように構成された本実施の形態においては、第１チップ２、第２チップ３、第３のパッド２ｂ、及び第４のパッド３ｂをグランド電圧が供給されているチップ搭載基板９に接続する構造にする。すなわち、第１チップ２及び第２チップ３に供給されるグランド電圧を供給する基板を設ける。これにより、第１チップ２及び第２チップ３に供給される電位をより安定させることができる。
実施の形態３．
実施の形態３にかかるＳｉＰについて図６及び図７を参照して説明する。図６は実施の形態３にかかるＳｉＰの平面図である。図６及び後述する図７に示す実施の形態３にかかるＳｉＰにおいて、図１乃至図３に示す実施の形態１と同一構成要素には同一の符号を付し、その詳細な説明は省略する。
図６に示すＳｉＰにおいて、図１乃至図３に示す実施の形態１と異なる点は、基板１上にグランドに接続されているチップ搭載基板９を有し、さらに、チップ搭載基板９に電源パッド４を露出させるための開口９ａを有する点である。すなわち、基板１上に電源に接続されている電源パッド４及び、基板１の周囲に沿って、信号パッド等の複数の周辺パッド７が形成される。ここで、電源パッド４はチップ搭載基板９上に形成する第１チップ２及び第２チップ３の間に形成される。そして、基板１上であって、電源パッド４及び周辺パッド７以外を覆うように、チップ搭載基板９が形成される。すなわち、開口９ａに電源パッド４をはめ込む。このチップ搭載基板９上に第１チップ２及び第２チップ３が形成される。この第１チップ２及び第２チップ３上にそれぞれ第１接続パッド２ａ等が形成される。そして、第１チップ２上に形成された第１接続パッド２ａと第２チップ３上に形成された第２接続パッド３ａとを接続する。また、第１チップ２上に形成された第３のパッド２ｂ及び第２チップ３上に形成された第４のパッド３ｂを電源パッド４又はチップ搭載基板９に接続する。
本実施の形態においては、基板１上に電源パッド４を形成する。そして、チップ搭載基板９の開口９ａ内に電源パッド４を形成し、チップ搭載基板９上に第１チップ２及び第２チップ３を形成する。そして、第３のパッド２ｂ及び第４のパッド３ｂを、基板１上に形成されたチップ搭載基板９、又は第１チップ２と第２チップ３の間に形成された電源パッド４に接続する。すなわち、第１チップ２及び第２チップ３に電源電圧を供給する基板及びグランド電圧を供給する基板を設けることにより、第１チップ２及び第２チップ３の電位が安定する。また、本実施の形態では、チップ搭載基板９は開口９ａを有し、この開口９ａ内に電源パッド４を形成し、チップ搭載基板９上に第１チップ２及び第２チップ３を設けることとしたが、例えば、基板１上に２枚のチップ搭載基板を設け、それぞれのチップ搭載基板に第１チップ２又は第２チップ３を形成してもよい。
このように構成された実施の形態３にかかるＳｉＰのＶＩＩ−ＶＩＩ'線における断面図を図７に示す。図７に示すように、第１チップ２上に形成された第１冗長パッド２ｂはボンディングワイヤ６ａを介して基板１上に形成された電源パッド４に接続されている。又はチップ搭載基板９に接続されている（図示せず）。また、第２チップ３上に形成された第２冗長パッド３ｂはボンディングワイヤ６ａを介して基板１上に形成された電源パッド４に接続されている。又はチップ搭載基板９に接続されている（図示せず）。そして、第１接続パッド２ｃ及び第２接続パッド３ｃはそれぞれボンディングワイヤ６ｂを介して周辺パッド７に接続されている。これにより、第１チップ２及び第２チップ３の電位が安定する。
実施の形態４．
次に実施の形態４にかかるＳｉＰについて図８及び図９を用いて説明する。図８は、実施の形態４にかかるＳｉＰの平面図である。図８及び後述する図９に示す実施の形態４にかかるＳｉＰにおいて、図１乃至図３に示す実施の形態１と同一構成要素には同一の符号を付し、その詳細な説明は省略する。
図８に示すＳｉＰにおいて、図１乃至図３に示す実施の形態１と異なる点は、基板１上にグランドに接続されていて、開口９ａを有するチップ搭載基板９を有し、さらに、２列に配置された第１接続パッド２ａ及び２ｃを有する点である。ここで、開口９ａには電源４が形成される。また、２列に配置された第１接続パッド２ａにおいて、第２チップ３と対向する辺に沿って第２チップ３と対向する側に配置された第１接続パッド２ａを第３のパッド２ｂとする。これは、第２チップ３と対向する辺に沿って第２チップ３と対向する側でない第１接続パッド２ａをチップ搭載基板９又は電源パッド４に接続する場合、ボンディングワイヤ６ａが第１チップ２に接触等することによりボンディングワイヤ６ａが破損等してしまう場合がある。このため、本実施の形態では、第２チップ３と対向する側の第１接続パッド２ａを第３のパッド２ｂとし、電源パッド４又はチップ搭載基板９に接続する。
ここで、ボンディングワイヤ６ａの接続を容易にするために、２列に配置した第１接続パッド２ａと第３のパッド２ｂを交互に配置することが好ましい。例えば、図８に示したように、第１接続パッド２ａと第４のパッド２ｂを千鳥状にすることが好ましい。また、基板１上であって第１チップ２を取り囲むように電源に接続されている電源パッド４ａを設けてもよい。そして、第１チップ２上において、対向辺以外に配置された第１接続パッド２ｃのうち、第１チップ２の端に沿って配置された第１接続パッド２ｃをチップ搭載基板９又は電源パッド４ａに接続する。これにより、ボンディングワイヤ６ｂの破損等を防止する。そして、第１チップ２に電源電圧を供給する基板である電源パッド４ａをさらに設けることにより、第１チップ２の電位を安定させることができる。
このように構成された実施の形態４にかかるＳｉＰのＩＸ−ＩＸ'線における断面図を図９に示す。図９に示すように、第１チップ２上に形成された第３のパッド２ｂはボンディングワイヤ６ａを介して基板１上に形成された電源パッド４に接続されている。又はチップ搭載基板９に接続されている（図示せず）。また、第１接続パッド２ａは第２接続パッド３ａと接続されている。そして、第１接続パッド２ｃ及び第２接続パッド３ｃはそれぞれボンディングワイヤ６ｂを介して周辺パッド７又は電源パッド４等に接続されている。
本実施の形態においては、第１接続パッド２ａ及び２ｃを２列に配置する。このとき、例えば、第１接続パッド２ａ及び２ｃを千鳥状に配置することが好ましい。そして、第２チップ３と対向する辺に沿って第２チップ３と対向する側に配置された第１接続パッド２ａを第３のパッド２ｂとする。そして、第１接続パッド２ａを第２接続パッド３ａと接続し、第３のパッド２ｂを電源４又はチップ搭載基板９に接続する。これにより、パッド間を接続するボンディングワイヤ６ａの破損等を防止することができる。また、基板１上であって第１チップ２を取り囲むように電源パッド４ａを設けてもよい。この場合、第１接続パッド２ｃのうち第１チップ２の端に沿って配置された第１接続パッド２ｃを電源パッド４ａ又はチップ搭載基板９に接続することが好ましい。すなわち、第１チップ２に電源電圧を供給する電源パッド４ａを形成し、第１チップ２及び第２チップ３にグランド電圧を供給するチップ搭載基板９を形成することにより、第１チップ２及び第２チップ３の電位がより安定する。
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
本実施の形態にかかるＳｉＰの平面図である。 本実施の形態にかかるＳｉＰであって、図１に示す平面図の一部を拡大した図である。 図１に示すＳｉＰのＩＩＩ−ＩＩＩ'線における断面図である。 本実施の形態にかかるＳｉＰの平面図である。 図４に示すＳｉＰのＶ−Ｖ'線における断面図である。 本実施の形態にかかるＳｉＰの平面図である。 図１に示すＳｉＰのＶＩＩ−ＶＩＩ'線における断面図である。 本実施の形態にかかるＳｉＰの平面図である。 図８に示すＳｉＰのＩＸ−ＩＸ'線における断面図である。 従来の半導体システムの平面図の一部である。
符号の説明
１ 基板
２ 第１チップ
２ａ、２ｃ 第１接続パッド
２ｂ 第３のパッド
３ 第２チップ
３ａ、３ｃ 第２接続パッド
３ｂ 第４のパッド
４、４ａ 電源パッド
５ グランドパッド
６ａ、６ｂ、１０２ ボンディングワイヤ
７ 周辺パッド
８ 半田ボール
９ チップ搭載基板
９ａ 開口
９０ 半導体システム
９１ パッケージ
９２ ロジックチップ
９３ メモリチップ
９４、９８ 接続端子
９５ Ｉ／Ｏ回路電源用端子
９６ Ｉ／Ｏ回路電源線
９７ 端子
９９ 高速Ｉ／Ｏ回路
１００ Ｉ／Ｏ端子
１０１ Ｉ／Ｏ電源端子

Claims (9)

  1. 第１のパッドが第１の間隔で配置された第１の半導体チップと、
    第２のパッドが前記第１の間隔より大きい間隔である第２の間隔で配置された第２の半導体チップとを有し、
    前記第１の半導体チップは、前記第１のパッドのうち前記第２のパッドと接続されない第３のパッドを有し、
    前記第３のパッドは、前記第１のパッドと前記第２のパッドとを接続する配線の傾きを調整する傾き調整パッドを有する半導体装置。
  2. 前記第１のパッドに対して前記第２のパッドが前記第１の半導体チップと前記第２の半導体チップとが対向する辺と直交する方向から一定量傾いた位置に配置されている場合、前記第３のパッドを前記傾き調整パッドとする
    ことを特徴とする請求項１記載の半導体装置。
  3. 前記第１の半導体チップと前記第２の半導体チップとの間に配置され、第１の電源に接続された第１の電源パッド又は第２の電源に接続された第２の電源パッドを有し、
    前記第３のパッドは、前記第１の電源パッド又は第２の電源パッドに接続される
    ことを特徴とする請求項１又は２記載の半導体装置。
  4. 第１の電源に接続されているチップ搭載基板上に形成された、前記第１の半導体チップ及び前記第２の半導体チップとを有し、
    前記第３のパッドは前記チップ搭載基板に接続される
    ことを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
  5. 前記チップ搭載基板は複数の開口を有し、
    第２の電源に接続された第２の電源パッドを前記開口に形成し、前記第３のパッドを前記チップ搭載基板又は前記第２の電源パッドに接続する
    ことを特徴とする請求項４記載の半導体装置。
  6. 前記第１のパッドは前記第１の半導体チップの辺に沿って複数列配置され、前記第１のパッド列のそれぞれの前記第１のパッドが交互に千鳥状に配置される
    ことを特徴とする請求項１乃至５のいずれか１項記載の半導体装置。
  7. 前記第２の半導体チップと対向する辺に配置された前記第１のパッドにおいて、前記第２の半導体チップと対向する側に配置された第１のパッドは前記第３のパッドを有する
    ことを特徴とする請求項６記載の半導体装置。
  8. 前記第２の半導体チップは、前記第２のパッドのうち前記第１のパッドと接続されない第４のパッドを有する
    ことを特徴とする請求項１乃至７のいずれか１項記載の半導体装置。
  9. 前記第３のパッドは前記第４のパッドより多く前記第１の電源パッド又は第２の電源パッドに接続される
    ことを特徴とする請求項８記載の半導体装置。
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