JP2007272224A - 表示素子の駆動回路及び画像表示装置 - Google Patents

表示素子の駆動回路及び画像表示装置 Download PDF

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Abstract

【課題】大画面の画像表示装置にも適用できると共に、表示素子の電圧−輝度特性の劣化にも対応することが可能な新規な表示素子の駆動回路を提供する。
【解決手段】表示素子の駆動回路において表示素子（有機ＥＬ素子）に供給する電流を設定する第１の期間と、表示素子の階調を設定する第２の期間と、表示素子に駆動電流を供給する第３の期間とを有する。そして、表示素子の駆動回路において、表示素子に一定電流を供給する電流源回路と、電流源回路から表示素子に一定電流を供給する時間を制御する制御回路とを具備する。
【選択図】図１

Description

本発明は、有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ以下ＥＬ）素子等の表示素子を駆動する表示素子の駆動回路及びそれを用いた画像表示装置に関するものである。
従来、有機ＥＬ素子と駆動回路で構成される画素をマトリックス状に備えた発光表示デバイスとしてアクティブマトリックス（Ａｃｔｉｖｅ−Ｍａｔｒｉｘ，以下ＡＭ）型有機ＥＬディスプレイが検討されている。
図２３はその画素の構成を、図２４はＡＭ型有機ＥＬディスプレイの構成を示す。ＡＭ型有機ＥＬディスプレイでは、発光強度を制御することにより階調制御が行われている。
有機ＥＬ素子の電圧−発光特性は、経時変化すること、また、駆動回路に用いられている薄膜トランジスタ（Ｔｈｉｎ−Ｆｉｌｍ−Ｔｒａｎｓｉｓｔｏｒ，以下ＴＦＴ）の特性にはばらつきがあることが指摘されている。そのため、ばらつきのない表示を実現するには、有機ＥＬ素子特性の経時変化やＴＦＴの特性ばらつきの影響を受けにくい駆動回路・駆動方法を用いる必要がある。
この課題を解決する第一の技術として、図２５に示す駆動回路が提案されている（例えば、特許文献１）。ＴＦＴの特性ばらつきは、しきい値と移動度のばらつきと見る事ができるが、第一の技術では、駆動回路内のゲート−ドレイン間が短絡したＴＦＴ（Ｔｒ１）に外部から電流を供給する。そうする事で、ＴＦＴのゲートを、ＴＦＴのしきい値と移動度に応じて、外部からの電流が流れる電圧とすることができる。
この後、ゲート電圧を保持した後に電流経路を有機ＥＬ素子ＬＥＤ１に向ければ、ＴＦＴのゲート−ソース間電圧が外部からの電流が流れた電圧と同じとなる。そのため、ＴＦＴは外部からの電流と同じ大きさの一定電流を供給する電流源として働き、外部からの電流と同じ大きさの電流を前記有機ＥＬ素子に流すことができる。
従って、第一の技術では、外部からの電流にばらつきがなければ、ＴＦＴの特性ばらつきに拘わらず、有機ＥＬ素子に一定の電流を供給でき、ばらつきのない表示が可能となる。
また、上述の課題を解決する第二の技術として、図２６に示す駆動回路が提案されている（特許文献２）。第二の技術は、電圧比較器（ＣＭＰ）と、電圧比較器の出力がゲートに接続され、ソースとドレインが電源と有機ＥＬ素子ＬＥＤ１に接続されたスイッチＴＦＴ（Ｔｒ１）を備えている。
第二の技術では、電圧比較器の入力に参照アナログ電圧を保持した後に適当な範囲のスイープ電圧を順に印加する。電圧比較器は、スイープ電圧が参照電圧に比べ高く（低く）なると高レベル（低レベル）の電圧を出力し、スイッチＴＦＴがＯＮ（ＯＦＦ）するため、有機ＥＬ素子への電圧印加のオンオフを制御することができる。従って、スイープ電圧の印加波形により有機ＥＬ素子の発光時間を制御でき、多階調の表示が可能となる。
特表２００２−５１７８０６号公報 特開２００３−２２３１３６号公報
現在、有機ＥＬ素子の電流−輝度特性の向上が進み、有機ＥＬ素子への供給電流は低下している。従って、特に低階調に相当する低い電流の場合、第一の従来技術では、駆動回路内のＴＦＴのゲートを、ＴＦＴのしきい値と移動度に応じて、外部からの電流が流れる電圧とする動作に時間がかかるようになり、大画面の表示装置に適用する事が困難である。
一方、第二の従来技術では、駆動回路内のスイッチングＴＦＴにより有機ＥＬ素子には電圧が印加されるため、有機ＥＬ素子の電圧−輝度特性の劣化による輝度低下に対応できないという課題がある。
本発明の目的は、大画面の画像表示装置にも適用できると共に、表示素子の電圧−輝度特性の劣化にも対応することが可能な表示素子の駆動回路及びそれを用いた画像表示装置を提供することにある。
本発明に係る駆動回路は、表示素子に供給する電流を設定する第１の期間と、前記表示素子の階調を設定する第２の期間と、前記表示素子に駆動電流を供給する第３の期間とを有することを特徴とする。そして、本発明は、表示素子の駆動回路において、前記表示素子に一定電流を供給する電流源回路と、前記電流源回路から表示素子に一定電流を供給する時間を制御する制御回路とを具備する。
そして、前記電流源回路は前記第１の期間に前記表示素子に供給する一定電流に応じた値を保持する保持回路を有する。更に、前記制御回路は前記第２の期間に供給された階調電圧に応じて前記第３の期間において前記電流源回路から前記表示素子に一定電流を供給する時間を制御する。
第１の本発明の骨子は、表示素子に供給する電流を設定するための第１の期間と、該表示素子の階調を設定するための第２の期間と、該表示素子に駆動電流を供給するための第３の期間とを含む駆動制御を行うための駆動回路であって、
第１のトランジスタと、前記第１の期間に前記第１のトランジスタのゲートの電圧を前記表示素子に供給する一定電流に応じた電圧に保持するための保持回路とを有する電流源回路と、
前記電流源回路から前記表示素子への電流をスイッチする第２のトランジスタと、
一方の端子が前記第２のトランジスタのゲートに接続された第３のトランジスタと、一端が前記第３のトランジスタのゲートに接続され、他端が配線に接続された容量素子とを含み、前記第３の期間に前記第２のトランジスタを制御することにより前記表示素子の発光時間が制御される制御回路とを有し、
前記第２の期間に、前記容量素子に前記配線から供給された階調電圧と前記第３のトランジスタのしきい値電圧との差に基づく電荷が蓄積され、
前記第３の期間に、前記第２のトランジスタのゲートにはオン電圧が印加されるとともに、前記容量素子にスイープ電圧が印加されることによって、前記第２のトランジスタのオン時間が制御されることを特徴とする。
第２の本発明の骨子は、表示素子に供給する電流を設定するための第１の期間と、該表示素子の階調を設定するための第２の期間と、該表示素子に駆動電流を供給するための第３の期間とを含む駆動制御を行うための駆動回路であって、
第１のトランジスタと、前記第１の期間に前記第１のトランジスタのゲートの電圧を前記表示素子に供給する一定電流に応じた電圧に保持するための保持回路とを有する電流源回路と、
前記電流源回路から前記表示素子への電流をスイッチする第２のトランジスタと、
一方の端子が前記第２のトランジスタのゲートに接続された第３のトランジスタと、一端が前記第３のトランジスタのゲートに接続され、他端が配線に接続された容量素子とを含み、前記第３の期間に前記第２のトランジスタを制御することにより前記表示素子の発光時間を制御する制御回路とを有し、
前記第２の期間に前記配線から一定電圧が印加された後、階調電圧が印加され、前記容量素子には階調電圧と前記第３のトランジスタのしきい値電圧との差に基づく電荷が蓄積され、
前記第３の期間に前記第２のトランジスタのゲートに前記第３のトランジスタを通して当該第２のトランジスタがオンする電圧が印加された後、前記容量素子にスイープ電圧が印加されることにより、前記第２のトランジスタのオン時間が制御されるのが特徴である。
第３の本発明の骨子は、表示素子に供給する電流を設定する第１の期間と、前記表示素子の階調を設定する第２の期間と、前記表示素子に駆動電流を供給する第３の期間とを有する表示素子の駆動回路において、
第１のトランジスタと、前記第１の期間に前記第１のトランジスタのゲートを前記表示素子に供給する一定電流に応じた電圧に保持するための保持回路とを有する電流源回路と、
前記第１のトランジスタと直列に接続された第２のトランジスタと、一端が前記第２のトランジスタのゲートに接続され、他端が配線に接続された容量素子とを含み、前記第３の期間に前記第２のトランジスタを制御することにより前記表示素子の発光時間を制御する制御回路とを有し、
前記第２の期間に前記容量素子に前記配線から供給された階調電圧と前記第２のトランジスタのゲート電圧との差に基づく電荷が蓄積され、
前記第３の期間に前記容量素子にスイープ電圧が印加されることによって、前記第２のトランジスタのオン時間が制御されることを特徴とする。
第４の本発明の骨子は、表示素子に供給する電流を設定する第１の期間と、前記表示素子の階調を設定する第２の期間と、前記表示素子に駆動電流を供給する第３の期間とを有する表示素子の駆動回路において、
第１のトランジスタと、前記第１の期間に前記第１のトランジスタのゲートを前記表示素子に供給する一定電流に応じた電圧に保持するための保持回路とを有する電流源回路と、
前記電流源回路と直列に接続され、前記表示素子と並列に接続された第２のトランジスタと、一方の端子が前記第２のトランジスタのゲートに接続され、他端が配線に接続された容量素子とを含み、前記第３の期間に前記第２のトランジスタを制御することにより前記表示素子の発光時間を制御する制御回路とを有し、
前記第１の期間に前記配線から一定電圧が印加され、
前記第２の期間に前記配線から階調電圧が印加され、且つ、前記第２のトランジスタのゲートと一方の端子とが短絡され、前記容量素子には階調電圧と前記第２のトランジスタのゲート電圧との差に基づく電荷が蓄積され、
前記第３の期間にスイープ電圧が印加されることによって、前記第２のトランジスタのオン時間を制御されることを特徴とする。
第５の本発明の骨子は、表示素子に供給する電流を設定するための第１の期間と、該表示素子の階調を設定するための第２の期間と、該表示素子に駆動電流を供給するための第３の期間とを含む駆動制御を行うための駆動回路であって、
第１のトランジスタと、前記第１の期間に前記第１のトランジスタのゲートの電圧を前記表示素子に供給する一定電流に応じた電圧に保持するための保持回路とを有する電流源回路と、
前記電流源回路から前記表示素子への電流をスイッチする第２のトランジスタと、
一方の端子が前記第２のトランジスタのゲートに接続された第３のトランジスタと、一端が前記第３のトランジスタのゲートに接続され、他端がスイッチを介して、配線に接続される容量素子とを含み、前記第３の期間に前記第２のトランジスタを制御することにより前記表示素子の発光時間が制御される制御回路とを有し、
前記第２の期間に、前記容量素子に前記配線から供給された階調電圧と前記第３のトランジスタのしきい値電圧との差に基づく電荷が蓄積され、
前記第３の期間に、前記第２のトランジスタのゲートにはオン電圧が印加されるとともに、前記容量素子にスイープ電圧が印加されることによって、前記第２のトランジスタのオン時間が制御されることを特徴とする。
また、別の本発明に係る画像表示装置は、基板上に、前記第１から第５の本発明に係る駆動回路と表示素子とがマトリックス状に配置されていることを特徴とする。
別の本発明に係る表示素子の駆動回路は、前記第１から第5の本発明に係る駆動回路において、前記制御回路内に電流源を備え、
前記電流源が、前記容量素子の一端に電荷を供給、あるいは電荷を取り去ることで、前記制御回路内で前記スイープ電圧を形成することを特徴とする。
また、別の本発明に係る表示素子の駆動回路は、前記第１から第４の本発明に係る駆動回路において、前記第２のトランジスタにおいて、前記一定電流がサブスレショールド領域の電流であり、オフ電流が前記一定電流の０．１％以下である事を特徴とする。
また、別の本発明に係る表示素子の駆動回路は、表示素子に供給する電流を設定するための第１の期間と、前記表示素子の階調を設定するための第２の期間と、前記表示素子に駆動電流を供給するための第３の期間とを有し、
前記第１の期間に前記表示素子に供給する一定電流に応じた値を保持する保持回路を有する電流源回路と、前記第２の期間に供給された階調電圧に応じて前記第３の期間に前記電流源回路から前記表示素子に一定電流を供給する時間を制御する制御回路とを備え、
前記電流源回路は、少なくとも第1のトランジスタを備え、
前記制御回路は、前記電流源回路と前記表示素子の間にソース・ドレインが直列に接続し、ゲートが直接、あるいはスイッチを経由して容量素子の一端に接続しており、前記一定電流が、ゲート電圧−ドレイン電流特性のサブスレショールド領域にあり、かつオフ電流が前記一定電流の０．１％以下である第２のトランジスタを備え、
前記第３の期間において、前記第２のトランジスタのゲート電圧を経時的に変え、前記第２のトランジスタのソース・ドレイン間がオンする時間を制御することで、前記表示素子への一定電流を供給する時間を制御することを特徴とする。
また、別の本発明に係る表示素子の駆動回路は、表示素子に供給する電流を設定する第１の期間と、前記表示素子の階調を設定する第２の期間と、前記表示素子に駆動電流を供給する第３の期間とを有し、
前記第１の期間に前記表示素子に供給する一定電流に応じた値を保持する保持回路を有する電流源回路と、前記第２の期間に供給された階調電圧に応じて前記第３の期間に前記電流源回路から前記表示素子に一定電流を供給する時間を制御する制御回路とを備え、
前記電流源回路は、少なくとも第1のトランジスタを備え、
前記制御回路は、電流源回路に対し、前記表示素子とソース・ドレインが並列に接続し、ゲートが直接、あるいはスイッチを経由して容量素子の一端に接続し、前記一定電流がゲート電圧−ドレイン電流特性のサブスレショールド領域にあり、かつオフ電流が前記一定電流の０．１％以下である第２のトランジスタを備え、
前記第３の期間において、前記第２のトランジスタのゲート電圧を経時的に変え、前記第２のトランジスタのソース・ドレイン間がオフする時間を制御することで、前記表示素子への一定電流を供給する時間を制御することを特徴とする。
本発明によれば、大画面の画像表示装置へも適用ができると共に、表示素子の電圧−輝度特性の劣化による輝度の変化を低減できる新規な駆動回路を提供できる。
次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。なお、以下の実施形態では、有機ＥＬ素子を用いた場合の例を説明するが、本発明は有機ＥＬ素子に限定されるものではなく、他の表示素子の駆動にも適用できる。
（第一の実施形態）
本実施形態に係る駆動回路について説明する。図１を用いてその回路構成について説明する。ここでいう駆動回路とは、表示素子に供給する電流を設定するための第１の期間と、該表示素子の階調を設定するための第２の期間と、該表示素子に駆動電流を供給するための第３の期間とを含む駆動制御を行うための駆動回路である。
本発明に係る駆動回路は、第１のトランジスタ（Ｔｒ１）と、第１の期間に第１のトランジスタのゲート電圧を表示素子（例えば、ＬＥＤ１）に供給する一定電流に応じた電圧に保持するための保持回路（例えば、Ｃ１である。）とを有する電流源回路を有する。
更に、前記電流源回路から前記表示素子への電流をスイッチする第２のトランジスタ（Ｔｒ２）を有する。
そして、ソース又はドレインのいずれか一方の端子が第２のトランジスタのゲートに接続された第３のトランジスタ（Ｔｒ３）と、一端が第３のトランジスタのゲートに接続され、他端が配線（Ｌ３）に接続された容量素子（Ｃ２）とを含む。そして第３の期間に第２のトランジスタを制御することにより表示素子の発光時間が制御される制御回路とを有する。
ここで、前記第２の期間に、前記容量素子（Ｃ２）に前記配線から供給された階調電圧と前記第３のトランジスタのしきい値電圧との差に基づく電荷が蓄積される。
次に、前記第３の期間に、前記第２のトランジスタ（Ｔｒ２）の制御端子にはオン電圧が印加されるとともに、前記配線から前記容量素子にスイープ電圧が印加されることによって、前記第２のトランジスタのオン時間が制御される。
斯かる構成により、表示素子に定電流を供給して駆動する場合に、その供給期間を制御できる。
以下、駆動回路を構成する具体的な構成要素と、タイミングチャートを利用して、本実施形態に斯かる発明を詳述する。なお、上述したトランジスタのゲートとは、ゲート電極を意味する。
本発明の第一の実施形態の構成を図１に示す。本実施形態では、一端が第一の配線Ｌ１に接続されている有機ＥＬ素子ＬＥＤ１と、有機ＥＬ素子ＬＥＤ１を駆動する駆動回路を備えている。駆動回路は以下のように構成されている。
まず、ソースが第一の容量Ｃ１の一端と第四の配線Ｌ４に、ゲートが第一の容量Ｃ１の他の一端に接続されている第一のトランジスタであるｐ型トランジスタＴｒ１を備えている。また、一端が第一のトランジスタＴｒ１のドレインに接続され、他の一端が第二の配線Ｌ２に接続された第一のスイッチＳＷ１と、一端が第一のトランジスタＴｒ１のゲートに接続され、他の一端が配線Ｌ２に接続された第二のスイッチＳＷ２を備えている。
これら第一の容量Ｃ１、第一のトランジスタＴｒ１、第一のスイッチＳＷ１、第二のスイッチＳＷ２は電流源回路を構成している。
更に、一端が第一のトランジスタＴｒ１のドレインと接続されている第四のスイッチＳＷ４を備えている。また、ソースが有機ＥＬ素子ＬＥＤ１の配線Ｌ１に接続されていない側の一端と接続され、ドレインが第一のトランジスタＴｒ１のドレインに第四のスイッチＳＷ４を介して接続されている第二のトランジスタであるｎ型トランジスタＴｒ２を備えている。
また、一端が第二のトランジスタＴｒ２のゲートに第五のスイッチＳＷ５を介して接続され、他の一端が第三の配線Ｌ３に接続されている第二の容量Ｃ２を備えている。また、ドレインとソースのいずれか一端が第五の配線Ｌ５に接続されている第三のトランジスタであるｎ型トランジスタＴｒ３を備えている。
第三のトランジスタＴｒ３のゲートは第二の容量Ｃ２と第五のスイッチＳＷ５の一端に接続され、ソースとドレインの他の一端は第二のトランジスタＴｒ２のゲートとスイッチＳＷ５の他の一端と接続されている。また、一端が第二のトランジスタＴｒ２のゲートに、他の一端が配線Ｌ４に接続されている第七のスイッチＳＷ７を備えている。
これら第二のトランジスタＴｒ２、第三のトランジスタトランジスタＴｒ３、第二の容量Ｃ２、スイッチＳＷ４、ＳＷ５、ＳＷ７は、有機ＥＬ素子ＬＥＤ１の発光時間を制御する制御回路を構成している。
本実施形態の動作のタイミングチャートを図２に示す。なお、配線Ｌ１，Ｌ４，Ｌ５には一定電圧ＶＳＳ１，ＶＤＤ１，ＶＳＳ２が印加され、配線Ｌ２には一定電流Ｉｄが供給されている。第二のトランジスタＴｒ２のゲート電圧はＶａとする。
まず、図２に示すように電流設定期間において、スイッチＳＷ１、ＳＷ２をオンし、スイッチＳＷ４，スイッチＳＷ５，スイッチＳＷ７をオフする。この時、第一のトランジスタＴｒ１には配線Ｌ２より電流Ｉｄが供給され、安定状態では第一のトランジスタＴｒ１のゲート電圧は、電流Ｉｄが流れるような電圧となる。その後、電流設定期間の終了とともにスイッチＳＷ１，ＳＷ２をオフするため、電流Ｉｄが流れるような電圧が、第一のトランジスタＴｒ１のゲート並びに第一の容量Ｃ１に保持される。
次に、図２に示すように階調設定期間において、まず、スイッチＳＷ５とＳＷ７をオンする。これにより、Ｖａの電圧が配線Ｌ４からのＶＤＤ１近くの電圧となる。但し、スイッチＳＷ４がオフであるため、有機ＥＬ素子ＬＥＤ１には電流が供給されず、有機ＥＬ素子ＬＥＤ１は発光しない。引き続き、スイッチＳＷ７をオフする。
その際、配線Ｌ３から容量C２の一端に階調電圧Ｖｄを印加する。一方、この時、Ｖａの電圧は第三のトランジスタＴｒ３のしきい値電圧Ｖｔｈとなる。従って、第二の容量Ｃ２の一端に電圧Ｖｄが印加され、他の一端には電圧Ｖｔｈが印加される。この時、第二の容量Ｃ２には、Ｃ２の容量値をＣ２とすれば、電荷Ｑ２＝Ｃ２×（Ｖｄ−Ｖｔｈ）が蓄積される。その後、第五のスイッチＳＷ５がオフすると第二の容量Ｃ２は電荷Ｑ２を保持する。
次に、図２に示すように発光期間において、まず、第七のスイッチＳＷ７をオンする。これにより、Ｖａの電圧がＶＤＤ１となる。次に、スイッチＳＷ７をオフした後、スイッチＳＷ４をオンし、配線Ｌ３はＶＬからＶＨの範囲の電圧を適当な時間をかけてスイープする。その際、第二の容量Ｃ２が電荷Ｑ２を保持するチャージポンプ効果により、配線Ｌ３がＶＬからＶｄ未満の範囲において、第三のトランジスタＴｒ３のゲート電圧がＶｔｈ以下となる。
この時、Ｖａの電圧はＶＤＤ１を保持し、第二のトランジスタＴｒ２がオンであるため、有機ＥＬ素子ＬＥＤ１には、電流Ｉｄが供給されて発光する。同様に、配線Ｌ３がＶｄ以上になると、第三のトランジスタＴｒ３のゲート電圧がＶｔｈ以上となるため、Ｖａの電圧は配線Ｌ５のＶＳＳ２となる。この時、第二のトランジスタＴｒ２がオフするため、有機ＥＬ素子ＬＥＤ１に電流が供給されなくなり、発光しなくなる。
このように前記スイープ電圧は、前記第３のトランジスタのゲート電圧値が、前記しきい値電圧を超えるように、前記容量素子に印加される。
以上の結果、第三のトランジスタＴｒ３の特性であるＶｔｈにばらつきがあっても、階調設定時に配線Ｌ３から印加する階調電圧Ｖｄに応じて第二のトランジスタＴｒ２をオンからオフに制御できる。そのため、階調電圧Ｖｄ値により有機ＥＬ素子ＬＥＤ１が発光する期間の制御を、トランジスタのばらつきによらず、行うことができる。
また、電流設定期間における書き込み電流を大きい電流とし、且つ、電流値一定としているため、低階調に相当する小さい電流であっても電流設定期間の時間を長く必要とせず、高精細、大画面の画像表示装置に使用する事が可能となる。
更に、定電流により有機ＥＬ素子ＬＥＤ１を駆動しているため、有機ＥＬ素子ＬＥＤ１の電圧−輝度特性の劣化による輝度低下に対応できる。
更に、背景技術の欄で第２の技術として説明したような比較器を用いて表示素子（有機ＥＬ素子）を駆動する構成ではないため、比較器のノイズやリーク電流の影響を受けることがなく、有機ＥＬ素子の電流が変動することはない。
これらの効果は以下の全ての実施形態において同様に得られるものである。
なお、スイッチオフ時のリークによる第一の容量Ｃ１に保持された電圧変動が小さいならば、電流設定期間をフレーム毎や数フレーム毎に設けることが可能となる。この時、階調設定期間や発光期間をより長く取る事ができる。
更に、階調設定期間においてスイッチＳＷ４をオンする事で、第二のトランジスタＴｒ２には動作時の電圧が印加されるため、寄生容量の効果を低減できる。但し、この場合、階調設定期間に有機ＥＬ素子ＬＥＤ１に電流が流れて発光してしまうが、この階調設定時の発光期間が、階調表示時の発光期間に対し、非常に短い場合には問題とならない。
また、スイッチＳＷ４の代わりに、第二のトランジスタＴｒ２と有機ＥＬ素子ＬＥＤ１の間に第三のスイッチＳＷ３を設けても、同じ動作並びに機能を実現できる。
更に、第一のトランジスタＴｒ１としてｐ型トランジスタの代わりに、ｎ型トランジスタを用いることができる。その場合の回路例を図３に、タイミングチャートを図４に示す。図３では図１と同一部分には同一符号を付している。
この場合、第一のトランジスタＴｒ１はソースとゲートの間に第一の容量Ｃ１を備えている。また、一端が第一のトランジスタＴｒ１のドレインに接続され、他の一端が第二の配線Ｌ２に接続された第一のスイッチＳＷ１と、一端が第一のトランジスタＴｒ１のゲートに接続され、他の一端が配線Ｌ２に接続された第二のスイッチＳＷ２を備えている。更に、一端が第四の配線Ｌ４に接続され、他の一端が第一のトランジスタＴｒ１のドレインに接続されている第九のスイッチＳＷ９を備えている。
本回路では、図４に示すようにスイッチＳＷ９がスイッチＳＷ１，ＳＷ２の反転動作を行い、他の動作を図１の場合と同様に行うことで、同じ機能を実現できる。但し、図４に示すように電流設定期間において電流経路を確保するために、スイッチＳＷ４をオンして有機ＥＬ素子ＬＥＤ１に電流を流す。この電流設定時の発光期間が、階調表示時の発光期間に対し、非常に短い場合には問題とならない。
また、図５に示すように一端が第一のトランジスタＴｒ１のソースとスイッチＳＷ４の一端に接続され、他の一端が配線Ｌ１（あるいは配線Ｌ５）に接続された第十のスイッチであるＳＷ１０を備えてもよい。図３との違いは第十のスイッチＳＷ１０を設けている点である。その場合のタイミングチャートを図６に示す。
まず、図６に示すように電流設定期間において、スイッチＳＷ４をオフ、スイッチＳＷ１０をオンすることで、有機ＥＬ素子ＬＥＤ１とは異なる電流経路ができるため、電流設定時の発光を抑えることができる。スイッチＳＷ１０は電流設定期間以外は常にオフとする。
また、配線Ｌ２と第一のトランジスタＴｒ１のゲート間にあるスイッチＳＷ２を第一のトランジスタＴｒ１のドレインとゲート間に配置しても同じ動作並びに機能を実現できる。これは、第一のトランジスタＴｒ１がｐ型，ｎ型でも同様である。
また、図３や図５に示す例のように第一のトランジスタＴｒ１がｎ型トランジスタの場合には、電流設定期間以外、少なくとも発光期間において、配線Ｌ２にＶＤＤ１を印加し、スイッチＳＷ１をオンにする。そうすることで、配線Ｌ４とスイッチＳＷ９を用いることなく、同じ機能を実現できる。
また、例えば、配線Ｌ３と第二の容量Ｃ２との間にスイッチＳＷ６を設け、階調電圧を保持する事で、Ｖａの電圧をＶｔｈに保持できる。ＶａがＶｔｈの場合に第二のトランジスタＴｒ２がオフし、Ｖｔｈより大きい場合にオンするような設計をすれば、スイッチＳＷ４の代わりに第二のトランジスタＴｒ２により有機ＥＬ素子ＬＥＤ１への電流経路が遮断される。そのため、階調電圧設定期間後に電流設定期間を設ける事で、スイッチＳＷ４が無くとも同じ機能を実現できる。
また、例えば、図７に示すようにスイッチＳＷ７の代わりに第四のトランジスタＴｒ４を設けても良い。即ち、ソースを配線Ｌ４に接続し、ドレインを第三のトランジスタＴｒ３のドレインに接続し、ゲートを第三のトランジスタＴｒ３のゲートと接続した第四のトランジスタとしてｐ型トランジスタＴｒ４を用いる。その場合のタイミングチャートを図８に示す。図１との違いはスイッチＳＷ７の代わりに第四のトランジスタＴｒ４を用いた点のみである。
この時、第三、第四のトランジスタＴｒ３、Ｔｒ４、スイッチＳＷ５、第二の容量Ｃ２で、第三、第四のトランジスタＴｒ３，Ｔｒ４の特性ばらつきによるインバータの論理反転電圧（Ｖｉｎｖ）ばらつきをキャンセルするインバータ型コンパレータを構成できる。従って、同じ機能を実現できる。
また、第二のトランジスタＴｒ２は、有機ＥＬ素子ＬＥＤ１に供給する定電流では、しきい値以下のサブスレショールド領域となるような特性を備える事が望ましい。この場合、Ｔｒ２のゲート電圧のわずかな変動により、第２のトランジスタＴｒ２はオン、あるいはオフする。従って、有機ＥＬ素子ＬＥＤ１に電流を供給するか否かが、速やかに変化させることができる。また、Ｔｒ２のオフ電流は、定電流の０．１％以下であれば、階調制御に影響を与えない。
第二のトランジスタＴｒ２が定電流でサブスレショールド領域となるためには、Ｔｒ２の電流能力を十分高くする必要がある。これは、トランジスタのサイズを大きくする、あるいは移動度の高い半導体をチャネル層とするトランジスタを用いることで可能である。
また、本発明は、基板上に、上述のような有機ＥＬ素子ＬＥＤ１とその駆動回路を含む発光表示デバイスをマトリックス状に配置する。そして、電流設定期間や階調設定期間をライン毎に行い、配線Ｌ３をカラム毎に準備して階調電圧を供給する事で、マトリックス型発光表示デバイス（画像表示装置）を実現する事が可能である。
なお、上記説明においては、表示素子の例として有機エレクトロルミネッセンス素子を例に挙げて示したが、本発明はこれに限定されるものではなく、例えば、無機発光素子にも適用できる。
また、前述したトランジスタやスイッチ素子は、薄膜トランジスタ（ＴＦＴ）により構成できる。このＴＦＴの材料としては特に限定されるものではないが、例えば、アモルファスシリコンや、多結晶シリコンや単結晶シリコンをチャネルに適用できる。また、このチャネル膜の材料としては、ＩｎやＺｎを含み構成されるアモルファス酸化物半導体膜も利用できる。本実施形態及び以降の実施形態に係る発明において、薄膜トランジスタは、ｎ型薄膜トランジスタ、又はｐ型薄膜トランジスタが適用される。
特にアモルファス酸化物半導体膜をチャネル膜とするＴＦＴは、移動度が高い、オフ電流が小さい、製造も容易などから、望ましいＴＦＴである。更に、本実施形態に係る駆動回路を構成するトランジスタの導電型は、ｎ型あるいはｐ型の一方のみからの構成になるようにしてもよい。
上記説明した駆動回路を各画素毎に設け、そしてそれをマトリックス状に配置することで、画像表示装置を構成することもできる。なお、これら表示素子の例や、トランジスタの材料や導電型などについては、以降の実施形態に係る発明においても、矛盾しない限り適用できる。
なお、有機ＥＬ素子ＬＥＤ素子と記載しているが、有機発光ダイオード（ＯＬＥＤ）も適用できる。以下の実施形態でも同様である。
（第二の実施形態）
以下に、本実施形態に係る発明について、図９を用いて、その駆動回路の構成要素について説明する。
なお、ここでいう駆動回路とは、表示素子に供給する電流を設定するための第１の期間と、該表示素子の階調を設定するための第２の期間と、該表示素子に駆動電流を供給するための第３の期間とを含む駆動制御を行うための駆動回路のことである。
本実施形態において、図９に示すように第１のトランジスタ（Ｔｒ１）と、第１の期間に第１のトランジスタのゲートの電圧を表示素子（ＬＥＤ１）に供給する一定電流に応じた電圧に保持するための保持回路（例えばＣ１）とを有する電流源回路を有する。
さらに、前記電流源回路から前記表示素子への電流をスイッチする第２のトランジスタ（Ｔｒ２）と、ソース又はドレインのいずれか一方の端子が前記第２のトランジスタのゲートに接続された第３のトランジスタ（Ｔｒ３）とを含む。また、一端が前記第３のトランジスタのゲートに接続され、他端が配線（Ｌ３）に接続された容量素子（Ｃ２）を含む。そして、前記第３の期間に前記第２のトランジスタを制御することにより前記表示素子の発光時間を制御する制御回路を有する。
そして、前記第２の期間に前記配線から一定電圧が印加された後、階調電圧が印加され、前記容量素子（Ｃ２）には階調電圧と前記第３のトランジスタのしきい値電圧との差に基づく電荷が蓄積される。
前記第３の期間に前記第２のトランジスタのゲートに前記第３のトランジスタ（Ｔｒ３）を通して当該第２のトランジスタ（Ｔｒ２）がオンする電圧が印加された後、前記配線から前記容量素子にスイープ電圧が印加される。こうして、前記第２のトランジスタ（Ｔｒ２）のオン時間が制御される。
以下に、図９及び図１０のタイミングチャートを利用して、より具体的に説明する。本発明の第二の実施形態の構成を図９に示す。本実施形態では、一端が第一の配線Ｌ１に接続されている有機ＥＬ素子ＬＥＤ１と、その駆動回路を備えている。駆動回路は以下のように構成されている。
まず、ソースが第一の容量Ｃ１の一端と第四の配線Ｌ４に、ゲートが第一の容量Ｃ１の他の一端に接続されている第一のトランジスタであるｐ型トランジスタＴｒ１を備えている。また、一端が第一のトランジスタＴｒ１のドレインに接続され、他の一端が第二の配線Ｌ２に接続された第一のスイッチＳＷ１と、一端が第一のトランジスタＴｒ１のゲートに接続され、他の一端が配線Ｌ２に接続された第二のスイッチＳＷ２を備えている。
これら第一の容量Ｃ１、第一のトランジスタＴｒ１、第一のスイッチＳＷ１、第二のスイッチＳＷ２は電流源回路を構成している。
また、一端が第一のトランジスタＴｒ１のドレインと接続されている第四のスイッチＳＷ４を備えている。更に、ソースが有機ＥＬ素子ＬＥＤ１の配線Ｌ１に接続されていない側の一端と接続され、ドレインが第一のトランジスタＴｒ１のドレインにスイッチＳＷ４を介して接続されている第二のトランジスタであるｎ型トランジスタＴｒ２を備えている。
また、一端が第二のトランジスタＴｒ２のゲートに第五のスイッチＳＷ５を介して接続され、他の一端が第三の配線Ｌ３に接続されている第二の容量Ｃ２を備えている。更に、ドレインとソースの内の一端が第五の配線Ｌ５に接続されている第三のトランジスタであるｎ型トランジスタＴｒ３を備えている。
第三のトランジスタＴｒ３のゲートは第二の容量Ｃ２とスイッチＳＷ５の一端に接続され、ソースとドレインの内の他の一端は第二のトランジスタＴｒ２のゲートとスイッチＳＷ５の他の一端と接続されている。
これら第二、第三のトランジスタＴｒ２、Ｔｒ３、第二の容量Ｃ２、スイッチＳＷ４、ＳＷ５は有機ＥＬ素子ＬＥＤ１の発光時間を制御する制御回路を構成している。
本実施形態の動作のタイミングチャートを図１０に示す。但し、配線Ｌ１，Ｌ４には一定電圧ＶＳＳ１，ＶＤＤ１が印加され、配線Ｌ２には一定電流Ｉｄが供給されている。第二のトランジスタＴｒ２のゲート電圧をＶａとする。
まず、図１０に示すように電流設定期間において、スイッチＳＷ１，ＳＷ２をオンし、スイッチＳＷ４，ＳＷ５をオフする。配線Ｌ５の電圧はＶＤＬとする。この時、第一のトランジスタＴｒ１には、配線Ｌ２より電流Ｉｄが供給され、安定状態では、第一のトランジスタＴｒ１のゲート電圧は、電流Ｉｄが流れるような電圧となる。その後、電流設定期間の終了とともにスイッチＳＷ１，ＳＷ２をオフするため、電流Ｉｄが流れるような電圧が、第一のトランジスタＴｒ１のゲート並びに第一の容量Ｃ１に保持される。
次に、図１０に示すように階調設定期間において、まず、配線Ｌ３から電圧ＶＨＨを印加する。ここで、ＶＨＨはチャージポンプ効果によって第三のトランジスタＴｒ３のゲート電圧が、そのトランジスタＴｒ３のしきい値Ｖｔｈ電圧よりも高い電圧にできる電圧とする。この時、第二のトランジスタＴｒ２のゲート電圧に相当するＶａの電圧がどのような電圧であっても、スイッチＳＷ４はオフであるため、有機ＥＬ素子ＬＥＤ１には電流は供給されず、発光しない。引き続き、スイッチＳＷ５をオンする。
その際、配線Ｌ３から階調電圧Ｖｄを印加する。この時、Ｖａの電圧は第三のトランジスタＴｒ３のゲートとドレインが短絡しているため、第三のトランジスタＴｒ３のしきい値電圧Ｖｔｈとなる。従って、第二の容量Ｃ２の一端に電圧Ｖｄが印加され、他の一端には電圧Ｖｔｈが印加される。この時、第二の容量Ｃ２には、Ｃ２の容量値をＣ２とすれば、電荷Ｑ２＝Ｃ２×（Ｖｄ−Ｖｔｈ）が蓄積される。その後、スイッチＳＷ５がオフすると第二の容量Ｃ２はＱ２を保持する。
次に、図１０に示すように発光期間において、まず、配線Ｌ３をＶＨＨ、配線Ｌ５をＶＤＨにする。ここで、ＶＤＨは第二の容量Ｃ２が電荷Ｑ２を保持するチャージポンプ効果により、Ｖａの電圧をＶｔｈより数Ｖ程度高くすることができる電圧とする。
続いて、配線Ｌ５をＶＤＬとした後、スイッチＳＷ４をオンし、配線Ｌ３はＶＬからＶＨの範囲の電圧を適当な時間をかけてスイープする。但し、ＶＤＬは第二のトランジスタＴｒ２のゲートに印加した場合に、第二のトランジスタＴｒ２がオフ状態となる電圧とする。
チャージポンプ効果により、配線Ｌ３がＶＬからＶｄ未満の範囲において、第三のトランジスタＴｒ３のゲート電圧がＶｔｈ以下となる。この時、Ｖａの電圧はＶｔｈから数Ｖ高い電圧を保持し、第二のトランジスタＴｒ２がオンであるため、有機ＥＬ素子ＬＥＤ１には、電流Ｉｄが供給されて発光する。
同様に、配線Ｌ３がＶｄ以上になると、第三のトランジスタＴｒ３のゲート電圧がＶｔｈ以上となるため、Ｖａの電圧はＶＤＬとなる。この時、ＶＤＬにより第二のトランジスタＴｒ２はオフするため、有機ＥＬ素子ＬＥＤ１に電流が供給されなくなり、発光しなくなる。
以上の結果、第三のトランジスタＴｒ３の特性であるＶｔｈにばらつきがあっても、階調設定時に配線Ｌ３から印加する階調電圧Ｖｄに応じて第二のトランジスタＴｒ２をオンからオフに制御できる。そのため、Ｖｄ値により有機ＥＬ素子ＬＥＤ１が発光する期間の制御を、トランジスタのばらつきによらず、行うことができる。
また、スイッチオフ時のリークによる第一の容量Ｃ１に保持された電圧変動が小さいならば、電流設定期間をフレーム毎や数フレーム毎に設けることが可能となる。この時、階調設定期間や発光期間をより長く取る事ができる。
更に、階調設定期間において、スイッチＳＷ４をオンする事で、第二のトランジスタＴｒ２には動作時の電圧が印加されるため、寄生容量の効果を低減できる。但し、この場合、階調設定期間に有機ＥＬ素子ＬＥＤ１に電流が流れて発光してしまうが、この階調設定時の発光期間が、階調表示時の発光期間に対し、非常に短い場合には問題とならない。
また、スイッチＳＷ４の代わりに、第二のトランジスタＴｒ２と有機ＥＬ素子ＬＥＤ１の間に第三のスイッチＳＷ３を設けても、同じ動作並びに機能を実現できる。
また、第一の実施形態と同様に、第一のトランジスタＴｒ１としてｐ型トランジスタの代わりに、ｎ型トランジスタを用いることができる。その場合には、上述のようにトランジスタＴｒ１及びその周辺を図３や図５と同様の構成とすれば良い。
また、配線Ｌ２と第一のトランジスタＴｒ１のゲート間にあるスイッチＳＷ２を第一のトランジスタＴｒ１のドレインとゲート間に配置しても同じ動作並びに機能を実現できる。これは、第一のトランジスタＴｒ１がｐ型，ｎ型でも同様である。
更に、上述のように第一のトランジスタＴｒ１がｎ型トランジスタの場合には、電流設定期間以外、少なくとも発光期間において、配線Ｌ２にＶＤＤ１を印加し、スイッチＳＷ１をオンにする。そうすることで、配線Ｌ４とスイッチＳＷ９を用いることなく、同じ機能を実現できる。
また、例えば、配線Ｌ３と第二の容量Ｃ２の間にスイッチＳＷ６を設け、階調電圧を保持する事で、Ｖａの電圧をＶｔｈに保持できる。ＶａがＶｔｈの場合に第二のトランジスタＴｒ２がオフし、Ｖｔｈより高い電圧の場合にオフするような設計をすれば、スイッチＳＷ４の代わりに第二のトランジスタＴｒ２により有機ＥＬ素子ＬＥＤ１への電流経路が遮断される。そのため、階調電圧設定期間後に電流設定期間を設ける事で、スイッチＳＷ４が無くとも同じ機能を実現できる。
また、第二のトランジスタＴｒ２は、有機ＥＬ素子ＬＥＤ１に供給する定電流では、しきい値以下のサブスレショールド領域となるような特性を備える事が望ましい。この場合、Ｔｒ２のゲート電圧のわずかな変動により、第２のトランジスタＴｒ２はオン、あるいはオフする。従って、有機ＥＬ素子ＬＥＤ１に電流を供給するか否かが、速やかに変化させることができる。また、Ｔｒ２のオフ電流は、定電流の０．１％以下であれば、階調制御に影響を与えない。
なお、第２の期間に供給された階調電圧に応じて前記第３の期間に前記電流源回路から前記表示素子に一定電流を供給する時間を制御する制御回路としては以下の要件を充足する構成がよい。即ち、当該制御回路が、前記電流源回路と前記表示素子の間にソース・ドレインが直列に接続し、ゲートが直接、あるいはスイッチを経由して容量素子の一端に接続していることである。そして、前記一定電流が、ゲート電圧−ドレイン電流特性のサブスレショールド領域にあり、かつオフ電流が前記一定電流の０．１％以下である第２のトランジスタを備えていることである。
そして、第３の期間において、前記第２のトランジスタのゲート電圧を経時的に変え、前記第２のトランジスタのソース・ドレイン間がオンする時間を制御して、前記表示素子への一定電流を供給する時間を制御する。
第二のトランジスタＴｒ２が定電流でサブスレショールド領域となるためには、Ｔｒ２の電流能力を十分高くする必要がある。これは、トランジスタのサイズを大きくする、あるいは移動度の高い半導体をチャネル層とするトランジスタを用いることで可能である。
なお、本実施形態及びその他の実施形態に係る発明において、Ｔｒ２のオフ電流は、定電流の５％以下、好ましくは１％以下、好適には０．１％以下であることは好ましいが、本発明はそれのみに限定されるものではない。
更に、本発明は、基板上に、上述のような有機ＥＬ素子ＬＥＤ１とその駆動回路を含む発光表示デバイスをマトリックス状に配置する。そして、電流設定期間や階調設定期間をライン毎に行い、配線Ｌ３をカラム毎に準備して階調電圧を供給する事で、マトリックス型発光表示デバイス（画像表示装置）を実現する事が可能である。
（第三の実施形態）
図１１を用いて、本実施形態に係る発明について、その駆動回路の構成を説明する。ここでいう駆動回路は、表示素子に供給する電流を設定する第１の期間と、前記表示素子の階調を設定する第２の期間と、前記表示素子に駆動電流を供給する第３の期間とを有する表示素子の駆動回路である。
本実施形態において、図１１に示すように第１のトランジスタ（Ｔｒ１）と、第１の期間に第１のトランジスタのゲートを表示素子（ＬＥＤ１）に供給する一定電流に応じた電圧に保持するための保持回路（例えばＣ１）とを有する電流源回路を有する。
そして、前記第１のトランジスタ（Ｔｒ１）と直列に接続された第２のトランジスタ（Ｔｒ２）と、一端が前記第２のトランジスタのゲートに接続され、他端が配線（Ｌ３）に接続された容量素子（Ｃ２）とを含む。そして、前記第３の期間に前記第２のトランジスタを制御することにより前記表示素子の発光時間を制御する制御回路とを有する。
前記第２の期間に前記容量素子（Ｃ２）に前記配線から供給された階調電圧と前記第２のトランジスタのゲート電圧との差に基づく電荷が蓄積される。そして、前記第３の期間に前記配線（Ｌ３）から前記容量素子（Ｃ２）にスイープ電圧が印加されることによって、前記第２のトランジスタのオン時間が制御されることになる。
以下、図１１とタイミングチャート（図１２）を用いて、本実施形態に係る発明を詳述する。本発明の第三の実施形態の構成を図１１に示す。本実施形態では、一端が第一の配線Ｌ１に接続されている有機ＥＬ素子ＬＥＤ１と、その駆動回路を備えている。駆動回路は以下のように構成されている。
まず、ソースが第一の容量Ｃ１の一端に、ゲートが第一の容量Ｃ１の他の一端に接続されている第一のトランジスタであるｐ型トランジスタＴｒ１を備えている。また、一端が第一のトランジスタＴｒ１のドレインに接続され、他の一端が第二の配線Ｌ２に接続された第一のスイッチＳＷ１と、一端が第一のトランジスタＴｒ１のゲートに接続され、他の一端が配線Ｌ２に接続された第二のスイッチＳＷ２を備えている。
これら第一のトランジスタＴｒ１、第一の容量Ｃ１、第一、第二のスイッチＳＷ１、ＳＷ２は電流源回路を構成している。
また、一端が第一のトランジスタＴｒ１のドレインと接続されている第四のスイッチＳＷ４を備えている。更に、ソースが有機ＥＬ素子ＬＥＤ１の配線Ｌ１に接続されていない側の一端と接続され、ドレインが第一のトランジスタＴｒ１のドレインにスイッチＳＷ４を介して接続された第二のトランジスタであるｎ型トランジスタＴｒ２を備えている。
また、一端が第二のトランジスタＴｒ２のゲートに接続され、他の一端が第三の配線Ｌ３に接続されている第二の容量Ｃ２を備えている。更に、一端が第二のトランジスタＴｒ２のゲートに接続され、他の一端が第二のトランジスタＴｒ２のドレインに接続されている第七のスイッチＳＷ７を備えている。これら第二のトランジスタＴｒ２、第二の容量Ｃ２、スイッチＳＷ４、ＳＷ７は有機ＥＬ素子ＬＥＤ１の発光時間を制御する制御回路を構成している。
本実施形態の動作のタイミングチャートを図１２に示す。但し、配線Ｌ１，Ｌ４には一定電圧ＶＳＳ１，ＶＤＤ１が印加され、配線Ｌ２には一定電流Ｉｄが供給されている。第二のトランジスタＴｒ２のドレイン電圧をＶａとする。
まず、図１２に示すように電流設定期間において、スイッチＳＷ１，ＳＷ２をオンし、スイッチＳＷ４，ＳＷ７をオフする。この時、第一のトランジスタＴｒ１には、配線Ｌ２より電流Ｉｄが供給され、安定状態では、第一のトランジスタＴｒ１のゲート電圧は、電流Ｉｄが流れるような電圧となる。その後、図１２に示すように電流設定期間の終了とともに、スイッチＳＷ１，ＳＷ２をオフするため、電流Ｉｄが流れるような電圧が、第一のトランジスタＴｒ１のゲート並びに第一の容量Ｃ１に保持される。
次に、図１２に示すように階調設定期間において、スイッチＳＷ４，ＳＷ７をオンし、配線Ｌ３から階調電圧Ｖｄを印加する。この時、スイッチＳＷ４がオンしていることから、第一のトランジスタＴｒ１より第二のトランジスタＴｒ２、有機ＥＬ素子ＬＥＤ１に向けて電流Ｉｄが供給される。また、スイッチＳＷ７がオンしていることから、第二のトランジスタＴｒ２のゲートとドレインが短絡され、第二のトランジスタＴｒ２は電流Ｉｄを流す。
従って、Ｖａ並びに第二のトランジスタＴｒ２のゲート電圧は、電流Ｉｄが流れるような電圧Ｖｉｎｖとなる。そのため、第二の容量Ｃ２の一端に電圧Ｖｄが印加され、他の一端には電圧Ｖｉｎｖが印加される。この時、第二の容量Ｃ２には、第二の容量Ｃ２の容量値をＣ２とすれば、電荷Ｑ２＝２×（Ｖｄ−Ｖｉｎｖ）が蓄積される。その後、スイッチＳＷ４，ＳＷ７がオフし、第二の容量Ｃ２は電荷Ｑ２を保持する。
次に、図１２に示すように発光期間において、スイッチＳＷ４をオンし、配線Ｌ３はＶＬからＶＨの範囲の電圧を適当な時間をかけてスイープする。その際、第二の容量Ｃ２が電荷Ｑ２を保持するチャージポンプ効果により、配線Ｌ３がＶＬからＶｄ未満の範囲において、第二のトランジスタＴｒ２のゲート電圧がＶｉｎｖ未満となる。
この時、Ｖａの電圧はＶｉｎｖより大きくなるが、第二のトランジスタＴｒ２での電圧降下が大きいため、第二のトランジスタＴｒ２のソースと有機ＥＬ素子ＬＥＤ１の一端の電圧は低い。従って、有機ＥＬ素子ＬＥＤ１に電流が流れず、発光しない。配線Ｌ３がＶｄ以上になると、第二のトランジスタＴｒ２のゲート電圧がＶｉｎＶ以上となる。この時、Ｖａの電圧はＶｉｎｖとなり、有機ＥＬ素子ＬＥＤ１に電流Ｉｄが供給されて発光する。
以上の結果、第二のトランジスタＴｒ２の特性であるＶｉｎｖにばらつきがあっても、階調設定時に配線Ｌ３から印加する階調電圧Ｖｄに応じて第二のトランジスタＴｒ２が電流Ｉｄを有機ＥＬ素子ＬＥＤ１に流さない状態から電流Ｉｄを流す状態に制御できる。そのため、Ｖｄ値により有機ＥＬ素子ＬＥＤ１が発光する期間の制御を、トランジスタのばらつきによらず、行うことができる。
また、スイッチオフ時のリークによる第一の容量Ｃ１に保持された電圧変動が小さいならば、電流設定期間をフレーム毎や数フレーム毎に設けることが可能となる。この時、階調設定期間や発光期間をより長く取る事ができる。
また、スイッチＳＷ４の代わりに、第二のトランジスタＴｒ２と有機ＥＬ素子ＬＥＤ１の間に第三のスイッチＳＷ３を設けても、同じ動作並びに機能を実現できる。
また、第一の実施形態と同様に第一のトランジスタＴｒ１としてｐ型トランジスタの代わりにｎ型トランジスタを用いることができる。その場合には、上述のようにトランジスタＴｒ１及びその周辺を図３や図５と同様の構成とすれば良い。
また、配線Ｌ２と第一のトランジスタＴｒ１のゲート間にあるスイッチＳＷ２を第一のトランジスタＴｒ１のドレインとゲート間においても、同じ動作並びに機能を実現できる。これは、第一のトランジスタＴｒ１がｐ型，ｎ型でも同様である。
また、第一のトランジスタＴｒ１がｎ型トランジスタの場合には、電流設定期間以外、少なくとも発光期間において、配線Ｌ２にＶＤＤ１を印加し、スイッチＳＷ１をオンにすることで、配線Ｌ４とスイッチＳＷ９を用いることなく同じ機能を実現できる。
また、配線Ｌ４の電圧を変動する事でスイッチＳＷ４を削減できる。その場合の構成を図１３に、タイミングチャートを図１４に示す。この場合、図１４に示すように配線Ｌ４の電圧を階調設定期間と発光期間においてＶＤＤ１とし、電流設定期間を含む他の期間ではＶＳＳ１とする。電流設定期間において、配線Ｌ２に電流Ｉｄを流すために配線Ｌ２の電圧をＶＳＳ１以下にすると、Ｖａの電圧はＶＳＳ１以下となる。
このため、有機ＥＬ素子ＬＥＤ１には、カソードにＶＳＳ１、アノードにＶＳＳ１以下の電圧という負バイアスが印加され、電流は有機ＥＬ素子ＬＥＤ１に流れない。電流設定動作を正確に行うには、他の電流経路に流れることなく、第一のトランジスタＴｒ１にのみ電流Ｉｄが流れるようにする必要がある。
本構成では有機ＥＬ素子ＬＥＤ１に電流が流れないため、第一のトランジスタＴｒ１の電流設定が可能となる。この後、階調設定期間と発光期間は前記と同様な動作を行う。
なお、本構成・動作と同様なものは、第一、第二の実施形態、更に以下の全て実施形態でも適用可能であるが、本実施形態が最も素子数が少ない構成である上、更にスイッチを減らすことができるという意味で、本実施形態に適用するのが最も効果的である。
また、第二のトランジスタＴｒ２は、有機ＥＬ素子ＬＥＤ１に供給する定電流では、しきい値以下のサブスレショールド領域となるような特性を備える事が望ましい。この場合、Ｔｒ２のゲート電圧のわずかな変動により、第２のトランジスタＴｒ２はオン、あるいはオフする。従って、有機ＥＬ素子ＬＥＤ１に電流を供給するか否かが、速やかに変化させることができる。また、Ｔｒ２のオフ電流は、定電流の０．１％以下であれば、階調制御に影響を与えない。
第二のトランジスタＴｒ２が定電流でサブスレショールド領域となるためには、Ｔｒ２の電流能力を十分高くする必要がある。これは、トランジスタのサイズを大きくする、あるいは、移動度の高い半導体をチャネル層とするトランジスタを用いることで可能である。
また、上記に示した本実施の形態では、階調設定期間において、有機ＥＬ素子ＬＥＤ１に電流が流れ、発光する。この期間は発光期間全体に比べ十分小さくする事で表示に問題が現れないようにする事ができる。
ここで、配線Ｌ１と同電圧、あるいは有機ＥＬ素子ＬＥＤ１の動作電圧以下の電圧が印加されている配線Ｌ５と、第二のトランジスタＴｒ２のソースとＬ５の間にスイッチＳＷ８を設け、階調設定期間のみＳＷ８をオン、他の期間ではオフとする。それにより階調設定期間における有機ＥＬ素子ＬＥＤ１の発光を抑え、コントラストをより高めることができる。
更に、本発明は、基板上に、上述のような有機ＥＬ素子ＬＥＤ１とその駆動回路を含む発光表示デバイスをマトリックス状に配置する。そして、電流設定期間や階調設定期間をライン毎に行い、配線Ｌ３をカラム毎に準備して階調電圧を供給する事で、マトリックス型発光表示デバイス（画像表示装置）を実現する事が可能である。
（第四の実施形態）
図１５を用いて、本実施形態に係る駆動回路の構成要素について説明する。ここでいう駆動回路とは、表示素子に供給する電流を設定する第１の期間と、前記表示素子の階調を設定する第２の期間と、前記表示素子に駆動電流を供給する第３の期間とを有する駆動回路である。
本実施形態において、図１５に示すように、第１のトランジスタ（Ｔｒ１）と、第１の期間に前記第１のトランジスタのゲートを表示素子に供給する一定電流に応じた電圧に保持するための保持回路（例えばＣ１）とを有する電流源回路を有する。
そして、前記電流源回路と直列に接続され、前記表示素子（ＬＥＤ１）と並列に接続された第２のトランジスタ（Ｔｒ２）と、一方の端子が前記第２のトランジスタのゲートに接続され、他端が配線（Ｌ３）に接続された容量素子（Ｃ２）とを含む。そして、前記第３の期間に前記第２のトランジスタを制御することにより前記表示素子の発光時間を制御する制御回路を有する。
そして、前記第１の期間に前記配線（Ｌ３）から一定電圧が印加される。更に、前記第２の期間に前記配線から階調電圧が印加され、且つ、前記第２のトランジスタのゲートと一方の端子とが短絡され、前記容量素子には階調電圧と前記第２のトランジスタのゲート電圧との差に基づく電荷が蓄積される。
更に、前記第３の期間に前記配線（Ｌ３）からスイープ電圧が印加されることによって、前記第２のトランジスタのオン時間を制御される。
以下、図１５とタイミングチャート（図１６）を用いて、より詳細に説明する。本発明の第四の実施形態の構成を図１５に示す。本実施形態では、一端が第一の配線Ｌ１に接続されている有機ＥＬ素子ＬＥＤ１と、その駆動回路を備えている。駆動回路は、以下のように構成されている。
まず、ソースが第一の容量Ｃ１の一端に、ゲートが第一の容量Ｃ１の他の一端に接続されている第一のトランジスタであるｐ型トランジスタＴｒ１を備えている。また、一端が第一のトランジスタＴｒ１のドレインに接続され、他の一端が第二の配線Ｌ２に接続された第一のスイッチＳＷ１と、一端が第一のトランジスタＴｒ１のゲートに接続され、他の一端が配線Ｌ２に接続された第二のスイッチＳＷ２を備えている。
これら第一のトランジスタＴｒ１、第一の容量Ｃ１、第一のスイッチＳＷ１、第二のスイッチＳＷ２は、電流源回路を構成している。
更に、一端が第一のトランジスタＴｒ１のドレインに接続されている第四のスイッチＳＷ４と、一端が有機ＥＬ素子ＬＥＤ１の配線Ｌ１と接続されていない側の一端と接続されている第三のスイッチＳＷ３を備えている。
また、ソースが第六の配線Ｌ６と接続され、ドレインがスイッチＳＷ４の第一のトランジスタＴｒ１のドレインと接続されていない側の一端と接続されている第二のトランジスタであるｎ型トランジスタＴｒ２を備えている。
更に、一端が第二のトランジスタＴｒ２のゲートに接続され、他の一端が第三の配線Ｌ３に接続されている第二の容量Ｃ２を備えている。また、一端が第二のトランジスタＴｒ２のゲートに接続され、他の一端が第二のトランジスタＴｒ２のドレインに接続されている第七のスイッチＳＷ７を備えている。
これら第二のトランジスタＴｒ２、第二の容量Ｃ２、第三のスイッチＳＷ３、第四のスイッチＳＷ４、第七のスイッチＳＷ７は、有機ＥＬ素子ＬＥＤ１の発光時間を制御する制御回路を構成している。
本実施形態の動作のタイミングチャートを図１６に示す。但し、配線Ｌ１，Ｌ４，Ｌ６には、それぞれ一定電圧ＶＳＳ１，ＶＤＤ１，ＶＳＳ１以下の電圧であるＶＳＳ２が印加され、配線Ｌ２には一定電流Ｉｄが供給されている。また、第二のトランジスタＴｒ２のドレインの電圧をＶａとする。
まず、図１６に示すように電流設定期間において、スイッチＳＷ１，ＳＷ２をオンし、スイッチＳＷ３，ＳＷ４，ＳＷ７をオフする。配線Ｌ３の電圧はＶＨ又はそれ以上の電圧する。この時、第一のトランジスタＴｒ１には、配線Ｌ２より電流Ｉｄが供給され、安定状態では、第一のトランジスタＴｒ１のゲート電圧は、電流Ｉｄが流れるような電圧となる。その後、電流設定期間の終了とともに、スイッチＳＷ１，ＳＷ２がオフするため、電流Ｉｄが流れるような電圧が、第一のトランジスタＴｒ１のゲート並びに第一の容量Ｃ１に保持される。
次に、図１６に示すように階調設定期間において、スイッチＳＷ４，ＳＷ７をオンし、配線Ｌ３から階調電圧Ｖｄを印加する。この時、スイッチＳＷ４がオンしていることから、第一のトランジスタＴｒ１より第二のトランジスタＴｒ２に向けて電流Ｉｄが供給される。また、スイッチＳＷ７がオンしていることから、第二のトランジスタＴｒ２のゲートとドレインが短絡され、第二のトランジスタＴｒ２は電流Ｉｄを流す。
従って、Ｖａ並びに第二のトランジスタＴｒ２のゲート電圧は、電流Ｉｄが流れるような電圧Ｖｉｎｖとなる。よって、第二の容量Ｃ２の一端に電圧Ｖｄが印加され、他の一端には電圧Ｖｉｎｖが印加される。この時、第二の容量Ｃ２には、第二の容量Ｃ２の容量値をＣ２とすれば、電荷Ｑ２＝Ｃ２×（Ｖｄ−Ｖｉｎｖ）が蓄積される。その後、スイッチＳＷ４，ＳＷ７がオフし、第二の容量Ｃ２は電荷Ｑ２を保持する。
次に、図１６に示すように発光期間において、スイッチＳＷ４をオンし、配線Ｌ３はＶＨからＶＬの範囲の電圧を適当な時間をかけてスイープする。その際、第二の容量Ｃ２が電荷Ｑ２を保持するチャージポンプ効果により、配線Ｌ３がＶＨからＶｄの範囲において、第二のトランジスタＴｒ２のゲート電圧がＶｉｎｖ以上となる。
この時、配線Ｌ６の電圧ＶＳＳ２をＶＳＳ１以下とすることで、Ｖａの電圧は第二のトランジスタＴｒ２のソースと有機ＥＬ素子ＬＥＤ１の一端電圧を、有機ＥＬ素子ＬＥＤ１に電流が流れない程度に低くすることができ、有機ＥＬ素子ＬＥＤ１は発光しない。
一方、配線Ｌ３がＶｄ未満になると、第二のトランジスタＴｒ２のゲート電圧がＶｉｎＶ以下となる。この時、第二のトランジスタＴｒ２は高抵抗となるため電流が第二のトランジスタＴｒ２に流れず、有機ＥＬ素子ＬＥＤ１に電流Ｉｄが供給されて発光する。
以上の結果、第二のトランジスタＴｒ２の特性であるＶｉｎｖにばらつきがあっても、階調設定時に配線Ｌ３から印加する階調電圧Ｖｄに応じて第二のトランジスタＴｒ２が電流Ｉｄを有機ＥＬ素子ＬＥＤ１に流さない状態から電流Ｉｄを流す状態に制御できる。そのため、Ｖｄ値により有機ＥＬ素子ＬＥＤ１が発光する期間の制御を、トランジスタのばらつきによらず、行うことができる。
また、スイッチオフ時のリークによる第一の容量Ｃ１に保持された電圧変動が小さいならば、電流設定期間をフレーム毎や数フレーム毎に設けることが可能となる。この時、階調設定期間や発光期間をより長く取る事ができる。
また、スイッチＳＷ４の代わりに、第二のトランジスタＴｒ２と有機ＥＬ素子ＬＥＤ１の間に第三のスイッチＳＷ３を設けても、同じ動作並びに機能を実現できる。
また、スイッチＳＷ４の代わりに、図１７に示すように第二のトランジスタＴｒ２のゲートとソースの間に第八のスイッチＳＷ８を設ける事で同様な動作が可能である。その場合のタイミングチャートを図１８に示す。第八のスイッチＳＷ８は図１８に示すように電流設定期間にオンし、階調設定期間と発光期間はオフする。
また、第一の実施形態と同様に第一のトランジスタＴｒ１としてｐ型トランジスタの代わりにｎ型トランジスタを用いることができる。その場合には、上述のようにトランジスタＴｒ１及びその周辺を図３や図５と同様の構成とすれば良い。
更に、配線Ｌ２と第一のトランジスタＴｒ１のゲート間にあるスイッチＳＷ２を第一のトランジスタＴｒ１のドレインとゲート間に配置しても同じ動作並びに機能を実現できる。これは、第一のスタＴｒ１がｐ型，ｎ型でも同様である。
また、第一のトランジスタＴｒ１がｎ型トランジスタの場合には、電流設定期間以外、少なくとも発光期間において、配線Ｌ２にＶＤＤ１を印加し、スイッチＳＷ１をオンにすることで、配線Ｌ４とスイッチＳＷ９を用いることなく、同じ機能を実現できる。
また、第二のトランジスタＴｒ２は、有機ＥＬ素子ＬＥＤ１に供給する定電流では、しきい値以下のサブスレショールド領域となるような特性を備える事が望ましい。この場合、Ｔｒ２のゲート電圧のわずかな変動により、第２のトランジスタＴｒ２はオン、あるいはオフする。従って、有機ＥＬ素子ＬＥＤ１に電流を供給するか否かが、速やかに変化させることができる。また、Ｔｒ２のオフ電流は、定電流の０．１％以下であれば、階調制御に影響を与えない。
第二のトランジスタＴｒ２が定電流でサブスレショールド領域となるためには、Ｔｒ２の電流能力を十分高くする必要がある。これは、トランジスタのサイズを大きくする、あるいは、移動度の高い半導体をチャネル層とするトランジスタを用いることで可能である。
更に、本発明は、基板上に、上述のような有機ＥＬ素子ＬＥＤ１とその駆動回路を含む発光表示デバイスをマトリックス状に配置する。そして、電流設定期間や階調設定期間をライン毎に行い、配線Ｌ３をカラム毎に準備して階調電圧を供給する事で、マトリックス型発光表示デバイス（画像表示装置）を実現する事が可能である。
（第五の実施形態）
図１９を用いて、本実施形態に係る駆動回路について、その構成要素につき説明する。ここで、駆動回路とは、表示素子に供給する電流を設定するための第１の期間と、該表示素子の階調を設定するための第２の期間と、該表示素子に駆動電流を供給するための第３の期間とを含む駆動制御を行うための回路である。
図１９に示すように、第１のトランジスタ（Ｔｒ１）と、前記第１の期間に前記第１のトランジスタのゲートの電圧を前記表示素子に供給する一定電流に応じた電圧に保持するための保持回路（例えばＣ１）とを有する電流源回路を有する。
そして、前記電流源回路から前記表示素子（ＬＥＤ１）への電流をスイッチする第２のトランジスタ（Ｔｒ２）を含む。
また一方の端子が前記第２のトランジスタのゲートに接続された第３のトランジスタ（Ｔｒ３）と、一端が前記第３のトランジスタのゲートに接続され、他端がスイッチ（ＳＷ６）を介して、配線に接続される容量素子（Ｃ２）とを含む。そして、前記第３の期間に前記第２のトランジスタを制御することにより前記表示素子の発光時間が制御される制御回路とを有する。
そして、前記第２の期間に、前記容量素子（Ｃ２）に前記配線から供給された階調電圧と前記第３のトランジスタのしきい値電圧との差に基づく電荷が蓄積される。
その後、前記第３の期間に、前記第２のトランジスタ（Ｔｒ２）のゲートにはオン電圧が印加されるとともに、前記容量素子にスイープ電圧が印加される。斯かる構成により、前記第２のトランジスタ（Ｔｒ２）のオン時間が制御される。
次に、図１９に記載の駆動回路と、タイミングチャート（図２０）を用いて、より詳細に本実施形態に斯かる発明を説明する。本発明の第五の実施形態の構成を図１９に示す。本実施形態では、一端が第一の配線Ｌ１に接続されている有機ＥＬ素子ＬＥＤ１と、その駆動回路を備えている。駆動回路は、以下のように構成されている。
まず、ソースが第一の容量Ｃ１の一端と第四の配線Ｌ４に、ゲートが第一の容量Ｃ１の他の一端に接続されている第一のトランジスタであるｐ型トランジスタＴｒ１を備えている。また、一端が第一のトランジスタＴｒ１のドレインに接続され、他の一端が第二の配線Ｌ２に接続された第一のスイッチＳＷ１と、一端が第一のトランジスタＴｒ１のゲートに接続され、他の一端が配線Ｌ２に接続された第二のスイッチＳＷ２を備えている。
これら第一のトランジスタＴｒ１、第一の容量Ｃ１、第一のスイッチＳＷ１、第二のスイッチＳＷ２は、電流源回路を構成している。
更に、一端が第一のトランジスタＴｒ１のドレインと接続されている第四のスイッチＳＷ４を備えている。また、ソースが有機ＥＬ素子ＬＥＤ１の配線Ｌ１に接続されていない側の一端と接続され、ドレインが第一のトランジスタＴｒ１のドレインにスイッチＳＷ４を介して接続された第二のトランジスタであるｎ型トランジスタＴｒ２を備えている。
また、一端が第二のトランジスタＴｒ２のゲートに第五のスイッチＳＷ５を介して接続され、他の一端が第六のスイッチＳＷ６を介して第三の配線Ｌ３に接続されている第二の容量Ｃ２を備えている。
また、ドレインとソースの内の一端が配線Ｌ５に接続され、ゲートが容量Ｃ２の一端に接続され、ドレイン又はソースの配線Ｌ５に接続されていない側の一端がトランジスタＴｒ２のゲートに接続された第三のトランジスタＴｒ３を備えている。第三のトランジスタＴｒ３はｎ型トランジスタである。
更に、一端が第二のトランジスタＴｒ２のゲートに、他の一端が配線Ｌ４に接続された第七のスイッチＳＷ７、ソースが配線Ｌ４に接続され、ゲートが第一のトランジスタＴｒ１のゲートに接続された第四のトランジスタＴｒ４を備えている。第四のトランジスタＴｒ４はｐ型トランジスタである。第四のトランジスタＴｒ４のドレインは第十一のスイッチＳＷ１１を介して第二の容量Ｃ２の一端に接続され、更にスイッチＳＷ６を介して配線Ｌ３に接続されている。
これら第二、第三、第四のトランジスタＴｒ２、Ｔｒ３、Ｔｒ４、第二の容量Ｃ２、スイッチＳＷ４〜ＳＷ７、スイッチＳＷ１１は、有機ＥＬ素子ＬＥＤ１の発光時間を制御する制御回路を構成している。
本実施形態の動作のタイミングチャートを図２０に示す。但し、配線Ｌ１，Ｌ４，Ｌ５には一定電圧ＶＳＳ１，ＶＤＤ１，ＶＳＳ２が印加され、配線Ｌ２には一定電流Ｉｄが供給されている。また、第二のトランジスタＴｒ２のゲート電圧をＶａ、スイッチＳＷ６を介して配線Ｌ３に接続されている第二の容量Ｃ２の一端の電圧をＶｂとする。
まず、図２０に示すように電流設定期間において、スイッチＳＷ１，ＳＷ２をオンし、スイッチＳＷ４，ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ１１をオフする。この時、第一のトランジスタＴｒ１には、配線Ｌ２より電流Ｉｄが供給され、安定状態では、第一のトランジスタＴｒ１のゲート電圧は、流Ｉｄが流れるような電圧となる。その後、電流設定期間の終了とともにスイッチＳＷ１、ＳＷ２をオフするため、電流Ｉｄが流れるような電圧が、第一のトランジスタＴｒ１のゲート並びに第一の容量Ｃ１に保持される。
次に、図２０に示すように階調設定期間において、まず、スイッチＳＷ５，ＳＷ６，ＳＷ７をオンする。これにより、Ｖａの電圧がＶＤＤ１近くの電圧となり、Ｖｂの電圧がＶｄとなる。但し、スイッチＳＷ４がオフであるため、有機ＥＬ素子ＬＥＤ１には電流が供給されず、有機ＥＬ素子ＬＥＤ１は発光しない。引き続き、スイッチＳＷ７をオフする。
その際、配線Ｌ３から階調電圧Ｖｄを印加する。この時、Ｖａの電圧は第三のトランジスタＴｒ３のしきい値電圧Ｖｔｈとなる。従って、第二の容量Ｃ２の一端に電圧Ｖｄが印加され、他の一端には電圧Ｖｔｈが印加される。
この時、第二の容量Ｃ２には、第二の容量Ｃ２の容量値をＣ２とすれば、電荷Ｑ２＝Ｃ２×（Ｖｄ−Ｖｔｈ）が蓄積される。その後、スイッチＳＷ５，ＳＷ６がオフするとＶａ，Ｖｂの電圧はＶｔｈ，Ｖｄを保持し、第二の容量Ｃ２はＱ２を保持する。
次に、図２０に示すように発光期間において、まず、スイッチＳＷ６，ＳＷ７をオンする。但し、配線Ｌ３からＶＬを印加する。これにより、Ｖａの電圧がＶＤＤ１，Ｖｂの電圧がＶＬとなる。続いて、スイッチＳＷ６，ＳＷ７をオフした後、スイッチＳＷ４，ＳＷ１１をオンする。すると、第四のトランジスタＴｒ４より電荷が注入され、Ｖｂの電圧はＶＬから徐々にＶＨまで変動する。但し、ＶＨは第四のトランジスタＴｒ４のしきい値特性で決まる電圧である。
その際、第二の容量Ｃ２がＱ２を保持するチャージポンプ効果により、ＶｂがＶＬからＶｄ未満の範囲において、第三のトランジスタＴｒ３のゲート電圧がＶｔｈ以下となる。この時、Ｖａの電圧はＶＤＤ１を保持し、第二のトランジスタＴｒ２がオンであるため、有機ＥＬ素子ＬＥＤ１には電流Ｉｄが供給されて発光する。
同様に、ＶｂがＶｄ以上になると、第三トランジスタＴｒ３のゲート電圧がＶｔｈ以上となるため、Ｖａの電圧はＶＳＳ２となる。この時、第二のトランジスタＴｒ２がオフするため、有機ＥＬ素子ＬＥＤ１に電流が供給されなくなり、発光しなくなる。
この結果、第三のトランジスタＴｒ３の特性であるＶｔｈにばらつきがあっても、階調設定時に配線Ｌ３から印加する階調電圧Ｖｄに応じて第二のトランジスタＴｒ２をオンからオフに制御できる。そのため、Ｖｄ値により有機ＥＬ素子ＬＥＤ１が発光する期間の制御を、トランジスタのばらつきによらず、行うことができる。
また、発光期間に電流源トランジスタＴｒ４を用いて第二の容量Ｃ２の電圧Ｖｂをスイープするように構成することにより、画面サイズが大きくなる等の配線負荷が大きくなった場合にも、全ての領域でスイープ電圧を印加できる。そのため、画面上の位置によって輝度が異なり、表示精度が低下することがない。
また、第二のトランジスタＴｒ２は、有機ＥＬ素子ＬＥＤ１に供給する定電流では、しきい値以下のサブスレショールド領域となるような特性を備える事が望ましい。この場合、Ｔｒ２のゲート電圧のわずかな変動により、第２のトランジスタＴｒ２はオン、あるいはオフする。従って、有機ＥＬ素子ＬＥＤ１に電流を供給するか否かが、速やかに変化させることができる。また、Ｔｒ２のオフ電流は、定電流の０．１％以下であれば、階調制御に影響を与えない。
第二のトランジスタＴｒ２が定電流でサブスレショールド領域となるためには、Ｔｒ２の電流能力を十分高くする必要がある。これはトランジスタのサイズを大きくする、あるいは移動度の高い半導体をチャネル層とするトランジスタを用いることで可能である。
なお、本実施形態では、第一の実施形態を元に発光期間制御を電流源トランジスタＴｒ４からの電流（電荷）を用いて行っているが、同様な発光期間制御は、第二、第三、第四の実施形態にも適用することができる。
更に、本発明は、基板上に、上述のような有機ＥＬ素子ＬＥＤ１とその駆動回路を含む発光表示デバイスをマトリックス状に配置する。そして、電流設定期間や階調設定期間をライン毎に行い、配線Ｌ３をカラム毎に準備して階調電圧を供給する事で、マトリックス型発光表示デバイス（画像表示装置）を実現する事が可能である。
また、本発明の第一から第五の実施形態において、ｎ型トランジスタ、ｐ型トランジスタと定義しているトランジスタは、印加電圧の極性や有機ＥＬ素子の接続を変えること等により、逆の極性のトランジスタを用いることが可能である。
また、各スイッチＳＷをトランジスタで構成することが可能である。例えば、第三の実施形態において、スイッチをトランジスタで構成した場合の例を図２１に示す。
例えば、第三の実施形態のスイッチＳＷ１は、ＣＬ１で動くＳＷＴｒ１対応する。全てのスイッチはｎ型トランジスタであるため、スイッチのタイミングチャートの通り、Ｈで短絡、Ｌで開放となる。従って、図１２（第三の実施形態のタイミングチャート）の通りに動作すると、第三の実施形態で説明した動作・機能が可能である。
更に、本発明の第一から第五の実施の形態では、トランジスタとスイッチを、ｎ型トランジスタ、ｐ型トランジスタのみで構成することが可能である。例えば、第三の実施形態においてｎ型トランジスタのみで構成した場合の一例を図２２に示す。
ここで、本発明においては、電流源回路から有機ＥＬ素子に供給するのは一定電流であるため、電圧に対する特性の劣化の影響を抑える効果が得られる。また、一定電流は有機ＥＬ素子に供給する電流の最大値のため、負荷を高速に駆動できる。
更に、電流源回路内の第一のトランジスタＴｒ１のゲートは有機ＥＬ素子へ電流を供給する期間において、第一の容量Ｃ１の一端を除き、他の部分と切り離されている。そのため第一のトランジスタのドレイン並びに第一の容量Ｃ１における第一のトランジスタと接続されている側とは異なる側（配線Ｌ４）の電圧が一定であれば、第一のトランジスタのゲート電圧が安定になり、電流源回路から有機ＥＬ素子への電流が安定となる。
また、電流源回路と有機ＥＬ素子との間にスイッチ（ＳＷ４）を用いることで、有機ＥＬ素子への余分な電流を抑制する効果が得られる。
また、図１９に示すように電流源回路とは異なる電流源を第二の容量Ｃ２の一端に接続し、電流源より電荷を注入又は引き出すことで、第二の容量の一端電圧を変動させることができる。従って、各画素において第二の容量の一端の電圧を変動できるため、配線負荷の大きな大型画像表示装置でも画面位置による輝度の変化を抑えられる。
また、上記全ての実施形態において、スイッチを含む全てのトランジスタは、チャネルに結晶Ｓｉを用いた電界効果トランジスタ、チャネルにアモルファスＳｉ、ポリＳｉ、有機半導体，酸化物半導体等を用いた薄膜トランジスタを用いることができる。特に、薄膜トランジスタを用いることで、ガラスやプラスチック基板上に大型のマトリックス型発光表示デバイス（画像表示装置）を作製することが可能となる。
キャリア密度が１０１８（ｃｍ−３）未満であるアモルファス酸化物半導体を用いることで、アモルファスＳｉ薄膜トランジスタより移動度が高く、オフ時の電流の少ない、室温形成が可能な薄膜トランジスタによりマトリックス型発光表示デバイスが作製できる。
アモルファス酸化物半導体は移動度が高く、回路動作を高速に行えることから、大型，高精細且つ安価な画像表示装置を作製することが可能となる。なお、ＩｎやＺｎを含むアモルファス酸化物半導体材料をチャネルに利用する場合、キャリア電子密度は、以下の範囲にするのがよい。即ち、１０１８（ｃｍ−３）未満、好ましくは、１０１７（ｃｍ−３）以下、更に好ましくは、１０１６（ｃｍ−３）以下にするのがよい。
なお、国際公開第２００５／０８８７２６号公報パンフレットに記載されているような透明アモルファス酸化物をＴＦＴの活性層に用いる場合にも、リペア回路の概念を導入することができる。例えば、有機ＥＬなどの表示素子の駆動用ＴＦＴとして、１画素内に複数のＴＦＴを用意しておく。そして、不良箇所があった場合には、エキシマレーザを用いてスペア用のＴＦＴを用いるようにするのである。
より具体的には、各画素毎のスイッチングトランジスタとして、２組のＴＦＴを用意し、有機ＥＬ（ダイオード）を駆動するためのＴＦＴとして、２組のＴＦＴを用意する。不良個所がなければ、２組の内、一方はダミーのＴＦＴとなる。透明なＴＦＴであれば、リペア用に複数のＴＦＴを用意しても、開口率には大きな影響を与えない。なお、リペア回路に関しては、特開２０００−２２７７６９号公報に詳しい記載がある。
本発明の第一の実施形態の構成を示す回路図である。 第一の実施形態の動作を示すタイミングチャートである。 第一の実施形態の第一のトランジスタＴｒ１としてｎ型トランジスタを用いた場合の例を示す回路図である。 図３の動作を示すタイミングチャートである。 第一の実施形態においてスイッチＳＷ１０を追加した例を示す回路図である。 図５の動作を示すタイミングチャートである。 第一の実施形態においてスイッチＳＷ７の代わりにトランジスタＴｒ４を用いた場合の例を示す回路図である。 図７の動作を示すタイミングチャートである。 本発明の第二の実施形態の構成を示す回路図である。 第二の実施形態の動作を示すタイミングチャートである。 本発明の第三の実施形態の構成を示す回路図である。 第三の実施形態の動作を示すタイミングチャートである。 第三の実施形態においてＳＷ４を削減した例を示す回路図である。 図１３の動作を示すタイミングチャートである。 本発明の第四の実施形態の構成を示す回路図である。 第四の実施形態の動作を示すタイミングチャートである。 第四の実施形態においてＳＷ４の代わりにＳＷ８を用いた例を示す回路図である。 図１７の動作を示すタイミングチャートである。 本発明の第五の実施形態の構成を示す回路図である。 第五の実施形態の動作を示すタイミングチャートである。 本発明の第三の実施形態においてスイッチをトランジスタで構成した場合の例を示す回路図である。 本発明の第三の実施形態においてスイッチやトランジスタをｎ型トランジスタのみで構成した場合の例を示す回路図である。 有機ＥＬ素子と駆動回路から成る画素の例を示す図である。 ＡＭ型有機ＥＬ表示装置の例を示す図である。 第一の従来技術を示す回路図である。 第二の従来技術を示す回路図である。
符号の説明
ＬＥＤ１ 有機ＥＬ素子
Ｔｒ１ 第一のトランジスタ
Ｔｒ２ 第二のトランジスタ
Ｔｒ３ 第三のトランジスタ
Ｔｒ４ 第四のトランジスタ
Ｃ１ 第一の容量
Ｃ２ 第二の容量
ＳＷ１ 第一のスイッチ
ＳＷ２ 第二一のスイッチ
ＳＷ３ 第三のスイッチ
ＳＷ４ 第四一のスイッチ
ＳＷ５ 第五のスイッチ
ＳＷ６ 第六のスイッチ
ＳＷ７ 第七のスイッチ
ＳＷ８ 第八のスイッチ
ＳＷ９ 第九のスイッチ
ＳＷ１０ 第十のスイッチ
ＳＷ１１ 第十一のスイッチ
Ｌ１ 第一の配線
Ｌ２ 第二の配線
Ｌ３ 第三の配線
Ｌ４ 第四の配線
Ｌ５ 第五の配線
Ｌ６ 第六の配線
ＳＷＴｒ１ トランジスタ
ＳＷＴｒ２ トランジスタ
ＳＷＴｒ４ トランジスタ
ＳＷＴｒ７ トランジスタ
ＳＷＴｒ９ トランジスタ

Claims (15)

  1. 表示素子に供給する電流を設定するための第１の期間と、該表示素子の階調を設定するための第２の期間と、該表示素子に駆動電流を供給するための第３の期間とを含む駆動制御を行うための駆動回路であって、
    第１のトランジスタと、前記第１の期間に前記第１のトランジスタのゲートの電圧を前記表示素子に供給する一定電流に応じた電圧に保持するための保持回路とを有する電流源回路と、
    前記電流源回路から前記表示素子への電流をスイッチする第２のトランジスタと、
    一方の端子が前記第２のトランジスタのゲートに接続された第３のトランジスタと、一端が前記第３のトランジスタのゲートに接続され、他端が配線に接続された容量素子とを含み、前記第３の期間に前記第２のトランジスタを制御することにより前記表示素子の発光時間が制御される制御回路とを有し、
    前記第２の期間に、前記容量素子に前記配線から供給された階調電圧と前記第３のトランジスタのしきい値電圧との差に基づく電荷が蓄積され、
    前記第３の期間に、前記第２のトランジスタのゲートにはオン電圧が印加されるとともに、前記容量素子の一端にスイープ電圧が印加されることによって、前記第２のトランジスタのオン時間が制御されることを特徴とする表示素子の駆動回路。
  2. 前記スイープ電圧は、前記第３のトランジスタのゲート電圧値が、前記しきい値電圧を超えるように、前記容量素子に印加されることを特徴とする請求項１に記載の表示素子の駆動回路。
  3. 表示素子に供給する電流を設定するための第１の期間と、該表示素子の階調を設定するための第２の期間と、該表示素子に駆動電流を供給するための第３の期間とを含む駆動制御を行うための駆動回路であって、
    第１のトランジスタと、前記第１の期間に前記第１のトランジスタのゲートの電圧を前記表示素子に供給する一定電流に応じた電圧に保持するための保持回路とを有する電流源回路と、
    前記電流源回路から前記表示素子への電流をスイッチする第２のトランジスタと、
    一方の端子が前記第２のトランジスタのゲートに接続された第３のトランジスタと、一端が前記第３のトランジスタのゲートに接続され、他端が配線に接続された容量素子とを含み、前記第３の期間に前記第２のトランジスタを制御することにより前記表示素子の発光時間を制御する制御回路とを有し、
    前記第２の期間に前記配線から一定電圧が印加された後、階調電圧が印加され、前記容量素子には階調電圧と前記第３のトランジスタのしきい値電圧との差に基づく電荷が蓄積され、
    前記第３の期間に前記第２のトランジスタのゲートに前記第３のトランジスタを通して当該第２のトランジスタがオンする電圧が印加された後、前記容量素子にスイープ電圧が印加されることによって、前記第２のトランジスタのオン時間が制御されることを特徴とする表示素子の駆動回路。
  4. 表示素子に供給する電流を設定する第１の期間と、前記表示素子の階調を設定する第２の期間と、前記表示素子に駆動電流を供給する第３の期間とを有する表示素子の駆動回路において、
    第１のトランジスタと、前記第１の期間に前記第１のトランジスタのゲートを前記表示素子に供給する一定電流に応じた電圧に保持するための保持回路とを有する電流源回路と、
    前記第１のトランジスタと直列に接続された第２のトランジスタと、一端が前記第２のトランジスタのゲートに接続され、他端が配線に接続された容量素子とを含み、前記第３の期間に前記第２のトランジスタを制御することにより前記表示素子の発光時間を制御する制御回路とを有し、
    前記第２の期間に前記容量素子に前記配線から供給された階調電圧と前記第２のトランジスタのゲート電圧との差に基づく電荷が蓄積され、
    前記第３の期間に前記容量素子の一端にスイープ電圧が印加されることによって、前記第２のトランジスタのオン時間が制御されることを特徴とする表示素子の駆動回路。
  5. 表示素子に供給する電流を設定する第１の期間と、前記表示素子の階調を設定する第２の期間と、前記表示素子に駆動電流を供給する第３の期間とを有する表示素子の駆動回路において、
    第１のトランジスタと、前記第１の期間に前記第１のトランジスタのゲートを前記表示素子に供給する一定電流に応じた電圧に保持するための保持回路とを有する電流源回路と、
    前記電流源回路と直列に接続され、前記表示素子と並列に接続された第２のトランジスタと、一方の端子が前記第２のトランジスタのゲートに接続され、他端が配線に接続された容量素子とを含み、前記第３の期間に前記第２のトランジスタを制御することにより前記表示素子の発光時間を制御する制御回路とを有し、
    前記第１の期間に前記配線から一定電圧が印加され、
    前記第２の期間に前記配線から階調電圧が印加され、且つ、前記第２のトランジスタのゲートと一方の端子とが短絡され、前記容量素子には階調電圧と前記第２のトランジスタのゲート電圧との差に基づく電荷が蓄積され、
    前記第３の期間に前記容量素子の一端にスイープ電圧が印加されることによって、前記第２のトランジスタのオン時間を制御されることを特徴とする表示素子の駆動回路。
  6. 表示素子に供給する電流を設定するための第１の期間と、該表示素子の階調を設定するための第２の期間と、該表示素子に駆動電流を供給するための第３の期間とを含む駆動制御を行うための駆動回路であって、
    第１のトランジスタと、前記第１の期間に前記第１のトランジスタのゲートの電圧を前記表示素子に供給する一定電流に応じた電圧に保持するための保持回路とを有する電流源回路と、
    前記電流源回路から前記表示素子への電流をスイッチする第２のトランジスタと、
    一方の端子が前記第２のトランジスタのゲートに接続された第３のトランジスタと、一端が前記第３のトランジスタのゲートに接続され、他端がスイッチを介して、配線に接続される容量素子とを含み、前記第３の期間に前記第２のトランジスタを制御することにより前記表示素子の発光時間が制御される制御回路とを有し、
    前記第２の期間に、前記容量素子に前記配線から供給された階調電圧と前記第３のトランジスタのしきい値電圧との差に基づく電荷が蓄積され、
    前記第３の期間に、前記第２のトランジスタのゲートにはオン電圧が印加されるとともに、前記容量素子にスイープ電圧が印加されることによって、前記第２のトランジスタのオン時間が制御されることを特徴とする表示素子の駆動回路。
  7. 前記第２のトランジスタにおいて、前記一定電流がサブスレショールド領域の電流であり、オフ電流が前記一定電流の０．１％以下であることを特徴とする請求項１から６のいずれか１項に記載の表示素子の駆動回路。
  8. 前記第１から第３のトランジスタ及び前記スイッチ素子は薄膜トランジスタであることを特徴とする請求項１から７のいずれか１項に記載の表示素子の駆動回路。
  9. 前記薄膜トランジスタは、アモルファス酸化物半導体膜をチャネル膜として用いていることを特徴とする請求項８に記載の表示素子の駆動回路。
  10. 前記薄膜トランジスタは、ｎ型薄膜トランジスタ又はｐ型薄膜トランジスタのみで構成されていることを特徴とする請求項９に記載の表示素子の駆動回路。
  11. 前記表示素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項１から１０のいずれか１項に記載の表示素子の駆動回路。
  12. 基板上に、表示素子と、請求項１から１０のいずれか１項に記載の表示素子の駆動回路とがマトリックス状に配置されていることを特徴とする画像表示装置。
  13. 表示素子に供給する電流を設定するための第１の期間と、前記表示素子の階調を設定するための第２の期間と、前記表示素子に駆動電流を供給するための第３の期間とを有する表示素子の駆動回路において、
    前記第１の期間に前記表示素子に供給する一定電流に応じた値を保持する保持回路を有する電流源回路と、前記第２の期間に供給された階調電圧に応じて前記第３の期間に前記電流源回路から前記表示素子に一定電流を供給する時間を制御する制御回路とを備え、
    前記電流源回路は、少なくとも第1のトランジスタを備え、
    前記制御回路は、前記電流源回路と前記表示素子の間にソース・ドレインが直列に接続し、ゲートが直接、あるいはスイッチを経由して容量素子の一端に接続しており、前記一定電流が、ゲート電圧−ドレイン電流特性のサブスレショールド領域にあり、かつオフ電流が前記一定電流の０．１％以下である第２のトランジスタを備え、
    前記第３の期間において、前記第２のトランジスタのゲート電圧を経時的に変え、前記第２のトランジスタのソース・ドレイン間がオンする時間を制御することで、前記表示素子への一定電流を供給する時間を制御することを特徴とする表示素子の駆動回路。
  14. 表示素子に供給する電流を設定する第１の期間と、前記表示素子の階調を設定する第２の期間と、前記表示素子に駆動電流を供給する第３の期間とを有する表示素子の駆動回路において、
    前記第１の期間に前記表示素子に供給する一定電流に応じた値を保持する保持回路を有する電流源回路と、前記第２の期間に供給された階調電圧に応じて前記第３の期間に前記電流源回路から前記表示素子に一定電流を供給する時間を制御する制御回路とを備え、
    前記電流源回路は、少なくとも第１のトランジスタを備え、
    前記制御回路は、電流源回路に対し、前記表示素子とソース・ドレインが並列に接続し、ゲートが直接、あるいはスイッチを経由して容量素子の一端に接続し、前記一定電流がゲート電圧−ドレイン電流特性のサブスレショールド領域にあり、かつオフ電流が前記一定電流の０．１％以下である第２のトランジスタを備え、
    前記第３の期間において、前記第２のトランジスタのゲート電圧を経時的に変え、前記第２のトランジスタのソース・ドレイン間がオフする時間を制御することで、前記表示素子への一定電流を供給する時間を制御することを特徴とする表示素子の駆動回路。
  15. 前記第２のトランジスタのゲートとソース（又はドレイン）が接続している第３のトランジスタを備え、前記第３のトランジスタのゲートが前記容量素子の一端に接続していることを特徴とする請求項１３に記載の表示素子の駆動回路。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010122649A (ja) * 2008-11-24 2010-06-03 Samsung Mobile Display Co Ltd 画素、有機電界発光表示装置及び有機電界発光表示装置の駆動方法
KR20120112161A (ko) * 2011-04-01 2012-10-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
WO2013179847A1 (ja) * 2012-05-30 2013-12-05 シャープ株式会社 表示装置およびその駆動方法
JP2016086422A (ja) * 2010-01-20 2016-05-19 株式会社半導体エネルギー研究所 プログラマブル回路、及び、ｆｐｇａ
KR20220121757A (ko) * 2009-02-20 2022-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004246320A (ja) * 2003-01-20 2004-09-02 Sanyo Electric Co Ltd アクティブマトリクス駆動型表示装置
JP2005173142A (ja) * 2003-12-10 2005-06-30 Chi Mei Electronics Corp 画像表示装置
JP2007065539A (ja) * 2005-09-02 2007-03-15 Seiko Epson Corp 電子回路、電子装置、その駆動方法、電気光学装置および電子機器
JP2007148222A (ja) * 2005-11-30 2007-06-14 Hitachi Displays Ltd 画像表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004246320A (ja) * 2003-01-20 2004-09-02 Sanyo Electric Co Ltd アクティブマトリクス駆動型表示装置
JP2005173142A (ja) * 2003-12-10 2005-06-30 Chi Mei Electronics Corp 画像表示装置
JP2007065539A (ja) * 2005-09-02 2007-03-15 Seiko Epson Corp 電子回路、電子装置、その駆動方法、電気光学装置および電子機器
JP2007148222A (ja) * 2005-11-30 2007-06-14 Hitachi Displays Ltd 画像表示装置

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010122649A (ja) * 2008-11-24 2010-06-03 Samsung Mobile Display Co Ltd 画素、有機電界発光表示装置及び有機電界発光表示装置の駆動方法
KR20220121757A (ko) * 2009-02-20 2022-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US12136629B2 (en) 2009-02-20 2024-11-05 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
KR102660552B1 (ko) 2009-02-20 2024-04-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20230168197A (ko) * 2009-02-20 2023-12-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102611561B1 (ko) * 2009-02-20 2023-12-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US11824062B2 (en) 2009-02-20 2023-11-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
US9614097B2 (en) 2010-01-20 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10454475B2 (en) 2010-01-20 2019-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2016086422A (ja) * 2010-01-20 2016-05-19 株式会社半導体エネルギー研究所 プログラマブル回路、及び、ｆｐｇａ
KR20200006155A (ko) * 2011-04-01 2020-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
KR102070558B1 (ko) 2011-04-01 2020-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
KR102130954B1 (ko) 2011-04-01 2020-07-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
KR102016896B1 (ko) * 2011-04-01 2019-09-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
KR20190094321A (ko) * 2011-04-01 2019-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
KR20120112161A (ko) * 2011-04-01 2012-10-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
WO2013179847A1 (ja) * 2012-05-30 2013-12-05 シャープ株式会社 表示装置およびその駆動方法

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