JP2007134486A - 積層型半導体装置及びその製造方法 - Google Patents

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pad
bonded
electrode pad
wire
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Katsuhiro Ishida
勝広 石田
Ryoji Matsushima
良二 松嶋
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Toshiba Corp
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Toshiba Corp
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Abstract

【課題】信頼性を向上させた上で、容易にかつ収率よく製造可能な積層型半導体装置及びその製造方法を提供する。
【解決手段】積層型半導体装置１は、第１及び第２のインナーリード３，４を有している。第２のインナーリード４には、第１乃至第４の半導体チップ７，８，９，１０が積層、配置されている。第１又は第２のボンディングワイヤ１５，２０が、それぞれ一括してワイヤリングするように第４の半導体チップ１０から、第３乃至第１の半導体チップ９，８，７の各電極パッド１３，１２，１１に形成されたスタッドバンプ１９，１８，１７に中継されて、第１又は第２のインナーリード３，４上の各ボンディングパッド１６，２１にボンディングされている。
【選択図】図１

Description

本発明は、複数の半導体チップを積層した積層型半導体装置及びその製造方法に関する。
近年、半導体装置の小型化や高密度実装化等を実現するために、１つのパッケージ内に複数の半導体チップ等を積層して封止したスタック型マルチチップパッケージが実用化されている。スタック型マルチチップパッケージにおいては、複数の半導体チップが例えばリードフレーム上に接着剤フィルムを介して順に積層されている。各半導体チップの電極パッドは、リードフレームのボンディングパッドとボンディングワイヤを介してそれぞれ電気的に接続されている。そして、このような積層体を封止樹脂でパッケージングすることによって、スタック型マルチチップパッケージが構成される。
例えば、ＮＡＮＤ型フラッシュメモリ等を適用したメモリ装置においては、記憶容量の増大を図るために、リードフレーム上に複数のメモリチップを積層して封止することが行われている。このような積層型のメモリ装置において、最上層に位置する半導体チップの電極とリードフレームとを接続するボンディングワイヤは、その長さが長くなることが避けられない。その結果、ワイヤボンディング時や樹脂封止時にワイヤが流され、隣接する異電位のボンディングワイヤ同士が接触して短絡し易くなり、信頼性の低下を招く傾向にあった。また、ワイヤボンディングの配線引き回しデザインの難易度が高く、積層デザインの制約事項も多くなって汎用性に乏しいという難点がある。
このような点に対して、ＮＡＮＤ型フラッシュメモリ等の半導体チップにおいては、複数の半導体チップの同電位の電極パッド間とリードフレームとの間を順にボンディングワイヤで接続した構造が提案されている（例えば、特許文献１，２）。すなわち、まず上層側の半導体チップの電極パッドから下層側の半導体チップの電極パッドに対してワイヤボンディングする。下層側の半導体チップの電極パッドには、予めスタッドバンプを形成しておく。次いで、下層側の半導体チップの電極パッドからリードフレームに対してワイヤボンディングする。このように、下層側の半導体チップの電極パッドを中継して、複数の半導体チップの同電位の電極パッド間とリードフレームとの間を接続している。
しかしながら、従来の接続構造では、ボンディングワイヤを中継する半導体チップの電極パッドに対して、最低２回のワイヤボンディングを実施する必要がある。このような電極パッドにおいては、ワイヤボンディング時に超音波振動が繰り返し印加されることになるため、ワイヤに変形や接続不良が発生しやすいという問題がある。これは積層型半導体装置の製造歩留まりの低下要因となる。また、ワイヤボンディング工程における電極パッドへの接合回数（ボンディング回数）が増加するため、製造工数の増加や製造効率の低下を招く原因となっている。
特開平１１−１３５７１４号公報 特開２００３−２４３４４２号公報
本発明の目的は、信頼性を向上させた上で、容易にかつ収率よく製造することが可能な積層型半導体装置及びその製造方法を提供することにある。
本発明の一態様に係る積層型半導体装置は、ボンディングパッドを有する回路基材と、前記回路基材上に実装され、第１の電極パッドを有する第１の半導体チップと、前記第１の半導体チップ上に積層され、第２の電極パッドを有する第２の半導体チップと、前記第１の電極パッド及び前記第２の電極パッドと前記ボンディングパッドとを電気的に接続する接続部であって、前記ボンディングパッド、前記第１の電極パッド及び前記第２の電極パッドを一括してワイヤリングするように連続してボンディングされたボンディングワイヤを有する接続部と、前記第１の半導体チップ、前記第２の半導体チップ及び前記接続部を封止する封止樹脂とを具備することを特徴としている。
本発明の一態様に係る積層型半導体装置の製造方法は、ボンディングパッドを有する回路基材上に、第１の電極パッドを有する第１の半導体チップと第２の電極パッドを有する第２の半導体チップを積層して実装する工程と、前記ボンディングパッド、前記第１の電極パッド及び前記第２の電極パッドを一括してワイヤリングするように、ボンディングワイヤを連続してボンディングする工程とを具備することを特徴としている。
上記構成により、信頼性を向上させた上で、容易にかつ収率よく製造することが可能な積層型半導体装置及びその製造方法を提供することができる。
以下、本発明を実施するための形態について、図面を参照して説明する。なお、以下では本発明の実施形態を図面に基づいて述べるが、それらの図面は図解のために提供されるものであり、本発明はそれらの図面に限定されるものではない。
図１（ａ）（ｂ）は本発明の第１の実施形態に係る積層型半導体装置を適用したＴＳＯＰ（Thin Small Outline Package）構造の半導体装置の構成を模式的に示す断面図及び装置裏面側より透過して示す平面図である。ここでは、４個の半導体チップをフェイスダウンの状態で積層しパッケージングする場合を例に挙げて示す。同図に示す積層型半導体装置１は、回路基材としてリードフレーム２を備えている。なお、半導体チップを実装する回路基材はリードフレームに限られるものではなく、配線基板等であってもよい。
リードフレーム２は、それぞれ異なる長さを有する第１及び第２のインナーリード３，４と、これらインナーリード３，４から外側に向けて延出され、封止樹脂５を突出してなるアウターリード６とを有する。第１及び第２のインナーリード３，４は、いずれもディプレスされておらず、その高さがほぼ同一平面上に位置するように配置されている。第２のインナーリード４には、第１の半導体チップ７を搭載するためのチップ搭載部が設けられている。
第１の半導体チップ７は、その素子形成面側の一辺に沿って第１の電極パッド１１が設けられた片側パッド構成のチップであり、第２のインナーリード４のチップ搭載部に２０〜４０μｍ程度のフィルム状の絶縁性接着剤を介して接着されている。絶縁性接着剤には、ウエハからチップを個別に分離するダイシング工程で、ウエハ裏面に貼り付けられたフィルム状の絶縁性接着剤を用いてもよい。このように絶縁性接着剤で接着することによって、第１の半導体チップ７とチップ搭載部との電気的絶縁性を高め、信頼性を確保することができる。
第１の半導体チップ７上には、第１の半導体チップ７と同様の構成を有する第２乃至第４の半導体チップ８，９，１０がそれぞれ段差部分を形成するようにフィルム状の絶縁性接着剤を介して接着、積層されている。段差部分には、第１の電極パッド１１と略平行となるように、第１の電極パッド１１と同様の第２，第３，第４の電極パッド１２，１３，１４がそれぞれ設けられている。ここでは、各電極パッド１１，１２，１３，１４が、半導体チップの長辺側にそれぞれ配置されているが、これに限定されるものではなく、半導体チップの短片側に配置してもよい。
第１のボンディングワイヤ１５は、１本の金属細線（例えばＡｕ線）からなり、第１乃至第４の電極パッド１１，１２，１３，１４と第１のインナーリード３上の第１のボンディングパッド１６とを電気的に接続する接続部である。第１のボンディングワイヤ１５は、第４の電極パッド１４から、第１乃至第３の電極パッド１１，１２，１３に形成されたスタットバンプ１７，１８，１９で中継されて第１のボンディングパッド１６に一括してワイヤリングするように連続してボンディングされている。すなわち、第１のボンディングワイヤ１５は、その一方の端部が第４の電極パッド１４にボールボンディングされていると共に、他方の端部が第１のボンディングパッド１６にステッチボンディングされており、さらに第１のボンディングワイヤ１５の中間部が第１乃至第３の電極パッド１１，１２，１３に形成されたスタッドバンプ１７，１８，１９にステッチボンディングされている。スタッドバンプ１７，１８，１９は、ボンディングワイヤ１５を設ける際に用いるワイヤボンディング装置を用いて形成され、ボンディングワイヤ１５と同じ材質（例えばＡｕ等）からなる。
第２のボンディングワイヤ２０は、１本の金属細線（例えばＡｕ線）からなり、第１乃至第４の電極パッド１１，１２，１３，１４と第２のインナーリード４上の第２のボンディングパッド２１とを電気的に接続する接続部である。第２のボンディングワイヤ２０は、第４の電極パッド１４から、第１乃至第３の電極パッド１１，１２，１３上のスタッドバンプ１７，１８，１９で中継されて第２のボンディングパッド２１に一括してワイヤリングするように連続してボンディングされている。すなわち、第２のボンディングワイヤ２０は、その一方の端部が第４の電極パッド１４にボールボンディングされていると共に、他方の端部が第２のボンディングパッド２１にステッチボンディングされており、さらに第２のボンディングワイヤ２０の中間部が第１乃至第３の電極パッド１１，１２，１３に形成されたスタッドバンプ１７，１８，１９にステッチボンディングされている。これら第１及び第２のボンディングワイヤ１５，２０は、電気的特性、信号特性等が等しい電極間を接続するように構成されている。
積層、配置された第１乃至第４の半導体チップ７，８，９，１０と、第１及び第２のボンディングワイヤ１５，２０とを例えばエポキシ樹脂等の封止樹脂５を用いて封止することによって、ＴＳＯＰ構造の積層型半導体装置１が構成される。なお、図１（a）（ｂ）では４個の半導体チップを積層した構造について説明したが、半導体チップの積層数は特に限定されるものではなく、複数の半導体チップが積層されているものであればよい。例えば２〜３個もしくは５個以上であってもよい。
上述した本実施形態の積層型半導体装置１は、例えば以下のようにして作製される。図２は、図１に示す積層型半導体装置の製造工程において、第１のボンディングワイヤのワイヤボンディング工程の一例を説明する図である。
まず、第２のインナーリード４のチップ搭載部に、第１乃至第４の半導体チップ７，８，９，１０を各電極パッド１１，１２，１３，１４がそれぞれ略平行に配置されるようにフィルム状の絶縁性接着剤を介して積層、実装しておく。
次に、図２（ａ）に示すように、キャピラリ３０を用いて、第１乃至第３の半導体チップ７，８，９の各電極パッド１１，１２，１３にスタッドバンプ１７，１８，１９を形成する。キャピラリ３０には、その中央にＡｕ線などのワイヤ３１を挿通する挿通孔が設けられている。キャピラリ３０の挿通孔から延出したワイヤ３１の先端に、スパーク放電等によってボール部３２を形成し、ボール部３２を一定の圧力（荷重）で第３の電極パッド１３上に押し付けるとともに、キャピラリ３０を超音波振動させて電極パッド１３にボンディングする。そして、キャピラリ３０とともにワイヤ３１を上方に引き上げて切り離し、第３の電極パッド１３にスタッドバンプ１９を形成する。スタッドバンプ１９の大きさは、スパーク放電時の電流と時間をコントロールして、６０μｍ程度の一定の大きさにすることが好ましい。同様にして、第１及び第２の電極パッド１１，１２にもそれぞれスタッドバンプ１７，１８を形成する。
スパーク放電等によりボール部３２が形成されたキャピラリ３０を第４の電極パッド１４上に移動させて、キャピラリ３０先端のボール部３２を第４の電極パッド１４に一定の圧力で押し付けるとともに、キャピラリ３０に超音波振動を印加してボールボンディングする。
第４の電極パッド１４上にボールボンディングした後、図２（ｂ）に示すように、ワイヤ３１をキャピラリ３０から延出し、キャピラリ３０を第３の半導体チップ９のスタッドバンプ１９上に移動させる。そして、ワイヤ３１をスタッドバンプ１９に加圧、または超音波振動を併用してステッチボンディングする。同様にして、第２および第１の電極１２，１１上の各スタッドバンプ１８，１７、第１のインナーリード３の第１のボンディングパッド１６に順次段々をなすように連続してステッチボンディングする。なお、各電極パッド１３，１２，１１に与える損傷を抑制するため、キャピラリ３０の下降速度を下げてソフトランディングさせることが好ましい。
図２（ｃ）に示すように、第１のボンディングワイヤ１５が、第４の電極パッド１４から、第３乃至第１の電極パッド１３，１２，１１で中継されて第１のボンディングパッド１６に一括してワイヤリングするように連続してボンディングされる。
この後、第１のボンディングワイヤ１５のワイヤボンディング工程と同様にして、第２のボンディングワイヤ２０で、第１乃至第４の電極パッド１１，１２，１３，１４と第２のインナーリード４上の第２のボンディングパッド２１とを連続してボンディングする。すなわち、第４の電極パッド１４にボールボンディングした後、第３乃至第１の電極パッド１３，１２，１１にそれぞれ形成されたスタッドバンプと第２のボンディングパッド２１に対して一括してワイヤリングする。
積層された第１乃至第４の半導体チップ７，８，９，１０と第１及び第２のボンディングワイヤ１５，２０を例えばエポキシ樹脂等の封止樹脂５を用いて封止して、図１に示す積層型半導体装置１を得ることができる。
このようにして得られる積層型半導体装置１では、４個の半導体チップ７，８，９，１０がフェイスダウンの状態でパッケージ内に封止される。これによって、例えば製品の組み立て工程においてパッケージの上面側（リードフレームのチップ非搭載面側のパッケージ面）にレーザ光を照射してマーキングしても、チップ７，８，９，１０やボンディングワイヤ１５，２０がレーザ光によって損傷を被る恐れがない。
また、本実施形態に適用される半導体チップ７，８，９，１０は、その素子形成面側のチップ一辺に沿って電極パッド１１，１２，１３，１４が配置されているためチップサイズを小さくすることができる。すなわち、例えばＮＡＮＤ型フラッシュメモリなどのメモリチップでは、周辺回路のレイアウトの仕方で回路結線が合理化され面積が変わる。本実施形態に適用される半導体チップ７，８，９，１０のように、チップ一辺に沿って配置された片側パッド構成のチップによれば、パッドと周辺回路との間の配線の引き回しが合理化されるためチップ面積を小さくすることができる。したがって、本実施形態に適用される半導体チップ７，８，９，１０は、低価格の積層パッケージ技術を要求される例えばＮＡＮＤ型フラッシュメモリに好適である。
したがって、本実施形態によれば、第４の電極パッド１４から、第３乃至第１の電極パッド１３，１２，１１上の各スタッドバンプ１９，１８，１７で順次中継し、ボンディングパッド１６，２１にそれぞれ一括してワイヤリングするように連続してワイヤボンディングすることによって、ボンディングワイヤ１５，２０の長さを短くして、ループ高さを低くすることができる。これによって、封止樹脂５で半導体チップ７，８，９，１０とボンディングワイヤ１５，２０を封止する際に、ワイヤ１５，２０が流され、隣接するワイヤ１５，２０同士が接触して短絡することを防止することができ、信頼性の高い積層型半導体装置を提供することが可能となる。
また、電極パッド１１，１２，１３の各スタッドバンプ１７，１８，１９に連続してボンディングすることによって、各電極パッド１１，１２，１３に対するワイヤボンディングは１回で済む。これによって、電極パッド１１，１２，１３において、ワイヤボンディング時に超音波振動を付与した際に生じるワイヤの変形や接続不良を抑制することができ、容易に収率よく積層型半導体装置を得ることが可能となる。
なお、本実施形態に係る第１のボンディングワイヤ１５のワイヤボンディング工程では、第４の電極パッド１４にボールボンディングした後、第３乃至第１の半導体チップ９，８，７上のスタッドバンプ１９，１８，１７に順次連続してステッチボンディングし、第１のボンディングパッド１６にボンディングしているが、これに限定されるものではない。すなわち、図３に示すように、第１乃至第４の半導体チップ７，８，９，１０の電極パッド１１，１２，１３，１４にスタッドバンプ１７，１８，１９，２２を形成した後（図３（ａ））、第１のインナーリード３の第１のボンディングパッド１６にボールボンディングし、各スタッドバンプ１７，１８，１９に順次連続してステッチボンディングし（図３（ｂ））、第４の半導体チップ１０のスタッドバンプ２２にボンディングしてもよい（図３（ｃ））。
また、例えば図４に示すように、第１及び／又は第２のボンディングワイヤ１５，２０を設けた後、ワイヤ１５，２０とスタッドバンプ１７，１８，１９との接続を確実にするため、さらにスタッドバンプ４０，４１，４２を積層してもよい。
次に、第２の実施形態に係る積層型半導体装置について図５を用いて説明する。図５は、例えばＮＡＮＤ型フラッシュメモリのパッケージングに適用した本発明の第２の実施形態に係る積層型半導体装置において、メモリチップの一例を示す構成図である。本実施形態に係る積層型半導体装置は、上述した第１の実施形態と同様に、４個の半導体チップ（メモリチップ）をフェイスダウンの状態で積層してパッケージングしており、第１の実施形態とはボンディングワイヤの接続構造が異なる。なお、第１の実施形態と同一の構成部分については、同一の符号を付してその説明を簡略または省略する。
図５に示すように、メモリチップ６０には１７個の電極パッド６１が設けられている。各電極パッド６１には、例えばＶＣＣ、ＶＳＳ、Ｉ／Ｏ−０〜Ｉ／Ｏ−７、ＲＢ、ＲＥの電源や入出力信号用の外部端子と、ＣＥ、ＣＬＥ、ＡＬＥ、ＷＥ、ＷＰの制御用の外部端子がそれぞれ割り付けられている。
外部端子ＶＣＣが割り付けられた電極パッドは、電源電位（ＶＣＣ）を供給するためのＶＣＣ入力用のパッドである。外部端子ＶＳＳが割り付けられた電極パッドは、接地電位（ＶＳＳ）を供給するためのＶＳＳ入力用のパッドである。外部端子Ｉ／Ｏ−０〜Ｉ／Ｏ−７が割り付けられた電極パッドは、アドレス、コマンド、及び入出力データを入出力するための入出力用のパッドである。外部端子ＲＥが割り付けられた電極パッドは、データをシリアル出力させるための出力用のパッドである。外部端子ＲＢが割り付けられた電極パッドは、装置の内部の動作状態を外部に知らしめるための出力用のパッドである。
外部端子ＣＥが割り付けられた電極パッドは、デバイス選択用の信号を取り込むための入力用のパッドである。外部端子ＣＬＥが割り付けられた電極パッドは、装置の内部のコマンドレジスタ（不図示）への動作コマンドの取り込みをコントロールするための信号が入力されるパッドである。外部端子ＡＬＥが割り付けられた電極パッドは、装置内部のアドレスレジスタおよびデータレジスタ（いずれも不図示）へのアドレスデータおよび入力データの取り込みをコントロールするための信号が入力されるパッドである。外部信号ＷＥが割り付けられた電極パッドは、Ｉ／Ｏ端子から各データを装置内部に取り込むための信号が入力されるパッドである。外部端子ＷＰが割り付けられた電極パッドは、書き込み・消去動作を強制的に禁止させるための信号が入力されるパッドである。
ここで、本実施形態に適用されたリードフレームの一例について図６を用いて説明する。図６は、本実施形態による積層型半導体装置に適用されたリードフレームの一例を示す平面図である。図６には、第１の実施形態で示したリードフレームの第１及び第２のインナーリード３，４の左右の位置関係を反転させたリードフレーム２Ａが示されている。第１及び第２のインナーリード３，４上の各ボンディングパッド（不図示）には、図５に示すＮＡＮＤ型フラッシュメモリ６０の電極パッド６１に対応する外部端子ＶＣＣ、ＶＳＳ、Ｉ／Ｏ−０〜Ｉ／Ｏ−７、ＲＢ、ＣＥ、ＲＥ、ＣＬＥ、ＡＬＥ、ＷＥ、ＷＰが割り付けられている。なお、Ｎ．Ｃは未使用であることを示す。
リードフレーム２Ａは、第２のインナーリード４の各先端部がインナーリード配列の幅方向の中央寄りに集中して配列され、その両側（幅方向の外寄り）に第１のインナーリード３の各先端部が配列されている。第１のインナーリード３は、リードフレーム２Ａを製造する上で、急激に曲げるような引き回しが困難であるため、このように外寄りに配置されることが好ましい。第２のインナーリード４は、引き回しの自由度が高いため、中央寄りに配置されている。
本実施形態に係る積層型半導体装置は、第３乃至第６のボンディングワイヤ（不図示）を備えている。
第３のボンディングワイヤは、その一方の端部が図５に示すメモリチップ６０のＶＣＣ、ＶＳＳ、Ｉ／Ｏ−１〜Ｉ／Ｏ−７が割り付けられた第４の電極パッド１４にボールボンディングされていると共に、他方の端部が図６に示す第１のインナーリード３の対応するボンディングパッドにステッチボンディングされており、さらに前記ボンディングワイヤの中間部がＶＣＣ、ＶＳＳ、Ｉ／Ｏ−１〜Ｉ／Ｏ−７が割り付けられた第１乃至第３の電極パッド１１，１２，１３に形成されたスタッドバンプ１７，１８，１９にそれぞれステッチボンディングされている。
第４のボンディングワイヤは、その一方の端部が図５に示すメモリチップ６０のＲＢ、ＲＥが割り付けられた第４の電極パッド１４にボールボンディングされていると共に、他方の端部が図６に示す第２のインナーリード４の対応するボンディングパッドにステッチボンディングされており、さらに前記ボンディングワイヤの中間部がＲＢ、ＲＥが割り付けられた第１乃至第３の電極パッド１１，１２，１３に形成されたスタッドバンプ１７，１８，１９にそれぞれステッチボンディングされている。
第５のボンディングワイヤは、その一方の端部が図５に示すメモリチップ６０のＣＥ、ＷＰ、ＷＥ、ＡＬＥ、ＣＬＥが割り付けられた第１乃至第４の電極パッド１１，１２，１３，１４にそれぞれボールボンディングされていると共に、他方の端部が図６に示す第２のインナーリード４の対応するボンディングパッドにステッチボンディングされている。すなわち、第５のボンディングワイヤは、スタッドバンプ１７，１８，１９で中継されることなく、ＣＥ、ＷＰ、ＷＥ、ＡＬＥ、ＣＬＥが割り付けられた第１乃至第４の電極パッドと、ボンディングパッド２１とにそれぞれボンディングされている。
本実施形態に適用可能なリードフレームは、上記に限定されるものではなく、図７に示すようなリードフレームを用いてもよい。図７は、本実施形態に係る積層型半導体装置に適用されたリードフレームの他の一例を示す平面図である。図７に示すＶＣＣ、ＶＳＳ、Ｉ／Ｏ−０〜Ｉ／Ｏ−７、ＲＥ、ＣＬＥ、ＡＬＥ、ＷＥ、ＷＰは、図５に示すＮＡＮＤ型フラッシュメモリ６０の電極パッド６１に対応する外部端子の一例である。なお、Ｎ．Ｃは未使用であることを示す。リードフレーム２Ｂは、第１及び第２のインナーリード３，４が、幅方向に二分されており、第２のインナーリード４の各先端部がインナーリード配列の幅方向の中央寄りに集中して配列され、その両側（幅方向の外寄り）に、第１のインナーリード３の各先端部が配列されている。
したがって、本実施形態によれば、第４の電極パッド１４から、第３乃至第１の電極パッド１３，１２，１１上の各スタッドバンプ１９，１８，１７で順次中継し、第１又は第２のインナーリード３，４の各ボンディングパッド１６，２１にそれぞれ一括してワイヤリングするように連続してワイヤボンディングすることによって、ボンディングワイヤの長さを短くして、ループ高さを低くすることができる。これによって、封止樹脂でメモリチップとボンディングワイヤを封止する際に、ワイヤが流され、隣接するワイヤ同士が接触して短絡することを防止することができ、信頼性の高い積層型半導体装置を提供することが可能となる。
また、電極パッド１１，１２，１３の各スタッドバンプ１７，１８，１９に連続してボンディングすることによって、各電極パッド１１，１２，１３に対するワイヤボンディングは１回で済む。これによって、電極パッド１１，１２，１３において、ワイヤボンディング時に超音波振動を付与した際に生じるワイヤの変形や接続不良を抑制することができ、容易に収率よく積層型半導体装置を得ることが可能となる。
次に、第３の実施形態に係る積層型半導体装置について説明する。本実施形態に係る積層型半導体装置は、上述した第２の実施形態と同様に例えばＮＡＮＤ型フラッシュメモリのパッケージングに適用した装置を示しており、同様のメモリチップ（図５）とリードフレーム（図６又は図７）を備えている。第２の実施形態とは、ボンディングワイヤの接続方法が異なる。なお、第１、第２の実施形態と同一の構成部分については、同一の符号を付してその説明を簡略または省略する。
本実施形態に係る積層型半導体装置は、第５、第６ａ〜６ｄ及び第７ａ〜７ｄのボンディングワイヤ（不図示）を備えている。なお、本実施形態における第５のボンディングワイヤとは、上述した第２の実施形態における第５のボンディングワイヤと同様のものを意味する。
第５のボンディングワイヤは、その一方の端部が図５に示すメモリチップ６０のＣＥ、ＷＰ、ＷＥ、ＡＬＥ、ＣＬＥが割り付けられた第１乃至第４の電極パッド１１，１２，１３，１４にそれぞれボールボンディングされていると共に、他方の端部が図６に示す第２のインナーリード４の対応するボンディングパッドにステッチボンディングされている。
第６aのボンディングワイヤは、その一方の端部が図５に示すメモリチップ６０のＶＣＣ、ＶＳＳ、Ｉ／Ｏ−１〜Ｉ／Ｏ−７が割り付けられた第４の電極パッド１４にボールボンディングされていると共に、他方の端部が対応するＶＣＣ、ＶＳＳ、Ｉ／Ｏ−１〜Ｉ／Ｏ−７が割り付けられた第３の電極パッド１３に形成されたスタッドバンプ１９にステッチボンディングされている。第６bのボンディングワイヤは、その一方の端部がＶＣＣ、ＶＳＳ、Ｉ／Ｏ−１〜Ｉ／Ｏ−７が割り付けられた第３の電極パッド１３上のスタッドバンプ１９にボールボンディングされていると共に、他方の端部が対応するＶＣＣ、ＶＳＳ、Ｉ／Ｏ−１〜Ｉ／Ｏ−７が割り付けられた第２の電極パッド１２上のスタッドバンプ１８にステッチボンディングされている。第６ｃのボンディングワイヤは、その一方の端部がＶＣＣ、ＶＳＳ、Ｉ／Ｏ−１〜Ｉ／Ｏ−７が割り付けられた第２の電極パッド１２上のスタッドバンプ１８にボールボンディングされていると共に、他方の端部が対応するＶＣＣ、ＶＳＳ、Ｉ／Ｏ−１〜Ｉ／Ｏ−７が割り付けられた第１の電極パッド１１上のスタッドバンプ１７にステッチボンディングされている。第６ｄのボンディングワイヤは、その一方の端部がＶＣＣ、ＶＳＳ、Ｉ／Ｏ−１〜Ｉ／Ｏ−７が割り付けられた第１の電極パッド１１上のスタッドバンプ１７にボールボンディングされていると共に、他方の端部が図６に示す第１のインナーリード３の対応するボンディングパッドにステッチボンディングされている。
よって、ＶＣＣ、ＶＳＳ、Ｉ／Ｏ−１〜Ｉ／Ｏ−７が割り付けられた第１乃至第４の電極パッド間と第１のインナーリード３上のボンディングパッドとの間は、第６ａ〜６ｄのボンディングワイヤでそれぞれ順にボンディングされている。
第７ａのボンディングワイヤは、その一方の端部が図５に示すメモリチップ６０のＲＢ、ＲＥが割り付けられた第４の電極パッド１４にボールボンディングされているとともに、他方の端部が対応するＲＢ、ＲＥが割り付けられた第３の電極パッド１３のスタッドバンプ１９にステッチボンディングされている。第７bのボンディングワイヤは、その一方の端部がＲＢ、ＲＥが割り付けられた第３の電極パッド１３上のスタッドバンプ１９にボールボンディングされていると共に、他方の端部が対応するＲＢ、ＲＥが割り付けられた第２の電極パッド１２上のスタッドバンプ１８にステッチボンディングされている。第７ｃのボンディングワイヤは、その一方の端部がＲＢ、ＲＥが割り付けられた第２の電極パッド１２上のスタッドバンプ１８にボールボンディングされていると共に、他方の端部が対応するＲＢ、ＲＥが割り付けられた第１の電極パッド１１上のスタッドバンプ１７にステッチボンディングされている。第７ｄのボンディングワイヤは、その一方の端部がＲＢ、ＲＥが割り付けられた第１の電極パッド１１上のスタッドバンプ１７にボールボンディングされていると共に、他方の端部が図６に示す第２のインナーリード４の対応するボンディングパッドにステッチボンディングされている。
よって、ＲＢ、ＲＥが割り付けられた第１乃至第４の電極パッド間と第２のインナーリード４上のボンディングパッドとの間は、第７ａ〜７ｄのボンディングワイヤでそれぞれ順にボンディングされている。
したがって、本実施形態によれば、第１乃至第４の電極パッド１１，１２，１３，１４間と、第１又は第２のインナーリード３，４上のボンディングパッド１６，２１との間をそれぞれ順にワイヤボンディングすることによって、ボンディングワイヤの長さを短くして、ループ高さを低くすることができる。これによって、封止樹脂でメモリチップとボンディングワイヤを封止する際に、ワイヤが流され、隣接するワイヤ同士が接触して短絡することを防止することができ、信頼性の高い積層型半導体装置を提供することが可能となる。
次に、第４の実施形態に係る積層型半導体装置について図８を用いて説明する。図８は本発明の第４の実施形態に係る積層型半導体装置を適用したＴＳＯＰ構造の半導体装置の構成を模式的に示す断面図である。同図に示す積層型半導体装置は、上述した第１乃至第３の実施形態とは、ボンディングワイヤの接続構造が異なる。なお、第１乃至第３の実施形態と同一の構成部分には、同一の符号を付してその説明を簡略または省略する。同図に示す積層型半導体装置５０は、第８乃至第１１のボンディングワイヤ５１，５２，５３，５４を備えている。
第８のボンディングワイヤ５１は、その一方の端部が第４の電極パッド１４にボールボンディングされていると共に、他方の端部が第１のインナーリード３の第１のボンディングパッド１６にステッチボンディングされており、さらにボンディングワイヤ５１の中間部が第３の電極パッド１３に形成されたスタッドバンプ１９にステッチボンディングされている。
第９のボンディングワイヤ５２は、その一方の端部が第４の電極パッド１４にボールボンディングされていると共に、他方の端部が第２のインナーリード４の第２のボンディングパッド２１にステッチボンディングされており、さらにボンディングワイヤ５２の中間部が第３の電極パッド１３に形成されたスタッドバンプ１９にステッチボンディングされている。
第１０のボンディングワイヤ５３は、その一方の端部が第２の電極パッド１２にボールボンディングされていると共に、他方の端部が第１のボンディングパッド１６にステッチボンディングされており、さらにボンディングワイヤ５３の中間部が第１の電極パッド１１に形成されたスタッドバンプ１７にステッチボンディングされている。
第１１のボンディングワイヤ５４は、その一方の端部が第２の電極パッド１２にボールボンディングされていると共に、他方の端部が第２のボンディングパッド２１にステッチボンディングされており、さらにボンディングワイヤ５４の中間部が第１の電極パッド１１に形成されたスタッドバンプ１７にステッチボンディングされている。
これら第８乃至第１１のボンディングワイヤ５１，５２，５３，５４と、リードフレーム上に積層、配置された第１乃至第４の半導体チップ７，８，９，１０は、例えばエポキシ樹脂等の封止樹脂５で封止され、ＴＳＯＰ構造の積層型半導体装置５０が構成される。なお、図８では４個の半導体チップ７，８，９，１０を積層した構造について説明したが、半導体チップの積層数は特に限定されるものではなく、２〜３個もしくは５個以上であってもよい。
したがって、本実施形態によれば、第４又は第２の電極パッド１４，１２から、第３又は第１の電極パッド１３，１１の各スタッドバンプ１９，１７に中継して、インナーリードのボンディングパッド１６，２１に一括してワイヤリングするようにワイヤボンディングすることにより、ボンディングワイヤ５１，５２，５３，５４の長さを短くすることができる。これによって、樹脂封止する際にボンディングワイヤ５１，５２，５３，５４が流され、隣接するワイヤ同士の短絡を回避することができ、信頼性の高い積層型半導体装置５０を提供することができる。
また、電極パッド１１，１２，１３，１４間およびボンディングパッド１６，２１を一括してワイヤリングすることによって、電極パッド１１，１３に対するワイヤボンディングは１回で済む。これによって、超音波振動を付与した際にワイヤに生じる変形や接続不良を抑制することができ、製造歩留まりを低下させることなく積層型半導体装置を得ることが可能となる。
なお、本発明は、上述した各実施形態に限定されるものではなく、チップをフェイスダウンの状態で樹脂パッケージ内に封止する構成に限られるものではなく、フェイスアップの状態で樹脂パッケージ内に封止する構成にも適用することができる。
また、本発明は、複数の半導体チップを積層して搭載した各種の積層型半導体装置に適用することができ、例えばＢＧＡタイプの積層型半導体装置についても本発明に含まれるものである。本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の第１の実施形態による積層型半導体装置の構成を模式的に示す断面図及び装置裏面側より透過して示す平面図。 図１に示す積層型半導体装置の製造工程において、第１のボンディングワイヤのワイヤボンディング工程の一例を示す図。 図１に示す積層型半導体装置の製造工程において、第１のボンディングワイヤのワイヤボンディング工程の他の一例を示す図。 図１に示す積層型半導体装置の一変形例を示す断面図。 本発明の第２の実施形態による積層型半導体装置の半導体チップに適用されたＮＡＮＤ型フラッシュメモリの一例を示す構成図である。 本発明の第２の実施形態による積層型半導体装置に適用されたリードフレームの一例を示す平面図。 本発明の第２の実施形態による積層型半導体装置に適用されたリードフレームの他の一例を示す平面図。 本発明の第４の実施形態による積層型半導体装置の構成を模式的に示す断面図。
符号の説明
１…積層型半導体装置、２…リードフレーム、３…第１のインナーリード、４…第２のインナーリード、５…封止樹脂、７…第１の半導体チップ、８…第２の半導体チップ、９…第３の半導体チップ、１０…第４の半導体チップ、１１…第１の電極パッド、１２…第２の電極パッド、１３…第３の電極パッド、１４…第４の電極パッド、１５…第１のボンディングワイヤ、１６…第１のボンディングパッド、１７，１８，１９，２２…スタッドバンプ、２０…第２のボンディングワイヤ、２１…第２のボンディングパッド。

Claims (5)

  1. ボンディングパッドを有する回路基材と、
    前記回路基材上に実装され、第１の電極パッドを有する第１の半導体チップと、
    前記第１の半導体チップ上に積層され、第２の電極パッドを有する第２の半導体チップと、
    前記第１の電極パッド及び前記第２の電極パッドと前記ボンディングパッドとを電気的に接続する接続部であって、前記ボンディングパッド、前記第１の電極パッド及び前記第２の電極パッドを一括してワイヤリングするように連続してボンディングされたボンディングワイヤを有する接続部と、
    前記第１の半導体チップ、前記第２の半導体チップ及び前記接続部を封止する封止樹脂と
    を具備することを特徴とする積層型半導体装置。
  2. 前記ボンディングワイヤは、その一方の端部が前記第２の電極パッドにボールボンディングされていると共に、他方の端部が前記ボンディングパッドにステッチボンディングされており、さらに前記ボンディングワイヤの中間部が前記第１の電極パッド上に形成されたスタッドバンプにステッチボンディングされていることを特徴とする請求項１に記載の積層型半導体装置。
  3. 前記ボンディングワイヤは、その一方の端部が前記ボンディングパッドにボールボンディングされていると共に、他方の端部が前記第２の電極パッドにステッチボンディングされており、さらに前記ボンディングワイヤの中間部が前記第１の電極パッド上に形成されたスタッドバンプにステッチボンディングされていることを特徴とすることを特徴とする請求項１に記載の積層型半導体装置。
  4. 前記ボンディングワイヤがステッチボンディングされた前記スタッドバンプ上には、さらにスタッドバンプが積層されていることを特徴とする請求項２又は３に記載の積層型半導体装置。
  5. ボンディングパッドを有する回路基材上に、第１の電極パッドを有する第１の半導体チップと第２の電極パッドを有する第２の半導体チップを積層して実装する工程と、
    前記ボンディングパッド、前記第１の電極パッド及び前記第２の電極パッドを一括してワイヤリングするように、ボンディングワイヤを連続してボンディングする工程と
    を具備することを特徴とする積層型半導体装置の製造方法。
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