JP2006269755A - Semiconductor device and its manufacturing method - Google Patents

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Kazuyuki Sawada
和幸 澤田
Nobuyuki Iwamoto
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a small-sized semiconductor device which can have a higher breakdown voltage, and its manufacturing method. <P>SOLUTION: A semiconductor device is an MOS transistor and has a semiconductor substrate 1 where a trench 4 is formed. The semiconductor substrate 1 has an n-type impurity layer 2 as a drain region, a p-type impurity layer 3 as a channel region, an n-type impurity layer 5 as an extended drain region of low impurity density, a p-type impurity layer 6, an n-type diffusion layer 11a as a source region of high impurity density, and an n-type diffusion layer 11b as a drain region of high impurity density. The n-type impurity layer 5 is formed on an inner wall of the trench 4 while enclosing the trench 4, the p-type impurity layer 6 is formed on the inner wall of the trench 4 while enclosing the trench 4 and enclosed with the n-type impurity layer 5. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、パワーICの実現に適した横型高耐圧MOSトランジスタ及びその製造方法に関するものである。   The present invention relates to a lateral high voltage MOS transistor suitable for realizing a power IC and a manufacturing method thereof.

従来、CMOS回路との混載が容易な半導体装置としては、横型の高耐圧MOSトランジスタが挙げられる。さらに、その横型の高耐圧MOSトランジスタの耐圧を上げる為に、低不純物濃度の延長ドレイン領域を形成した横型の高耐圧MOSトランジスタが提案されている。   2. Description of the Related Art Conventionally, as a semiconductor device that can be easily mixed with a CMOS circuit, a lateral high voltage MOS transistor can be cited. Further, in order to increase the breakdown voltage of the lateral high breakdown voltage MOS transistor, a lateral high breakdown voltage MOS transistor in which an extended drain region having a low impurity concentration is formed has been proposed.

以下、特許文献1を参照しながら、低不純物濃度の延長ドレイン領域を形成した横型の高耐圧MOSトランジスタについて説明する。図22は、特許文献1に記載の高耐圧MOSトランジスタの構造を示す断面図である。   Hereinafter, a lateral high-breakdown-voltage MOS transistor in which an extended drain region having a low impurity concentration is formed will be described with reference to Patent Document 1. FIG. 22 is a cross-sectional view showing the structure of the high voltage MOS transistor described in Patent Document 1.

図22に示すように、このトランジスタは、P型ウェル層101と、P型ウェル層101に形成されたN型の低濃度拡散層からなる延長ドレイン領域102と、P型ボディー層103と、SiO2膜104と、ゲート酸化膜105と、ゲート電極106と、ソース・ドレインの高濃度N型拡散層107と、層間絶縁膜108と、ソース電極110aと、ドレイン電極110bと、N型基板111と、P型ボディーコンタクト層112と、P型層114とを有している。 As shown in FIG. 22, this transistor includes a P-type well layer 101, an extended drain region 102 made of an N-type low-concentration diffusion layer formed in the P-type well layer 101, a P-type body layer 103, SiO 2 2 film 104, gate oxide film 105, gate electrode 106, source / drain high concentration N type diffusion layer 107, interlayer insulating film 108, source electrode 110 a, drain electrode 110 b, N type substrate 111, , A P-type body contact layer 112 and a P-type layer 114.

このトランジスタでは、ドレイン電極110bに高電圧が印可された場合に、延長ドレイン領域102とP型ウェル層101との接合により延長ドレイン領域102内が空乏化するので、高耐圧を得ることができる。
特開平9−139438号公報
In this transistor, when a high voltage is applied to the drain electrode 110b, the extension drain region 102 is depleted by the junction of the extension drain region 102 and the P-type well layer 101, so that a high breakdown voltage can be obtained.
JP-A-9-139438

しかしながら、特許文献1に示されたデバイス構造では、延長ドレイン領域の長さ(図22における長さA)にドレイン耐圧が依存する。その結果、高い耐圧を得る為には、長い延長ドレイン領域が必要となり、ソース・ドレイン間の距離を長くする必要が生じるので、パワートランジスタの面積を大きくしなければならない。すなわち、従来の横型の高耐圧MOSトランジスタは、更なる高耐圧化が困難であるという課題を有している。   However, in the device structure disclosed in Patent Document 1, the drain breakdown voltage depends on the length of the extended drain region (length A in FIG. 22). As a result, in order to obtain a high breakdown voltage, a long extended drain region is required, and the distance between the source and the drain needs to be increased. Therefore, the area of the power transistor must be increased. That is, the conventional lateral high voltage MOS transistor has a problem that it is difficult to further increase the voltage resistance.

そこで、本発明は、かかる問題点に鑑み、更なる高耐圧化が可能な小型の半導体装置及びその製造方法を提供することを目的とする。   In view of the above problems, an object of the present invention is to provide a small-sized semiconductor device capable of further increasing the breakdown voltage and a manufacturing method thereof.

上記課題を解決するため、本発明に係る半導体装置は、MOSトランジスタであって、トレンチが形成された半導体基板と、前記トレンチ内部に形成された誘電体膜とを備え、前記半導体基板は、前記トレンチを挟み込むように前記半導体基板の表面に形成された第1導電型のソースコンタクト領域及びドレインコンタクト領域と、前記トレンチを取り囲むように前記トレンチの内壁に形成された第1導電型と反対極性の第2導電型の不純物領域と、前記ドレインコンタクト領域よりも小さい不純物濃度を有し、前記不純物領域及び前記トレンチを取り囲むように前記トレンチの内壁に形成された第1導電型の延長ドレイン領域とを有することを特徴とするものである。   In order to solve the above problems, a semiconductor device according to the present invention is a MOS transistor, and includes a semiconductor substrate in which a trench is formed, and a dielectric film formed in the trench. A source contact region and a drain contact region of a first conductivity type formed on the surface of the semiconductor substrate so as to sandwich the trench, and a polarity opposite to that of the first conductivity type formed on the inner wall of the trench so as to surround the trench An impurity region of the second conductivity type and an extended drain region of the first conductivity type having an impurity concentration lower than that of the drain contact region and formed on the inner wall of the trench so as to surround the impurity region and the trench. It is characterized by having.

ここで、前記トレンチの深さは、20μm以上であってもよいし、前記誘電体膜は、酸化膜であってもよいし、前記酸化膜は不純物を含んでもよい。   Here, the depth of the trench may be 20 μm or more, the dielectric film may be an oxide film, and the oxide film may contain impurities.

これによって、トレンチの内壁に低不純物濃度の延長ドレイン領域を形成することで、トランジスタの面積を大きくすることなく、延長ドレイン領域を長くすることができるので、更なる高耐圧化が可能な小型の半導体装置を実現することができる。また、延長ドレイン領域内に延長ドレイン領域と反対の導電型の拡散層を形成することができ、延長ドレイン領域の抵抗を下がることができるので、オン抵抗を低減することができる。   As a result, by forming an extended drain region having a low impurity concentration on the inner wall of the trench, the extended drain region can be lengthened without increasing the area of the transistor. A semiconductor device can be realized. Further, a diffusion layer having a conductivity type opposite to that of the extended drain region can be formed in the extended drain region, and the resistance of the extended drain region can be lowered, so that the on-resistance can be reduced.

また、前記半導体装置は、さらに、前記誘電体膜の内部に形成された導電膜を備えてもよい。   The semiconductor device may further include a conductive film formed inside the dielectric film.

これによって、耐圧を維持しつつ、ドレイン電圧によってトレンチを挟んで対向する延長ドレイン領域が電気的に干渉するのを抑えることができる。   Thus, it is possible to suppress the electrical interference between the extended drain regions facing each other across the trench by the drain voltage while maintaining the withstand voltage.

また、本発明は、MOSトランジスタの製造方法であって、半導体基板上にパターン化した膜を形成し、前記パターン化した膜をマスクとして用いて前記半導体基板にトレンチを形成するトレンチ形成工程と、前記パターン化した膜をマスクとして用い、前記トレンチを取り囲むように前記トレンチの内壁に第1導電型の延長ドレイン領域を形成する延長ドレイン領域形成工程と、前記パターン化した膜をマスクとして用い、前記トレンチを取り囲み、かつ前記延長ドレイン領域により取り囲まれるように、前記トレンチの内壁に第1導電型と反対極性の第2導電型の不純物領域を形成する不純物領域形成工程とを含むことを特徴とする半導体装置の製造方法とすることもできる。ここで、前記延長ドレイン領域形成工程は、前記パターン化した膜上及び前記トレンチの内部に、第1導電型の不純物を含む第1誘電体膜を形成する第1誘電体膜形成工程と、第1の熱処理により前記第1誘電体膜が含む不純物を拡散させて延長ドレイン領域を形成する第1拡散工程と、前記パターン化した膜を残しつつ、前記第1誘電体膜を除去する第1除去工程とを含み、前記不純物領域形成工程は、前記パターン化した膜上及び前記トレンチの内部に、第2導電型の不純物を含む第2誘電体膜を形成する第2誘電体膜形成工程と、第2の熱処理により前記第2誘電体膜が含む不純物を拡散させて第2導電型の不純物領域を形成する第2拡散工程と、前記パターン化した膜及び前記第2誘電体膜を同時に除去する第2除去工程とを含んでもよい。   Further, the present invention is a method for manufacturing a MOS transistor, wherein a patterned film is formed on a semiconductor substrate, and a trench is formed in the semiconductor substrate using the patterned film as a mask. Using the patterned film as a mask, forming an extended drain region of the first conductivity type on the inner wall of the trench so as to surround the trench, and using the patterned film as a mask, And an impurity region forming step of forming an impurity region of a second conductivity type opposite in polarity to the first conductivity type on an inner wall of the trench so as to surround the trench and be surrounded by the extended drain region. It can also be set as the manufacturing method of a semiconductor device. The extended drain region forming step includes a first dielectric film forming step of forming a first dielectric film containing a first conductivity type impurity on the patterned film and in the trench; A first diffusion step of diffusing impurities contained in the first dielectric film by heat treatment 1 to form an extended drain region; and a first removal of removing the first dielectric film while leaving the patterned film The impurity region forming step includes: forming a second dielectric film forming step of forming a second dielectric film containing a second conductivity type impurity on the patterned film and in the trench; A second diffusion step of diffusing impurities contained in the second dielectric film by a second heat treatment to form a second conductivity type impurity region; and simultaneously removing the patterned film and the second dielectric film. Including a second removal step. Good.

これによって、1つのマスクを用いてトレンチ、延長ドレイン領域及び延長ドレイン領域と反対の導電型の拡散層を形成する。したがって、マスク形成工程を削減することができるので、製造コストを削減することができる。   Thus, a trench, an extended drain region, and a diffusion layer having a conductivity type opposite to the extended drain region are formed using one mask. Therefore, the mask formation process can be reduced, and the manufacturing cost can be reduced.

また、前記延長ドレイン領域形成工程は、前記パターン化した膜上及び前記トレンチの内部に、第1導電型の不純物を含む第1誘電体膜を形成する第1誘電体膜形成工程と、第1の熱処理により前記第1誘電体膜が含む不純物を拡散させて第1導電型の延長ドレイン領域を形成する第1拡散工程と、前記パターン化した膜を残しつつ、前記第1誘電体膜を除去する第1除去工程とを含み、前記不純物領域形成工程は、前記パターン化した膜上及び前記トレンチの内部に、第2導電型の不純物を含む第2誘電体膜を形成する第2誘電体膜形成工程と、第2の熱処理により前記第2誘電体膜が含む不純物を拡散させて第2導電型の不純物領域を形成する第2拡散工程と、前記第2誘電体膜を前記トレンチ内部に残しながら前記パターン化した膜を選択的に除去する第2除去とを含んでもよいし、前記半導体装置の製造方法は、さらに、前記半導体基板上に酸化膜を形成する酸化膜形成工程を含み、前記酸化膜形成工程における前記酸化膜を形成するための熱処理は、前記第2拡散工程における前記第2の熱処理と同時に行われてもよいし、前記半導体装置の製造方法は、さらに、前記半導体基板にチャネル領域を形成するチャネル領域形成工程を含み、前記チャネル領域形成工程における前記チャネル領域を形成するための熱処理は、前記第2拡散工程における前記第2の熱処理と同時に行われてもよい。   The extended drain region forming step includes a first dielectric film forming step of forming a first dielectric film containing a first conductivity type impurity on the patterned film and in the trench; A first diffusion step of diffusing impurities contained in the first dielectric film by the heat treatment to form an extended drain region of the first conductivity type, and removing the first dielectric film while leaving the patterned film A first removal step, wherein the impurity region forming step forms a second dielectric film containing a second conductivity type impurity on the patterned film and inside the trench. A second diffusion step of forming a second conductivity type impurity region by diffusing impurities contained in the second dielectric film by a second heat treatment; and leaving the second dielectric film inside the trench. While the patterned film The semiconductor device manufacturing method further includes an oxide film forming step of forming an oxide film on the semiconductor substrate, wherein the oxidation film forming step includes: The heat treatment for forming the film may be performed simultaneously with the second heat treatment in the second diffusion step, and the method for manufacturing the semiconductor device further includes a channel region for forming a channel region in the semiconductor substrate. A heat treatment for forming the channel region in the channel region forming step may be performed simultaneously with the second heat treatment in the second diffusion step.

これによって、第2誘電体膜を除去する工程及び不純物を拡散させるための熱処理工程を削除することができるので、製造コストを更に削減することができる。また、他の不純物注入領域の再拡散抑止およびプロセスの低温化を実現することができる。   As a result, the process of removing the second dielectric film and the heat treatment process for diffusing the impurities can be eliminated, so that the manufacturing cost can be further reduced. Further, it is possible to suppress re-diffusion of other impurity implantation regions and to lower the process temperature.

また、前記延長ドレイン領域形成工程は、前記パターン化した膜をマスクとして用いたイオン注入により第1導電型の不純物をドープする第1ドープ工程と、第1の熱処理により前記ドープされた不純物を拡散させて第1導電型の延長ドレイン領域を形成する第3拡散工程とを含み、前記不純物領域形成工程は、前記パターン化した膜をマスクとして用いたイオン注入により第2導電型の不純物をドープする第2ドープ工程と、第2の熱処理により前記ドープされた不純物を拡散させて第2導電型の不純物領域を形成する第4拡散工程と含んでもよい。   The extended drain region forming step includes a first doping step of doping impurities of a first conductivity type by ion implantation using the patterned film as a mask, and diffusing the doped impurities by a first heat treatment. A third diffusion step of forming an extended drain region of the first conductivity type, and the impurity region formation step of doping the impurity of the second conductivity type by ion implantation using the patterned film as a mask A second doping step and a fourth diffusion step of forming a second conductivity type impurity region by diffusing the doped impurities by a second heat treatment may be included.

これによって、トレンチ内に不純物を含有する誘電体膜を形成して基板内に不純物領域を形成する方法と比較して、トレンチ内の誘電体膜を除去する工程が削減されるので、製造コストを更に削減することができる。   As a result, the process of removing the dielectric film in the trench is reduced compared to the method of forming a dielectric film containing impurities in the trench and forming the impurity region in the substrate. Further reduction can be achieved.

本発明の半導体装置は、ドレイン耐圧を低下させることなくドレイン・ゲート間の間隔を大幅に縮めることができる。よって、更なる高耐圧化が可能な小型の横型の高耐圧MOSトランジスタを実現することができる。   In the semiconductor device of the present invention, the distance between the drain and the gate can be greatly reduced without lowering the drain breakdown voltage. Therefore, it is possible to realize a small horizontal type high withstand voltage MOS transistor capable of further increasing the withstand voltage.

また、本発明の半導体装置の製造方法は、マスク形成工程及び熱処理工程を削減することができるので、製造コストを削減することができる。   In addition, since the method for manufacturing a semiconductor device of the present invention can reduce the mask formation process and the heat treatment process, the manufacturing cost can be reduced.

また、本発明の半導体装置の製造方法は、不純物注入領域の再拡散を抑え、さらに熱処理回数の低減とプロセスの低温化とを実現することができる。   In addition, the method for manufacturing a semiconductor device of the present invention can suppress re-diffusion of the impurity implantation region, and can reduce the number of heat treatments and lower the process temperature.

以下、本発明の実施形態における半導体装置について図面を参照しながら説明する。   Hereinafter, a semiconductor device in an embodiment of the present invention will be described with reference to the drawings.

(第1の実施形態)
以下、本発明の第1の実施形態に係る横型の高耐圧MOSトランジスタおよびその製造方法について、図面を参照にしながら説明する。
(First embodiment)
Hereinafter, a lateral high-breakdown-voltage MOS transistor and a manufacturing method thereof according to a first embodiment of the present invention will be described with reference to the drawings.

図1は本発明の第1の実施形態に係る横型の高耐圧MOSトランジスタの構造を示す断面図である。なお、図1において、Y方向は深さ方向を示し、X方向は幅方向を示している。   FIG. 1 is a cross-sectional view showing the structure of a lateral high voltage MOS transistor according to the first embodiment of the present invention. In FIG. 1, the Y direction indicates the depth direction, and the X direction indicates the width direction.

このトランジスタは、低不純物濃度の延長ドレイン領域、及びその内部に形成された延長ドレイン領域と反対の導電型の拡散層を有する横型MOS構造のパワートランジスタであって、1×1014cm-3程度の不純物濃度のP型シリコン基板1と、シリコン基板1の表面上に形成され、素子間絶縁膜となる0.3〜0.8μm程度の厚さのシリコン酸化膜8と、ゲート誘電体膜であるシリコン酸化膜9と、ゲート電極であるポリシリコン膜10と、ポリシリコン膜10上方に位置し、ゲート電極とソース・ドレインに繋がるソース、ドレイン配線を分離する層間絶縁膜としてのシリコン酸化膜及びBPSG膜の積層膜12と、ソース、ドレイン配線としてのアルミ合金膜14とを備える。 This transistor is a lateral MOS structure power transistor having an extended drain region having a low impurity concentration and a diffusion layer having a conductivity type opposite to the extended drain region formed therein, and is about 1 × 10 14 cm −3. P-type silicon substrate 1 having an impurity concentration of 1, a silicon oxide film 8 having a thickness of about 0.3 to 0.8 μm formed on the surface of silicon substrate 1 and serving as an inter-element insulating film, and a gate dielectric film A silicon oxide film 9, a polysilicon film 10 as a gate electrode, a silicon oxide film as an interlayer insulating film that is located above the polysilicon film 10 and separates the source electrode and the drain wiring connected to the gate electrode and the source / drain; A laminated film 12 of a BPSG film and an aluminum alloy film 14 as a source / drain wiring are provided.

シリコン基板1中には、ドレイン領域であるN型不純物層2と、チャネル領域であるP型不純物層3と、ドレインコンタクト領域よりも低不純物濃度の延長ドレイン領域であるN型不純物層5と、P型不純物層6と、高不純物濃度のソースコンタクト領域であるN型拡散層11aと、高不純物濃度のドレインコンタクト領域であるN型拡散層11bとが形成されている。   In the silicon substrate 1, an N-type impurity layer 2 which is a drain region, a P-type impurity layer 3 which is a channel region, an N-type impurity layer 5 which is an extended drain region having a lower impurity concentration than the drain contact region, A P-type impurity layer 6, an N-type diffusion layer 11 a that is a high impurity concentration source contact region, and an N-type diffusion layer 11 b that is a high impurity concentration drain contact region are formed.

シリコン基板1には、トレンチ4が形成されている。トレンチ4のシリコン基板1表面における幅は3.0〜5.0μmであり、トレンチ4の深さは20μm以上、例えば20〜30μm程度である。このトレンチ4内部には誘電体膜としてのシリコン酸化膜7が埋め込まれている。なお、シリコン酸化膜7としては、不純物を含まないノンドープの酸化膜または不純物を含むドープドオキサイドが用いられる。   A trench 4 is formed in the silicon substrate 1. The width of the trench 4 on the surface of the silicon substrate 1 is 3.0 to 5.0 μm, and the depth of the trench 4 is 20 μm or more, for example, about 20 to 30 μm. A silicon oxide film 7 as a dielectric film is embedded in the trench 4. As the silicon oxide film 7, a non-doped oxide film containing no impurities or a doped oxide containing impurities is used.

積層膜12には、コンタクトホールホール13が形成されており、アルミ合金膜14は、このコンタクトホールホール13を介して、ソース、ドレイン領域と接続されている。   A contact hole 13 is formed in the laminated film 12, and the aluminum alloy film 14 is connected to the source and drain regions via the contact hole 13.

ここで、N型不純物層5は、トレンチを完全に取り囲むようにトレンチ4の内壁に位置し、1×1016cm-3〜5×1016cm-3程度の不純物濃度と、6.0μm程度の厚さとを有する。N型不純物層2は、このN型不純物層5の側方に位置し、1×1016cm-3〜5×1016cm-3程度の不純物濃度と、約6.0μm程度の厚さとを有する。P型不純物層3は、N型不純物層5のN型不純物層2が位置する側方と反対側の側方に位置し、1×1016cm-3程度の不純物濃度を有する。P型不純物層6は、N型不純物層5により完全に取り囲まれ、かつトレンチを完全に取り囲むようにトレンチ4の内壁に位置し、1×1016cm-3〜5×1016cm-3程度の不純物濃度と、1μm程度の厚さとを有する。N型拡散層11a、11bは、トレンチ4を挟みこむようにシリコン基板1表面に位置し、1×1019cm-3〜1×1020cm-3程度の不純物濃度を有する。 Here, the N-type impurity layer 5 is located on the inner wall of the trench 4 so as to completely surround the trench, and has an impurity concentration of about 1 × 10 16 cm −3 to 5 × 10 16 cm −3 and about 6.0 μm. With a thickness of The N-type impurity layer 2 is located on the side of the N-type impurity layer 5 and has an impurity concentration of about 1 × 10 16 cm −3 to 5 × 10 16 cm −3 and a thickness of about 6.0 μm. Have. The P-type impurity layer 3 is located on the side of the N-type impurity layer 5 opposite to the side where the N-type impurity layer 2 is located, and has an impurity concentration of about 1 × 10 16 cm −3 . The P-type impurity layer 6 is completely surrounded by the N-type impurity layer 5 and is located on the inner wall of the trench 4 so as to completely surround the trench, and is approximately 1 × 10 16 cm −3 to 5 × 10 16 cm −3. Impurity concentration and a thickness of about 1 μm. The N-type diffusion layers 11a and 11b are located on the surface of the silicon substrate 1 so as to sandwich the trench 4, and have an impurity concentration of about 1 × 10 19 cm −3 to 1 × 10 20 cm −3 .

以上のように本実施形態のトランジスタにおいては、基板内にトレンチが形成され、低不純物濃度の延長ドレイン領域は、そのトレンチ4に沿って形成される。よって、トランジスタの面積を大きくすることなく、延長ドレイン領域を長くすることができるので、更なる高耐圧化が可能な小型の横型の高耐圧MOSトランジスタを実現することができる。例えば、本実施形態のトランジスタではドレイン電圧700Vを得るには、深さ30μmのトレンチ4を用いて、トレンチ4の幅とN型不純物層5の拡散長とを合わせて15μmの幅で延長ドレイン領域を形成できる。しかし、従来のトランジスタでは同様のドレイン耐圧を得るためには、延長ドレイン領域の幅として約65μmが必要となる。したがって、本実施形態のトランジスタは、従来の耐圧が同じトランジスタと比較して微細化される。   As described above, in the transistor of this embodiment, the trench is formed in the substrate, and the extended drain region having a low impurity concentration is formed along the trench 4. Therefore, since the extended drain region can be lengthened without increasing the area of the transistor, it is possible to realize a small horizontal type high voltage MOS transistor capable of further increasing the voltage resistance. For example, in the transistor of this embodiment, in order to obtain a drain voltage of 700 V, the trench 4 having a depth of 30 μm is used, and the extended drain region having a width of 15 μm is combined with the width of the trench 4 and the diffusion length of the N-type impurity layer 5. Can be formed. However, in order to obtain the same drain withstand voltage in the conventional transistor, the width of the extended drain region needs to be about 65 μm. Therefore, the transistor of this embodiment is miniaturized as compared with a conventional transistor having the same breakdown voltage.

また、本実施形態のトランジスタにおいては、延長ドレイン領域内に延長ドレイン領域と反対の導電型の拡散層が形成される。よって、延長ドレイン領域の抵抗が下がるので、パワートランジスタのオン抵抗を低減することができる。   In the transistor of this embodiment, a diffusion layer having a conductivity type opposite to the extended drain region is formed in the extended drain region. Therefore, since the resistance of the extended drain region is lowered, the on-resistance of the power transistor can be reduced.

次に、図2から図14を参照にしながら、本発明の第1の実施形態の横型の高耐圧MOSトランジスタの製造方法について説明する。図2〜図14は、同トランジスタの断面図である。なお、図2〜図14において、Y方向は深さ方向を示し、X方向は幅方向を示している。   Next, with reference to FIGS. 2 to 14, a method of manufacturing the lateral high voltage MOS transistor according to the first embodiment of the present invention will be described. 2 to 14 are cross-sectional views of the transistor. 2 to 14, the Y direction indicates the depth direction, and the X direction indicates the width direction.

まず、図2に示すように、P型のシリコン基板1上に、パターン化した第1のシリコン酸化膜42を形成する。第1のシリコン酸化膜42の形成は、熱酸化、リソグラフィ、ドライエッチング及びレジスト剥離の処理を順次実行して行なわれる。そして、この第1のシリコン酸化膜42をマスクにして燐(P)を2×1012cm-2〜6×1012cm-2程度のドーズ量で注入する。注入後、第1のシリコン酸化膜42は除去される。 First, as shown in FIG. 2, a patterned first silicon oxide film 42 is formed on a P-type silicon substrate 1. The first silicon oxide film 42 is formed by sequentially performing thermal oxidation, lithography, dry etching, and resist stripping. Then, phosphorus (P) is implanted at a dose of about 2 × 10 12 cm −2 to 6 × 10 12 cm −2 using the first silicon oxide film 42 as a mask. After the implantation, the first silicon oxide film 42 is removed.

次に、図3に示すように、シリコン基板1上に、パターン化した第2のシリコン酸化膜44を形成する。第2のシリコン酸化膜44の形成は、熱酸化、リソグラフィ、ドライエッチング及びレジスト剥離の処理を順次実行して行なわれる。このとき、第2のシリコン酸化膜44の膜厚は約1.0μmであり、第2のシリコン酸化膜44は、約1000〜1200℃程度の水蒸気雰囲気中で約3時間の熱処理を行って形成される。   Next, as shown in FIG. 3, a patterned second silicon oxide film 44 is formed on the silicon substrate 1. The second silicon oxide film 44 is formed by sequentially performing thermal oxidation, lithography, dry etching, and resist stripping. At this time, the thickness of the second silicon oxide film 44 is about 1.0 μm, and the second silicon oxide film 44 is formed by performing heat treatment for about 3 hours in a steam atmosphere at about 1000 to 1200 ° C. Is done.

次に、図4に示すように、第2のシリコン酸化膜44をマスクとして、シリコン基板1にドライエッチング処理により、幅が3.0〜5.0μm程度で深さが20〜30μm程度のトレンチ4を形成する。   Next, as shown in FIG. 4, trenches having a width of about 3.0 to 5.0 μm and a depth of about 20 to 30 μm are formed on the silicon substrate 1 by dry etching using the second silicon oxide film 44 as a mask. 4 is formed.

次に、図5に示すように、減圧CVD法などによってPを2.0〜4.0wt%程度含有する誘電体膜としての第3のシリコン酸化膜46を、トレンチ4内部と第2のシリコン酸化膜44上面とに形成する。なお、この第3のシリコン酸化膜46は後工程で除去されるため、トレンチ4内が第3のシリコン酸化膜46により完全に埋め込まないように第3のシリコン酸化膜46を形成する。   Next, as shown in FIG. 5, a third silicon oxide film 46 as a dielectric film containing about 2.0 to 4.0 wt% of P by a low pressure CVD method or the like is formed in the trench 4 and the second silicon. It is formed on the upper surface of the oxide film 44. Since this third silicon oxide film 46 is removed in a later step, the third silicon oxide film 46 is formed so that the trench 4 is not completely filled with the third silicon oxide film 46.

次に、図6に示すように、1200℃程度の窒素雰囲気中で4時間〜8時間程度熱処理を行い、1×1016cm-3〜5×1016cm-3程度の不純物濃度で4〜6μm程度の厚さの延長ドレイン領域およびドレイン領域となるN型不純物層5、2を形成する。このとき、第2のシリコン酸化膜44はPの拡散を防止するマスクとなるため、トレンチ4に沿った領域のみにPが拡散され、トレンチ4内壁にのみN型不純物層5が形成される。その後、第2のシリコン酸化膜44を残しながら、第3のシリコン酸化膜46を除去する。 Next, as shown in FIG. 6, heat treatment is performed in a nitrogen atmosphere at about 1200 ° C. for about 4 to 8 hours, and an impurity concentration of about 1 × 10 16 cm −3 to 5 × 10 16 cm −3 is used for 4 to 4 hours. N-type impurity layers 5 and 2 to be extended drain regions and drain regions having a thickness of about 6 μm are formed. At this time, since the second silicon oxide film 44 serves as a mask for preventing diffusion of P, P is diffused only in a region along the trench 4, and the N-type impurity layer 5 is formed only on the inner wall of the trench 4. Thereafter, the third silicon oxide film 46 is removed while leaving the second silicon oxide film 44.

次に、図7に示すように、減圧CVD法によって硼素(B)を1.0〜2.0wt%程度含有する誘電体膜としての第4のシリコン酸化膜49を、トレンチ4内部と第2のシリコン酸化膜44上面とに形成する。具体的には約700℃に保持された減圧CVD装置の反応室に、Si(OC254ガスとO2ガス及びB(CH33ガスを導入して、反応室内を数100Paに調圧してBを1.0〜2.0wt%程度含有する第4のシリコン酸化膜49をトレンチ4内と第2のシリコン酸化膜44上に堆積する。 Next, as shown in FIG. 7, a fourth silicon oxide film 49 as a dielectric film containing about 1.0 to 2.0 wt% of boron (B) by low pressure CVD is formed in the trench 4 and the second The silicon oxide film 44 is formed on the upper surface. Specifically, Si (OC 2 H 5 ) 4 gas, O 2 gas and B (CH 3 ) 3 gas are introduced into the reaction chamber of the low pressure CVD apparatus maintained at about 700 ° C., and the reaction chamber is several hundred Pa. Then, a fourth silicon oxide film 49 containing about 1.0 to 2.0 wt% of B is deposited in the trench 4 and on the second silicon oxide film 44.

次に、図8に示すように、シリコン基板1に対して1100℃程度の窒素雰囲気中で1時間〜2時間程度熱処理を行い、Bを含有する第4のシリコン酸化膜49からシリコン基板1中にBを拡散させる。これにより、N型不純物層5の内部に、不純物濃度が1×1016cm-3程度であり、厚さが約1.0μm程度であるP型不純物層6が形成される。このとき、第2のシリコン酸化膜44はBの拡散を防止するマスクとなるため、トレンチ4に沿った領域のみにBが拡散され、トレンチ4表面に露出するようにトレンチ4内壁にのみP型不純物層6が形成される。その後、第2のシリコン酸化膜44および第4のシリコン酸化膜49を同時に除去する。 Next, as shown in FIG. 8, the silicon substrate 1 is heat-treated in a nitrogen atmosphere at about 1100 ° C. for about 1 to 2 hours, and from the fourth silicon oxide film 49 containing B into the silicon substrate 1. To diffuse B. As a result, a P-type impurity layer 6 having an impurity concentration of about 1 × 10 16 cm −3 and a thickness of about 1.0 μm is formed inside the N-type impurity layer 5. At this time, since the second silicon oxide film 44 serves as a mask for preventing diffusion of B, B is diffused only in a region along the trench 4 and is exposed only on the inner wall of the trench 4 so as to be exposed on the surface of the trench 4. Impurity layer 6 is formed. Thereafter, the second silicon oxide film 44 and the fourth silicon oxide film 49 are simultaneously removed.

次に、図9に示すように、減圧CVD法によって、シリコン酸化膜7をトレンチ4内及びシリコン基板1表面上に堆積させ、トレンチ4内部及びシリコン基板1上にシリコン酸化膜7を形成する。そして、エッチング法またはCMP法により、シリコン基板1表面上のシリコン酸化膜7を除去し、トレンチ4内にのみシリコン酸化膜7が埋め込まれた状態にする。   Next, as shown in FIG. 9, the silicon oxide film 7 is deposited in the trench 4 and on the surface of the silicon substrate 1 by the low pressure CVD method, and the silicon oxide film 7 is formed in the trench 4 and on the silicon substrate 1. Then, the silicon oxide film 7 on the surface of the silicon substrate 1 is removed by an etching method or a CMP method so that the silicon oxide film 7 is embedded only in the trench 4.

次に、図10に示すように、シリコン基板1上に、第6のシリコン酸化膜52、Si34膜53及びレジストパターン54を形成する。その後、シリコン基板1に、レジストパターン54をマスクとして、Bイオンを2×1012cm-2〜5×1012cm-2程度のドーズ量で注入する。 Next, as shown in FIG. 10, a sixth silicon oxide film 52, a Si 3 N 4 film 53 and a resist pattern 54 are formed on the silicon substrate 1. Thereafter, B ions are implanted into the silicon substrate 1 at a dose of about 2 × 10 12 cm −2 to 5 × 10 12 cm −2 using the resist pattern 54 as a mask.

次に、図11に示すように、レジストパターン54除去後、保護酸化によりシリコン酸化膜8を形成する。保護酸化後、第6のシリコン酸化膜52とSi34膜53とを除去する。このとき、保護酸化の熱処理によりBが拡散し、P型不純物層3が形成される。 Next, as shown in FIG. 11, after removing the resist pattern 54, a silicon oxide film 8 is formed by protective oxidation. After the protective oxidation, the sixth silicon oxide film 52 and the Si 3 N 4 film 53 are removed. At this time, B diffuses by the protective oxidation heat treatment, and the P-type impurity layer 3 is formed.

次に、図12に示すように、ゲート誘電体膜であるシリコン酸化膜9、ゲート電極であるポリシリコン膜10を形成する。   Next, as shown in FIG. 12, a silicon oxide film 9 as a gate dielectric film and a polysilicon film 10 as a gate electrode are formed.

次に、図13に示すように、ポリシリコン膜10をマスクにして5×1015cm-2程度のドーズ量で砒素(As)イオンを注入する。さらに、シリコン基板1の上部に層間絶縁膜12を形成し、900℃程度の温度で熱処理して層間絶縁膜12の表面を平坦化する。この熱処理により、1×1020cm-3程度の不純物濃度で約0.3〜0.4μm程度の厚さの高不純物濃度のソース・ドレイン領域であるN型拡散層11a、11bが形成される。 Next, as shown in FIG. 13, arsenic (As) ions are implanted at a dose of about 5 × 10 15 cm −2 using the polysilicon film 10 as a mask. Further, an interlayer insulating film 12 is formed on the silicon substrate 1 and heat-treated at a temperature of about 900 ° C. to flatten the surface of the interlayer insulating film 12. By this heat treatment, N-type diffusion layers 11a and 11b which are high impurity concentration source / drain regions having an impurity concentration of about 1 × 10 20 cm −3 and a thickness of about 0.3 to 0.4 μm are formed. .

次に、図14に示すようにリソグラフィ及びエッチング処理により、層間絶縁膜12にコンタクトホール13を形成する。さらに、AlSiCuのようなAlを主成分とする合金膜を、コンタクトホール13がその合金膜により埋め込まれるようにスパッタリング形成した後、リソグラフィ及びエッチング処理を行い、電極、配線としてのアルミ合金膜14を形成する。   Next, contact holes 13 are formed in the interlayer insulating film 12 by lithography and etching as shown in FIG. Further, an alloy film mainly composed of Al, such as AlSiCu, is formed by sputtering so that the contact hole 13 is filled with the alloy film, and then subjected to lithography and etching to form an aluminum alloy film 14 as an electrode and wiring. Form.

以上の本実施形態におけるトランジスタの製造方法で示す工程を順次実行することにより、内部にP型不純物層6を含む低不純物濃度のN型延長ドレイン領域であるN型不純物層5がトレンチ4に沿って立体的に形成された横型MOS構造のパワートランジスタを形成することができる。   By sequentially executing the steps shown in the transistor manufacturing method in the present embodiment, the N-type impurity layer 5, which is a low-impurity concentration N-type extended drain region including the P-type impurity layer 6, is formed along the trench 4. Thus, a three-dimensionally formed power transistor having a lateral MOS structure can be formed.

以上のように本実施形態のトランジスタの製造方法においては、図6に示すように、第2のシリコン酸化膜44を残しながら、第3のシリコン酸化膜46を除去し、P型不純物層6形成のためのマスクとして第2のシリコン酸化膜44を繰り返し用いる。すなわち、1つのマスクを用いてN型不純物層5及びP型不純物層6を形成する。したがって、一回のマスク形成工程を削減することができるので、製造コストを削減することができる。   As described above, in the method of manufacturing a transistor of this embodiment, as shown in FIG. 6, the third silicon oxide film 46 is removed while the second silicon oxide film 44 is left, and the P-type impurity layer 6 is formed. The second silicon oxide film 44 is repeatedly used as a mask for the above. That is, the N-type impurity layer 5 and the P-type impurity layer 6 are formed using one mask. Therefore, since one mask formation process can be reduced, manufacturing cost can be reduced.

なお、本実施形態では、図7に示すトレンチ4内部に第4のシリコン酸化膜49を形成する工程の後、図8に示す熱処理工程を行ってP型不純物層6を形成した。しかし、P型不純物層6形成のための熱処理工程は、図11に示すシリコン酸化膜8形成のための保護酸化の熱処理工程と同時に行われてもよい。このとき、トレンチ4内部の第4のシリコン酸化膜49は除去されずにトレンチ4内部に残されるので、図8に示す第4のシリコン酸化膜49の除去工程および図9に示すトレンチ4内部へのシリコン酸化膜7の形成工程は削除される。これにより、図8に示す熱処理工程及びシリコン酸化膜の除去工程と、図9に示すシリコン酸化膜の形成工程とを削除することができ、製造コストを更に削減することができる。また、他の不純物注入領域の再拡散抑止およびプロセスの低温化を実現することができる。   In this embodiment, the P-type impurity layer 6 is formed by performing the heat treatment step shown in FIG. 8 after the step of forming the fourth silicon oxide film 49 in the trench 4 shown in FIG. However, the heat treatment step for forming the P-type impurity layer 6 may be performed simultaneously with the protective heat treatment step for forming the silicon oxide film 8 shown in FIG. At this time, the fourth silicon oxide film 49 inside the trench 4 is not removed but remains inside the trench 4, so that the step of removing the fourth silicon oxide film 49 shown in FIG. 8 and the inside of the trench 4 shown in FIG. 9 are performed. The step of forming the silicon oxide film 7 is omitted. Thereby, the heat treatment step and the silicon oxide film removal step shown in FIG. 8 and the silicon oxide film formation step shown in FIG. 9 can be eliminated, and the manufacturing cost can be further reduced. Further, it is possible to suppress re-diffusion of other impurity implantation regions and to lower the process temperature.

(第1の実施形態の変形例)
次に、図15〜図20を参照にしながら、本発明の第1の実施形態に係る横型の高耐圧MOSトランジスタの製造方法の変形例について説明する。図15〜図20は、同トランジスタの断面図である。なお、図15〜図20において、Y方向は深さ方向を示し、X方向は幅方向を示している。
(Modification of the first embodiment)
Next, a modification of the method for manufacturing the lateral high voltage MOS transistor according to the first embodiment of the present invention will be described with reference to FIGS. 15 to 20 are cross-sectional views of the transistor. 15 to 20, the Y direction indicates the depth direction, and the X direction indicates the width direction.

まず、シリコン基板1に対してP注入、パターン化した第2のシリコン酸化膜44の形成及びトレンチ4の形成を行う。工程方法および工程条件は第1の実施形態で示した図2から図4までの工程と同一である。   First, P implantation is performed on the silicon substrate 1, a patterned second silicon oxide film 44 and a trench 4 are formed. The process method and process conditions are the same as those in FIGS. 2 to 4 shown in the first embodiment.

次に、図15に示すように、トレンチ4の側壁及び底部に対し、イオン注入法により第2のシリコン酸化膜44をマスクとしてPイオンを2×1012cm-2〜6×1012cm-2程度のドーズ量で注入する。注入処理に際しては、このシリコン基板1をECR(電子サイクロトロン共鳴)法などにより高密度プラズマを生成する真空装置内に設置し、真空装置内にPH3ガスを導入してプラズマを生成させるとともに基板側にDCあるいは高周波バイアスを印加する。具体的には、数ccmのPH3ガスと希釈ガスとして数10ccmのHeガスとをドーパンドガスとして真空装置内に導入する。さらに、数Paの圧力下で数100Wの電力を印加して、イオン電流密度が10mA/cm2程度のプラズマを生成させ、基板側に−数10VのDCバイアスを印加してシリコン基板1にPイオンを注入する。上記注入条件により、幅が3.0〜5.0μmで深さが20μm以上、例えば20〜30μm程度という高アスペクト比のトレンチ4であってもその内部に均一に制御性よくイオンを注入することができる。また、上記注入条件では、Pイオンがシリコン基板1上の第2のシリコン酸化膜44を通過しないため、トレンチ4の側壁、底部のみにPイオンが注入される。 Next, as shown in FIG. 15, P ions of 2 × 10 12 cm −2 to 6 × 10 12 cm are formed on the side wall and bottom of the trench 4 by ion implantation using the second silicon oxide film 44 as a mask. Inject at a dose of about 2 . In the implantation process, the silicon substrate 1 is placed in a vacuum apparatus that generates high-density plasma by an ECR (electron cyclotron resonance) method, etc., and PH 3 gas is introduced into the vacuum apparatus to generate plasma and the substrate side. A DC or high frequency bias is applied to. Specifically, several ccm of PH 3 gas and several tens of ccm He gas as a dilution gas are introduced into the vacuum apparatus as a dopant gas. Furthermore, a power of several hundreds of watts is applied under a pressure of several Pa to generate plasma having an ion current density of about 10 mA / cm 2 , and a DC bias of −several tens of volts is applied to the substrate side to apply P to the silicon substrate 1. Ions are implanted. According to the above implantation conditions, even in a trench 4 having a high aspect ratio of 3.0 to 5.0 μm and a depth of 20 μm or more, for example, about 20 to 30 μm, ions are uniformly implanted into the inside with good controllability. Can do. Further, under the above implantation conditions, P ions do not pass through the second silicon oxide film 44 on the silicon substrate 1, so that P ions are implanted only into the side wall and bottom of the trench 4.

次に、図16に示すように、1200℃程度の窒素雰囲気中で4時間〜8時間程度熱処理を行い、図15で示す工程で注入したPを拡散させ、1×1016〜5×1016cm-3程度の不純物濃度で4.0〜6.0μm程度の厚さの延長ドレイン領域およびドレイン領域となるN型不純物層5、2を形成する。 Next, as shown in FIG. 16, heat treatment is performed for about 4 to 8 hours in a nitrogen atmosphere at about 1200 ° C., and P implanted in the step shown in FIG. 15 is diffused to 1 × 10 16 to 5 × 10 16. N-type impurity layers 5 and 2 to be extended drain regions and drain regions having an impurity concentration of about cm −3 and a thickness of about 4.0 to 6.0 μm are formed.

次に、図17に示すように、トレンチ4の側壁及び底部に対し、イオン注入法により第2のシリコン酸化膜44をマスクとしてBイオンを2×1012〜5×1012cm-2程度のドーズ量で注入する。注入処理に際しては、このシリコン基板1をECR(電子サイクロトロン共鳴)法などにより高密度プラズマを生成する真空装置内に設置し、真空装置内にB26ガスを導入してプラズマを生成させるとともに基板側にDCあるいは高周波バイアスを印加する。具体的には、数ccmのB26ガスと希釈ガスとして数10ccmのHeガスとをトードーパンドガスとして真空装置内に導入する。さらに、数Paの圧力下で数100Wの電力を印加して、イオン電流密度が10mA/cm2程度のプラズマを生成させ、基板側に−数10VのDCバイアスを印加してシリコン基板1にBイオンを注入する。上記注入条件では、Bイオンがシリコン基板1上の第2のシリコン酸化膜44を通過しないため、第2のシリコン酸化膜44がマスクの機能を果し、トレンチ4の側壁及び底部のみにBイオンが注入される。 Next, as shown in FIG. 17, B ions are about 2 × 10 12 to 5 × 10 12 cm −2 on the side wall and bottom of the trench 4 by ion implantation using the second silicon oxide film 44 as a mask. Inject at dose. In the implantation process, the silicon substrate 1 is placed in a vacuum apparatus that generates high-density plasma by an ECR (electron cyclotron resonance) method or the like, and B 2 H 6 gas is introduced into the vacuum apparatus to generate plasma. A DC or high frequency bias is applied to the substrate side. Specifically, B 2 H 6 gas of several ccm and He gas of several tens of ccm as a dilution gas are introduced into the vacuum apparatus as todo panda gas. Further, a power of several hundred W is applied under a pressure of several Pa to generate plasma having an ion current density of about 10 mA / cm 2 , and a DC bias of −several tens V is applied to the substrate side to apply B to the silicon substrate 1. Ions are implanted. Under the above implantation conditions, since B ions do not pass through the second silicon oxide film 44 on the silicon substrate 1, the second silicon oxide film 44 functions as a mask, and B ions are formed only on the side wall and bottom of the trench 4. Is injected.

次に、図18に示すように、シリコン基板1表面上及びトレンチ4内部にシリコン酸化膜7を堆積させる。具体的な形成方法としては、減圧CVD法により、850℃程度の温度でSiH4とN2Oとを反応させる。その後、エッチング処理またはCMP法によりシリコン酸化膜7を選択的に除去して、トレンチ4内部にシリコン酸化膜7を形成する。 Next, as shown in FIG. 18, a silicon oxide film 7 is deposited on the surface of the silicon substrate 1 and inside the trench 4. As a specific forming method, SiH 4 and N 2 O are reacted at a temperature of about 850 ° C. by a low pressure CVD method. Thereafter, the silicon oxide film 7 is selectively removed by etching or CMP to form the silicon oxide film 7 in the trench 4.

次に、図19に示すように、シリコン基板1上に、シリコン酸化膜52、Si34膜53及びレジストパターン54を形成する。その後、シリコン基板1に、レジストパターン54をマスクとして、Bイオンを2×1012cm-2〜5×1012cm-2程度のドーズ量で注入する。 Next, as shown in FIG. 19, a silicon oxide film 52, a Si 3 N 4 film 53 and a resist pattern 54 are formed on the silicon substrate 1. Thereafter, B ions are implanted into the silicon substrate 1 at a dose of about 2 × 10 12 cm −2 to 5 × 10 12 cm −2 using the resist pattern 54 as a mask.

次に、図20に示すように、レジストパターン54除去後、保護酸化によりシリコン酸化膜8を形成する。このとき、保護酸化の熱処理により、図17及び図19で示す工程で注入したBが拡散され、トレンチに沿ったN型不純物層5内部には1×1016cm-3程度の不純物濃度で約1.0μm程度の厚さのP型不純物層6が形成され、シリコン基板1表面には同じく1×1016cm-3程度の不純物濃度で約1.0μm程度の厚さのP型不純物層3が形成される。保護酸化後、第6のシリコン酸化膜52とSi3N4膜53とを除去する。 Next, as shown in FIG. 20, after removing the resist pattern 54, a silicon oxide film 8 is formed by protective oxidation. At this time, B implanted in the process shown in FIGS. 17 and 19 is diffused by the heat treatment for protective oxidation, and the N-type impurity layer 5 along the trench has an impurity concentration of about 1 × 10 16 cm −3. A P-type impurity layer 6 having a thickness of about 1.0 μm is formed, and a P-type impurity layer 3 having a thickness of about 1.0 μm and an impurity concentration of about 1 × 10 16 cm −3 is formed on the surface of the silicon substrate 1. Is formed. After the protective oxidation, the sixth silicon oxide film 52 and the Si 3 N4 film 53 are removed.

次に、第1の実施形態で示した図12から図14までの工程を順次行って、シリコン酸化膜9、ポリシリコン膜10、N型拡散層11a、11b、層間絶縁膜12及びアルミ合金膜14を形成する。   Next, the steps from FIG. 12 to FIG. 14 shown in the first embodiment are sequentially performed to form the silicon oxide film 9, the polysilicon film 10, the N-type diffusion layers 11a and 11b, the interlayer insulating film 12, and the aluminum alloy film. 14 is formed.

以上の本変形例におけるトランジスタの製造方法で示す工程を順次実行することにより、内部にP型不純物層6を含む低不純物濃度のN型延長ドレイン領域であるN型不純物層5がトレンチ4に沿って立体的に形成された横型MOS構造のパワートランジスタを形成することができる。   By sequentially executing the steps shown in the transistor manufacturing method in the present modification, the N-type impurity layer 5, which is a low-impurity concentration N-type extended drain region including the P-type impurity layer 6, is formed along the trench 4. Thus, a three-dimensionally formed power transistor having a lateral MOS structure can be formed.

以上のように本変形例では、図15及び図17に示すように、N型不純物層5及びP型不純物層6形成のための、シリコン基板1におけるトレンチ4に沿った部分への不純物導入を、ドーパンドガスを用いて行う。そして、この場合には、P型不純物層6、N型延長ドレイン領域であるN型不純物層5の形成に同一マスクを用いる。すなわち、1つのマスクを用いてN型不純物層5及びP型不純物層6を形成する。したがって、一回のマスク形成工程を削減することができるので、製造コストを削減することができる。また、ドープドオキサイドを除去する工程を削減することができるので、第1の実施形態の製造方法よりも工程数を削減でき、製造コストを更に削減することができる。   As described above, in this modification, as shown in FIGS. 15 and 17, impurity introduction into the portion along the trench 4 in the silicon substrate 1 for forming the N-type impurity layer 5 and the P-type impurity layer 6 is performed. , Using dopant gas. In this case, the same mask is used to form the P-type impurity layer 6 and the N-type impurity layer 5 which is an N-type extended drain region. That is, the N-type impurity layer 5 and the P-type impurity layer 6 are formed using one mask. Therefore, since one mask formation process can be reduced, manufacturing cost can be reduced. Moreover, since the process of removing doped oxide can be reduced, the number of processes can be reduced as compared with the manufacturing method of the first embodiment, and the manufacturing cost can be further reduced.

また、本変形例では、P型不純物層6及びP型不純物層3形成のための不純物拡散処理と、シリコン酸化膜8形成のための保護酸化とを、同一の熱処理で行う。よって、他の不純物注入領域の再拡散抑止、熱処理回数の低減およびプロセスの低温化を実現することができる。   In this modification, the impurity diffusion treatment for forming the P-type impurity layer 6 and the P-type impurity layer 3 and the protective oxidation for forming the silicon oxide film 8 are performed by the same heat treatment. Therefore, re-diffusion suppression of other impurity implantation regions, reduction of the number of heat treatments, and reduction of the process temperature can be realized.

なお、本変形例では、ドーパンドガスを用いてN型延長ドレイン領域であるN型不純物層5を形成した。しかし、N型不純物層5は、第1の実施形態と同様にドープドオキサイドを用いて形成されても良い。   In this modification, the N-type impurity layer 5 that is an N-type extended drain region is formed using a dopant gas. However, the N-type impurity layer 5 may be formed using doped oxide as in the first embodiment.

(第2の実施形態)
以下、本発明の第2の実施形態に係る横型の高耐圧MOSトランジスタについて、図面を参照にしながら説明する。
(Second Embodiment)
Hereinafter, a lateral high voltage MOS transistor according to a second embodiment of the present invention will be described with reference to the drawings.

図21は本発明の第2の実施形態に係る横型の高耐圧MOSトランジスタの構造を示す断面図である。なお、図21において、Y方向は深さ方向を示し、X方向は幅方向を示している。   FIG. 21 is a cross-sectional view showing the structure of a lateral high voltage MOS transistor according to the second embodiment of the present invention. In FIG. 21, the Y direction indicates the depth direction, and the X direction indicates the width direction.

本実施形態のトランジスタは、ゲート電極であるポリシリコン膜30が、ゲート絶縁膜9上に形成され、且つトレンチ4内を充填するようにトレンチ4内部に形成されているという点で第1の実施の形態のトランジスタとは異なる。この場合には、耐圧を維持しつつ、ドレイン電圧によってトレンチ4を挟んで対向するN型不純物層5が電気的に干渉するのが抑えられる。   The transistor of this embodiment is the first embodiment in that the polysilicon film 30 that is a gate electrode is formed on the gate insulating film 9 and is formed inside the trench 4 so as to fill the trench 4. This is different from the transistor of the form. In this case, while maintaining the withstand voltage, the N-type impurity layer 5 facing the trench 4 with the drain voltage can be prevented from electrically interfering with each other.

このトランジスタは、P型シリコン基板1と、素子間絶縁膜となるシリコン酸化膜8と、ゲート誘電体膜であるシリコン酸化膜9と、ゲート電極であるポリシリコン膜30と、層間絶縁膜としての積層膜12と、ソース、ドレイン配線としてのアルミ合金膜14とを備える。   This transistor includes a P-type silicon substrate 1, a silicon oxide film 8 serving as an inter-element insulating film, a silicon oxide film 9 serving as a gate dielectric film, a polysilicon film 30 serving as a gate electrode, and an interlayer insulating film. A laminated film 12 and an aluminum alloy film 14 as a source / drain wiring are provided.

シリコン基板1中には、ドレイン領域であるN型不純物層2と、チャネル領域であるP型不純物層3と、延長ドレイン領域であるN型不純物層5と、P型不純物層6と、ソースコンタクト領域であるN型拡散層11aと、ドレインコンタクト領域であるN型拡散層11bとが形成されている。   In the silicon substrate 1, an N-type impurity layer 2 that is a drain region, a P-type impurity layer 3 that is a channel region, an N-type impurity layer 5 that is an extended drain region, a P-type impurity layer 6, and a source contact An N-type diffusion layer 11a that is a region and an N-type diffusion layer 11b that is a drain contact region are formed.

シリコン基板1には、トレンチ4が形成されている。このトレンチ4内部には誘電体膜としてのシリコン酸化膜27が埋め込まれ、トレンチ4内部のシリコン酸化膜27の内部には導電膜としてのポリシリコン膜30が埋め込まれている。なお、シリコン酸化膜27としては、不純物を含まないノンドープの酸化膜または不純物を含むドープドオキサイドが用いられる。   A trench 4 is formed in the silicon substrate 1. A silicon oxide film 27 as a dielectric film is embedded in the trench 4, and a polysilicon film 30 as a conductive film is embedded in the silicon oxide film 27 in the trench 4. As the silicon oxide film 27, a non-doped oxide film containing no impurities or a doped oxide containing impurities is used.

積層膜12には、コンタクトホールホール13が形成されており、アルミ合金膜14は、このコンタクトホールホール13を介して、ソース、ドレイン領域と接続されている。   A contact hole 13 is formed in the laminated film 12, and the aluminum alloy film 14 is connected to the source and drain regions via the contact hole 13.

以上のように本実施形態のトランジスタによれば、第1の実施形態のトランジスタと同様の理由により、更なる高耐圧化が可能な小型の横型の高耐圧MOSトランジスタを実現することができる。また、パワートランジスタのオン抵抗を低減することができる。   As described above, according to the transistor of the present embodiment, a small lateral high voltage MOS transistor capable of further increasing the voltage can be realized for the same reason as the transistor of the first embodiment. In addition, the on-resistance of the power transistor can be reduced.

なお、本実施形態のトランジスタにおいて、トレンチ4内に位置するポリシリコン膜30は、シリコン酸化膜9上方に位置し、ゲート電極として機能するポリシリコン膜30とつながっているとした。しかし、トレンチ4内に位置するポリシリコン膜30とゲート電極として機能するポリシリコン膜30とは分離され、それぞれ個別に接地されていてもよい。この場合には、トレンチ4内に位置するポリシリコン膜30の電位をドレイン電位から独立させることができる。   In the transistor of this embodiment, the polysilicon film 30 located in the trench 4 is located above the silicon oxide film 9 and connected to the polysilicon film 30 functioning as a gate electrode. However, the polysilicon film 30 located in the trench 4 and the polysilicon film 30 functioning as a gate electrode may be separated and individually grounded. In this case, the potential of the polysilicon film 30 located in the trench 4 can be made independent of the drain potential.

以上、本発明に係る横型の高耐圧MOSトランジスタについて実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではなく、本発明の範囲を逸脱することなく種々の変形または修正が可能であることはいうまでもない。   As described above, the horizontal type high voltage MOS transistor according to the present invention has been described based on the embodiment. However, the present invention is not limited to this embodiment, and various modifications can be made without departing from the scope of the present invention. Needless to say, variations or modifications are possible.

例えば、上記実施の形態では、横型の高耐圧MOSトランジスタをNチャネルMOSトランジスタとして記載したが、全ての導電型を反対導電型にしてPチャネルMOSトランジスタとしてもよく、同様の効果が得られる。   For example, in the above embodiment, the lateral high-breakdown-voltage MOS transistor is described as an N-channel MOS transistor. However, all conductivity types may be changed to opposite conductivity types to be P-channel MOS transistors, and similar effects can be obtained.

本発明の半導体装置及びその製造方法は、低オン抵抗のパワー素子として有用であり、とりわけパワー素子と制御回路等のMOSデバイスを混載したIC用のパワー素子として有用である。   The semiconductor device and the manufacturing method thereof of the present invention are useful as a power element having a low on-resistance, and particularly useful as a power element for an IC in which a power element and a MOS device such as a control circuit are mixedly mounted.

本発明の第1の実施形態に係る横型の高耐圧MOSトランジスタの構造を示す断面図である。It is sectional drawing which shows the structure of the horizontal type high voltage MOS transistor which concerns on the 1st Embodiment of this invention. 同実施の形態のトランジスタの製造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the method for manufacturing the transistor of the same embodiment. 同実施の形態のトランジスタの製造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the method for manufacturing the transistor of the same embodiment. 同実施の形態のトランジスタの製造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the method for manufacturing the transistor of the same embodiment. 同実施の形態のトランジスタの製造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the method for manufacturing the transistor of the same embodiment. 同実施の形態のトランジスタの製造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the method for manufacturing the transistor of the same embodiment. 同実施の形態のトランジスタの製造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the method for manufacturing the transistor of the same embodiment. 同実施の形態のトランジスタの製造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the method for manufacturing the transistor of the same embodiment. 同実施の形態のトランジスタの製造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the method for manufacturing the transistor of the same embodiment. 同実施の形態のトランジスタの製造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the method for manufacturing the transistor of the same embodiment. 同実施の形態のトランジスタの製造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the method for manufacturing the transistor of the same embodiment. 同実施の形態のトランジスタの製造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the method for manufacturing the transistor of the same embodiment. 同実施の形態のトランジスタの製造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the method for manufacturing the transistor of the same embodiment. 同実施の形態のトランジスタの製造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the method for manufacturing the transistor of the same embodiment. 同実施の形態のトランジスタの製造方法の変形例を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the modification of the method for manufacturing the transistor of the same embodiment. 同実施の形態のトランジスタの製造方法の変形例を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the modification of the method for manufacturing the transistor of the same embodiment. 同実施の形態のトランジスタの製造方法の変形例を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the modification of the method for manufacturing the transistor of the same embodiment. 同実施の形態のトランジスタの製造方法の変形例を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the modification of the method for manufacturing the transistor of the same embodiment. 同実施の形態のトランジスタの製造方法の変形例を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the modification of the method for manufacturing the transistor of the same embodiment. 同実施の形態のトランジスタの製造方法の変形例を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the modification of the method for manufacturing the transistor of the same embodiment. 本発明の第2の実施形態に係る横型の高耐圧MOSトランジスタの構造を示す断面図である。It is sectional drawing which shows the structure of the horizontal type high voltage MOS transistor which concerns on the 2nd Embodiment of this invention. 従来の横型の高耐圧MOSトランジスタの構造を示す断面図である。It is sectional drawing which shows the structure of the conventional horizontal type high voltage MOS transistor.

符号の説明Explanation of symbols

1 シリコン基板
2、5 N型不純物層
3、6 P型不純物層
4 トレンチ
7、8、9、27 シリコン酸化膜
10、30 ポリシリコン膜
11a、11b N型拡散層
12 積層膜
13 コンタクトホールホール
14 アルミ合金膜
42 第1のシリコン酸化膜
44 第2のシリコン酸化膜
46 第3のシリコン酸化膜
49 第4のシリコン酸化膜
52 第6のシリコン酸化膜
53 Si34
54 レジストパターン
101 P型ウェル層
102 延長ドレイン領域
103 P型ボディー層
104 SiO2
105 ゲート酸化膜
106 ゲート電極
107 高濃度N型拡散層
108 層間絶縁膜
110a ソース電極
110b ドレイン電極
111 N型基板
112 P型ボディーコンタクト層
114 P型層
DESCRIPTION OF SYMBOLS 1 Silicon substrate 2, 5 N type impurity layer 3, 6 P type impurity layer 4 Trench 7, 8, 9, 27 Silicon oxide film 10, 30 Polysilicon film 11a, 11b N type diffused layer 12 Laminated film 13 Contact hole hole 14 Aluminum alloy film 42 First silicon oxide film 44 Second silicon oxide film 46 Third silicon oxide film 49 Fourth silicon oxide film 52 Sixth silicon oxide film 53 Si 3 N 4 film 54 Resist pattern 101 P-type Well layer 102 Extended drain region 103 P-type body layer 104 SiO 2 film 105 Gate oxide film 106 Gate electrode 107 High-concentration N-type diffusion layer 108 Interlayer insulating film 110a Source electrode 110b Drain electrode 111 N-type substrate 112 P-type body contact layer 114 P-type layer

Claims (11)

MOSトランジスタであって、
トレンチが形成された半導体基板と、
前記トレンチ内部に形成された誘電体膜とを備え、
前記半導体基板は、前記トレンチを挟み込むように前記半導体基板の表面に形成された第1導電型のソースコンタクト領域及びドレインコンタクト領域と、前記トレンチを取り囲むように前記トレンチの内壁に形成された第1導電型と反対極性の第2導電型の不純物領域と、前記ドレインコンタクト領域よりも小さい不純物濃度を有し、前記不純物領域及び前記トレンチを取り囲むように前記トレンチの内壁に形成された第1導電型の延長ドレイン領域とを有する
ことを特徴とする半導体装置。
A MOS transistor,
A semiconductor substrate having a trench formed thereon;
A dielectric film formed inside the trench,
The semiconductor substrate has a source contact region and a drain contact region of a first conductivity type formed on a surface of the semiconductor substrate so as to sandwich the trench, and a first substrate formed on an inner wall of the trench so as to surround the trench. A second conductivity type impurity region having a polarity opposite to the conductivity type, and a first conductivity type having an impurity concentration lower than that of the drain contact region and formed on the inner wall of the trench so as to surround the impurity region and the trench And an extended drain region.
前記半導体装置は、さらに、前記誘電体膜の内部に形成された導電膜を備える
ことを特徴とする請求項1に記載の半導体装置。
The semiconductor device according to claim 1, further comprising a conductive film formed inside the dielectric film.
前記トレンチの深さは、20μm以上である
ことを特徴とする請求項1又は2に記載の半導体装置。
The semiconductor device according to claim 1, wherein a depth of the trench is 20 μm or more.
前記誘電体膜は、酸化膜である
ことを特徴とする請求項1に記載の半導体装置。
The semiconductor device according to claim 1, wherein the dielectric film is an oxide film.
前記酸化膜は不純物を含む
ことを特徴とする請求項4記載の半導体装置。
The semiconductor device according to claim 4, wherein the oxide film contains an impurity.
MOSトランジスタの製造方法であって、
半導体基板上にパターン化した膜を形成し、前記パターン化した膜をマスクとして用いて前記半導体基板にトレンチを形成するトレンチ形成工程と、
前記パターン化した膜をマスクとして用い、前記トレンチを取り囲むように前記トレンチの内壁に第1導電型の延長ドレイン領域を形成する延長ドレイン領域形成工程と、
前記パターン化した膜をマスクとして用い、前記トレンチを取り囲み、かつ前記延長ドレイン領域により取り囲まれるように、前記トレンチの内壁に第1導電型と反対極性の第2導電型の不純物領域を形成する不純物領域形成工程とを含む
ことを特徴とする半導体装置の製造方法。
A method of manufacturing a MOS transistor,
Forming a patterned film on a semiconductor substrate, and forming a trench in the semiconductor substrate using the patterned film as a mask; and
An extended drain region forming step of forming an extended drain region of the first conductivity type on the inner wall of the trench so as to surround the trench, using the patterned film as a mask;
Impurities forming a second conductivity type impurity region of the opposite polarity to the first conductivity type on the inner wall of the trench so as to surround the trench and to be surrounded by the extended drain region, using the patterned film as a mask A method for manufacturing a semiconductor device, comprising: a region forming step.
前記延長ドレイン領域形成工程は、
前記パターン化した膜上及び前記トレンチの内部に、第1導電型の不純物を含む第1誘電体膜を形成する第1誘電体膜形成工程と、
第1の熱処理により前記第1誘電体膜が含む不純物を拡散させて延長ドレイン領域を形成する第1拡散工程と、
前記パターン化した膜を残しつつ、前記第1誘電体膜を除去する第1除去工程とを含み、
前記不純物領域形成工程は、
前記パターン化した膜上及び前記トレンチの内部に、第2導電型の不純物を含む第2誘電体膜を形成する第2誘電体膜形成工程と、
第2の熱処理により前記第2誘電体膜が含む不純物を拡散させて第2導電型の不純物領域を形成する第2拡散工程と、
前記パターン化した膜及び前記第2誘電体膜を同時に除去する第2除去工程とを含む
ことを特徴とする請求項6に記載の半導体装置の製造方法。
The extended drain region forming step includes
A first dielectric film forming step of forming a first dielectric film containing a first conductivity type impurity on the patterned film and inside the trench;
A first diffusion step of forming an extended drain region by diffusing impurities contained in the first dielectric film by a first heat treatment;
A first removal step of removing the first dielectric film while leaving the patterned film,
The impurity region forming step includes
A second dielectric film forming step of forming a second dielectric film containing a second conductivity type impurity on the patterned film and inside the trench;
A second diffusion step of forming an impurity region of a second conductivity type by diffusing impurities contained in the second dielectric film by a second heat treatment;
The method for manufacturing a semiconductor device according to claim 6, further comprising: a second removal step of removing the patterned film and the second dielectric film at the same time.
前記延長ドレイン領域形成工程は、
前記パターン化した膜上及び前記トレンチの内部に、第1導電型の不純物を含む第1誘電体膜を形成する第1誘電体膜形成工程と、
第1の熱処理により前記第1誘電体膜が含む不純物を拡散させて第1導電型の延長ドレイン領域を形成する第1拡散工程と、
前記パターン化した膜を残しつつ、前記第1誘電体膜を除去する第1除去工程とを含み、
前記不純物領域形成工程は、
前記パターン化した膜上及び前記トレンチの内部に、第2導電型の不純物を含む第2誘電体膜を形成する第2誘電体膜形成工程と、
第2の熱処理により前記第2誘電体膜が含む不純物を拡散させて第2導電型の不純物領域を形成する第2拡散工程と、
前記第2誘電体膜を前記トレンチ内部に残しながら前記パターン化した膜を選択的に除去する第2除去とを含む
ことを特徴とする請求項6に記載の半導体装置の製造方法。
The extended drain region forming step includes
A first dielectric film forming step of forming a first dielectric film containing a first conductivity type impurity on the patterned film and inside the trench;
A first diffusion step of diffusing impurities contained in the first dielectric film by a first heat treatment to form an extended drain region of a first conductivity type;
A first removal step of removing the first dielectric film while leaving the patterned film,
The impurity region forming step includes
A second dielectric film forming step of forming a second dielectric film containing a second conductivity type impurity on the patterned film and in the trench;
A second diffusion step of diffusing impurities contained in the second dielectric film by a second heat treatment to form an impurity region of a second conductivity type;
The method of manufacturing a semiconductor device according to claim 6, further comprising: a second removal that selectively removes the patterned film while leaving the second dielectric film inside the trench.
前記半導体装置の製造方法は、さらに、前記半導体基板上に酸化膜を形成する酸化膜形成工程を含み、
前記酸化膜形成工程における前記酸化膜を形成するための熱処理は、前記第2拡散工程における前記第2の熱処理と同時に行われる
ことを特徴する請求項8に記載の半導体装置の製造方法。
The manufacturing method of the semiconductor device further includes an oxide film forming step of forming an oxide film on the semiconductor substrate,
The method for manufacturing a semiconductor device according to claim 8, wherein the heat treatment for forming the oxide film in the oxide film forming step is performed simultaneously with the second heat treatment in the second diffusion step.
前記半導体装置の製造方法は、さらに、前記半導体基板にチャネル領域を形成するチャネル領域形成工程を含み、
前記チャネル領域形成工程における前記チャネル領域を形成するための熱処理は、前記第2拡散工程における前記第2の熱処理と同時に行われる
ことを特徴とする請求項8に記載の半導体装置の製造方法。
The manufacturing method of the semiconductor device further includes a channel region forming step of forming a channel region in the semiconductor substrate,
The method for manufacturing a semiconductor device according to claim 8, wherein the heat treatment for forming the channel region in the channel region formation step is performed simultaneously with the second heat treatment in the second diffusion step.
前記延長ドレイン領域形成工程は、
前記パターン化した膜をマスクとして用いたイオン注入により第1導電型の不純物をドープする第1ドープ工程と、
第1の熱処理により前記ドープされた不純物を拡散させて第1導電型の延長ドレイン領域を形成する第3拡散工程とを含み、
前記不純物領域形成工程は、
前記パターン化した膜をマスクとして用いたイオン注入により第2導電型の不純物をドープする第2ドープ工程と、
第2の熱処理により前記ドープされた不純物を拡散させて第2導電型の不純物領域を形成する第4拡散工程と含む
ことを特徴とする請求項6に記載の半導体装置の製造方法。
The extended drain region forming step includes
A first doping step of doping impurities of a first conductivity type by ion implantation using the patterned film as a mask;
A third diffusion step of diffusing the doped impurities by a first heat treatment to form an extended drain region of the first conductivity type,
The impurity region forming step includes
A second doping step of doping impurities of a second conductivity type by ion implantation using the patterned film as a mask;
The method for manufacturing a semiconductor device according to claim 6, further comprising a fourth diffusion step of diffusing the doped impurity by a second heat treatment to form an impurity region of a second conductivity type.
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