JP2006245093A - 高電圧デバイス並びに静電気保護回路用高電圧デバイス - Google Patents

Abstract

【課題】従来の高電圧デバイスよりも高い頑健性を有する静電気放電保護回路のための高電圧デバイスを提供する。
【解決手段】静電気放電保護回路用高電圧デバイスを提供するもので、シリコン層を基板上に配置し、第１タイプウエルと第２タイプウエルを前記シリコン層内に配置する。第２タイプウエルの低ドーピング領域は前記第１タイプウエルの隣に位置させ、前記第２タイプウエルの高ドーピング領域は前記第１タイプウエルの一部と前記低ドーピング領域の下に位置する。ゲート構造を前記第１タイプウエルの一部と前記低ドーピング領域の上に配置し、第２タイプの第１ドーピング領域と第２タイプの第２ドーピング領域は前記低ドーピング領域と前記第１タイプウエル内で前記ゲート構造の両側に配置する。絶縁分離構造を前記低ドーピング領域内に配置し、第１タイプドーピング領域を前記第１タイプウエル内に配置する。
【選択図】図８

Description

本発明は半導体デバイスに関し、特に高電圧デバイス並びに静電気保護回路用高電圧デバイスに関する。

相対湿度（ＲＨ）が高い場合にカーペットの床を人間が歩くと、数百から数千ボルトの静電気が発生する。相対湿度が低いと数千ボルトの静電気が発生する。又半導体デバイスのパッケージやテストに用いられる機械も通常、数百から数千ボルトの静電気を発生する。帯電体（人体や機械など）がシリコンウエハーと接触すると、静電気はシリコンウエハーを通って放電する。静電気が放電する時の瞬時電力は、ウエハーを持つ半導体装置を破損させ、その結果デバイス不良となる程の強さである。同種の静電気放電は封止チップをも破損させるおそれがある。

静電気放電（ＥＳＤ）による破損を防止する多くの方法が開発されている。もっともありふれたＥＳＤ保護方法は、パッケージの中に特別なハードウエアを組み込むことである。即ち、特別に設計した静電気防止回路を保護されるべき内部回路と各々のボンデイングパッドとの間に組み込む。

米国特許６，６２４，４８７でＫｕｎｚは二つのＮ型金属酸化物半導体（ＮＭＯＳ）トランジスタ１００と１０２を持った設計を開示した(図１参照)。図１に示すようにトランジスタ１００と１０２のゲートは相互に接続されている。これら二つのトランジスタ１００と１０２のドレイン１０４ａと１０４ｂはＮ型ウエル１０６の中に形成され、互いに接続されている。更にそのトランジスタ（１００または１０２）の一つは他のトランジスタ１０２の寄生バイポーラトランジスタの起動に用いられる。

他の米国特許６，３６５，９４１でＳａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ． Ｌｔｄ．のＲｈｅｅは、一つの静電気保護回路を開示した(図２参照)。図２に示す通り、その静電気保護回路は、ＭＯＳトランジスタ２００とツエナーダイオード２０２からなる。ＭＯＳトランジスタのしきい値電圧は内部回路の動作電圧よりも高いが内部回路内のＭＯＳトランジスタのドレインの接合破壊電圧よりは低い。更に、ボンデイングパッドとツエナーダイオードを一対にして用いる代わりに、複数のボンデイングパッドと大きい接合領域を有する共通の一つのダイオードを使うこともできる。

他の米国特許５，９３２，９１４でＮＥＣのＨｏｒｉｇｕｃｈｉは、一つの静電気破壊保護回路を開示した(図３参照)。図３に示す通り、そのデバイスは保護ダイオード３００、ＮＰＮ保護バイポーラトランジスタ３０２、Ｐ型ウエル３０４、Ｎ型金属酸化物半導体電界効果型トランジスタ（ＮＭＯＳＦＥＴ）３０６、およびＮ型埋込層３０８からなる。Ｈｏｒｉｇｕｃｈｉによれば、内部回路が注入された電子によって破壊されることを防止するために、保護素子が作動している間Ｎ型埋込層がその保護素子から出る電子を吸収する。

更に、米国特許６，３６５，９３２(図４参照)でＤｅｎｓｏのＫｏｕｎｏ等は、保護ダイオードを有するパワーＭＯＳを開示した。このパワーＭＯＳは大きな破壊電圧差と小さいシート抵抗を持つ。図４に示す通り、パワーＭＯＳはアップドレイン型ＭＯＳＦＥＴである。このＭＯＳＦＥＴはドレイン側に厚いゲート絶縁分離層を有している。更に、サージバイパス用の保護ダイオードは、Ｐ型ドーピング領域４００と深いＮ型ドーピング領域４０２の間に形成される。

最近、高電圧信号用途として、高電圧用相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを製造できるプロセスが開発された。これらのタイプのトランジスタは、高電圧パワーＩＣやビデオ用インターフェイス回路、またデイスプレードライバＩＣ、電源、電力管理、遠距離通信、自動車用エレクトロニクス、工業用コントローラ等にしばしば応用されている。高電圧のシステム（例えば、１０Ｖ以上の動作電圧）用途のために、大部分のＭＯＳトランジスタに用いられる製造方法は、破壊電圧を上げるための以下のタイプのデザインを適用している。第１は、破壊電圧と動作電圧を上げる目的で、低目の高濃度ドーピングエピタキシャルシリコン層をデバイス領域のドーピング濃度に戻すように、シリコン基板上に形成する。第２は、接合破壊電圧を上げそれにより動作電圧を上げる目的で、ＭＯＳトランジスタのソースとドレインに高濃度ドーピング領域を加える。第３は、ドレインとゲート間の破壊電圧を上げる目的で、フィールド酸化物層をドレインとゲート間に配置する。

図５は、高電圧システムでの従来の対称型ＮＭＯＳの断面の概略図である。図５に示すとおり、高電圧Ｎ型ウエル（ＨＶＮＷ）５００と５０２がソース／ドレインＮ型高濃度ドーピング領域５０４と５０６の下に配置されている。更に、そのＮ型高濃度ドーピング領域５０４と高電圧Ｎ型ウエル５００が一緒にＮＭＯＳトランジスタのソースを形成し、Ｎ型高濃度ドーピング領域５０６と高電圧Ｎ型ウエル５０２が一緒にＮＭＯＳトランジスタのドレインを形成している。ソースとドレインが対象的に配置されているので、回路応用上ソースとドレインは交換可能である。又、ＮＭＯＳトランジスタのバルク領域が基本的にＰ型ウエルの中に形成される。バルクポテンシャルはＰ型エピタキシャルシリコン層５１０、Ｐ型基板５１２、Ｐ型ウエル５１４及びＰ型高濃度ドーピング領域５１６によってコントロールされる。更にＮＭＯＳトランジスタの種々のコンポーネントが、普通のイオンプレーテイング、熱拡散、酸化やフォトリソグラフィー等のＣＭＯＳプロセスによって厚膜Ｐ型エピタキシャルシリコン層５１０（厚みは約３〜２０μｍ）の上に形成されている。実際、薄膜Ｐ型エピタキシャルシリコン層５１０は、ＣＭＯＳプロセス後厚膜Ｐ型エピタキシャルシリコン層の残りの部分である。高電圧システムのＮＭＯＳトランジスタにおいて、高い破壊電圧を有するＰ型ウエルと高電圧Ｎ型ウエルとの接合はソース／バルク界面を構成する。更にフィールド酸化物絶縁分離構造５１８がドレインと多結晶シリコンゲート５２０の間に配置されている。その結果、高い動作電圧をＮＭＯＳトランジスタのドレインとゲート間にかけることが可能となる。

図６は高電圧システム用の従来の非対称型ＮＭＯＳの断面概略図である。図５と異なり、フィールド酸化物絶縁分離構造６０４がドレイン６００とゲート６０２の間に配置されているが、フィールド酸化物絶縁分離構造６０４はソース６０６とゲート６０２の間には配置されていない。又ソース６０６の下には高電圧Ｎ型ウエル６０８は配置されていない。ＮＭＯＳトランジスタのソースとドレインは非対称であるので、回路設計上ソースとドレインを交換して使用することはできない。

前述の記載は常にＮＭＯＳトランジスタについて記述しているが、ＰＭＯＳトランジスタはＮ型／Ｐ型ドーピングを変えることにより同様につくることが可能である。また、前述のデバイスは高電圧システムに適用する場合優れた動作特性を示す。然し、これらのデバイスは、静電気保護回路に用いる場合はさらに高い破壊電圧が必要なため、このデバイスは頑健性が劣る。また、これらのデバイスを装着するためには広い面積が必要である。

図７は、伝送路パルス（ＴＬＰ）システムで測定した図５の対称型ＮＭＯＳの特性電流電圧関係のグラフである。一般にＴＬＰによるＩ−Ｖ特性は静電気放電を受けるデバイスの動作状態を説明する。このＩ−Ｖ特性曲線は電圧の上昇と共に点Ａで電流が上昇し始め、最終Ｂ点（デバイス破損）で最大値となることを示す。図７に示すとおりＮＭＯＳトランジスタのみが適度な静電気放電保護能力を有する。パルス電流がＮＭＯＳトランジスタを通過すると電圧は上昇し高い瞬時電圧を生じ、その瞬時電圧がデバイスを破損させる。

本発明の少なくとも一つの目的は、従来の高電圧デバイスよりも高い頑健性を有する静電気放電保護回路のための高電圧デバイスを提供することにある。

本発明の少なくとも二つ目の目的は、静電気放電保護回路だけでなく一般的回路にも使える高電圧デバイスを提供することにある。

これらや他のメリットを達成し、そして本発明の目的に従ってここに具体的にまたは広く記載しているように、本発明は静電気放電保護回路用高電圧デバイスを提供する。この高電圧デバイスは、第1タイプ基板、第1タイプエピタキシャルシリコン層、第1タイプウエル、第２タイプウエル、ゲート構造、第２タイプの第１ドーピング領域、第２タイプの第２ドーピング領域、第１絶縁分離構造および第１タイプドーピング領域からなる。第1タイプエピタキシャルシリコン層を第1タイプ基板内に配置する。第1タイプウエルと第２タイプウエルを、各々第1タイプエピタキシャルシリコン層内に配置する。第２タイプウエルは、第２タイプ低濃度ドーピング領域と第２タイプ高濃度ドーピング領域からなる。第２タイプ低濃度ドーピング領域を第1タイプウエルの隣に配置し、第２タイプ高濃度ドーピング領域を第1タイプウエルの一部と第２タイプ低濃度ドーピング領域の下に配置する。ゲート構造を第1タイプウエルの一部と第２タイプ低濃度ドーピング領域に配置する。第２タイプの第１ドーピング領域と第２タイプの第２ドーピング領域を、それぞれ第２タイプ低濃度ドーピング領域と第1タイプウエル内で、ゲート構造の両側に配置する。第１絶縁分離構造を、第２タイプ低濃度ドーピング領域内で且つゲート構造と第２タイプの第１ドーピング領域間に配置する。第１タイプドーピング領域を第1タイプウエル内で且つ第２タイプの第２ドーピング領域に隣接して配置する。

本発明はまたひとつの高電圧デバイスを提供する。この高電圧デバイスは、第1タイプ基板、第1タイプエピタキシャルシリコン層、第1タイプウエル、第２タイプウエル、ゲート構造、第２タイプの第１ドーピング領域、第２タイプの第２ドーピング領域、第１絶縁分離構造および第１タイプドーピング領域からなる。第1タイプエピタキシャルシリコン層を第1タイプ基板内に配置する。第1タイプウエルと第２タイプウエルを第1タイプエピタキシャルシリコン層内に配置する。第２タイプウエルは第２タイプ低濃度ドーピング領域と第２タイプ高濃度ドーピング領域からなる。第２タイプ低濃度ドーピング領域を第1タイプウエルの隣に配置し、第２タイプ高濃度ドーピング領域を第1タイプウエルの一部と第２タイプ低濃度ドーピング領域の下に配置する。ゲート構造を第1タイプウエルの一部と第２タイプ低濃度ドーピング領域に配置する。第２タイプの第１ドーピング領域と第２タイプの第２ドーピング領域を、それぞれ第２タイプ低濃度ドーピング領域と第1タイプウエル内でゲート構造の両側に配置する。第１絶縁分離構造を第２タイプウエルの第２タイプ低濃度ドーピング領域内で、且つゲート構造と第２タイプの第１ドーピング領域間に配置する。第１タイプドーピング領域は第1タイプウエル内で、且つ第２タイプの第２ドーピング領域に隣接して配置する。

本発明の高電圧デバイス内の第２タイプ低濃度ドーピング領域、第1タイプウエル及び第２タイプの第２ドーピング領域は、寄生型バイポーラトランジスタを形成する。同様に、第２タイプ高濃度ドーピング領域、第1タイプウエル及び第２タイプの第２ドーピング領域は共に他の寄生型バイポーラトランジスタを形成する。それ故第２タイプの第１ドーピング領域から入ってくる全てのパルス電流は二つの寄生型バイポーラトランジスタを通過後、第２タイプの第２ドーピング領域を通って回路から排出される。言い換えると、本発明の高電圧デバイスは通常の回路に加え、静電気放電保護回路内に使うことができる。

まとめると、本発明は以下の利点を有する：
１．高電圧デバイスのＩ−Ｖ特性が改善され、より高いパルス電流に耐えることが可能となる。頑健性が増し、このデバイスは静電気放電保護用として、または入出力バッファ用として用いることが可能となる。
２．必要エリアが小さくなるので、別の回路上の要求がある場合には、その減らした分のエリアを使える。
３．静電気放電保護用以外に、この高電圧デバイスは高電圧のパワーＩＣ、ビデオ用インターフェイス回路やデイスプレードライバＩＣ、電源、電力管理、通信、自動車用エレクトロニクスや工業用コントローラなどにも使用可能である。更に、このデバイスは１２〜５０Ｖまたはそれ以上のシステム電圧の場合にも正常に動作可能である。

前述の一般的記載と以下の詳細な記載は典型的なものの記載であることを理解すべきであり、また請求項記載の本発明の更なる説明を提供することを意図したものである。添付図面は本発明の更なる理解をするために提供するとともに、本明細書の一部を構成する。これら図面は本発明の実施態様を図によって説明し、同時に明細書記載と共に本発明の考え方の説明に役立たせる。

本発明の現時点での最良の実施態様の詳細を説明するが、その事例を添付図に記載する。同一または類似部品を引用する図面及び記載においては、可能な限り同一参照番号を使う。

以下の実施態様において、本発明の高電圧デバイスは静電気放電保護回路に用いるが、本発明はそれに限定するものではない。本発明の高電圧デバイスは普通の回路にも応用することも可能である。また本発明の高電圧デバイスにおいては、第1タイプとはＰ型で、第２タイプとはＮ型を意味している。

図８は本発明の一つの最良の実施態様に従った高電圧デバイスの上面からの図である。図９は、図８の高電圧デバイスにおけるＩ−Ｉ’線に沿っての概略断面図である。図８，９に示すように本発明の高電圧デバイスは、Ｐ型基板８００、Ｐ型エピタキシャルシリコン層８０２、Ｐ型ウエル８０４、Ｎ型ウエル８０６、ゲート構造８０８、Ｎ型ドーピング領域８１０，８１２、絶縁分離構造８１４、Ｐ型ドーピング領域８１６からなる。更にＮ型ウエル８０６はＮ型低濃度ドーピング領域８１８とＮ型高濃度ドーピング領域８２０からなり、ゲート構造８０８は底部ゲート絶縁分離層８２２と上部ゲート８２４からなる。

Ｐ型エピタキシャルシリコン層８０２をＰ型基板８００内に配置する。Ｐ型エピタキシャルシリコン層８０２のドーパント濃度はＰ型基板８００のドーパント濃度より少ない。Ｐ型ウエル８０４をＰ型エピタキシャルシリコン層８０２内に配置する。

Ｎ型ウエル８０６をＰ型エピタキシャルシリコン層８０２内に配置する。Ｎ型低濃度ドーピング領域８１８をＰ型ウエル８０４の隣に配置する。Ｎ型高濃度ドーピング領域８２０を、Ｐ型ウエル８０４の一部とＮ型低濃度ドーピング領域８１８の下に配置する。例えば、Ｎ型低濃度ドーピング領域８１８は高電圧Ｎ型ウエル（ＨＶＮＷ）であり、Ｎ型高濃度ドーピング領域８２０はＮ型埋込層（ＮＢＬ）である。Ｎ型高濃度ドーピング領域８２０の幅Ｗ（図８に示す）に関しては特別な制限はない。唯一の基準は、Ｎ型高濃度ドーピング領域８２０の一部がＰ型ウエル８０４の下にあることである。一般的にＮ型高濃度ドーピング領域８２０の幅Ｗが小さければ小さいほど、デバイスが占有する面積は小さくなり、利用できる面積が広くなる。

ゲート構造８０８をＰ型ウエル８０４の一部とＮ型低濃度ドーピング領域８１８の上に配置する。Ｎ型ドーピング領域８１０と８１２をそれぞれＮ型低濃度ドーピング領域８１８とＰ型ウエル８０４内で、ゲート構造８０８の両側に位置する。Ｎ型ドーピング領域８１０、Ｎ型低濃度ドーピング領域８１８とＮ型高濃度ドーピング領域８２０は一緒にドレインを務め、一方Ｎ型ドーピング領域８１２はソースを務める。言い換えると高電圧デバイスにおけるソースとドレインの配置は非対称である。

絶縁分離構造８１４は、ドレインとゲート間の破壊電圧を上げるため、Ｎ型低濃度ドーピング領域８１８内で、ゲート構造８０８とＮ型ドーピング領域８１０との間に配置する。絶縁分離構造８１４は、例えばプロセス上必要となる線幅により、フィールド酸化物またはＳＴＩ素子絶縁分離（Shallow Trench Isolation）が可能である。更に複数の高電圧デバイス同士は他の絶縁分離構造８２６によってお互いに分離されている。

Ｐ型ドーピング領域８１６をＰ型ウエル８０４内で、且つＮ型ドーピング領域８１２に隣接して配置する。Ｐ型ドーピング領域８１６とＮ型ドーピング領域８１２はお互いに隣接しているので、一つの操作でこれら二つの領域での電位をコントロールするように回路設計することができる。更に、Ｐ型ドーピング領域８１６とＰ型ウエル８０４はバルク領域を務めることができる。このバルク領域とＰ型基板８００は同一のドーパントを有するため、これらはバルク電位と基板電位が同一となるよう相互に結合する。

前述の高電圧デバイスのＮ型低濃度ドーピング領域８１８、Ｐ型ウエル８０４とＮ型ドーピング領域８１２はＮＰＮ寄生バイポーラトランジスタを形成することに注目すべきである。同様にこの高電圧デバイスのＮ型高濃度ドーピング領域８２０、Ｐ型ウエル８０４とＮ型ドーピング領域８１２は別のＮＰＮ寄生バイポーラトランジスタを形成する。それ故、パルス電流がＮ型ドーピング領域８１０に入った場合、ベース−エミッタ間の電圧が寄生バイポーラトランジスタのしきい値電圧より大きくなるようなら、寄生バイポーラトランジスタのエミッタ−コレクチャネルが導通し、二つの寄生バイポーラトランジスタを起動させる。導通した寄生バイポーラトランジスタが静電気の放電をして回路を保護する。言い換えると、Ｎ型ドーピング領域８１０に入ってきたパルス電流は、二つの寄生バイポーラトランジスタを通った後、Ｎ型ドーピング領域８１２を通って回路から排出される。Ｎ型ドーピング領域８１２はシステム電圧ＶＤＤまたは接地電圧ＶＳＳに更に接続することができる。さらに、Ｎ型高濃度ドーピング領域８２０とＰ型ウエル８０４の間のＰＮ接合の破壊電圧は、Ｎ型低濃度ドーピング領域８１８とＰ型ウエル８０４の間のＰＮ接合の破壊電圧より小さい。その結果、Ｎ型高濃度ドーピング領域８２０とＰ型ウエル８０４の間の低いＰＮ接合の破壊電圧は静電気放電保護用の破壊電圧として用いることができる。

本発明の別の実施態様として、他の絶縁分離構造８２８（図１０参照）をＰ型ドーピング領域８１６とＮ型ドーピング領域８１２の間に配置する。この場合、バルク領域内のＰ型ドーピング領域８１６と、ソースを務めるＮ型ドーピング領域８１２はお互いに分離している。それ故、この二つの領域は、デバイスに占有される全体の面積を減らすことができるので、他の高電圧デバイス用に用いることができる。

図１１は伝送路パルス（ＴＬＰ）システムで測定した本発明の一つの最良の実施例に従った高電圧デバイスの特性電流対電圧（Ｉ−Ｖ）の関係を示すグラフである。図１１に示すようにパルス電流が増加すると、例えば、静電気放電の間衝撃的な電流が生成されて、Ｎ型高濃度ドーピング領域８２０とＰ型ウエル８０４間のＰＮ接合が低い接合破壊電圧のため（Ｃ点で）破壊する。然し、Ｎ型低濃度ドーピング領域８１８、Ｐ型ウエル８０４およびＮ型ドーピング領域８１２からなる寄生バイポーラトランジスタと、Ｎ型高濃度ドーピング領域８２０、Ｐ型ウエル８０４とＮ型ドーピング領域８１２からなる寄生バイポーラトランジスタがすぐに起動する。こうして、この動作はＩ−Ｖ曲線の反転領域（Ｄ−Ｅ）に戻り、点Ｅで破損する。従って、たとえ本発明の高電圧デバイスが静電気放電のような大きなパルス電流を受けても、回路保護のため比較的小さな電圧が現れるに留まる。それ故本発明の高電圧デバイスは従来の高電圧デバイスより本質的により頑健性に優れる。

本発明の範囲、概念から外れることなく構成範囲内でできる種々の修正や変更は当業者にとって容易なものである。上記観点から、本発明は、以下の請求項及びその等価なものの範囲に属するものと認められる本発明の種々の修正や変更をも含んでいることを意図している。

米国特許番号６，６２４，４８７に開示された静電気放電保護回路用デバイスの概略断面図である。 米国特許番号６，３６５，９４１に開示された静電気放保護回路用デバイスの概略断面図である。 米国特許番号５，９３２，９１４に開示された静電気放電保護回路用デバイスの概略断面図である。 は米国特許番号６，３６５，９３２に開示された静電気放電保護回路用デバイスの概略断面図である。 高電圧システムにおける従来の対称型ＮＭＯＳの概略断面図である。 高電圧システムにおける従来の非対称型ＮＭＯＳトランジスタの概略断面図である。 伝送線路パルス（ＴＬＰ）システムで測定した図５の対称型ＮＭＯＳの特性電流対電圧（Ｉ−Ｖ）の関係を示すグラフである。 本発明の一つの最良の実施例に従った高電圧デバイスの上から見た図である。 図８の高電圧デバイスのＩ−Ｉ’線に沿っての概略断面図である。 本発明の他の最良の実施態様に従った高電圧デバイスの概略断面図である。 伝送路パルス（ＴＬＰ）システムで測定した本発明の高電圧デバイスの特性電流対電圧（Ｉ−Ｖ）の関係を示すグラフである。

符号の説明

８００・・・Ｐ型基板
８０２・・・Ｐ型エピタキシャルシリコン層
８０４・・・Ｐ型ウエル
８０６・・・Ｎ型ウエル
８０８・・・ゲート構造
８１０，８１２・・・Ｎ型ドーピング領域
８１４・・・絶縁分離構造
８１６・・・Ｐ型ドーピング領域
８０６・・・Ｎ型ウエル
８１８・・・Ｎ型低濃度ドーピング領域
８２０・・・Ｎ型高濃度ドーピング領域
８０８・・・ゲート構造
８２２・・・底部ゲート絶縁分離層
８２４・・・上部ゲート
８２８・・・絶縁分離構造

Claims (20)

1. 第1タイプ基板；
   前記第1タイプ基板内に配置した第1タイプエピタキシャルシリコン層；
   前記第1タイプエピタキシャルシリコン層内に配置した第１タイプウエル；
   前記第1タイプエピタキシャルシリコン層内に配置した第２タイプウエルで、その第２タイプウエルは、前記第１タイプウエルに隣接する第２タイプ低濃度ドーピング領域と、前記第１タイプウエルの一部と前記第２タイプ低濃度ドーピング領域の下に配置した第２タイプ高濃度ドーピング領域からなるもの；
   前記第１タイプウエルの一部と前記第２タイプ低濃度ドーピング領域の上に配置したゲート構造；
   それぞれ前記第２タイプ低濃度ドーピング領域と前記第１タイプウエル内で且つ前記ゲート構造の両側に配置した第２タイプの第１ドーピング領域と第２タイプの第２ドーピング領域；
   前記第２タイプ低濃度ドーピング領域内で、且つ前記ゲート構造と前記第２タイプの第１ドーピング領域との間に配置した第１絶縁分離構造；並びに、
   前記第１タイプウエル内で、且つ前記第２タイプの第２ドーピング領域に隣接して配置した第１タイプドーピング領域からなる静電気放電保護回路用高電圧デバイス。
2. 前記第２タイプ低濃度ドーピング領域、前記第１タイプウエルと前記第２タイプの第２ドーピング領域が共に寄生バイポーラトランジスタを構成し、また、前記第２タイプ高濃度ドーピング領域、前記第１タイプウエルと前記第２タイプの第２ドーピング領域が共に他の寄生バイポーラトランジスタを構成し、前記第２タイプの第１ドーピング領域から入ってきたパルス電流が、前記二つの寄生バイポーラトランジスタを通過後、前記第２タイプの第２ドーピング領域を通して回路から排出することができるようにした請求項第１に記載の静電気放電保護回路用高電圧デバイス。
3. 前記第２タイプ高濃度ドーピング領域と前記第１タイプウエル間のＰＮ接合の破壊電圧が前記第２タイプ低濃度ドーピング領域と前記第１タイプウエル間のＰＮ接合の破壊電圧より小さく、
   また、前記第２タイプ高濃度ドーピング領域と前記第１タイプウエル間の前記ＰＮ接合の前記破壊電圧が静電気放電保護回路の破壊電圧である請求項第２に記載の静電気放電保護回路用高電圧デバイス。
4. 前記第１タイプウエル内で、且つ前記第１タイプドーピング領域と前記第２タイプの第２ドーピング領域間に配置する第２絶縁分離構造からなる請求項第１乃至３のいずれかに記載の静電気放電保護回路用高電圧デバイス
5. 前記第２絶縁分離構造がフィールド酸化物絶縁分離構造またはＳＴＩ素子絶縁分離（Shallow Trench Isolation）構造からなる請求項第４に記載の静電気放電保護回路用高電圧デバイス。
6. １絶縁分離構造がフィールド酸化物絶縁分離構造またはＳＴＩ素子絶縁分離（Shallow Trench Isolation）構造からなる請求項第１乃至５のいずれかに記載の静電気放電保護回路用高電圧デバイス。
7. 前記第２タイプの第１ドーピング領域、前記第２タイプ低濃度ドーピング領域と前記第２タイプ高濃度ドーピング領域が一緒にドレインとして務め、前記第２タイプの第２ドーピング領域がソースを務める請求項第１乃至６のいずれかに記載の静電気放電保護回路用高電圧デバイス。
8. 前記第２タイプ低濃度ドーピング領域が高電圧第２タイプウエルからなる請求項第１乃至７のいずれかに記載の静電気放電保護回路用高電圧デバイス。
9. 前記第２タイプ高濃度ドーピング領域が第２タイプ埋込層からなる請求項第１乃至８のいずれかに記載の静電気放電保護回路用高電圧デバイス。
10. 第１タイプがＰタイプであり、第２タイプがＮタイプである請求項第１乃至９のいずれかに記載の静電気放電保護回路用高電圧デバイス。
11. 第1タイプ基板；
    前記第1タイプ基板内に配置した第1タイプエピタキシャルシリコン層；
    前記第1タイプエピタキシャルシリコン層内に配置した第１タイプウエル；
    前記第1タイプエピタキシャルシリコン層内に配置した第２タイプウエルで、その第２タイプウエルは、前記第１タイプウエルに隣接する第２タイプ低濃度ドーピング領域と、前記第１タイプウエルの一部と前記第２タイプ低濃度ドーピング領域の下に配置した第２タイプ高濃度ドーピング領域からなるもの；
    前記第１タイプウエルの一部と前記第２タイプ低濃度ドーピング領域の上に配置したゲート構造；
    それぞれ前記第２タイプ低濃度ドーピング領域内および前記第１タイプウエル内で、前記ゲート構造の両側に配置した第２タイプの第１ドーピング領域と第２タイプの第２ドーピング領域；
    前記第２タイプ低濃度ドーピング領域内で、且つ前記ゲート構造と前記第２タイプの第１ドーピング領域との間に配置した第１絶縁分離構造；並びに、
    前記第１タイプウエル内で、且つ前記第２タイプの第２ドーピング領域に隣接して配置した第１タイプドーピング領域からなる高電圧デバイス。
12. 前記第１タイプウエル内で、且つ前記第１タイプドーピング領域と前記第２タイプの第２ドーピング領域間に配置する第２絶縁分離構造からなる請求項第１１に記載の高電圧デバイス。
13. 前記第２絶縁分離構造がフィールド酸化物絶縁分離構造またはＳＴＩ素子絶縁分離（Shallow Trench Isolation）構造からなる請求項第１２に記載の高電圧デバイス。
14. 前記第１絶縁分離構造がフィールド酸化物絶縁分離構造またはＳＴＩ素子絶縁分離（Shallow Trench Isolation）構造からなる請求項第１１乃至１３のいずれかに記載の高電圧デバイス。
15. 前記高電圧デバイスが回路設計上種々の用途を有する請求項第１１乃至１４のいずれかに記載の高電圧デバイス。
16. 前記高電圧デバイスがデイスプレードライバＩＣ、電源、電力管理、遠距離通信、自動車用エレクトロニクス及び工業用コントローラ内部に用いられる請求項第１５に記載の高電圧デバイス。
17. 前記第２タイプの第１ドーピング領域、前記第２タイプ低濃度ドーピング領域と前記第２タイプ高濃度ドーピング領域が一緒にドレインとして務め、前記第２タイプの第２ドーピング領域がソースを務める請求項第１１乃至１６のいずれかに記載の高電圧デバイス。
18. 前記第２タイプ低濃度ドーピング領域が高電圧第２タイプウエルからなる請求項第１１乃至１７のいずれかに記載の高電圧デバイス。
19. 前記第２タイプ高濃度ドーピング領域が第２タイプ埋込層からなる請求項第１１乃至１８のいずれかに記載の高電圧デバイス。
20. 第１タイプがＰタイプであり、第２タイプがＮタイプである請求項第１１乃至１９のいずれかに記載の高電圧デバイス。

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