JP2006108249A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2006108249A JP2006108249A JP2004290454A JP2004290454A JP2006108249A JP 2006108249 A JP2006108249 A JP 2006108249A JP 2004290454 A JP2004290454 A JP 2004290454A JP 2004290454 A JP2004290454 A JP 2004290454A JP 2006108249 A JP2006108249 A JP 2006108249A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- layer
- region
- semiconductor device
- base region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】静電気などの過電圧から保護し、かつ、素子の微細化、チップ縮小化を図ることができる半導体装置及びその製造方法を提供すること。
【解決手段】第２導電型半導体基板１０１の所定の深さに形成された第１導電型埋め込みコレクタ層１０３と、第２導電型半導体基板１０１の第１導電型埋め込みコレクタ層１０３上に形成された第２導電型ベース領域１０４と、ベース領域１０４上に形成された第１導電型エミッタ領域１０８と、ベース領域１０４及びエミッタ領域１０８を内方し、かつ、埋め込みコレクタ層１０３に電気的に接続するように形成された第１導電型コレクタ引き出し層１１２と、コレクタ引き出し層１１２の少なくともエミッタ領域側の側面を覆うように形成された絶縁膜１１１を備えた半導体装置を提供することにより、上記課題を解決する。
【選択図】図２
【解決手段】第２導電型半導体基板１０１の所定の深さに形成された第１導電型埋め込みコレクタ層１０３と、第２導電型半導体基板１０１の第１導電型埋め込みコレクタ層１０３上に形成された第２導電型ベース領域１０４と、ベース領域１０４上に形成された第１導電型エミッタ領域１０８と、ベース領域１０４及びエミッタ領域１０８を内方し、かつ、埋め込みコレクタ層１０３に電気的に接続するように形成された第１導電型コレクタ引き出し層１１２と、コレクタ引き出し層１１２の少なくともエミッタ領域側の側面を覆うように形成された絶縁膜１１１を備えた半導体装置を提供することにより、上記課題を解決する。
【選択図】図２
Description
本発明は半導体装置およびその製造方法に関し、より詳しくは静電気などの過電圧から保護する入出力保護素子に関するものである。
従来から、内部回路の静電破壊を防止するために、保護素子が組み込まれた半導体装置が提案されている。
（ｉ）例えば、特開昭６２−６９６７８号公報（特許文献１）では横型バイポーラトラン
ジスタを用いる発明が提案されている。以下にその製造方法を説明する。
図５に示すように、Ｐ型半導体基板上にロコス酸化法を用いて素子分離を行なった後に、ベース取り出し拡散層を形成するために所望の領域にイオン注入（49ＢＦ2 +）を行なう。その後、エミッタ、コレクタ形成のために所望の領域にイオン注入（75Ａｓ+）を行なう。さらに、メタル配線によってエミッタとベースをショートさせて横型バイポーラトランジスタを作成する。
（ii）また、特開平７−１９３１５３号公報（特許文献２）では縦型バイポーラトランジ
スタを用いる発明が提案されている。以下にその製造方法を説明する。
図６に示すように、Ｐ型基板１上の所望の領域にアンチモン（Ｓｂ）を含むスピンオンガラスを塗布した後に熱処理を行なうことによって埋め込みコレクタ２（Ｎ+拡散層）を形成する。次にＰ-エピタキシャル層を成長させる。そして、ベース領域３を形成するために所望の領域にイオン注入（11Ｂ+）を行なう。その後、埋め込みコレクタ取り出し拡散層４を形成するため所望の領域にイオン注入（31Ｐ+）を行なう。そして、熱処理を行うことによってベース領域３、埋め込みコレクタ取り出し拡散領域４を形成する。次に、ロコス酸化法を用いて素子分離を行なった後に、ベース取り出し拡散層５を形成するため所望の領域にイオン注入（49ＢＦ2 +）を行なう。その後、エミッタ６と高濃度取り出し拡散層７を形成するために所望の領域にイオン注入（75Ａｓ+）を行なう。さらにメタル配線によってエミッタとベースをショートさせて縦型バイポーラトランジスタを形成する。
（ｉ）例えば、特開昭６２−６９６７８号公報（特許文献１）では横型バイポーラトラン
ジスタを用いる発明が提案されている。以下にその製造方法を説明する。
図５に示すように、Ｐ型半導体基板上にロコス酸化法を用いて素子分離を行なった後に、ベース取り出し拡散層を形成するために所望の領域にイオン注入（49ＢＦ2 +）を行なう。その後、エミッタ、コレクタ形成のために所望の領域にイオン注入（75Ａｓ+）を行なう。さらに、メタル配線によってエミッタとベースをショートさせて横型バイポーラトランジスタを作成する。
（ii）また、特開平７−１９３１５３号公報（特許文献２）では縦型バイポーラトランジ
スタを用いる発明が提案されている。以下にその製造方法を説明する。
図６に示すように、Ｐ型基板１上の所望の領域にアンチモン（Ｓｂ）を含むスピンオンガラスを塗布した後に熱処理を行なうことによって埋め込みコレクタ２（Ｎ+拡散層）を形成する。次にＰ-エピタキシャル層を成長させる。そして、ベース領域３を形成するために所望の領域にイオン注入（11Ｂ+）を行なう。その後、埋め込みコレクタ取り出し拡散層４を形成するため所望の領域にイオン注入（31Ｐ+）を行なう。そして、熱処理を行うことによってベース領域３、埋め込みコレクタ取り出し拡散領域４を形成する。次に、ロコス酸化法を用いて素子分離を行なった後に、ベース取り出し拡散層５を形成するため所望の領域にイオン注入（49ＢＦ2 +）を行なう。その後、エミッタ６と高濃度取り出し拡散層７を形成するために所望の領域にイオン注入（75Ａｓ+）を行なう。さらにメタル配線によってエミッタとベースをショートさせて縦型バイポーラトランジスタを形成する。
しかし従来例（ｉ）においては、保護素子に静電気などの瞬時に過大な電流が流れた場合、十分エネルギーを吸収することができず、内部回路の破壊を引き起こす場合がある。これは横方向にバイポーラトランジスタが形成されており、素子内の接合が浅いため電流通過面積に制限が生じるからである。サージに対して保護回路が十分な能力を得るためには、素子面積を大きくする必要があり素子の微細化、チップ縮小化に不向きである。
また従来例（ｉｉ）においては、バイポーラ動作による電流経路を縦方向のみとするためには、エミッタ６とコレクタ取り出し拡散層４の距離を十分に離す必要がある。エミッタ６とコレクタ取り出し拡散層４の距離が不十分であった場合、縦方向（エミッタ６−ベース３−埋め込みコレクタ層２）のバイポーラ動作とならず、横方向（エミッタ６−ベース３−コレクタ取り出し拡散層４）のバイポーラ動作となり、上記従来例（ｉ）の横型バイポーラトランジスタと同様の問題が生じ、素子の微細化、チップ縮小化には不向きである。
本発明は上述の問題に鑑みてなされたものであり、静電気などの過電圧から保護し、かつ、素子の微細化、チップ縮小化を図ることができる半導体装置及びその製造方法を提供することを課題とする。
また従来例（ｉｉ）においては、バイポーラ動作による電流経路を縦方向のみとするためには、エミッタ６とコレクタ取り出し拡散層４の距離を十分に離す必要がある。エミッタ６とコレクタ取り出し拡散層４の距離が不十分であった場合、縦方向（エミッタ６−ベース３−埋め込みコレクタ層２）のバイポーラ動作とならず、横方向（エミッタ６−ベース３−コレクタ取り出し拡散層４）のバイポーラ動作となり、上記従来例（ｉ）の横型バイポーラトランジスタと同様の問題が生じ、素子の微細化、チップ縮小化には不向きである。
本発明は上述の問題に鑑みてなされたものであり、静電気などの過電圧から保護し、かつ、素子の微細化、チップ縮小化を図ることができる半導体装置及びその製造方法を提供することを課題とする。
かくして、本発明によれば、第２導電型半導体基板の所定の深さに形成された第１導電型埋め込みコレクタ層と、前記第２導電型半導体基板の第１導電型埋め込みコレクタ層上に形成された第２導電型ベース領域と、前記ベース領域上に形成された第１導電型エミッタ領域と、前記ベース領域及びエミッタ領域を内方し、かつ、前記埋め込みコレクタ層に電気的に接続するように形成された第１導電型コレクタ引き出し層と、前記コレクタ引き出し層の少なくともエミッタ領域側の側面を覆うように形成された絶縁膜を備えた半導体装置が提供される。
つまり、本発明の半導体素子は、第１導電型埋め込みコレクタ層、第２導電型ベース領域、第１導電型エミッタ領域によって構成された縦型バイポーラトランジスタを、トレンチ法を用いた絶縁膜と第１導電型コレクタ引き出し層からなるサンドイッチ構造で囲うことにより、素子の微細化、チップ縮小化を行いかつノイズが少ない静電保護素子を提供するものである。
また、本発明は別の観点によれば、第２導電型半導体基板に第１導電型埋め込みコレクタ層を形成する工程（ａ）、前記埋め込みコレクタ層上に第２導電型ベース領域を形成する工程（ｂ）、前記ベース領域上に第１導電型エミッタ領域を形成する工程（ｃ）、半導体基板に前記ベース領域及びエミッタ領域を内方し、かつ、前記埋め込みコレクタ層に達する溝を形成する工程（ｄ）、前記溝の少なくともエミッタ領域側の側面を覆う絶縁膜を形成する工程（ｅ）、前記溝内に埋め込みコレクタ層に電気的に接続する第１導電型引き出しコレクタ層を形成する工程（ｆ）とを備えた半導体装置の製造方法が提供される。
つまり、本発明の半導体素子は、第１導電型埋め込みコレクタ層、第２導電型ベース領域、第１導電型エミッタ領域によって構成された縦型バイポーラトランジスタを、トレンチ法を用いた絶縁膜と第１導電型コレクタ引き出し層からなるサンドイッチ構造で囲うことにより、素子の微細化、チップ縮小化を行いかつノイズが少ない静電保護素子を提供するものである。
また、本発明は別の観点によれば、第２導電型半導体基板に第１導電型埋め込みコレクタ層を形成する工程（ａ）、前記埋め込みコレクタ層上に第２導電型ベース領域を形成する工程（ｂ）、前記ベース領域上に第１導電型エミッタ領域を形成する工程（ｃ）、半導体基板に前記ベース領域及びエミッタ領域を内方し、かつ、前記埋め込みコレクタ層に達する溝を形成する工程（ｄ）、前記溝の少なくともエミッタ領域側の側面を覆う絶縁膜を形成する工程（ｅ）、前記溝内に埋め込みコレクタ層に電気的に接続する第１導電型引き出しコレクタ層を形成する工程（ｆ）とを備えた半導体装置の製造方法が提供される。
本発明の半導体装置及びその製造方法によれば、第１導電型埋め込みコレクタ層、第２導電型ベース領域、第１導電型エミッタ領域によって構成された縦型バイポーラトランジスタを溝で囲み、この溝の少なくともエミッタ領域側の側面に絶縁膜（例えばＳｉＯ2等）が形成され、溝内に第１導電型引き出しコレクタ層（例えばＮ+ポリシリコン、金属等）が埋め込み形成され、この引き出しコレクタ層は第１導電型埋め込みコレクタと電極の接続に用いられるという構造であるため、以下の効果を奏する。
（１）絶縁膜によって上記従来例（ii）で指摘したエミッタとコレクタ間が狭くなっても
横方向のバイポーラ動作が起こらない。つまり、エミッタとコレクタ引き出し層の間に 絶縁膜を形成することによって、横方向のバイポーラ動作（エミッタ−ベース−コレク タ引き出し層）を回避し、かつ素子の微細化、チップ縮小化が可能となる。
（２）スナップバック後、第１導電型エミッタ領域からの電子が半導体基板内に向けての 拡散が絶縁膜によって防止され、それにより他の素子への影響が抑制されてノイズが低 減する。
（３）電流経路は第１導電型埋め込みコレクタ部全面からとなるため、サージの発生に対 して電流通過面積を十分に保ち、電流の局所集中が改善されると共に、比較的小さな面 積で大電流を流すことができる。
（１）絶縁膜によって上記従来例（ii）で指摘したエミッタとコレクタ間が狭くなっても
横方向のバイポーラ動作が起こらない。つまり、エミッタとコレクタ引き出し層の間に 絶縁膜を形成することによって、横方向のバイポーラ動作（エミッタ−ベース−コレク タ引き出し層）を回避し、かつ素子の微細化、チップ縮小化が可能となる。
（２）スナップバック後、第１導電型エミッタ領域からの電子が半導体基板内に向けての 拡散が絶縁膜によって防止され、それにより他の素子への影響が抑制されてノイズが低 減する。
（３）電流経路は第１導電型埋め込みコレクタ部全面からとなるため、サージの発生に対 して電流通過面積を十分に保ち、電流の局所集中が改善されると共に、比較的小さな面 積で大電流を流すことができる。
以下、本発明に係る半導体装置の実施の形態を図面を用いて説明する。なお、本発明は実施の形態に限定されるものではない。
図１（ａ）〜（ｅ）及び図２（ｆ）〜（ｉ）は本発明の実施の形態の半導体装置の製造工程を示す断面図であり、図３は図２（ｈ）の第１絶縁層を除去した状態の平面図である。
この半導体装置は、図２（ｆ）に示すように、第２導電型半導体基板１０１の所定の深さに形成された第１導電型埋め込みコレクタ層１０３と、第２導電型半導体基板１０１の埋め込みコレクタ層１０３上に形成された第２導電型ベース領域１０４と、ベース領域１０４上に形成された1対の第１導電型エミッタ領域１０８と、ベース領域１０４及びエミッタ領域１０８を内方し、かつ、埋め込みコレクタ層１０３に電気的に接続するように形成された平面視長方形の第１導電型コレクタ引き出し層１１２と、コレクタ引き出し層１１２の内外側面を覆うように形成された絶縁膜１１１を備える。さらに、1対のエミッタ領域１０８、１０８の間にベース引き出し層１０６が各エミッタ領域１０８と接触して形成されている。また、半導体基板１０１、ベース領域１０４、エミッタ領域１０８及びベース引き出し層１０６の表面に第１絶縁層１０２が形成され、第１絶縁層１０２、絶縁膜１１１及びコレクタ引き出し層１１２の表面に第２絶縁層１１５が形成されている。そして、第２絶縁層１１５上に電極１１３がコンタクトホールを通してベース引き出し層１０６及び各エミッタ領域１０８に接続し、電極１１４がコンタクトホールを通してコレクタ引き出し層１１２に接続している。
本発明の半導体装置は以上のような構成の縦型バイポーラトランジスタである。ここで、本発明において、第１導電型はN型又はＰ型を示し、第２導電型はＰ型又はＮ型を示している。
この半導体装置は、図２（ｆ）に示すように、第２導電型半導体基板１０１の所定の深さに形成された第１導電型埋め込みコレクタ層１０３と、第２導電型半導体基板１０１の埋め込みコレクタ層１０３上に形成された第２導電型ベース領域１０４と、ベース領域１０４上に形成された1対の第１導電型エミッタ領域１０８と、ベース領域１０４及びエミッタ領域１０８を内方し、かつ、埋め込みコレクタ層１０３に電気的に接続するように形成された平面視長方形の第１導電型コレクタ引き出し層１１２と、コレクタ引き出し層１１２の内外側面を覆うように形成された絶縁膜１１１を備える。さらに、1対のエミッタ領域１０８、１０８の間にベース引き出し層１０６が各エミッタ領域１０８と接触して形成されている。また、半導体基板１０１、ベース領域１０４、エミッタ領域１０８及びベース引き出し層１０６の表面に第１絶縁層１０２が形成され、第１絶縁層１０２、絶縁膜１１１及びコレクタ引き出し層１１２の表面に第２絶縁層１１５が形成されている。そして、第２絶縁層１１５上に電極１１３がコンタクトホールを通してベース引き出し層１０６及び各エミッタ領域１０８に接続し、電極１１４がコンタクトホールを通してコレクタ引き出し層１１２に接続している。
本発明の半導体装置は以上のような構成の縦型バイポーラトランジスタである。ここで、本発明において、第１導電型はN型又はＰ型を示し、第２導電型はＰ型又はＮ型を示している。
本発明において、半導体基板１０１としては、シリコン、Ｇａ、Ｓｎ、Ｓｅ等の元素半導体や、ＧａＡｓ、ＧａＰ、ＡｌＧａＡｓ等の化合物半導体、ＳｎO2、ＺｎO等の酸化物半導体等が挙げられる。中でもシリコン基板が好ましい。半導体基板がシリコン基板の場合、Ｐ型を与える不純物としてはホウ素、アルミニウム等が挙げられ、Ｎ型を与える不純物としてはリン、砒素等が挙げられる。
埋め込みコレクタ層１０３は、半導体基板１０１の表面から深さ（最深部）２０００ 〜４０００ｎｍ程度、厚み１０００〜２０００ｎｍ程度で形成される。
ベース引き出し層１０６及びエミッタ領域１０８は、半導体基板１０１の表面に厚み
５０〜２００ｎｍ程度で形成される。
コレクタ引き出し層１１２は、半導体基板１０１の表面から埋め込みコレクタ層１０３まで達する厚みであり、エミッタ領域１０８との間隔（側面−側面間）は１〜２０μｍ程度、好ましくは５μｍである。また、コレクタ引き出し層１１２の幅は１．０〜２．０μｍ程度、好ましくは１．０μｍである。本実施の形態では、コレクタ引き出し層１１２の平面視形状は環状の長方形（図３参照）であるが、開口部のない環状であれば形状は特に限定されるものではなく、正方形、菱形、円形、楕円形、多角形、不定形等とすることができる。なお、コレクタ引き出し層１１２を形成するに際して、半導体基板１０１にコレクタ引き出し層形成用の溝が形成される。溝を形成する方法としてはドライエッチングが用いられ、エッチングガスとしては半導体基板をエッチング可能であれば特に限定されないが、半導体基板がシリコン基板の場合は例えばＨＢｒ、Ｃｌ2、Ｏ2などが使用でき、ＨＢｒ及びＣｌ2の流量は１０〜１００ｓｃｃｍ、Ｏ2の流量は０〜５０ｓｃｃｍで、ＲＦ Ｐｏｗｅｒは４００〜１０００ｋＷ、圧力は０．５〜１００Ｐａとすることができる。
ベース引き出し層１０６及びエミッタ領域１０８は、半導体基板１０１の表面に厚み
５０〜２００ｎｍ程度で形成される。
コレクタ引き出し層１１２は、半導体基板１０１の表面から埋め込みコレクタ層１０３まで達する厚みであり、エミッタ領域１０８との間隔（側面−側面間）は１〜２０μｍ程度、好ましくは５μｍである。また、コレクタ引き出し層１１２の幅は１．０〜２．０μｍ程度、好ましくは１．０μｍである。本実施の形態では、コレクタ引き出し層１１２の平面視形状は環状の長方形（図３参照）であるが、開口部のない環状であれば形状は特に限定されるものではなく、正方形、菱形、円形、楕円形、多角形、不定形等とすることができる。なお、コレクタ引き出し層１１２を形成するに際して、半導体基板１０１にコレクタ引き出し層形成用の溝が形成される。溝を形成する方法としてはドライエッチングが用いられ、エッチングガスとしては半導体基板をエッチング可能であれば特に限定されないが、半導体基板がシリコン基板の場合は例えばＨＢｒ、Ｃｌ2、Ｏ2などが使用でき、ＨＢｒ及びＣｌ2の流量は１０〜１００ｓｃｃｍ、Ｏ2の流量は０〜５０ｓｃｃｍで、ＲＦ Ｐｏｗｅｒは４００〜１０００ｋＷ、圧力は０．５〜１００Ｐａとすることができる。
絶縁膜１１１は、コレクタ引き出し層１１２の内外側面の全面を覆い、その膜厚は１００〜３００ｎｍ程度、好ましくは２００ｎｍである。この絶縁膜１１１としては、特に限定されるものではなく、シリコン酸化膜、シリコン窒化膜等が挙げられる。
第１絶縁膜１０２としては、シリコン酸化膜、シリコン窒化膜等を用いることができ、その膜厚は１０〜２００ｎｍ程度、好ましくは２０ｎｍである。
第２絶縁膜１１５としては、シリコン酸化膜、シリコン窒化膜等を用いることができ、その膜厚は４００〜１０００ｎｍ程度、好ましくは５００ｎｍである。
電極１１３、１１６としては、ＣＶＤ法等により形成された多結晶シリコン、シリサイド及びそれらの積層体（ポリサイド）等からなるシリコン系膜や、蒸着法等により形成されたアルミニウム、銅及びそれらの合金等からなる金属膜が挙げられ、その膜厚は５００〜１０００ｎｍ程度が好ましい。
第１絶縁膜１０２としては、シリコン酸化膜、シリコン窒化膜等を用いることができ、その膜厚は１０〜２００ｎｍ程度、好ましくは２０ｎｍである。
第２絶縁膜１１５としては、シリコン酸化膜、シリコン窒化膜等を用いることができ、その膜厚は４００〜１０００ｎｍ程度、好ましくは５００ｎｍである。
電極１１３、１１６としては、ＣＶＤ法等により形成された多結晶シリコン、シリサイド及びそれらの積層体（ポリサイド）等からなるシリコン系膜や、蒸着法等により形成されたアルミニウム、銅及びそれらの合金等からなる金属膜が挙げられ、その膜厚は５００〜１０００ｎｍ程度が好ましい。
本発明において、ベース領域１０４の不純物イオン注入量（例えばホウ素イオン）は１〜５×１０12ｉｏｎｓ／ｃｍ3、好ましくは２〜３×１０12ｉｏｎｓ／ｃｍ3である。図４に示すように、不純物イオン注入量が２〜３×１０12ｉｏｎｓ／ｃｍ3であることにより、降伏電圧（雪崩降伏電圧）を約３０〜５５Ｖ程度とすることができる。したがって、上記不純物イオン注入量を調整することで、任意の電圧を選択することができ、保護したい素子に最適な降伏電圧を設定できるという利点がある。
（実施例）
次に、本発明の実施例を図面を用いて説明する。
まず、図１（ａ）に示すように、シリコンからなるＰ型半導体基板１０１上に、ＳｉＯ2膜からなる第１絶縁層１０２を、熱酸化法により膜厚２０ｎｍで形成した。
次に、本発明の実施例を図面を用いて説明する。
まず、図１（ａ）に示すように、シリコンからなるＰ型半導体基板１０１上に、ＳｉＯ2膜からなる第１絶縁層１０２を、熱酸化法により膜厚２０ｎｍで形成した。
次に、図１（ｂ）に示すように、第１絶縁層１０２上に公知のフォトリソグラフィー技術を用いて埋め込みコレクタ形成領域に開口部を有するレジストパターン１０５を形成し、このレジストパターン１０５をマスクとしてＰ型半導体基板１０１にＰ+（リンイオン）をドーズ量３．０Ｅ１２、エネルギー３ＭｅＶの条件にて注入し、コレクタ部となるＮ型埋め込みコレクタ層１０３を半導体基板１０１の表面（第１絶縁層１０２の表面）から深さ３０００nm、厚さ１５００nmで形成した（工程（ａ））。
続いて、上記レジストパターン１０５を用いて半導体基板１０１にＢ+（ホウ素イオン）をドーズ量２．５Ｅ１２でエネルギー９００ＫｅＶと、ドーズ量２．０Ｅ１２でエネルギー６００ＫｅＶと、ドーズ量１．０Ｅ１１でエネルギー１００ＫｅＶの３条件で注入して、埋め込みコレクタ層１０３から第１絶縁層１０２までの間にＰ型ベース領域１０４を形成した（工程（ｂ））。
続いて、上記レジストパターン１０５を用いて半導体基板１０１にＢ+（ホウ素イオン）をドーズ量２．５Ｅ１２でエネルギー９００ＫｅＶと、ドーズ量２．０Ｅ１２でエネルギー６００ＫｅＶと、ドーズ量１．０Ｅ１１でエネルギー１００ＫｅＶの３条件で注入して、埋め込みコレクタ層１０３から第１絶縁層１０２までの間にＰ型ベース領域１０４を形成した（工程（ｂ））。
次に、上記レジストパターン１０５を除去した後、図１（ｃ）に示すように、ベース引き出し層形成領域に開口部を有するレジストパターン１０７をフォトリソグラフィー技術により形成し、このレジストパターン１０７をマスクとしてＰ型ベース領域１０４の表面付近にＢＦ2をドーズ量２．０Ｅ１５、エネルギー３０ＫｅＶの条件で注入して、高濃度Ｐ型ベース引き出し層１０６を厚み１５０nmで形成した。
次に、上記レジストパターン１０７を除去した後、図１（ｄ）に示すように、エミッタ領域形成領域に開口部を有するレジストパターン１０９をフォトリソグラフィー技術により形成し、このレジストパターン１０９をマスクとしてＰ型ベース引き出し層１０６に隣接するようにＡｓ＋（ヒ素イオン）をドーズ量３．０Ｅ１５、エネルギー４０ＫｅＶの条件で注入して、高濃度Ｎ型エミッタ領域１０８を厚み１５０nmで形成した（工程（ｃ））。
次に、上記レジストパターン１０７を除去した後、図１（ｅ）に示すように、コレクタ引き出し層形成領域に開口部を有するレジストパターン１１０をフォトリソグラフィー技術により形成し、このレジストパターン１１０をマスクとして、埋め込みコレクタ層１０３に到達するまで半導体基板１０１をドライエッチングし、１．０μｍの幅でコレクタ引き出し層形成用の溝１１４を形成した（工程（ｄ））。この溝１１４を形成するに際しては、エッチングガスとしてＨＢｒ、Ｃｌ2、Ｏ2を用い、ＨＢｒ及びＣｌ2の流量を６０ｓｃｃｍ、Ｏ2の流量を６ｓｃｃｍ、ＲＦ Ｐｏｗｅｒを０．２ｋＷ、圧力を１５Ｐａとした。
次に、上記レジストパターン１１０を除去した後、図２（ｆ）に示すように、ＣＶＤ法にて半導体基板１０１の表面に絶縁膜１１１を膜厚２００ｎｍで形成した。
続いて、図２（ｇ）に示すように、絶縁膜１１１を溝１１４の側面だけに残るようにエッチバック法にて第１絶縁層１０２の表面及び溝１１４の底部の絶縁膜１１１を除去した（工程（ｅ））。このエッチバックに際しては、エッチングガスとしてＣＦ4、ＣＨＦ3、Ａｒを用い、ＣＦ4の流量を４０ｓｃｃｍ、ＣＨＦ3の流量を２０ｓｃｃｍ、Ａｒの流量を８００ｓｃｃｍで、ＲＦ Ｐｏｗｅｒを０．８ｋＷ、圧力を２１０Ｐａとした。
続いて、図２（ｇ）に示すように、絶縁膜１１１を溝１１４の側面だけに残るようにエッチバック法にて第１絶縁層１０２の表面及び溝１１４の底部の絶縁膜１１１を除去した（工程（ｅ））。このエッチバックに際しては、エッチングガスとしてＣＦ4、ＣＨＦ3、Ａｒを用い、ＣＦ4の流量を４０ｓｃｃｍ、ＣＨＦ3の流量を２０ｓｃｃｍ、Ａｒの流量を８００ｓｃｃｍで、ＲＦ Ｐｏｗｅｒを０．８ｋＷ、圧力を２１０Ｐａとした。
次に、Ｎ+ポリシリコンを溝１１４が完全に埋まる膜厚６００ｎｍでＣＶＤ法にて堆積し、その後、図２（ｈ）に示すように、エッチバック法にて溝１１４内以外のＮ+ポリシリコンを除去して、溝１１４内のみにコレクタ引き出し層１１２を形成した（工程（ｆ））。このエッチバックに際しては、エッチングガスとしてＳＦ６、Ｈｅを用い、ＳＦ６の流量を１００ｓｃｃｍ、Ｈｅの流量を１００ｓｃｃｍで、ＲＦ Ｐｏｗｅｒを０．２ｋＷ、圧力を４０Ｐａとした。
次に、図２（ｉ）に示すように、ＣＶＤ法にて第２絶縁層１１５を膜厚５００ｎｍで形成し、エミッタ領域及びベース引き出し層に対応する箇所とコレクタ引き出し層に対応する箇所（複数）にそれぞれコンタクトホールを開孔し、蒸着法にて配線金属層を膜厚７００ｎｍで形成した後にパターニングして、電極１１３、１１６、１１６を形成することで、本発明の静電保護素子構造の半導体装置を製造した。
（他の実施の形態）
１．上記実施の形態１では、１対のエミッタ領域１０８に接触してベース引き出し層１０６が配置された場合を例示したが、各エミッタ領域１０８とベース引き出し層１０６とは離れていてもよい。また、エミッタ領域１０８は１個でもよい。
２．上記実施例では、第１導電型がN型、第２導電型がＰ型の場合を例示したが、第１導電型をＰ型、第２導電型をN型として半導体装置を構成してもよい。
３．上記実施の形態１では、コレクタ引き出し層１１２のエミッタ側の側面とその反対側の側面の両方に絶縁層１１１を設けた場合を例示したが、少なくともエミッタ側の側面に絶縁層があればよく、反対側の絶縁層を省略した構造とすることも可能である。
４．上記実施の形態１では、ベース引き出し層１０６を設けた場合を例示したが、これを省略した構造とすることも可能である。
５．図１〜３では1個の素子のみを図示したが、同一基板上に複数の素子を設けてＭＯＳ集積回路とする構成が可能である。
６．さらには、同一基板上にＮＭＯＳとＰＭＯＳを設けたＣＭＯＳ集積回路とすることも可能である。
１．上記実施の形態１では、１対のエミッタ領域１０８に接触してベース引き出し層１０６が配置された場合を例示したが、各エミッタ領域１０８とベース引き出し層１０６とは離れていてもよい。また、エミッタ領域１０８は１個でもよい。
２．上記実施例では、第１導電型がN型、第２導電型がＰ型の場合を例示したが、第１導電型をＰ型、第２導電型をN型として半導体装置を構成してもよい。
３．上記実施の形態１では、コレクタ引き出し層１１２のエミッタ側の側面とその反対側の側面の両方に絶縁層１１１を設けた場合を例示したが、少なくともエミッタ側の側面に絶縁層があればよく、反対側の絶縁層を省略した構造とすることも可能である。
４．上記実施の形態１では、ベース引き出し層１０６を設けた場合を例示したが、これを省略した構造とすることも可能である。
５．図１〜３では1個の素子のみを図示したが、同一基板上に複数の素子を設けてＭＯＳ集積回路とする構成が可能である。
６．さらには、同一基板上にＮＭＯＳとＰＭＯＳを設けたＣＭＯＳ集積回路とすることも可能である。
本発明の半導体装置は、静電気などの過電圧から半導体装置を保護する入出力保護素子に適用可能である。
１０１ 半導体基板
１０２ 第１絶縁層
１０３ 埋め込みコレクタ層
１０４ ベース領域
１０５ レジストパターン
１０６ ベース引き出し層
１０７ レジストパターン
１０８ エミッタ領域
１０９ レジストパターン
１１０ レジストパターン
１１１ 絶縁膜
１１２ コレクタ引き出し層
１１３ 電極
１１４ 溝
１１５ 第２絶縁層
１１６ 電極
１０２ 第１絶縁層
１０３ 埋め込みコレクタ層
１０４ ベース領域
１０５ レジストパターン
１０６ ベース引き出し層
１０７ レジストパターン
１０８ エミッタ領域
１０９ レジストパターン
１１０ レジストパターン
１１１ 絶縁膜
１１２ コレクタ引き出し層
１１３ 電極
１１４ 溝
１１５ 第２絶縁層
１１６ 電極
Claims (5)
- 第２導電型半導体基板の所定の深さに形成された第１導電型埋め込みコレクタ層と、
前記第２導電型半導体基板の第１導電型埋め込みコレクタ層上に形成された第２導電型ベース領域と、
前記ベース領域上に形成された第１導電型エミッタ領域と、
前記ベース領域及びエミッタ領域を内方し、かつ、前記埋め込みコレクタ層に電気的に接続するように形成された第１導電型コレクタ引き出し層と、
前記コレクタ引き出し層の少なくともエミッタ領域側の側面を覆うように形成された絶縁膜を備えたことを特徴とする半導体装置。 - 第２導電型ベース領域の不純物イオン注入量が、２〜３×１０12ｉｏｎｓ／ｃｍ3である請求項１に記載の半導体装置。
- ３１Ｖ〜５５Ｖの降伏電圧を有する請求項１又は２に記載の半導体装置。
- コレクタ引き出し層及び絶縁膜の平面視形状が環状である請求項１〜３の何れか１つに記載の半導体装置。
- 第２導電型半導体基板に第１導電型埋め込みコレクタ層を形成する工程（ａ）、
前記埋め込みコレクタ層上に第２導電型ベース領域を形成する工程（ｂ）、
前記ベース領域上に第１導電型エミッタ領域を形成する工程（ｃ）、
半導体基板に前記ベース領域及びエミッタ領域を内方し、かつ、前記埋め込みコレクタ層に達する溝を形成する工程（ｄ）、
前記溝の少なくともエミッタ領域側の側面を覆う絶縁膜を形成する工程（ｅ）、
前記溝内に埋め込みコレクタ層に電気的に接続する第１導電型引き出しコレクタ層を形成する工程（ｆ）とを備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004290454A JP2006108249A (ja) | 2004-10-01 | 2004-10-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004290454A JP2006108249A (ja) | 2004-10-01 | 2004-10-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006108249A true JP2006108249A (ja) | 2006-04-20 |
Family
ID=36377640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004290454A Pending JP2006108249A (ja) | 2004-10-01 | 2004-10-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006108249A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008159675A (ja) * | 2006-12-21 | 2008-07-10 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2009277756A (ja) * | 2008-05-13 | 2009-11-26 | Denso Corp | ツェナーダイオードおよびその製造方法 |
| JP2016526800A (ja) * | 2013-07-02 | 2016-09-05 | 日本テキサス・インスツルメンツ株式会社 | トレンチの下にシンカー拡散を有するバイポーラトランジスタ |
| JP2017010052A (ja) * | 2008-10-03 | 2017-01-12 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
2004
- 2004-10-01 JP JP2004290454A patent/JP2006108249A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008159675A (ja) * | 2006-12-21 | 2008-07-10 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2009277756A (ja) * | 2008-05-13 | 2009-11-26 | Denso Corp | ツェナーダイオードおよびその製造方法 |
| JP2017010052A (ja) * | 2008-10-03 | 2017-01-12 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US10367006B2 (en) | 2008-10-03 | 2019-07-30 | Semiconductor Energy Laboratory Co., Ltd. | Display Device |
| JP2016526800A (ja) * | 2013-07-02 | 2016-09-05 | 日本テキサス・インスツルメンツ株式会社 | トレンチの下にシンカー拡散を有するバイポーラトランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5420061A (en) | Method for improving latchup immunity in a dual-polysilicon gate process | |
| TWI445161B (zh) | 半導體裝置及其製備方法 | |
| JP5703790B2 (ja) | 半導体装置及びその製造方法 | |
| KR100363554B1 (ko) | 소이형 반도체 장치 및 그 형성 방법 | |
| JP2008078654A (ja) | 半導体素子及びその製造方法 | |
| JP2008529279A (ja) | パワーダイオードを包含する集積回路 | |
| JP6213006B2 (ja) | 半導体装置 | |
| KR100373851B1 (ko) | 소이형 반도체 장치 및 그 형성 방법 | |
| US6835624B2 (en) | Semiconductor device for protecting electrostatic discharge and method of fabricating the same | |
| US20080258263A1 (en) | High Current Steering ESD Protection Zener Diode And Method | |
| JP4017573B2 (ja) | ダイオード | |
| US20060284260A1 (en) | Vertical diode formation in SOI application | |
| JP2006108249A (ja) | 半導体装置及びその製造方法 | |
| US20080087969A1 (en) | Planar-type semiconductor device and method of manufacturing the same | |
| JP2000049237A (ja) | 半導体装置およびその製造方法 | |
| JP2009135493A (ja) | 静電気放電保護素子及びその製造方法 | |
| US7557429B2 (en) | Semiconductor device with resistor element and dummy active region | |
| JP2006013450A (ja) | 半導体装置およびその製造方法 | |
| JPH10294475A (ja) | 半導体装置とその製造方法 | |
| KR100731087B1 (ko) | 바이씨모스 소자 및 그의 제조방법 | |
| US20070278542A1 (en) | Semiconductor device and fabricating method thereof | |
| JP5925419B2 (ja) | オフトラ型ｅｓｄ保護素子およびその製造方法 | |
| JP4118196B2 (ja) | 半導体素子、その製造方法および半導体装置 | |
| JP2004214575A (ja) | 半導体装置 | |
| WO2012139633A1 (en) | Bipolar transistor with gate electrode over the emitter base junction |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070302 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090303 |
|
| A02 | Decision of refusal |
Effective date: 20090630 Free format text: JAPANESE INTERMEDIATE CODE: A02 |