JP2005347760A - Method for arranging chips of first substrate on second substrate - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To test simultaneously various chips of one substrate with improved economical efficiency. <P>SOLUTION: The invention relates to a method for arranging chips (102-110) of a first substrate (100) on a second substrate (111). In this method, the chips are grouped into at least first chips (102) and second chips (103); the first chips (102) of the first substrate (100) are individualized; and individualized first chips (102) are arranged on the second substrate (111) in agreement, so that each of the first chips (102) is assigned uniquely to the first chips (102), belonging to the first substrate (100) on the second substrate (111). <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、第２の基板上に第１の基板のチップを配置する方法に関する。   The present invention relates to a method for placing a chip of a first substrate on a second substrate.

半導体技術における現実の開発は、ますます３００ｍｍの直径を有するシリコンウェーハのプロセスに集中している。コスト的理由から、この技術世代の開発は、多数の開発パートナー間での共同開発において、ますます行なわれる傾向にある。   Real developments in semiconductor technology are increasingly focused on the process of silicon wafers with a diameter of 300 mm. For cost reasons, development of this technology generation tends to occur more and more in the joint development among many development partners.

半導体製品の増大する品質要求を考慮して、製造プロセスの間およびその後における半導体製品の機能性の監視が要求される。そのため、通常、多数の電子チップを有するウェーハ上に、テストパターン（Ｔｅｓｔｓｔｒｕｋｔｕｒ）が提供され、それによって集積半導体回路の形成のための製造プロセスが監視される。利用できるテストパターンの規模および数は、増加するウェーハ面積に伴って増加し、そのため２００ｍｍ技術世代から３００ｍｍ技術世代への移行に際して、良品質な半導体製品の製造の保証に要求されるテストパターンの数は、増大し、しかも、特に少なくともウェーハ面積に比例する。そのようなＰＣＭ（Ｐｒｏｃｅｓｓ Ｃｏｎｔｒｏｌ Ｍｏｎｉｔｏｒｉｎｇ）測定の際に、例えば形成されたトランジスタの閾値電圧が許容値を有するかどうか、形成された導体線路の抵抗が許容値を有するかどうか等が、検査される。   In view of the increasing quality requirements of semiconductor products, monitoring of the functionality of the semiconductor product during and after the manufacturing process is required. For this reason, a test pattern is typically provided on a wafer having a large number of electronic chips, thereby monitoring the manufacturing process for the formation of integrated semiconductor circuits. The size and number of test patterns available increases with increasing wafer area, so the number of test patterns required to guarantee the production of good quality semiconductor products when transitioning from the 200mm technology generation to the 300mm technology generation. Increases, and in particular is at least proportional to the wafer area. In such PCM (Process Control Monitoring) measurement, for example, it is inspected whether the threshold voltage of the formed transistor has an allowable value, whether the resistance of the formed conductor line has an allowable value, or the like. .

ウェーハの高コストは、ウェーハ平面上の電気測定の際、実質的にシーケンシャルに、すなわち連続して全体的な評価が行われることを要求する。ウェーハ品質の評価あるいは監視のために要求される測定時間は、同様に、テストパターンの数とともに増加する。   The high cost of the wafer requires that the overall evaluation be performed substantially sequentially, i.e. continuously, during electrical measurements on the wafer plane. The measurement time required for wafer quality evaluation or monitoring likewise increases with the number of test patterns.

半導体製品の共通の開発のための多数の半導体開発パートナーの開発連合において、個々の開発パートナーは、それぞれテストパターンの独自のブロックに寄与し、そのブロックは、開発パートナー独自の実験室において開発パートナー独自の研究員によって評価される。開発パートナーに割り当てられたウェーハ上において、しばしば、他の開発パートナーのテストパターンが使用されずに存在し、少なくとも、他の開発パートナーによるさらなる利用は、遅延される。   In the development alliance of a number of semiconductor development partners for common development of semiconductor products, each development partner contributes to its own block of test patterns, and that block is unique to the development partner in its own laboratory. Evaluated by researchers. On a wafer assigned to a development partner, the test patterns of other development partners often exist without being used, and at least further use by other development partners is delayed.

続いて検査されるために、パターンがこのぎり切断され、続いて個別のパッケージ内に組み込まれる場合、ウェーハの種々なサブチップの同時使用あるいは種々なテストパターンの同時使用が可能である。この提供方法は、通常、長期検査のために利用される。   If the pattern is chopped for subsequent inspection and subsequently incorporated into individual packages, it is possible to use different sub-chips on the wafer or use different test patterns simultaneously. This providing method is usually used for long-term inspection.

勿論、この方法の場合、制限された数のコンタクトのみがボンディングされ得る。後の変更は不可能である。また、そのようなコンタクトの構成は、早期に確定されねばならない。各テストパターンのために、パッケージ費用および加工費用が考慮されねばならないため、かなり多くのテストパターンのシーケンシャルな検査は、費用がかさむ。さらに、ウェーハ上のかなりの面積が、対応する多くののこぎり線によって失われる。   Of course, with this method, only a limited number of contacts can be bonded. Later changes are impossible. Also, the configuration of such contacts must be determined early. Sequential inspection of a large number of test patterns is costly because package costs and processing costs must be considered for each test pattern. Furthermore, a considerable area on the wafer is lost by the corresponding many saw lines.

換言すれば、パッケージ内にテストパターンを有するチップを組み込む場合、パッケージ内のチップのどのようなチップコンタクトが（または、基本的により多くの数が可能なチップコンタクトからどのように少ない数のチップコンタクトが）外部と接続可能であるかを、すでに組み込みの際に確定されねばならない。それによって、接続されるコンタクトのためのどのような限定が合理的であるかがまだ見通せない時点において、後に検査可能なチップコンタクトの所望しない強い限定が行われる。   In other words, when incorporating a chip having a test pattern in a package, what chip contact of the chip in the package (or basically how many chip contacts are possible from a larger number of possible chip contacts) Whether it is possible to connect to the outside must be determined at the time of installation. Thereby, an undesirably strong limitation of chip contacts that can be inspected later is made at a point where it is not yet possible to see what limitations are reasonable for the contacts to be connected.

ＵＳ ４，５１０，６７３は、レーザ書き込みによってチップ識別するための方法を開示している。そこでは、機械および人間の識別データが判読可能である。この方法においては、ウェーハ上のチップが検査され、「良」、「不良」あるいは「部分使用化」に区分けされ、対応する識別およびテストデータが個々のチップに書き込まれる。続いて、チップは、個別化され、チップホルダーに配置される。   US 4,510,673 discloses a method for chip identification by laser writing. There, machine and human identification data can be read. In this method, chips on a wafer are inspected and classified as “good”, “bad” or “partial use”, and corresponding identification and test data are written to individual chips. Subsequently, the chips are individualized and placed in a chip holder.

ＪＰ １１３０７６１８ Ａは、窪みを有するチップの固定装置を開示している。その窪みは、傾斜した壁および中央に吸い込み孔を有する。そのため、チップ電極は正確にボンディングされる。   JP 11307618 A discloses a fixing device for a chip having a recess. The depression has an inclined wall and a suction hole in the center. Therefore, the chip electrode is accurately bonded.

ＥＰ １１５０５５２ Ａ２は、チップ類似の電子部品、そのためのダミーウェーハ、および対応する製造方法を、半導体ウェーハから切断されたベアチップを有するウェーハとともに開示している。   EP 1150552 A2 discloses a chip-like electronic component, a dummy wafer therefor, and a corresponding manufacturing method, together with a wafer having a bare chip cut from a semiconductor wafer.

ＪＰ ２００３０７８０６９ Ａは、マルチチップモジュー製造のためのシリコンダミーウェーハを開示している。ここでは、ダミーウェーハの裏面上において樹脂層を調節することによって、ダミーウェーハのそりが回避される。   JP 2003078069 A discloses a silicon dummy wafer for the production of multichip modules. Here, warping of the dummy wafer is avoided by adjusting the resin layer on the back surface of the dummy wafer.

ＪＰ ２００４１１５０４４ Ａは、ベアチップの受容のための仕切りを開示している。ここでは、仕切りは、帯状のパターンに配置され、吸い込み孔を有する窪みからなる。   JP 2004115044 A discloses a partition for receiving bare chips. Here, the partition is arranged in a belt-like pattern and is composed of a recess having a suction hole.

ＵＳ ４，０２１，２７６は、イオン注入のための肋骨状パターンのシャドウマスクの製造方法を開示している。ここでは、ウェーハ表面において、水酸化カリウムを用いて窪みがエッチングされる。   US 4,021,276 discloses a method for manufacturing a shadow mask with a ribbed pattern for ion implantation. Here, the depression is etched using potassium hydroxide on the wafer surface.

ＵＳ ２００２／００１７７０８ Ａ１は、大量生産のための生産ラインにおいて、半導体製品を少量生産する方法を開示している。この方法では、チップ識別コードは各チップの座標を有する。   US 2002/0017708 A1 discloses a method for producing small quantities of semiconductor products in a production line for mass production. In this method, the chip identification code has the coordinates of each chip.

ＤＥ １０２ １９ ３４６ Ａ１は、ウェーハ上に配置された複数の機能チップの特性を模写する方法を開示している。ここでは、機能チップの特性が模写テーブル内に格納され、格納された特性の個々の機能チップへの割り当てが可能なように、複数の基準チップがウェーハ上に固定される。   DE 102 19 346 A1 discloses a method for copying the characteristics of a plurality of functional chips arranged on a wafer. Here, the characteristics of the functional chip are stored in a replication table, and a plurality of reference chips are fixed on the wafer so that the stored characteristics can be assigned to individual functional chips.

本発明の課題は、１つの基板の種々のチップの同時検査を、改善された経済性を伴って可能にすることにある。   The object of the present invention is to enable simultaneous inspection of various chips on one substrate with improved economy.

本課題は、独立請求項による特徴を有する第２の基板上に第１の基板のチップを配置する方法によって解決される。   This problem is solved by a method for arranging a chip of a first substrate on a second substrate having the features according to the independent claims.

本発明による第２の基板上に第１の基板のチップを配置する方法においては、チップが少なくとも第１のチップと第２のチップとにグループ分けされ、第１の基板の第１のチップが個別化され、個別化された第１のチップは、第１のチップの各々が第２の基板上において第１の基板上に属する（ｚｕｇｅｈｏｅｒｉｇ）第１のチップに一義的に割り当てられるように、一致して第２の基板上に配置される。   In the method of disposing a chip of a first substrate on a second substrate according to the present invention, the chips are grouped into at least a first chip and a second chip, and the first chip of the first substrate is The individualized and individualized first chip is uniquely assigned to the first chip, each of the first chips being on the second substrate, which belongs to the first substrate. Coincidently arranged on the second substrate.

本発明の基本理念は、特に第１のチップの効果的な電気的分析のために、第１の基板（例えば、３００ｍｍの半導体ウェーハ）のチップの第２の基板（例えば、より小さい直径を有する好適なキャリアウェーハ）上への（好ましくは一致した）移転を実現することに見出される。移転は、第２の基板上の各第１のチップにとって、第１の基板上の第１のチップの位置に対する一義的な割り当て（Ｚｕｏｒｄｎｕｎｇ）が可能なように行われる。換言すれば、第２の基板上の各第１のチップにとって、第１の基板のチップの個別化の前に、チップが第１の基板上のどの場所に配置されていたかによって一義的に決定され得る。   The basic idea of the present invention is to have a second substrate (eg a smaller diameter) of a chip of a first substrate (eg a 300 mm semiconductor wafer), in particular for effective electrical analysis of the first chip. It is found to realize a transfer (preferably matched) onto a suitable carrier wafer). The transfer is performed so that each first chip on the second substrate can be uniquely assigned to the position of the first chip on the first substrate. In other words, for each first chip on the second substrate, it is uniquely determined by where the chip was located on the first substrate before individualizing the chips on the first substrate. Can be done.

具体的には（ａｎｓｃｈａｕｌｉｃｈ）、種々のチップ（例えば、第１のチップ、第２のチップ、第３のチップ、・・・）は、開発連合（Ｅｎｔｗｉｃｋｌｕｎｇｓｋｏｏｐｅｒａｔｉｏｎ）の種々の半導体開発パートナーに割り当てられ得（例えば、第１のチップは第１の開発パートナーに割り当てられ得、第２のチップは第２の開発パートナーに割り当てられ得、第３のチップは第３の開発パートナーに割り当てられ得、・・・）、まず、第１の基板から個別化される。個別化の際に、第１の基板上の個々のチップは、例えばのこぎりを用いて、および／または第１の基板の分断によって、好ましくは事前に規定されたのこぎり線あるいは所定分断線に沿って、物質的に互いに分離され得る。のこぎりによる切断と、個別化のための第１の基板の裏面材料の削減（例えば、エッチングによる）との組み合わせも可能である。   In particular, various chips (eg, first chip, second chip, third chip,...) May be assigned to various semiconductor development partners of the Enticklungeskooperation. (For example, a first chip can be assigned to a first development partner, a second chip can be assigned to a second development partner, a third chip can be assigned to a third development partner, ... -) First, it is individualized from the first substrate. During the individualization, the individual chips on the first substrate are preferably aligned, for example, with a saw and / or by cutting the first substrate, preferably along a predefined saw line or a predetermined cutting line. Can be separated from each other materially. A combination of saw cutting and reduction of the backside material of the first substrate for individualization (eg by etching) is also possible.

続いて、第１の基板の第１のチップは、所定の幾何学的配布に対応して、第２の基板上に配置される。この配置、すなわち、第１の基板上の第１のチップのピクセルイメージが第２の基板上に具体的に模写され、そのため、具体的には、第１の基板上の各第１のチップは、対応する幾何学的位置を、後の第２の基板上のように、占める。あるいは、第２の基板上の第１のチップは、他の方法によって、例えば、印を用いて、あるいは、テーブル、あるいはデータバンク内において、第２の基板上の実際のチップ位置が、以前の第１の基板上のチップ位置に一義的に割り当てられることによって、以前の第１の基板上の位置に割り当てられ得る。そのようなテーブルは、例えば、コンピュータの外部記憶装置内に配置され得、あるいは第２のチップ上の記憶装置上に配置され得る。   Subsequently, the first chip of the first substrate is placed on the second substrate corresponding to a predetermined geometric distribution. This arrangement, ie, the pixel image of the first chip on the first substrate, is specifically replicated on the second substrate, so that specifically, each first chip on the first substrate is Occupy the corresponding geometric position, as on a subsequent second substrate. Alternatively, the first chip on the second substrate may be placed in another way, for example using a mark or in a table or data bank, where the actual chip position on the second substrate is By being uniquely assigned to a chip location on the first substrate, it can be assigned to a previous location on the first substrate. Such a table may be located, for example, in an external storage device of the computer or on a storage device on the second chip.

換言すれば、好ましくは、第１の基板上の第１のチップの位置決定（すなわち、配置の場所）と第２の基板上の第１のチップの位置決定との間の一義的な幾何学的割り当が行われ、その結果、第２の基板上の第１のチップの各々は、第１の基板上に属する第１のチップに容易に割り当てられ得る。   In other words, preferably the unique geometry between the positioning of the first chip on the first substrate (ie the location of placement) and the positioning of the first chip on the second substrate. As a result, each of the first chips on the second substrate can be easily assigned to the first chip belonging to the first substrate.

第１の基板上の以前の幾何学的位置に対する第２の基板上の各第１のチップの一義的な割り当ての手段は、第２の基板上の第１のチップがテスト測定を受ける場合に、特に有利である。例えば、第１の基板上の第１のチップのテスト用電界効果トランジスタの製造のためのプロセスの等級を検査するために、第２の基板上の第１のチップのテスト用電界効果トランジスタのゲート絶縁層の厚さが確定される場合、この厚さは、第１の基板にわたってプロセスに制限されて変化し得る。そのために、位置の特定された割り当てが有利であり、それによって、第２の基板上の第１のチップのために、検査されたテスト用電界効果トランジスタが、第１の基板上のどの位置において処理されたかが確定される。   The means for uniquely assigning each first chip on the second substrate to the previous geometric position on the first substrate is that the first chip on the second substrate undergoes a test measurement. Are particularly advantageous. For example, the gate of the test field effect transistor of the first chip on the second substrate to inspect the process grade for the manufacture of the test field effect transistor of the first chip on the first substrate. If the thickness of the insulating layer is determined, this thickness can vary limited to the process across the first substrate. To that end, a specified assignment of positions is advantageous, whereby for the first chip on the second substrate, the tested field-effect transistor to be tested is located at any position on the first substrate. It is determined whether it has been processed.

第１のチップは、第２の基板上において、特に貼り付け（Ｋｌｅｂｅｎ）手段によってあるいは粘着（Ａｄｈａｅｓｉｏｎ）の使用によって、好ましくは機械的に固定される。この方法によって、第２の基板上に取り付けられた第１のチップは、ウェーハテストにおける繰り返しの取り扱いに耐え得ることが確保される。   The first chip is preferably fixed mechanically on the second substrate, in particular by Kleben means or by use of adhesion. This method ensures that the first chip mounted on the second substrate can withstand repeated handling in the wafer test.

第１の基板および第２の基板は異なる大きさを有する（好ましくは、第１の基板は第２の基板より大きい直径を有する）ため、第１のチップの本発明による再配置によって、第１の基板上の第１のチップのイメージの、第２の基板上への拡大あるいは縮小が行われる。例えば、第１の基板上の第１のチップのデカルト座標がｘおよびｙである場合、第２の基板上の第１のチップの例えば一致するイメージは、第２の基板上においてデカルト座標ａｘおよびｂｙを有する。ここでａおよびｂは、拡大因子（Ｆａｋｔｏｒ）であり、好ましくは１より小さい。   Since the first substrate and the second substrate have different sizes (preferably, the first substrate has a larger diameter than the second substrate), the relocation according to the invention of the first chip allows the first substrate The image of the first chip on the first substrate is enlarged or reduced on the second substrate. For example, if the Cartesian coordinates of the first chip on the first substrate are x and y, for example, the matching image of the first chip on the second substrate is a Cartesian coordinate ax and on the second substrate. has by. Here, a and b are enlargement factors, and are preferably smaller than 1.

換言すれば、配置は、第２の基板上の第１のチップは、第２の基板上での相対位置が第１の基板上での相対位置に対応し、あるいは少なくともスケーリング因子に対応するように配置されることにあり得る。   In other words, the arrangement is such that the first chip on the second substrate corresponds to a relative position on the second substrate corresponding to a relative position on the first substrate, or at least a scaling factor. It can be arranged in.

第１のチップが第１の基板から選択的に離され、対応した配置で第２の基板上に提供されることによって、例えば、第１の開発パートナーに割り当てられるチップのみが第２の基板上に配置され、後の検査（例えば、第１の基板上に形成され得るテストパターンによる）のために使用可能にされ得る。第１のチップに依存せずに、別のチップが、その別のチップが割り当てられる他の開発パートナーによって、例えばこのチップを検査しあるいはさらに開発するために、同時に使用され得る。例えば、第２の開発パートナーに割り当てられた第２のチップは、一致する方法で、すなわち第１の基板上での第２のチップの配置に対応して、第３の基板上に配置され得る。   The first chip is selectively separated from the first substrate and provided in a corresponding arrangement on the second substrate, for example, only the chip assigned to the first development partner is on the second substrate. And can be made available for later inspection (eg, by a test pattern that can be formed on the first substrate). Regardless of the first chip, another chip can be used simultaneously by other development partners to which the other chip is assigned, for example to test or further develop this chip. For example, the second chip assigned to the second development partner may be placed on the third substrate in a consistent manner, ie corresponding to the placement of the second chip on the first substrate. .

具体的に、一体化されたチップが他の基板上に（好ましくは一致して）配置されることによって、本発明は、第１の基板の種々のチップの実際の効果的な使用を可能にする。   Specifically, the integrated chip is placed (preferably coincident) on another substrate, so that the present invention allows the actual and effective use of the various chips on the first substrate. To do.

例えば、本発明による方法によって、３００ｍｍウェーハのチップは、サブチップにのこぎり切断され、例えば、より小さい直径（２００ｍｍあるいはより少ない）を有する別のキャリアウェーハ上に貼り付けられる。チップの調節を軽減するために、その中に、あるいはキャリアウェーハ内に、例えば規則正しいラスターによる窪みが、例えば水酸化カリウム（ＫＯＨ）を用いてエッチングされる。それによって、窪みの縁は、第２の基板としてのその都度のキャリアウェーハ内に第１のチップとしてのチップの設置の際に、機械的ストッパーを形成する。そのようなキャリアウェーハ、あるいは子ウェーハは経済的である。なぜなら、それらに対して、いかなる特別な特性（特に、いかなる特別な電子的な要求のない）も必要とされないからである。それらは、マイクロメカニクスからよく知られた容易なプロセス方法によって準備されて、処理される。のこぎり線内におけるテストパターンの基本特性化の後に、生産ハードウェアの際に通常であるように、開始ウェーハは、薄く研磨され、提供されたのこぎり線に沿ってのこぎり切断される。続いて、チップが子ウェーハの割り当てられたラスター位置上に移転され、そのため、チップの相対的位置が維持される。   For example, according to the method of the present invention, a 300 mm wafer chip is sawn into sub-chips and attached, for example, on another carrier wafer having a smaller diameter (200 mm or less). In order to reduce the adjustment of the chips, recesses, for example with regular rasters, are etched in it or in the carrier wafer, for example using potassium hydroxide (KOH). Thereby, the edge of the depression forms a mechanical stopper during the installation of the chip as the first chip in the respective carrier wafer as the second substrate. Such carrier wafers or child wafers are economical. Because they do not require any special properties (especially without any special electronic requirements). They are prepared and processed by easy process methods well known from micromechanics. After basic characterization of the test pattern within the saw line, the starting wafer is thinly polished and sawed along the provided saw line, as is usual with production hardware. Subsequently, the chip is transferred onto the assigned raster position of the child wafer, so that the relative position of the chip is maintained.

子ウェーハ上において、さらに、対応する検査のために全てのテストパターンが利用可能であり、それは、これまでのようにより小さい直径を有するウェーハ上において行われる得る。それによって、全てのサブチップが、開発パートナーによって時間的に並行して、互いに依存せずかつ制限されることなく、検査され得る。その上、最新の３００ｍｍウェーハの加工に適さない旧来の装置が、さらに、制限されずに使用可能である。また、テストパターン（すなわち、種々のチップの）の信頼性が保証される。なぜなら、各開発パートナーにとって、その独自のハードウェアが、その都度、割り当てられた子基板上の割り当てられたチップの形状に利用可能であるからである。   On the child wafer, furthermore, all test patterns are available for the corresponding inspection, which can be performed on a wafer having a smaller diameter as before. Thereby, all sub-chips can be tested by development partners in parallel in time, independently of each other and without being limited. In addition, older devices that are not suitable for processing the latest 300 mm wafers can be used without further limitations. In addition, the reliability of the test pattern (ie, of various chips) is guaranteed. This is because, for each development partner, its own hardware is available each time for the shape of the assigned chip on the assigned child board.

円盤状の、実質的に円形の３００ｍｍウェーハから円盤状の、実質的に円形のキャリアウェーハへの移転に代えて、チップは、帯状のキャリア上へも提供され得、必要に応じて、適合したテスト装置によって検査され得る。   Instead of transferring from a disk-shaped, substantially circular 300 mm wafer to a disk-shaped, substantially circular carrier wafer, the chip can also be provided on a band-shaped carrier and adapted as required. Can be inspected by a test device.

そのため、本発明の重要な局面は、例えば、多数の異なる開発パートナーによるハードウェアの同時使用を可能にするために、および研究室の装置がさらに制限なく使用できるために、第１の基板と異なる第２の基板の一義的に割り当てられた位置上の第１の基板（例えば、３００ｍｍウェーハ）の呈示されたチップの分配にある。   Thus, an important aspect of the present invention is different from the first substrate, for example, to allow simultaneous use of hardware by a number of different development partners and to allow lab equipment to be used without further restrictions. In the distribution of the presented chip of the first substrate (eg 300 mm wafer) on the uniquely assigned position of the second substrate.

第２の基板上の第１のチップの配置は、パッケージされずに行われ、そのため、第２の基板上の第１のチップの全てのコンタクト（例えば、後のテスト測定のための）は、制限されずに利用可能である。換言すれば、第２の基板上の第１のチップの自由なコンタクト性が、可能である。高価なパッケージおよびコスト高なパッケージプロセスは、本発明によれば不要である。   The placement of the first chip on the second substrate is done unpackaged, so all contacts of the first chip on the second substrate (eg for later test measurements) are It can be used without restriction. In other words, free contactability of the first chip on the second substrate is possible. Expensive packaging and costly packaging processes are not required according to the present invention.

第２の基板として、従来のシリコンウェーハを使用する場合、機械的に固定された第１のチップを有するこの第２の基板は、定着し、従来のシリコンウェーハに適合したテスト装置の使用によって検査され得る。   When a conventional silicon wafer is used as the second substrate, this second substrate with the first chip fixed mechanically is fixed and inspected by using a test apparatus adapted to the conventional silicon wafer. Can be done.

本発明の好ましいさらなる形態は、従属請求項によって示される。   Preferred further forms of the invention are indicated by the dependent claims.

好ましくは、第１の基板は第２の基板より大きい。   Preferably, the first substrate is larger than the second substrate.

特に、第１の基板は３００ｍｍの直径を有するウェーハ（例えば、シリコンウェーハ）であり、第２の基板はより小さいウェーハ（例えば、２００ｍｍのあるいはより少ない直径を有する）であり得る。第１の基板と第２の基板とのこの大きさ関係は、経済的である。なぜなら、第２の基板上においては、第１の基板上と比べて、より小さいチップが配置されねばならないためであり、また、そのため、第２の基板上においてはより小さい面積で十分であるためである。さらに、第１のチップの検査は、第１の基板より小さい基板の検査に適した測定装置を用いて行われ得る。   In particular, the first substrate can be a wafer having a diameter of 300 mm (eg, a silicon wafer) and the second substrate can be a smaller wafer (eg, having a diameter of 200 mm or less). This magnitude relationship between the first substrate and the second substrate is economical. This is because a smaller chip must be arranged on the second substrate than on the first substrate, and a smaller area is sufficient on the second substrate. It is. Further, the inspection of the first chip can be performed using a measuring apparatus suitable for inspecting a substrate smaller than the first substrate.

第１の基板は半導体ウェーハであり得、第１のチップは半導体ウェーハの第１の電子チップであり得、第２のチップは半導体ウェーハの第２の電子チップであり得る。   The first substrate can be a semiconductor wafer, the first chip can be a first electronic chip of the semiconductor wafer, and the second chip can be a second electronic chip of the semiconductor wafer.

第１の基板は、３００ｍｍの直径を有する半導体ウェーハであり得る。   The first substrate can be a semiconductor wafer having a diameter of 300 mm.

また、第２の基板は半導体ウェーハであり得、例えば、３００ｍｍより小さい直径、好ましくは２００ｍｍの直径を有する半導体ウェーハであり得る。   The second substrate can also be a semiconductor wafer, for example a semiconductor wafer having a diameter of less than 300 mm, preferably a diameter of 200 mm.

半導体ウェーハとしての第２の基板の提供の代替として、第２の基板は帯状のキャリアとしても提供され得る。この形態によれば、同様に、第１の基板上の位置に対応して、帯状のキャリア上の第１のチップの位置の一義的な割り当てが可能である。   As an alternative to providing the second substrate as a semiconductor wafer, the second substrate can also be provided as a strip carrier. Similarly, according to this form, it is possible to uniquely assign the position of the first chip on the band-shaped carrier corresponding to the position on the first substrate.

第１のチップ上に、第１の基板の少なくとも一部分の機能性をテストするための少なくとも１つのテストパターンが形成され得る。   At least one test pattern for testing the functionality of at least a portion of the first substrate may be formed on the first chip.

第１のチップは、テストパターン、および追加的に他の集積回路要素を含み得、あるいはテストパターンのみを有し得る、すなわちテストパターンからなり得る。   The first chip may include a test pattern and additionally other integrated circuit elements, or may have only a test pattern, i.e. consist of a test pattern.

そのようなテスト領域は、例えば電界効果トランジスタあるいは別の集積部品を含み得る。その別の集積部品は、プロセス技術的に臨界的（ｋｒｉｔｉｓｃｈ）な要素を含み（例えば、電界効果トランジスタのゲート絶縁層）、その臨界的な要素は、製造プロセスの後に、その品質に関して検査される。第１のチップからなるテストパターンは、第１のチップが割り当てられた開発パートナーによって、第２の基板上において電気的に装着され検査され得る。その結果、半導体製品の製造の際に、プロセス操作および半導体製品の機能性が検査され得る。   Such a test area may include, for example, a field effect transistor or another integrated component. The other integrated component includes a process-technical critical element (eg, the gate insulating layer of a field effect transistor), which is inspected for its quality after the manufacturing process. . The test pattern consisting of the first chip can be electrically mounted and inspected on the second substrate by the development partner to which the first chip is assigned. As a result, process operations and functionality of the semiconductor product can be tested during the manufacture of the semiconductor product.

第１のチップは、第１の基板の少なくとも１部分の開発のために第１の開発機関（Ｅｎｔｗｉｃｋｌｕｎｇｓｉｎｓｔａｎｚ）に割り当てられ得、第２のチップは、第１の基板の少なくとも１部分の開発のために（第１の開発機関とは異なる）第２の開発機関に割り当てられ得る。   The first chip may be assigned to a first development institution for development of at least a portion of the first substrate, and the second chip is for development of at least a portion of the first substrate. To a second development institution (different from the first development institution).

そのような開発パートナーは、例えば、第１の基板の製造に共通に必要な異なる技術分野に従事する異なる会社であり得る。そのような開発パートナーは、半導体製品を開発するためおよび製造するために、共同開発の範囲において、異なるノウハウおよび技術的知識を寄与する。本発明によれば、各開発パートナーが、自身に割り当てられたチップおよびテストパターンのみを利用できるため、開発パートナーの、他の開発パートナーには利用できない内密なノウハウが、秘密に維持され得る。自身の（例えば第１の）チップの制限されない利用性は、同時に保障される。   Such development partners can be, for example, different companies engaged in different technical fields that are commonly required for the manufacture of the first substrate. Such development partners contribute different know-how and technical knowledge in the scope of joint development to develop and manufacture semiconductor products. According to the present invention, since each development partner can use only the chip and test pattern assigned to the development partner, confidential know-how that cannot be used by other development partners of the development partner can be kept secret. The unrestricted availability of their own (eg first) chip is at the same time guaranteed.

第１のチップは、本発明の方法によれば、第１の基板ののこぎり引きによって個別化される得る。   The first chip can be individualized by sawing the first substrate according to the method of the present invention.

のこぎり引きの前に、第１の基板は薄く研磨され得る。   Prior to sawing, the first substrate can be thinly polished.

まず、好ましくは第１の基板の裏面が、薄く研磨され、そのとき、少ない深さを伴う時間的に短いのこぎり引きで十分であるため、のこぎり引きの前に行われる薄くする研磨によって、のこぎり引きの時間消費が低減され得る。   First, preferably, the back surface of the first substrate is thinly polished, and at that time, a short sawing time with a small depth is sufficient, so that the sawing is performed by thinning polishing performed before sawing. Time consumption can be reduced.

第２の基板上に、第１のチップを受容する受容領域が形成され得る。   A receiving region for receiving the first chip may be formed on the second substrate.

換言すれば、第２の基板上に所定の表面領域が、対応する第１のチップを受容するために適切であるように仕上げられ得る。例えば、受容領域は、第１のチップが正確に、あるいはある種の誤差を有して適合する幾何学的な形状を有する窪みであり得る。受容領域は、例えば、長方形状に提供され得、長方形状の第１のチップより大きい寸法を有し得る。その際、長方形の縁は、第１の基板から個別化された第１のチップが、この長方形の縁に沿って特徴付けられ得、例えば、長方形状の受容領域の上部の左に配置され得る。これは、第２の基板上において、第１のチップの一致する配置を容易にする。   In other words, a predetermined surface area on the second substrate can be finished so as to be suitable for receiving the corresponding first chip. For example, the receiving area can be a depression with a geometric shape that the first tip fits accurately or with some error. The receiving area may be provided in a rectangular shape, for example, and may have a size larger than the rectangular first chip. In so doing, the rectangular edge can be characterized by a first chip individualized from the first substrate along this rectangular edge, for example placed on the left on top of the rectangular receiving area. . This facilitates a matching arrangement of the first chips on the second substrate.

第２の基板内において、受容領域として、窪みからなるラスターが形成され得る。   In the second substrate, a raster composed of depressions can be formed as a receiving region.

この形態によって、例えば、第１の基板上の第１のチップのマトリックス状の配置が、第２の基板上での第１のチップのラスター状の配置にイメージされ得る。   With this configuration, for example, a matrix-like arrangement of the first chips on the first substrate can be imaged as a raster-like arrangement of the first chips on the second substrate.

窪みは、第２の基板内において、例えば水酸化カリウム（苛性カリ溶液、ＫＯＨ）を用いたエッチングによって形成され得る。   The depression can be formed in the second substrate by etching using, for example, potassium hydroxide (caustic potash solution, KOH).

第２の基板は、第１のチップのテストのために外部テスト装置に接続され得る。   The second substrate can be connected to an external test device for testing the first chip.

第２の基板上の第１のチップの配置が、第１の基板上の第１のチップの配置の一義的に割り当て可能な再生を示すため、第１のチップ上に配置されたテストパターンをテストするために、従来のテスト装置が使用し得る。そのために、外部テスト装置のコンタクトが第１のチップ上のテストパターンのコンタクトに接続され得る。そのようなコンタクトは、例えば、チップの表面に形成され得る。   Since the arrangement of the first chip on the second substrate shows a uniquely assignable reproduction of the arrangement of the first chip on the first substrate, the test pattern arranged on the first chip is Conventional testing equipment can be used to test. To that end, the contact of the external test apparatus can be connected to the contact of the test pattern on the first chip. Such contacts can be formed on the surface of the chip, for example.

第１の基板上に属する第１のチップに対する第２の基板上での第１のチップの各々の一義的な割り当ては、第１のチップを該第２の基板上に、第１の基板上での第１のチップの先の配置と一致して模写する（ａｂｂｉｌｄｅｎ）ことによって実現され得る。数学的に表現すると、第２の基板上の第１のチップの配置は、第１の基板上の第１のチップの配置の引き伸ばし（Ｓｔｒｅｃｋｕｎｇ）と見なし得る。   A unique assignment of each of the first chips on the second substrate to the first chip belonging to the first substrate is to place the first chip on the second substrate and on the first substrate. This can be realized by abbilden in line with the previous arrangement of the first chip at. Mathematically expressed, the placement of the first chip on the second substrate can be considered as a Stretching of the placement of the first chip on the first substrate.

第１の基板上に属する第１のチップに対する第２の基板上での第１のチップの各々の一義的な割り当ては、あるいは、印を有する該第１のチップの各々の提供によって実現され得る。例えば、各ウェーハは、識別（例えば、数の切り込み、あるいはチップの書き込み（Ｂｅｓｃｈｒｅｉｂｅｎ））を備え得る。   The unambiguous assignment of each of the first chips on the second substrate to the first chip belonging to the first substrate can alternatively be realized by the provision of each of the first chips having a mark. . For example, each wafer may be provided with an identification (e.g., a number cut or a chip write).

第１の基板上に属する第１のチップに対する第２の基板上での第１のチップの各々の一義的な割り当ては、別の代替によれば、テーブルによって実現され得、テーブル内には、第１の基板上の第１のチップの各々の、第２の基板上での属する第１のチップに対する割り当てがファイルされている。そのようなテーブルあるいはデータバンクは、第１の基板上の各チップ位置を第２の基板上の属するチップ位置に割り当て得る。   The unambiguous assignment of each of the first chips on the second substrate to the first chip belonging to the first substrate can be realized by a table, according to another alternative, in the table, The assignment of each of the first chips on the first substrate to the first chip to which it belongs on the second substrate is filed. Such a table or data bank may assign each chip location on the first substrate to the chip location to which it belongs on the second substrate.

本発明の実施例は図面に示され、以下において詳細に説明される。   Embodiments of the invention are shown in the drawings and are described in detail below.

異なる図面内の同一あるいは類似の要素は、同一の参照符号を有する。   The same or similar elements in different drawings have the same reference numerals.

図面内の表示は、概略的であり縮尺に従わない。   The representations in the drawings are schematic and do not follow the scale.

以下において、本発明の好ましい実施例による、３００ｍｍシリコンウェーハ１００に一致するサブチップ１０２の構造を２００ｍｍシリコンウェーハ１１１上に形成する方法が、図１に関連して記載される。   In the following, a method of forming a subchip 102 structure corresponding to a 300 mm silicon wafer 100 on a 200 mm silicon wafer 111 according to a preferred embodiment of the present invention will be described in connection with FIG.

図１には、多数の電子チップグループ１０１に区分された３００ｍｍシリコンウェーハ１００が示される。電子チップグループ１０１の各々は、それぞれの内部に、論理サブ回路および記憶サブ回路を有する集積電子回路が形成され、九つのチップ１０２〜１１０に区分されている。第１のチップ１０２は、図１において文字Ａによって示され、第２のチップ１０３は文字Ｂによって示され、第３のチップ１０４は文字Ｃによって示され、第４のチップ１０５は文字Ｄによって示され、第５のチップ１０６は文字Ｅによって示され、第６のチップ１０７は文字Ｆによって示され、第７のチップ１０８は文字Ｇによって示され、第８のチップ１０９は文字Ｈによって示され、第９のチップ１１０は文字Ｉによって示される。チップ１０２〜１１０の各々は、所定の半導体技術の機能性を有するチップグループ１０１の形成のためのそのつどの開発パートナーに割り当てられる。第１のチップ１０２は開発パートナーＡに割り当てられ、第２のチップ１０３は開発パートナーＢに割り当てられる、・・・。   FIG. 1 shows a 300 mm silicon wafer 100 divided into a large number of electronic chip groups 101. Each of the electronic chip groups 101 includes an integrated electronic circuit having a logic sub-circuit and a storage sub-circuit, and is divided into nine chips 102 to 110. The first chip 102 is indicated by the letter A in FIG. 1, the second chip 103 is indicated by the letter B, the third chip 104 is indicated by the letter C, and the fourth chip 105 is indicated by the letter D. The fifth chip 106 is indicated by the letter E, the sixth chip 107 is indicated by the letter F, the seventh chip 108 is indicated by the letter G, the eighth chip 109 is indicated by the letter H, The ninth chip 110 is indicated by the letter I. Each of the chips 102-110 is assigned to a respective development partner for the formation of a chip group 101 having predetermined semiconductor technology functionality. The first chip 102 is assigned to development partner A, the second chip 103 is assigned to development partner B,...

従来の使用の際には、３００ｍｍシリコンウェーハ１００の全体が、例えば開発パートナーＡに割り当てられ、開発パートナーＡは、３００ｍｍシリコンウェーハ１００上において、その開発領域Ａに割り当てられたテストパターンを、第１のチップ１０２の検査によって、検査し得た。他の全てのチップＢ〜Ｉは、従来技術のこの方法の際には、利用されない。   In conventional use, the entire 300 mm silicon wafer 100 is assigned to, for example, the development partner A, and the development partner A uses the test pattern assigned to the development area A on the 300 mm silicon wafer 100 as the first pattern. The chip 102 could be inspected. All other chips BI are not utilized during this prior art method.

ここで本発明によれば、このぎり線１１３に沿って、チップ１０２〜１１０を有するチップグループ１０１のみならず全てのチップ１０２〜１１０も、このぎり引きおよび裏面の材料削減によって３００ｍｍシリコンウェーハ１００から個別化、すなわち分離される。続いて、各チップは、３００ｍｍシリコンウェーハ１００上の配置に対応して、２００ｍｍシリコンウェーハ１１１上に、一致する方法で配置される。これは、図１において、第１のチップ１０２ Ａに基づいて示される。第１のチップ１０２ Ａは、模写（Ａｂｂｉｌｄｕｎｇ）１１２によって、３００ｍｍシリコンウェーハ１００から２００ｍｍシリコンウェーハ１１１上に模写される。換言すれば、２００ｍｍシリコンウェーハ１１１上の第１のチップ１０２ Ａの位置は、３００ｍｍシリコンウェーハ１００上の各第１のチップ１０２の属する位置に対応する。さらに換言すれば、第１のチップ１０２の相対的な配置は、互いに維持される。   Here, according to the present invention, not only the chip group 101 having the chips 102 to 110 but also all the chips 102 to 110 along the margin line 113 are separated from the 300 mm silicon wafer 100 by this trimming and the material reduction of the back surface. Individualized, i.e. separated. Subsequently, each chip is arranged on the 200 mm silicon wafer 111 in a matching manner corresponding to the arrangement on the 300 mm silicon wafer 100. This is shown in FIG. 1 based on the first chip 102A. The first chip 102 </ b> A is copied from a 300 mm silicon wafer 100 to a 200 mm silicon wafer 111 by copying (Abildung) 112. In other words, the position of the first chip 102 A on the 200 mm silicon wafer 111 corresponds to the position to which each first chip 102 belongs on the 300 mm silicon wafer 100. In other words, the relative arrangement of the first chips 102 is maintained with respect to each other.

２００ｍｍシリコンウェーハ１１１は、チップグループ１０１の開発範囲において、第１のチップ１０２ Ａの資格を有する第１の開発パートナーに割り当てられる。そのため、部分的な機能性のテストのために第１のチップ１０２上に配置されたテストパターン（図示されず）は、全て、第１の開発パートナーに割り当てられる２００ｍｍシリコンウェーハ１１１上に配置される。その結果、開発パートナーＡの開発技術に関して、他の開発パートナーに対する秘密保持が保証される。なぜなら、他の開発パートナーは２００ｍｍシリコンウェーハ１１１上の第１のチップ１０２ Ａを利用できないからである。   The 200 mm silicon wafer 111 is assigned to the first development partner having the qualification of the first chip 102A in the development range of the chip group 101. Therefore, all test patterns (not shown) placed on the first chip 102 for partial functionality testing are placed on the 200 mm silicon wafer 111 assigned to the first development partner. . As a result, with respect to the development technology of development partner A, confidentiality with respect to other development partners is guaranteed. This is because other development partners cannot use the first chip 102 A on the 200 mm silicon wafer 111.

２００ｍｍシリコンウェーハ１１１上に第１のチップ１０２ Ａの一致した配置を保証するために、２００ｍｍシリコンウェーハ１１１上にラスター１１４が形成される。ラスター１１４は、平面図では２００ｍｍシリコンウェーハ１１１上に長方形状を呈する。このラスター１１４は、第１のチップ１０２ Ａを２００ｍｍシリコンウェーハ１１１上に固定する（例えば、粘着する）際に、ストッパー（Ａｎｓｃｈｌａｇ）を提供するために利用され、その結果、３００ｍｍシリコンウェーハ１００上での第１のチップ１０２ Ａの配置に一致した第１のチップ１０２ Ａの配置が、かなりの正確さを伴って得られる。   A raster 114 is formed on the 200 mm silicon wafer 111 to ensure a consistent placement of the first chip 102 A on the 200 mm silicon wafer 111. The raster 114 has a rectangular shape on the 200 mm silicon wafer 111 in a plan view. This raster 114 is used to provide a stopper (Anchlag) when fixing (eg, sticking) the first chip 102 A onto the 200 mm silicon wafer 111, and as a result, on the 300 mm silicon wafer 100. An arrangement of the first chip 102A corresponding to the arrangement of the first chip 102A is obtained with considerable accuracy.

そのため、図１には、第１のチップ１０２ Ａの、３００ｍｍシリコンウェーハ１００からキャリアウェーハ１１１への一致した移転が示される。同様にして、ウェーハ１００の他のチップ１０３〜１１０は、他のキャリアウェーハ上に固定される、すなわち、第２のチップ１０３は第２の２００ｍｍシリコンウェーハ上に、第３のチップ１０４は第３の２００ｍｍシリコンウェーハに、・・・。   Thus, FIG. 1 shows a consistent transfer of the first chip 102 A from the 300 mm silicon wafer 100 to the carrier wafer 111. Similarly, the other chips 103-110 of the wafer 100 are fixed on another carrier wafer, i.e., the second chip 103 is on a second 200 mm silicon wafer and the third chip 104 is a third. To the 200mm silicon wafer ...

換言すれば、図１は、概略的に、３００ｍｍウェーハ１００のチップ１０２の一致した配置を、より小さい直径を有するキャリアウェーハ上１１１に示す。   In other words, FIG. 1 schematically shows a matched arrangement of chips 102 of a 300 mm wafer 100 on a carrier wafer 111 having a smaller diameter.

以下に、図２に関連して、図１の切断線Ａ−Ａ’による２００ｍｍウェーハ１１１の領域の断面が記載される。   In the following, with reference to FIG. 2, a cross section of a region of the 200 mm wafer 111 according to the section line A-A ′ of FIG.

図２において、２００ｍｍウェーハ１１１が断面図に示され、そこでは、種々の第１のチップ１０２が２００ｍｍウェーハ１１１上に接着されている。ラスター１１４は、２００ｍｍウェーハ１１１内においてＫＯＨによってエッチングされた窪みから形成される。そのため、第１のチップ１０２ Ａがラスター１１４上に配置され、接着剤２０１によって固定される場合に、残留したラスター要素１１４は、機械的なストッパーを形成する。   In FIG. 2, a 200 mm wafer 111 is shown in a cross-sectional view where various first chips 102 are bonded onto the 200 mm wafer 111. The raster 114 is formed from a recess etched by KOH in the 200 mm wafer 111. Thus, when the first chip 102A is placed on the raster 114 and secured by the adhesive 201, the remaining raster element 114 forms a mechanical stopper.

換言すれば、図２は、第１のチップ１０２ Ａが接着される窪みを有するキャリアウェーハ１１１の断面図を示す。その際、キャリアウェーハ１１１の幾何学的な角（Ｔｏｐｏｌｏｇｉｅｋａｎｔｅ）が機械的なストッパーとして利用される。   In other words, FIG. 2 shows a cross-sectional view of the carrier wafer 111 having a recess to which the first chip 102A is bonded. At this time, the geometric corner of the carrier wafer 111 is used as a mechanical stopper.

複数のチップを有する３００ｍｍウェーハ、および３００ｍｍウェーハのチップの一部が一致してその上に模写された２００ｍｍウェーハを示す。A 300 mm wafer having a plurality of chips and a 200 mm wafer in which a part of the chips of the 300 mm wafer are matched and replicated thereon are shown. 図１の切断線Ａ−Ａ’に沿った２００ｍｍウェーハの断面図である。FIG. 2 is a cross-sectional view of a 200 mm wafer along a cutting line A-A ′ in FIG. 1.

符号の説明Explanation of symbols

１００ ３００ｍｍシリコンウェーハ
１０１ チップグループ
１０２ 第１のチップ
１０３ 第２のチップ
１０４ 第３のチップ
１０５ 第４のチップ
１０６ 第５のチップ
１０７ 第６のチップ
１０８ 第７のチップ
１０９ 第８のチップ
１１０ 第９のチップ
１１１ ２００ｍｍシリコンウェーハ
１１２ 模写
１１３ のこぎり線
１１４ ラスター
２００ 断面図
２０１ 接着剤 100 300 mm silicon wafer 101 chip group 102 1st chip 103 2nd chip 104 3rd chip 105 4th chip 106 5th chip 107 6th chip 108 7th chip 109 8th chip 110 9th Chip 111 200 mm silicon wafer 112 replication 113 saw wire 114 raster 200 cross section 201 adhesive

Claims (18)

第２の基板上に第１の基板のチップを配置する方法であって、
該チップが少なくとも第１のチップと第２のチップとにグループ分けされることと、
該第１の基板の該第１のチップが個別化されることと、
該個別化された第１のチップは、該第１のチップの各々が該第２の基板上において該第１の基板上に該属する第１のチップに一義的に割り当てられるように、一致して該第２の基板上に配置されることと
を包含する、方法。 A method of placing a chip of a first substrate on a second substrate, comprising:
The chips are grouped into at least a first chip and a second chip;
The first chip of the first substrate is individualized;
The individualized first chips coincide so that each of the first chips is uniquely assigned to the first chip belonging to the first substrate on the second substrate. And disposing on the second substrate. 前記第１の基板は前記第２の基板より大きい、請求項１に記載の方法。   The method of claim 1, wherein the first substrate is larger than the second substrate. 前記第１の基板は半導体ウェーハである、請求項１または２に記載の方法。   The method according to claim 1, wherein the first substrate is a semiconductor wafer. 前記第１の基板は、３００ｍｍの直径を有する半導体ウェーハである、請求項３に記載の方法。   The method of claim 3, wherein the first substrate is a semiconductor wafer having a diameter of 300 mm. 前記第２の基板は半導体ウェーハである、請求項１から４のうちのいずれか一項に記載の方法。   The method according to claim 1, wherein the second substrate is a semiconductor wafer. 前記第２の基板は、３００ｍｍより小さい直径、好ましくは２００ｍｍの直径を有する半導体ウェーハである、請求項５に記載の方法。   The method according to claim 5, wherein the second substrate is a semiconductor wafer having a diameter of less than 300 mm, preferably 200 mm. 前記記第２の基板は帯状のキャリアである、請求項１から６のうちのいずれか一項に記載の方法。   The method according to claim 1, wherein the second substrate is a band-shaped carrier. 前記第１のチップ上に、前記第１の基板の少なくとも一部分の機能性をテストするための少なくとも１つのテストパターンが形成されている、請求項１から７のうちのいずれか一項に記載の方法。   The at least 1 test pattern for testing the functionality of at least one part of the said 1st board | substrate is formed on the said 1st chip | tip. Method. 前記第１のチップは、前記第１の基板の少なくとも１部分の開発のために第１の開発機関に割り当てられ、
前記第２のチップは、前記第１の基板の少なくとも１部分の開発のために第２の開発機関に割り当てられる、請求項１から８のうちのいずれか一項に記載の方法。 The first chip is assigned to a first development institution for development of at least a portion of the first substrate;
9. The method according to any one of claims 1 to 8, wherein the second chip is assigned to a second development institution for development of at least a part of the first substrate. 前記第１のチップは、前記第１の基板ののこぎり引きによって個別化される、請求項１から９のうちのいずれか一項に記載の方法。   The method according to claim 1, wherein the first chip is individualized by sawing of the first substrate. 前記のこぎり引きの前に、前記第１の基板は薄く研磨される、請求項１０に記載の方法。   The method of claim 10, wherein the first substrate is thinly polished before the sawing. 前記第２の基板上に、前記第１のチップを受容する受容領域が形成されている、請求項１から１１のうちのいずれか一項に記載の方法。   The method according to any one of claims 1 to 11, wherein a receiving region for receiving the first chip is formed on the second substrate. 前記第２の基板内において、前記受容領域として、窪みからなるラスターが形成されている、請求項１２に記載の方法。   The method according to claim 12, wherein a raster of depressions is formed as the receiving region in the second substrate. 前記第２の基板内において、前記窪みは水酸化カリウムを用いたエッチングによって形成される、請求項１３に記載の方法。   The method according to claim 13, wherein the depression is formed by etching using potassium hydroxide in the second substrate. 前記第２の基板は、前記第１のチップのテストのために外部テスト装置に接続される、請求項１から１４のうちのいずれか一項に記載の方法。   15. A method according to any one of the preceding claims, wherein the second substrate is connected to an external test device for testing the first chip. 前記第１の基板上に属する第１のチップに対する前記第２の基板上での前記第１のチップの各々の前記一義的な割り当ては、該第１のチップを該第２の基板上に、該第１の基板上での該第１のチップの先の配置と一致して模写することによって実現される、請求項１から１５のうちのいずれか一項に記載の方法。   The unique assignment of each of the first chips on the second substrate to a first chip belonging to the first substrate is to place the first chip on the second substrate, 16. A method according to any one of the preceding claims, realized by copying in conformity with the previous placement of the first chip on the first substrate. 前記第１の基板上に属する第１のチップに対する前記第２の基板上での前記第１のチップの各々の前記一義的な割り当ては、印を有する該第１のチップの各々の提供によって実現される、請求項１から１５のうちのいずれか一項に記載の方法。   The unambiguous assignment of each of the first chips on the second substrate to a first chip belonging to the first substrate is realized by providing each of the first chips with a mark. 16. The method according to any one of claims 1 to 15, wherein: 前記第１の基板上に属する第１のチップに対する前記第２の基板上での前記第１のチップの各々の前記一義的な割り当ては、テーブルによって実現され、該テーブル内には、該第１の基板上の該第１のチップの各々の、該第２の基板上での該属する第１のチップに対する割り当てがファイルされている、請求項１から１５のうちのいずれか一項に記載の方法。   The unambiguous assignment of each of the first chips on the second substrate to a first chip belonging to the first substrate is realized by a table within the table. 16. The assignment of each of the first chips on a second substrate to the first chip to which it belongs on the second substrate is filed. Method.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011086771A (en) * 2009-10-15 2011-04-28 Mitsubishi Electric Corp Semiconductor device, and method of manufacturing the same
JP2017534872A (en) * 2014-11-10 2017-11-24 テラダイン、 インコーポレイテッド Assembly of equipment for probe card inspection
KR20190000790A (en) * 2017-06-23 2019-01-03 가부시기가이샤 디스코 Wafer jig having identification mark

Families Citing this family (171)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006034599B4 (en) * 2006-07-26 2010-01-21 Infineon Technologies Ag Method for interconnecting semiconductor chips produced from a wafer
JP4538064B2 (en) * 2008-07-25 2010-09-08 株式会社東芝 Method for manufacturing magnetic recording medium
JP4468469B2 (en) * 2008-07-25 2010-05-26 株式会社東芝 Method for manufacturing magnetic recording medium
JP4489132B2 (en) * 2008-08-22 2010-06-23 株式会社東芝 Method for manufacturing magnetic recording medium
JP4551957B2 (en) 2008-12-12 2010-09-29 株式会社東芝 Method for manufacturing magnetic recording medium
JP4575499B2 (en) * 2009-02-20 2010-11-04 株式会社東芝 Method for manufacturing magnetic recording medium
JP4575498B2 (en) * 2009-02-20 2010-11-04 株式会社東芝 Method for manufacturing magnetic recording medium
JP4568367B2 (en) * 2009-02-20 2010-10-27 株式会社東芝 Method for manufacturing magnetic recording medium
US8436635B2 (en) * 2009-09-01 2013-05-07 Texas Instruments Incorporated Semiconductor wafer having test modules including pin matrix selectable test devices
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
JP5238780B2 (en) 2010-09-17 2013-07-17 株式会社東芝 Magnetic recording medium, method for manufacturing the same, and magnetic recording apparatus
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US12094892B2 (en) 2010-10-13 2024-09-17 Monolithic 3D Inc. 3D micro display device and structure
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US12080743B2 (en) 2010-10-13 2024-09-03 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US12125737B1 (en) 2010-11-18 2024-10-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12100611B2 (en) 2010-11-18 2024-09-24 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US9331230B2 (en) * 2012-10-30 2016-05-03 Cbrite Inc. LED die dispersal in displays and light panels with preserving neighboring relationship
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US12094965B2 (en) 2013-03-11 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US12100646B2 (en) 2013-03-12 2024-09-24 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US12094829B2 (en) 2014-01-28 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) * 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
DE102015112962B4 (en) 2015-08-06 2021-07-22 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Method for arranging a multiplicity of semiconductor structural elements on a carrier and a carrier with a multiplicity of semiconductor structural elements
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
CN108401468A (en) 2015-09-21 2018-08-14 莫诺利特斯3D有限公司 3D semiconductor devices and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US12100658B2 (en) 2015-09-21 2024-09-24 Monolithic 3D Inc. Method to produce a 3D multilayer semiconductor device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
CN105225968B (en) * 2015-10-13 2019-01-29 株洲南车时代电气股份有限公司 It automates chip and separates attaching method
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12120880B1 (en) 2015-10-24 2024-10-15 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
DE102016116345B4 (en) 2016-09-01 2018-05-09 Infineon Technologies Ag METHOD FOR ASSEMBLING SEMICONDUCTOR COMPONENTS
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
CN112970107A (en) * 2018-09-06 2021-06-15 德克萨斯大学系统董事会 Nano-fabrication and design techniques for 3D ICs and configurable ASICs
KR102536269B1 (en) * 2018-09-14 2023-05-25 삼성전자주식회사 semiconductor package and method for manufacturing the same
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11699677B2 (en) * 2020-06-30 2023-07-11 Openlight Photonics, Inc. Die-to-wafer bonding utilizing micro-transfer printing
CN112974272B (en) * 2021-02-01 2023-06-06 广东利扬芯片测试股份有限公司 BIN item classification system and method for chip test result

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4021276A (en) * 1975-12-29 1977-05-03 Western Electric Company, Inc. Method of making rib-structure shadow mask for ion implantation
US4510673A (en) * 1983-06-23 1985-04-16 International Business Machines Corporation Laser written chip identification method
US4941255A (en) * 1989-11-15 1990-07-17 Eastman Kodak Company Method for precision multichip assembly
US6020750A (en) * 1997-06-26 2000-02-01 International Business Machines Corporation Wafer test and burn-in platform using ceramic tile supports
US6216055B1 (en) * 1997-12-16 2001-04-10 Texas Instruments Incorporated Partial semiconductor wafer processing
US6173750B1 (en) * 1998-02-18 2001-01-16 Hover-Davis, Inc. Method and apparatus for removing die from a wafer and conveying die to a pickup location
JPH11307618A (en) * 1998-04-27 1999-11-05 Omron Corp Bare chip fixation stand
JP2000100882A (en) 1998-09-18 2000-04-07 Hitachi Ltd Manufacture of semiconductor device, test method, and jig used therefor
US6210983B1 (en) * 1998-10-21 2001-04-03 Texas Instruments Incorporated Method for analyzing probe yield sensitivities to IC design
US6278193B1 (en) * 1998-12-07 2001-08-21 International Business Machines Corporation Optical sensing method to place flip chips
JP4951811B2 (en) * 1999-03-24 2012-06-13 富士通セミコンダクター株式会社 Manufacturing method of semiconductor device
FR2794443B1 (en) 1999-06-02 2001-06-22 Commissariat Energie Atomique METHOD FOR TRANSFERRING ELEMENTS AND DEVICE FOR PROVIDING SAME
JP2001176892A (en) * 1999-12-15 2001-06-29 Shinkawa Ltd Die-bonding method and device thereof
US6576923B2 (en) * 2000-04-18 2003-06-10 Kla-Tencor Corporation Inspectable buried test structures and methods for inspecting the same
JP4403631B2 (en) * 2000-04-24 2010-01-27 ソニー株式会社 Manufacturing method of chip-shaped electronic component and manufacturing method of pseudo wafer used for manufacturing the same
JP3631956B2 (en) * 2000-05-12 2005-03-23 富士通株式会社 Semiconductor chip mounting method
US6686657B1 (en) * 2000-11-07 2004-02-03 Eaglestone Partners I, Llc Interposer for improved handling of semiconductor wafers and method of use of same
JP3988878B2 (en) * 2001-03-02 2007-10-10 東レエンジニアリング株式会社 Chip mounting method and apparatus
DE20116653U1 (en) * 2001-05-07 2002-01-03 Esec Trading S.A., Cham Automatic assembly machine for placing a semiconductor chip as a flip chip on a substrate
JP3782688B2 (en) 2001-08-08 2006-06-07 日本電信電話株式会社 Response line allocation method, center station, and recording medium
JP4724988B2 (en) * 2001-09-05 2011-07-13 ソニー株式会社 Method of manufacturing a pseudo wafer for manufacturing a multichip module
US6794272B2 (en) * 2001-10-26 2004-09-21 Ifire Technologies, Inc. Wafer thinning using magnetic mirror plasma
JP3842668B2 (en) 2002-02-26 2006-11-08 日立マクセル株式会社 Semiconductor inspection equipment
DE10219346B4 (en) * 2002-04-30 2010-10-07 Osram Opto Semiconductors Gmbh A method of mapping and associating properties of a plurality of functional chips and wafers disposed on a wafer with a plurality of functional chips and reference chips
JP4213444B2 (en) * 2002-09-25 2009-01-21 トッパン・フォームズ株式会社 Bare chip mounting method using bare chip mounting tray
KR20040086869A (en) * 2003-03-22 2004-10-13 삼성전자주식회사 Wafer dicing method for making the semiconductor chip having various shape

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011086771A (en) * 2009-10-15 2011-04-28 Mitsubishi Electric Corp Semiconductor device, and method of manufacturing the same
US8618604B2 (en) 2009-10-15 2013-12-31 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing the same
JP2017534872A (en) * 2014-11-10 2017-11-24 テラダイン、 インコーポレイテッド Assembly of equipment for probe card inspection
KR20190000790A (en) * 2017-06-23 2019-01-03 가부시기가이샤 디스코 Wafer jig having identification mark
KR102490982B1 (en) 2017-06-23 2023-01-19 가부시기가이샤 디스코 Wafer jig having identification mark

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