JP2005116649A - 縦型ゲート半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 レジストパターンを用いること無くソース領域およびボディーコンタクト領域を形成し、ソース領域のコンタクト抵抗を増大させることなく、小型化をおこなうことができる縦型ゲート半導体装置を提供する。
【解決手段】 シリコン基板１００と、ドレイン領域１１１とウエル領域１１２とからなる半導体層１１０と、縦型ゲート電極１２０と、絶縁膜１３０と、絶縁物質１４０と、トレンチ溝側面で前記ソース領域１１３と接し、トレンチ溝側面および半導体層１１０表面で前記ボディーコンタクト領域１１４と接するアルミ膜１５０と、バリアメタル１６０とを備え、ウエル領域１１２が、ウエル領域１１２上方のトレンチ溝側壁の半導体層１１０表面と接しない領域に形成された第１導電型のソース領域１１３と、ウエル領域１１２上方の半導体層１１０表面に形成された第２導電型のボディーコンタクト領域１１４とを有する縦型ゲート半導体装置。
【選択図】 図１
【解決手段】 シリコン基板１００と、ドレイン領域１１１とウエル領域１１２とからなる半導体層１１０と、縦型ゲート電極１２０と、絶縁膜１３０と、絶縁物質１４０と、トレンチ溝側面で前記ソース領域１１３と接し、トレンチ溝側面および半導体層１１０表面で前記ボディーコンタクト領域１１４と接するアルミ膜１５０と、バリアメタル１６０とを備え、ウエル領域１１２が、ウエル領域１１２上方のトレンチ溝側壁の半導体層１１０表面と接しない領域に形成された第１導電型のソース領域１１３と、ウエル領域１１２上方の半導体層１１０表面に形成された第２導電型のボディーコンタクト領域１１４とを有する縦型ゲート半導体装置。
【選択図】 図１
Description
本発明は、縦型ゲート電極を有する半導体装置およびその製造方法に関するものである。
近年、エレクトロニクス機器における低消費電力化、高機能化および高速化に伴って、それに付随する半導体装置も低消費電力化、高速化が要求されてきている。一般的にエレクトロニクス機器のＤＣ−ＤＣコンバータに用いられる半導体装置も、それらの要求に対応するためにトランジスタのオン抵抗の小さな特性のものが要求されている。トランジスタのオン抵抗を小さくするには、単位面積あたりに配置するトランジスタの密度を大きくすることが一つの方法としてある。具体的には半導体装置のゲート電極を縦方向に配置する方法である。この方法を適用した半導体装置として、縦型ゲート半導体装置がある。これは、ゲート電極を縦方向に配置してゲート電極上部に対向するようにソース領域が形成され、またゲート電極底部に対向するようにドレイン領域が形成されている半導体装置である。
ところで、縦型ゲート半導体装置において、ゲート電極が縦型に配置されるため、縦型ゲート電極の最上面とソース領域が存在するシリコン表面とは同一平面上に存在する。このため、ソース領域もしくはボディーコンタクト領域に電極を接続する際に、縦型ゲート電極上部を凸形状の絶縁膜で被覆し、ソース領域もしくはボディーコンタクト領域と縦型ゲート電極との導通を防止しなければならないという問題がある。
このような問題を解決する先行技術として、特許文献１に記載された技術がある。これは、並行して配置された縦型ゲート半導体装置において、縦型ゲート電極の最上面をソース領域が存在するシリコン表面より後退させ、かつ縦型ゲート電極上部に絶縁膜を充填させることで、上記問題を解決するものである。
以下、図１７を参照しながら、従来の縦型ゲート半導体装置について説明する。
図１７の縦型ゲート半導体装置の断面図に示されるように、縦型ゲート半導体装置は、第１導電型の半導体基板であるシリコン基板１７００と、シリコン基板１７００上に形成された半導体層１７１０と、半導体層１７１０のトレンチ溝内部に形成され、その最上面がソース領域１７１３の存在する半導体層１７１０表面より下にある縦型ゲート電極１７２０と、縦型ゲート電極１７２０の上部に充填された絶縁膜１７３０と、縦型ゲート電極１７２０を形成し、ドレイン領域１７１１、ウエル領域１７１２およびソース領域１７１３がその垂直表面に全て隣接する絶縁物質１７４０と、配線材料となるアルミ膜１７５０およびバリアメタル１７６０とから構成される。
図１７の縦型ゲート半導体装置の断面図に示されるように、縦型ゲート半導体装置は、第１導電型の半導体基板であるシリコン基板１７００と、シリコン基板１７００上に形成された半導体層１７１０と、半導体層１７１０のトレンチ溝内部に形成され、その最上面がソース領域１７１３の存在する半導体層１７１０表面より下にある縦型ゲート電極１７２０と、縦型ゲート電極１７２０の上部に充填された絶縁膜１７３０と、縦型ゲート電極１７２０を形成し、ドレイン領域１７１１、ウエル領域１７１２およびソース領域１７１３がその垂直表面に全て隣接する絶縁物質１７４０と、配線材料となるアルミ膜１７５０およびバリアメタル１７６０とから構成される。
ここで、半導体層１７１０は、エピタキシャル成長法でシリコン基板１７００に形成された第１導電型のドレイン領域１７１１と、ドレイン領域１７１１上方に形成された第１導電型と反対極性の第２導電型のウエル領域１７１２とからなり、ウエル領域１７１２は、ウエル領域１７１２上方の半導体層１７１０表面に形成された第１導電型のソース領域１７１３および第２導電型のボディーコンタクト領域１７１４を有する。
また、縦型ゲート電極１７２０の上部は、ソース領域１７１３と対向して存在し、縦型ゲート電極１７２０の底部はドレイン領域１７１１と対向して存在している。
以上のような構成を有する縦型ゲート半導体装置おいて、絶縁膜１７３０がソース領域１７１３もしくはボディーコンタクト領域１７１４と縦型ゲート電極１７２０との導通を防止するので、ソース領域もしくはボディーコンタクト領域に電極を接続する際におこなわれる絶縁膜による縦型ゲート電極上部の被覆の工程を省略することができる。また、絶縁膜１７３０の最上面と、ソース領域１７１３の存在するシリコン表面とは実質的に同一平面上となり、マスク工程に対して平坦な表面を持つこととなるので、縦型ゲート半導体装置の製造を容易化することができる。
特許２６６２２１号公報
以上のような構成を有する縦型ゲート半導体装置おいて、絶縁膜１７３０がソース領域１７１３もしくはボディーコンタクト領域１７１４と縦型ゲート電極１７２０との導通を防止するので、ソース領域もしくはボディーコンタクト領域に電極を接続する際におこなわれる絶縁膜による縦型ゲート電極上部の被覆の工程を省略することができる。また、絶縁膜１７３０の最上面と、ソース領域１７１３の存在するシリコン表面とは実質的に同一平面上となり、マスク工程に対して平坦な表面を持つこととなるので、縦型ゲート半導体装置の製造を容易化することができる。
しかしながら、上記特許文献１に記載された従来技術では、ソース領域およびボディーコンタクト領域は共に半導体層表面に形成されるため、ソース領域およびボディーコンタクト領域を形成するにあたって、異なった２つのレジストマスクパターンを用いてそれぞれの領域を形成しなければならないという問題がある。
また、上記特許文献１に記載された従来技術では、縦型ゲート半導体装置の小型化に伴い縦型ゲート電極間の間隔が短くなると、電極とソース領域との接触面積が小さくなり、コンタクト抵抗が増大するという問題がある。このとき、ボディーコンタクト領域はソース領域の反転の関係にあるため、ボディーコンタクト領域の面積を小さくすることで、電極とソース領域の接触面積を大きくすることができるが、ボディーコンタクト領域の面積が小さくなると、ウエル領域を接地できなくなり、寄生バイポーラトランジスタが動作しやすくなるという新たな問題が生じる。例えば、幅０．２μｍの縦型ゲート電極が０．２μｍの間隔で並んでいる縦型ゲート半導体装置において、縦型ゲート電極間の間隔を０．１μｍ短くしようとした場合、縦型ゲート電極間の間隔は０．１μｍとなり、ここに形成されるソース領域は非常に小さくなる。
また、上記特許文献１に記載された従来技術では、縦型ゲート半導体装置の小型化に伴い縦型ゲート電極間の間隔が短くなると、電極とソース領域との接触面積が小さくなり、コンタクト抵抗が増大するという問題がある。このとき、ボディーコンタクト領域はソース領域の反転の関係にあるため、ボディーコンタクト領域の面積を小さくすることで、電極とソース領域の接触面積を大きくすることができるが、ボディーコンタクト領域の面積が小さくなると、ウエル領域を接地できなくなり、寄生バイポーラトランジスタが動作しやすくなるという新たな問題が生じる。例えば、幅０．２μｍの縦型ゲート電極が０．２μｍの間隔で並んでいる縦型ゲート半導体装置において、縦型ゲート電極間の間隔を０．１μｍ短くしようとした場合、縦型ゲート電極間の間隔は０．１μｍとなり、ここに形成されるソース領域は非常に小さくなる。
そこで、本発明は、かかる問題点に鑑み、レジストパターンを用いること無くソース領域およびボディーコンタクト領域を形成することができる縦型ゲート半導体装置およびその製造方法を提供することを第１の目的とする。
また、本発明は、ソース領域のコンタクト抵抗を増大させることなく、小型化をおこなうことができる縦型ゲート半導体装置およびその製造方法を提供することを第２の目的とする。
また、本発明は、ソース領域のコンタクト抵抗を増大させることなく、小型化をおこなうことができる縦型ゲート半導体装置およびその製造方法を提供することを第２の目的とする。
上記目的を達成するために、本発明の縦型ゲート半導体装置は、トレンチ溝を有し、半導体基板上に形成された半導体層と、前記トレンチ溝内壁に形成されたゲート酸化膜と、前記トレンチ溝内部に埋め込まれたゲート電極とを備える縦型ゲート半導体装置であって、前記半導体層は、第１導電型のドレイン領域と、前記ドレイン領域上方に形成された前記第１導電型と反対の第２導電型のウエル領域とからなり、前記トレンチ溝は、前記ウエル領域を貫通し、前記ウエル領域は、前記ゲート電極とオーバーラップを有し、前記トレンチ溝側壁の前記半導体層表面と接しない領域に形成された前記第１導電型のソース領域と、前記ソース領域と接し、前記半導体層表面に形成された第２導電型のボディーコンタクト領域とを有することを特徴とする。また、本発明は、ボディーコンタクト領域およびソース領域を有するウエル領域とドレイン領域とからなり、トレンチ溝を有し、半導体基板上に形成された半導体層と、前記トレンチ溝内壁に形成されたゲート酸化膜と、前記トレンチ溝内部に埋め込まれたゲート電極と、前記ゲート電極上の前記トレンチ溝内部に形成された絶縁膜とを備えた縦型ゲート半導体装置の製造方法であって、前記半導体基板上に前記半導体層を形成した後、前記半導体層の下方にドレイン領域を、上方に前記ウエル領域を形成し、前記半導体層のウエル領域が形成された表面に絶縁酸化膜を形成する第１のステップと、前記絶縁酸化膜およびウエル領域を貫通させ、前記半導体層にトレンチ溝を形成した後、前記トレンチ溝内壁にゲート酸化膜を形成し、前記トレンチ溝内部にゲート電極材料を堆積させる第２のステップと、前記半導体層表面の前記トレンチ溝上部において凹形状が形成されるように前記ゲート電極材料を除去し、ゲート電極を形成する第３のステップと、前記絶縁酸化膜をマスクにして前記半導体層表面に対して斜め方向に第１導電型の不純物を前記トレンチ溝内部に注入して、前記トレンチ溝側壁の前記ウエル領域の一部に前記ソース領域を形成する第３のステップと、前記ゲート電極上に絶縁膜を堆積させる第４のステップと、前記絶縁酸化膜を除去し、前記第１導電型と反対の第２導電型の不純物を前記半導体層表面に注入して、前記ウエル領域の一部に前記ボディーコンタクト領域を形成する第５のステップとを含むことを特徴とする縦型ゲート半導体装置の製造方法であってもよい。
これによって、ソース領域およびボディーコンタクト領域はそれぞれトレンチ溝を形成するための絶縁酸化膜をマスクにして第１導電型の不純物を半導体層表面に対して斜め方向にトレンチ溝内部に注入した後、第２導電型の不純物を半導体層表面に注入することにより形成されるので、レジストパターンを用いること無くソース領域およびボディーコンタクト領域を形成することができる縦型ゲート半導体装置およびその製造方法を実現することができる。
また、前記半導体層表面は、前記トレンチ溝上部において凹形状を有し、前記縦型ゲート半導体装置は、さらに、前記ゲート電極上の前記トレンチ溝内部に形成された絶縁膜を備え、前記ボディーコンタクト領域は、前記トレンチ溝側面および前記半導体層表面で電極と接し、前記ソース領域は、前記トレンチ溝側面で前記電極と接してもよい。ここで、前記縦型ゲート半導体装置は、さらに、前記トレンチ溝内部および前記半導体層表面に形成された電極を備え、当該縦型ゲート半導体装置の製造方法は、さらに、前記半導体層表面の前記トレンチ溝上部において凹形状が形成され、かつ、前記トレンチ溝側壁のソース領域が露出されるように前記絶縁膜を除去する第６のステップと、前記除去により現れた前記トレンチ溝側壁および前記半導体層表面に電極部材を堆積させ、トレンチ溝内部および前記半導体層表面に電極を形成する第７のステップとを含んでもよい。
これによって、縦型ゲート半導体装置の小型化に伴いゲート電極間の距離が短くなっても、ボディーコンタクト領域の面積を小さくすること無く、電極とソース領域との十分な接触面積を確保することができるので、ソース領域のコンタクト抵抗を増大させることなく、小型化をおこなうことができる縦型ゲート半導体装置を実現することができる。また同時に、電極とボディーコンタクト領域との十分な接触面積を確保することができるので、寄生バイポーラトランジスタが動作することを抑える縦型ゲート半導体装置およびその製造方法を実現することができる。
本発明に係る縦型ゲート半導体装置によれば、ソース領域およびボディーコンタクト領域はそれぞれトレンチ溝を形成するための絶縁酸化膜をマスクにして第１導電型の不純物を半導体層表面に対して斜め方向にトレンチ溝内部に注入した後、第１導電型と反対の第２導電型の不純物を半導体層表面に注入することにより形成されるので、レジストパターンを用いること無くソース領域およびボディーコンタクト領域を形成することができる縦型ゲート半導体装置を実現できるという効果が奏される。また、本発明に係る縦型ゲート半導体装置によれば、縦型ゲート半導体装置の小型化に伴いゲート電極間の距離が短くなっても、ボディーコンタクト領域の面積を小さくすること無く、電極とソース領域との十分な接触面積を確保することができるので、ソース領域のコンタクト抵抗を増大させることなく、小型化をおこなうことができる縦型ゲート半導体装置を実現することができるという効果が奏される。また、本発明に係る縦型ゲート半導体装置によれば、電極とボディーコンタクト領域との十分な接触面積を確保することができるので、トランジスタ動作時に発生し得るウエル内の電圧差の発生を抑えることができ、寄生バイポーラトランジスタが動作することを抑える縦型ゲート半導体装置を実現することができるという効果が奏される。
よって、本発明により、レジストパターンを用いること無くソース領域およびボディーコンタクト領域を形成し、ソース領域のコンタクト抵抗を増大させることなく、小型化をおこなうことができる縦型ゲート半導体装置を提供することが可能となり、実用的価値は極めて高い。
以下、本発明の実施の形態における縦型ゲート半導体装置について、図面を参照しながら説明する。
図１は、本実施の形態の縦型ゲート半導体装置の断面図である。
本実施の形態の縦型ゲート半導体装置は、レジストパターンを用いること無くソース領域およびボディーコンタクト領域を形成し、ソース領域のコンタクト抵抗を増大させることなく、小型化をおこなうことができる縦型ゲート半導体装置を実現することを目的とするものであって、第１導電型の半導体基板であるシリコン基板１００と、シリコン基板１００上に形成された半導体層１１０と、半導体層１１０のトレンチ溝内部に形成され、その最上面がボディーコンタクト領域１１４の存在する半導体層１１０表面より下にある縦型ゲート電極１２０と、縦型ゲート電極１２０上に形成され、その最上面がボディーコンタクト領域１１４の存在する半導体層１１０表面より下にある絶縁膜１３０と、縦型ゲート電極１２０を形成し、ドレイン領域１１１およびウエル領域１１２がその垂直表面に隣接する絶縁物質１４０と、配線材料となるアルミ膜１５０およびバリアメタル１６０とから構成される。
図１は、本実施の形態の縦型ゲート半導体装置の断面図である。
本実施の形態の縦型ゲート半導体装置は、レジストパターンを用いること無くソース領域およびボディーコンタクト領域を形成し、ソース領域のコンタクト抵抗を増大させることなく、小型化をおこなうことができる縦型ゲート半導体装置を実現することを目的とするものであって、第１導電型の半導体基板であるシリコン基板１００と、シリコン基板１００上に形成された半導体層１１０と、半導体層１１０のトレンチ溝内部に形成され、その最上面がボディーコンタクト領域１１４の存在する半導体層１１０表面より下にある縦型ゲート電極１２０と、縦型ゲート電極１２０上に形成され、その最上面がボディーコンタクト領域１１４の存在する半導体層１１０表面より下にある絶縁膜１３０と、縦型ゲート電極１２０を形成し、ドレイン領域１１１およびウエル領域１１２がその垂直表面に隣接する絶縁物質１４０と、配線材料となるアルミ膜１５０およびバリアメタル１６０とから構成される。
ここで、半導体層１１０は、エピタキシャル成長法でシリコン基板１００に形成された第１導電型のドレイン領域１１１と、トレンチ溝を貫通させ、ドレイン領域１１１上方に形成された第１導電型と反対極性の第２導電型のウエル領域１１２とからなり、ウエル領域１１２は、ウエル領域１１２上方のトレンチ溝側壁の半導体層１１０表面と接しない領域に、縦型ゲート電極１２０上部にオーバーラップを有するようにして形成された第１導電型のソース領域１１３と、ウエル領域１１２上方の半導体層１１０表面のソース領域１１３と接する領域に形成された第２導電型のボディーコンタクト領域１１４とを有する。
また、アルミ膜１５０はトレンチ溝側面で前記ソース領域１１３と接し、トレンチ溝側面および半導体層１１０表面で前記ボディーコンタクト領域１１４と接する。
また、縦型ゲート電極１２０の上部は、ソース領域１１３と対向して存在し、縦型ゲート電極１２０の底部はドレイン領域１１１と対向して存在している。
また、縦型ゲート電極１２０の上部は、ソース領域１１３と対向して存在し、縦型ゲート電極１２０の底部はドレイン領域１１１と対向して存在している。
次に、以上のような構造を有する縦型ゲート半導体装置の製造方法について図２〜１６に示す断面図に沿って説明する。なお、図１と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
まず、図２に示されるように、シリコン基板１００上に第１導電型のエピタキシャル層を形成し、その上方に第２導電型のウエル領域を形成してドレイン領域１１１およびウエル領域１１２を形成した後、熱酸化によりウエル領域１１２表面に５０〜５００ｎｍのシリコン酸化膜２００を形成する。
次に、図３に示されるように、レジストパターン３００をシリコン酸化膜２００上に形成し、そのレジストパターン３００を用いてシリコン酸化膜２００をエッチングする。
次に、図３に示されるように、レジストパターン３００をシリコン酸化膜２００上に形成し、そのレジストパターン３００を用いてシリコン酸化膜２００をエッチングする。
次に、図４に示されるように、レジストパターン３００を除去した後、パターニングされたシリコン酸化膜２００をマスクとしたドライエッチングによって、ウエル領域１１２を貫通してドレイン領域１１１に届く、例えば深さが０．８〜３．０μｍのトレンチ溝４００を形成する。ここで、シリコン酸化膜２００のドライエッチングは、シリコン酸化膜２００のドライエッチングをおこなっていない部分において、ドライエッチング後にもシリコン酸化膜２００が十分な厚さでウエル領域１１２上に存在するようにおこなわれる。
次に、図５に示されるように、トレンチ溝４００の側壁および底部のダメージ層を除去するために、熱酸化によりトレンチ溝４００内壁に２０〜１００ｎｍの厚さのシリコン酸化膜５００を形成する。
次に、図６に示されるように、トレンチ溝４００内壁のシリコン酸化膜５００をウェットエッチングにより除去する。
次に、図６に示されるように、トレンチ溝４００内壁のシリコン酸化膜５００をウェットエッチングにより除去する。
次に、図７に示されるように、トレンチ溝４００内壁に８〜１００ｎｍの厚さの酸化膜である絶縁物質１４０を形成する。
次に、図８に示されるように、トレンチ溝４００内部およびシリコン酸化膜２００表面にゲート電極材料となる第１導電型の不純物がドープされたポリシリコン膜８００を堆積させる。このとき、シリコン酸化膜２００表面には、３００〜８００ｎｍの厚さでポリシリコン膜８００が堆積される。なお、ポリシリコン膜８００は、堆積時に不純物がドープされていなくても、堆積後にイオン注入及びアニールで第１導電型の不純物をドープしてもよい。
次に、図８に示されるように、トレンチ溝４００内部およびシリコン酸化膜２００表面にゲート電極材料となる第１導電型の不純物がドープされたポリシリコン膜８００を堆積させる。このとき、シリコン酸化膜２００表面には、３００〜８００ｎｍの厚さでポリシリコン膜８００が堆積される。なお、ポリシリコン膜８００は、堆積時に不純物がドープされていなくても、堆積後にイオン注入及びアニールで第１導電型の不純物をドープしてもよい。
次に、図９に示されるように、全面エッチングによりシリコン酸化膜２００表面およびトレンチ溝４００内部の一部のポリシリコン膜８００を除去し、残ったポリシリコン膜８００を縦型ゲート電極１２０とする。ここで、トレンチ溝４００内部のポリシリコン膜８００のエッチングは、シリコン酸化膜２００表面から２００〜８００ｎｍ下側までおこなわれる。
次に、図１０に示されるように、ウエル領域１１２に第１導電型の不純物が注入されるように、シリコン酸化膜２００表面に対して斜め方向（同図の矢印方向）に第１導電型の不純物を注入することにより、トレンチ溝４００の側壁に、縦型ゲート電極１２０上部にオーバーラップを有する第１導電型のソース領域１１３を形成する。このとき、ウエル領域１１２の表面はシリコン酸化膜２００でマスキングされているため、ウエル領域１１２の表面には第１導電型の不純物が注入されず、ソース領域１１３が形成されない。なお、ソース領域１１３は、イオン注入法では無く、気相拡散法により形成されてもよい。
次に、図１１に示されるように、トレンチ溝４００内部の縦型ゲート電極１２０上部およびシリコン酸化膜２００表面に４００〜８００ｎｍの厚さでシリコン酸化膜１１００を堆積させる。
次に、図１２に示されるように、レジストを用いた平坦化エッチバックにより、縦型ゲート電極１２０上部のシリコン酸化膜１１００最上面とウエル領域１１２表面とが一致するまでシリコン酸化膜２００、１１００を除去する。これによって、トレンチ溝４００内部はシリコン酸化膜１１００と縦型ゲート電極１２０とで充填される。なお、シリコン酸化膜２００、１１００は、レジストを用いた平坦化エッチバックでは無く、ＣＭＰ法を含むその他の平坦化方法により除去されてもよい。また、平坦化エッチバックにおいて、縦型ゲート電極１２０上部に残ったシリコン酸化膜１１００よりも薄い膜厚のシリコン酸化膜２００がウエル領域１１２表面に残っていてもよい。
次に、図１３に示されるように、第２導電型の不純物をウエル領域１１２表面に注入（同図の矢印方向に注入）することにより、ボディーコンタクト領域１１４を形成する。このとき、縦型ゲート電極１２０上部にはシリコン酸化膜１１００が形成されているため、縦型ゲート電極１２０には第２導電型の不純物が注入されない。なお、ボディーコンタクト領域１１４は、イオン注入法では無く、気相拡散法により形成されてもよい。
次に、図１４に示されるように、ウエル領域１１２表面に、層間絶縁膜となるシリコン酸化膜１４００を５００〜１０００ｎｍの厚さで堆積させた後、レジストパターン１４１０をシリコン酸化膜１４００上に形成する。
次に、図１５に示されるように、レジストパターン１４１０を用いてシリコン酸化膜１４００をドライエッチングし、コンタクト孔を形成した後、ドライエッチングにより縦型ゲート電極１２０上部のシリコン酸化膜１１００の一部および絶縁物質１４０の一部を除去し、絶縁膜１３０を形成する。ここで、縦型ゲート電極１２０上部のシリコン酸化膜１１００および絶縁物質１４０のエッチングは、ウエル領域１１２表面においてトレンチ溝４００部分が凹形状となり、かつ、トレンチ溝４００側壁のソース領域１１３が露出されるように、つまり、ウエル領域１１２表面から１００〜３００ｎｍ下側までおこなわれる。
次に、図１６に示されるように、シリコン酸化膜１４００表面、ウエル領域１１２のソース領域１１３、ボディーコンタクト領域１１４表面および絶縁膜１３０表面に、アルミ膜１５０およびバリアメタル１６０を堆積し、パターニングする。
以上のように本実施の形態の縦型ゲート半導体装置によれば、ボディーコンタクト領域１１４は半導体層１１０表面に形成され、ソース領域１１３はトレンチ溝側壁の半導体層１１０表面と接しない領域に形成される。よって、トレンチ溝を形成するための絶縁酸化膜をマスクにして第１導電型の不純物を半導体層表面に対して斜め方向にトレンチ溝内部に注入した後、第１導電型と反対の第２導電型の不純物を半導体層表面に注入することによりソース領域およびボディーコンタクト領域を形成することができるので、本実施の形態の縦型ゲート半導体装置は、レジストパターンを用いること無くソース領域およびボディーコンタクト領域を形成することができる縦型ゲート半導体装置を実現することができる。
以上のように本実施の形態の縦型ゲート半導体装置によれば、ボディーコンタクト領域１１４は半導体層１１０表面に形成され、ソース領域１１３はトレンチ溝側壁の半導体層１１０表面と接しない領域に形成される。よって、トレンチ溝を形成するための絶縁酸化膜をマスクにして第１導電型の不純物を半導体層表面に対して斜め方向にトレンチ溝内部に注入した後、第１導電型と反対の第２導電型の不純物を半導体層表面に注入することによりソース領域およびボディーコンタクト領域を形成することができるので、本実施の形態の縦型ゲート半導体装置は、レジストパターンを用いること無くソース領域およびボディーコンタクト領域を形成することができる縦型ゲート半導体装置を実現することができる。
また、本実施の形態の縦型ゲート半導体装置によれば、ソース領域１１３はトレンチ溝側面で電極と接する。よって、縦型ゲート半導体装置の小型化に伴い縦型ゲート電極間の間隔が短くなっても、ボディーコンタクト領域の面積を小さくすること無く、電極とソース領域との十分な接触面積を確保することができるので、本実施の形態の縦型ゲート半導体装置は、ソース領域のコンタクト抵抗を増大させることなく、小型化をおこなうことができる縦型ゲート半導体装置を実現することができる。また同時に、ボディーコンタクト領域はソース領域が形成されていない半導体層表面で電極と接するため、電極とボディーコンタクト領域との十分な接触面積を確保することができるので、本実施の形態の縦型ゲート半導体装置は、トランジスタ動作時に発生し得るウエル内の電圧差の発生を抑えることができ、寄生バイポーラトランジスタが動作することを抑える縦型ゲート半導体装置を実現することができる。
本発明は、縦型ゲート半導体装置に利用でき、特にＤＣ−ＤＣコンバータ等のエレクトロニクス機器等に利用することができる。
１００、１７００ シリコン基板
１１０、１７１０ 半導体層
１１１、１７１１ ドレイン領域
１１２、１７１２ ウエル領域
１１３、１７１３ ソース領域
１１４、１７１４ ボディーコンタクト領域
１２０、１７２０ 縦型ゲート電極
１３０、１７３０ 絶縁膜
１４０、１７４０ 絶縁物質
１５０、１７５０ アルミ膜
１６０、１７６０ バリアメタル
２００、５００、１１００、１４００ シリコン酸化膜
３００、１４１０ レジストパターン
４００ トレンチ溝
８００ ポリシリコン膜
１１０、１７１０ 半導体層
１１１、１７１１ ドレイン領域
１１２、１７１２ ウエル領域
１１３、１７１３ ソース領域
１１４、１７１４ ボディーコンタクト領域
１２０、１７２０ 縦型ゲート電極
１３０、１７３０ 絶縁膜
１４０、１７４０ 絶縁物質
１５０、１７５０ アルミ膜
１６０、１７６０ バリアメタル
２００、５００、１１００、１４００ シリコン酸化膜
３００、１４１０ レジストパターン
４００ トレンチ溝
８００ ポリシリコン膜
Claims (4)
- トレンチ溝を有し、半導体基板上に形成された半導体層と、前記トレンチ溝内壁に形成されたゲート酸化膜と、前記トレンチ溝内部に埋め込まれたゲート電極とを備える縦型ゲート半導体装置であって、
前記半導体層は、第１導電型のドレイン領域と、前記ドレイン領域上方に形成された前記第１導電型と反対の第２導電型のウエル領域とからなり、
前記トレンチ溝は、前記ウエル領域を貫通し、
前記ウエル領域は、前記ゲート電極とオーバーラップを有し、前記トレンチ溝側壁の前記半導体層表面と接しない領域に形成された前記第１導電型のソース領域と、前記ソース領域と接し、前記半導体層表面に形成された第２導電型のボディーコンタクト領域とを有する
ことを特徴とする縦型ゲート半導体装置。 - 前記半導体層表面は、前記トレンチ溝上部において凹形状を有し、
前記縦型ゲート半導体装置は、さらに、
前記ゲート電極上の前記トレンチ溝内部に形成された絶縁膜を備え、
前記ボディーコンタクト領域は、前記トレンチ溝側面および前記半導体層表面で電極と接し、
前記ソース領域は、前記トレンチ溝側面で前記電極と接する
ことを特徴とする請求項１に記載の縦型ゲート半導体装置。 - ボディーコンタクト領域およびソース領域を有するウエル領域とドレイン領域とからなり、トレンチ溝を有し、半導体基板上に形成された半導体層と、前記トレンチ溝内壁に形成されたゲート酸化膜と、前記トレンチ溝内部に埋め込まれたゲート電極と、前記ゲート電極上の前記トレンチ溝内部に形成された絶縁膜とを備えた縦型ゲート半導体装置の製造方法であって、
前記半導体基板上に前記半導体層を形成した後、前記半導体層の下方にドレイン領域を、上方に前記ウエル領域を形成し、前記半導体層のウエル領域が形成された表面に絶縁酸化膜を形成する第１のステップと、
前記絶縁酸化膜およびウエル領域を貫通させ、前記半導体層にトレンチ溝を形成した後、前記トレンチ溝内壁にゲート酸化膜を形成し、前記トレンチ溝内部にゲート電極材料を堆積させる第２のステップと、
前記半導体層表面の前記トレンチ溝上部において凹形状が形成されるように前記ゲート電極材料を除去し、ゲート電極を形成する第３のステップと、
前記絶縁酸化膜をマスクにして前記半導体層表面に対して斜め方向に第１導電型の不純物を前記トレンチ溝内部に注入して、前記トレンチ溝側壁の前記ウエル領域の一部に前記ソース領域を形成する第３のステップと、
前記ゲート電極上に絶縁膜を堆積させる第４のステップと、
前記絶縁酸化膜を除去し、前記第１導電型と反対の第２導電型の不純物を前記半導体層表面に注入して、前記ウエル領域の一部に前記ボディーコンタクト領域を形成する第５のステップとを含む
ことを特徴とする縦型ゲート半導体装置の製造方法。 - 前記縦型ゲート半導体装置は、さらに、前記トレンチ溝内部および前記半導体層表面に形成された電極を備え、
当該縦型ゲート半導体装置の製造方法は、さらに、
前記半導体層表面の前記トレンチ溝上部において凹形状が形成され、かつ、前記トレンチ溝側壁のソース領域が露出されるように前記絶縁膜を除去する第６のステップと、
前記除去により現れた前記トレンチ溝側壁および前記半導体層表面に電極部材を堆積させ、トレンチ溝内部および前記半導体層表面に電極を形成する第７のステップとを含む
ことを特徴とする請求項３に記載の縦型ゲート半導体装置の製造方法。
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|---|---|
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008042166A (ja) * | 2006-07-12 | 2008-02-21 | Matsushita Electric Ind Co Ltd | 縦型ゲート半導体装置及びその製造方法 |
| JP2008546189A (ja) * | 2005-05-26 | 2008-12-18 | フェアチャイルド・セミコンダクター・コーポレーション | トレンチゲート電界効果トランジスタ及びその製造方法 |
| JP2008546216A (ja) * | 2005-06-10 | 2008-12-18 | フェアチャイルド・セミコンダクター・コーポレーション | 電荷平衡電界効果トランジスタ |
| JP2011134985A (ja) * | 2009-12-25 | 2011-07-07 | Fuji Electric Co Ltd | トレンチゲート型半導体装置とその製造方法 |
| WO2011148427A1 (en) * | 2010-05-27 | 2011-12-01 | Fuji Electric Co., Ltd. | Mos-driven semiconductor device and method for manufacturing mos-driven semiconductor device |
| JP2018117070A (ja) * | 2017-01-19 | 2018-07-26 | エイブリック株式会社 | 半導体装置及びその製造方法 |
| CN108574002A (zh) * | 2017-03-14 | 2018-09-25 | 艾普凌科有限公司 | 半导体装置 |
| CN110098124A (zh) * | 2018-01-30 | 2019-08-06 | 美格纳半导体有限公司 | 功率半导体器件和用于制造功率半导体器件的方法 |
| CN112951914A (zh) * | 2019-12-11 | 2021-06-11 | 恒泰柯半导体（上海）有限公司 | 深沟槽mosfet终端结构及其制备方法 |
| JP7563356B2 (ja) | 2021-10-05 | 2024-10-08 | 株式会社デンソー | 炭化珪素半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637323A (ja) * | 1992-07-20 | 1994-02-10 | Oki Electric Ind Co Ltd | 縦型ｍｏｓｆｅｔ装置とその製造方法 |
| JPH1197685A (ja) * | 1997-09-19 | 1999-04-09 | Nec Corp | 縦型電界効果トランジスタ及びその製造方法 |
-
2003
- 2003-10-06 JP JP2003346460A patent/JP2005116649A/ja not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637323A (ja) * | 1992-07-20 | 1994-02-10 | Oki Electric Ind Co Ltd | 縦型ｍｏｓｆｅｔ装置とその製造方法 |
| JPH1197685A (ja) * | 1997-09-19 | 1999-04-09 | Nec Corp | 縦型電界効果トランジスタ及びその製造方法 |
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008546189A (ja) * | 2005-05-26 | 2008-12-18 | フェアチャイルド・セミコンダクター・コーポレーション | トレンチゲート電界効果トランジスタ及びその製造方法 |
| TWI395294B (zh) * | 2005-05-26 | 2013-05-01 | Fairchild Semiconductor | 溝式閘極場效電晶體及其形成方法 |
| US8441069B2 (en) | 2005-05-26 | 2013-05-14 | Fairchild Semiconductor Corporation | Structure and method for forming trench-gate field effect transistor with source plug |
| US8884365B2 (en) | 2005-05-26 | 2014-11-11 | Fairchild Semiconductor Corporation | Trench-gate field effect transistor |
| JP2008546216A (ja) * | 2005-06-10 | 2008-12-18 | フェアチャイルド・セミコンダクター・コーポレーション | 電荷平衡電界効果トランジスタ |
| KR101296922B1 (ko) | 2005-06-10 | 2013-08-14 | 페어차일드 세미컨덕터 코포레이션 | 전하 균형 전계 효과 트랜지스터 |
| KR101296984B1 (ko) | 2005-06-10 | 2013-08-14 | 페어차일드 세미컨덕터 코포레이션 | 전하 균형 전계 효과 트랜지스터 |
| US8592895B2 (en) | 2005-06-10 | 2013-11-26 | Fairchild Semiconductor Corporation | Field effect transistor with source, heavy body region and shielded gate |
| JP2008042166A (ja) * | 2006-07-12 | 2008-02-21 | Matsushita Electric Ind Co Ltd | 縦型ゲート半導体装置及びその製造方法 |
| US8772111B2 (en) | 2009-12-25 | 2014-07-08 | Fuji Electric Co., Ltd. | Trench gate semiconductor device and the method of manufacturing the same |
| JP2011134985A (ja) * | 2009-12-25 | 2011-07-07 | Fuji Electric Co Ltd | トレンチゲート型半導体装置とその製造方法 |
| US9818845B2 (en) | 2010-05-27 | 2017-11-14 | Fuji Electric Co., Ltd. | MOS-driven semiconductor device and method for manufacturing MOS-driven semiconductor device |
| JP2013524481A (ja) * | 2010-05-27 | 2013-06-17 | 富士電機株式会社 | Ｍｏｓ駆動型半導体装置およびｍｏｓ駆動型半導体装置の製造方法 |
| US9553185B2 (en) | 2010-05-27 | 2017-01-24 | Fuji Electric Co., Ltd. | MOS-driven semiconductor device and method for manufacturing MOS-driven semiconductor device |
| WO2011148427A1 (en) * | 2010-05-27 | 2011-12-01 | Fuji Electric Co., Ltd. | Mos-driven semiconductor device and method for manufacturing mos-driven semiconductor device |
| US20190214470A1 (en) * | 2017-01-19 | 2019-07-11 | Ablic Inc. | Method for manufacturing a vertical semiconductor device |
| CN108336141A (zh) * | 2017-01-19 | 2018-07-27 | 艾普凌科有限公司 | 半导体装置及其制造方法 |
| US10276672B2 (en) | 2017-01-19 | 2019-04-30 | Ablic Inc. | Vertical semiconductor device having a trench gate a base contact region |
| JP2018117070A (ja) * | 2017-01-19 | 2018-07-26 | エイブリック株式会社 | 半導体装置及びその製造方法 |
| CN108574002A (zh) * | 2017-03-14 | 2018-09-25 | 艾普凌科有限公司 | 半导体装置 |
| JP2018152504A (ja) * | 2017-03-14 | 2018-09-27 | エイブリック株式会社 | 半導体装置 |
| CN108574002B (zh) * | 2017-03-14 | 2022-05-10 | 艾普凌科有限公司 | 半导体装置 |
| KR20190092667A (ko) * | 2018-01-30 | 2019-08-08 | 매그나칩 반도체 유한회사 | 전력 반도체 소자 및 이의 제조방법 |
| KR102020142B1 (ko) * | 2018-01-30 | 2019-09-10 | 매그나칩 반도체 유한회사 | 전력 반도체 소자 및 이의 제조방법 |
| US10593758B2 (en) | 2018-01-30 | 2020-03-17 | Magnachip Semiconductor, Ltd. | Power semiconductor device and method for manufacturing the same |
| US11038019B2 (en) | 2018-01-30 | 2021-06-15 | Magnachip Semiconductor, Ltd. | Power semiconductor device and method for manufacturing the same |
| CN110098124A (zh) * | 2018-01-30 | 2019-08-06 | 美格纳半导体有限公司 | 功率半导体器件和用于制造功率半导体器件的方法 |
| CN112951914A (zh) * | 2019-12-11 | 2021-06-11 | 恒泰柯半导体（上海）有限公司 | 深沟槽mosfet终端结构及其制备方法 |
| JP7563356B2 (ja) | 2021-10-05 | 2024-10-08 | 株式会社デンソー | 炭化珪素半導体装置 |
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