JP2004296894A

JP2004296894A - Process for fabricating semiconductor device

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Publication number: JP2004296894A
Application number: JP2003088826A
Authority: JP
Inventors: Kazuhiro Masuda; 員拓増田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-27
Filing date: 2003-03-27
Publication date: 2004-10-21

Abstract

<P>PROBLEM TO BE SOLVED: To provide a process for fabricating a semiconductor device employing a step for preventing impurities from entering an opening easily when a substrate at least having a opening is etched. <P>SOLUTION: The process for fabricating a semiconductor device comprises a step for etching a substrate having a through hole 11 in a region different from the through hole 11, wherein etching is carried out after forming resist 72 on the substrate over the opening of the through hole 11 and then patterning the resist by exposure. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置、半導体デバイス、電子機器、および半導体装置の製造方法に関し、特に三次元実装技術に好適な構成の半導体装置に関するものである。
【０００２】
【従来の技術】
現在、主として携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌｄａｔａａｓｓｉｓｔａｎｃｅ）等の携帯性を有する電子機器は、小型・軽量化のため、内部に設けられる半導体チップ等の各種の電子部品の小型化が図られており、更にその電子部品を実装するスペースも極めて制限されている。このため、例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（ＣｈｉｐＳｃａｌｅＰａｃｋａｇｅ）といわれる超小型のパッケージングが案出されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度で良いため、高密度実装を図ることができる。
【０００３】
しかしながら、上記の電子機器は、今後益々小型化及び多機能化が求められることが予想されており、半導体チップの実装密度を更に高める必要が出てきた。かかる背景の下、例えば特許文献１に開示されているような三次元実装技術が案出されてきた。この三次元実装技術は、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することで、半導体チップの高密度実装を図る技術である。
【０００４】
【特許文献１】
特開２００２−５０７３８号公報
【０００５】
【発明が解決しようとする課題】
ところで、上述の三次元実装技術においては、各半導体チップ間を配線接続する技術が極めて重要になる。なぜならば、複数の半導体チップからなる半導体装置が所期の機能を発揮するには設計通り配線がなされていることが必要条件であることはもちろんのこと、半導体チップ間の接続を強固にして半導体装置の信頼性を確保する必要があるからである。
【０００６】
三次元実装技術に用いられる半導体チップは、例えば半導体基板の表面と裏面とに形成された電極と、半導体基板の表面から裏面へ貫通する貫通孔とを有し、この貫通孔を介して上下の電極同士が電気的に接続された電極構造を有する。そして、このような電極構造を有する半導体チップを積層すると、ある半導体チップの裏面に形成された電極が、他の半導体チップの表面に形成された電極と接続され、これにより各半導体チップ間で配線接続される。
【０００７】
このような半導体装置において、電極の接続状態、すなわち電気的接続状態は当該半導体装置の信頼性を確保する上で重要な要素となり、例えば電気的接続不良が生じた場合には当該半導体装置において誤作動が生じてしまう惧れがある。一方、上記の電極構造を形成するには多くの工程を必要とするため、製造効率が悪いという問題がある。また、上記の電極構造では貫通孔を形成することが必須となるが、この貫通孔内には一連の製造工程においてレジスト等の不純物が入り込まないことが、孔内部の清浄度を確保し、導電性を高める上で好ましい。
【０００８】
本発明は、上記事情に鑑みてなされたものであり、少なくとも開口部を有した基板に対してエッチングを行う際に、該開口部内に不純物が混入し難い工程を採用した半導体装置の製造方法を提供することを目的とし、さらにこの方法を採用することで基板貫通孔内の一層良好な電気的接続状態を確保できる半導体装置の製造方法を提供することを目的とする。また、開口部内へのレジスト混入を抑制することで、当該半導体装置の製造効率を向上させるとともに、製造コストを低減し、更には装置自体の信頼性をも高めることができる半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、開口部を有した基板に対し、該開口部とは異なる領域においてエッチングを行う工程を含む半導体装置の製造方法であって、前記基板に対し、前記開口部の開口面に跨る形にてレジストを形成し、該レジストを露光によりパターニングした後に、エッチングを行うことを特徴とする。なお、ここで言う「開口部」とは、例えば凹状に基板表面から所定の深さだけ凹んだ形状のものを含む意味であり、また基板の厚さ方向に貫通しているものであっても良い。
【００１０】
このような製造方法によると、開口部内にレジストが混入し難くなり、レジスト塗布後の開口部内洗浄を行わずとも、簡便に不純物混入の極めて少ない開口部を確保することでき、例えば該開口部を基板上下方向へのコンタクトホールとして用いた場合には、該コンタクトホールの導通性を高めることが可能となり得る。また、レジストを開口部内部に潜入した形にて塗布した場合には、開口周辺にレジストが塗布されず、該開口周辺部の基板が不意にエッチングされてしまう惧れがあるが、本発明ではそのような不具合も生じ難い。言い換えると、本発明ではレジストを少なくとも開口部の開口底面に接しない形にて該開口部を覆うように形成するものとしたために、少なくとも開口底面にレジストが残存することがなくなり、当該開口内部の汚れを低減させることができたのである。
【００１１】
なお、レジストの形成方法としては、大気圧下、スピンコート法或いはローラーコート法等を採用することができる。レジストの種類としては、通常の樹脂材料を用いることができるが、開口部について深さが７０μｍ、開口幅（開口径）が最大３０μｍのものに対してレジストを塗布する場合には、例えば粘度１０〜６０ｃｐ（ｍＰａ・ｓ）程度（具体的には１８ｃｐ（ｍＰａ・ｓ））のレジスト樹脂を用いるのが良く、形成するレジストの膜厚は例えば０．５〜４．０μｍ程度（例えば２．０５μｍ）とするのが良い。
【００１２】
また、上記レジストを形成する際に、基板に対して加熱処理を行うものとすることができる。この場合、加熱により開口部内の気体が膨張することとなるため、レジストが開口部内に潜入し難くなり、開口面に沿った橋架け構造のレジストを一層確実に形成することが可能となる。
【００１３】
一方、上記課題を解決するために、本発明の半導体装置の製造方法は、その異なる態様として、基板上に電極を形成する積層工程と、前記電極に対し前記基板表面まで開口する電極孔を形成する電極孔形成工程と、少なくとも前記電極孔内面から該電極の上層を覆う形にて絶縁層を形成する工程と、前記絶縁層に対し、前記電極孔内面側であって基板穿孔予定部に対応する位置に開口部を形成する工程と、該絶縁層をマスクとして前記基板に対して前記電極孔と連通する基板孔を形成する工程と、前記基板面内において、前記電極孔とは異なる領域に前記絶縁層を開口して前記電極の上層面を露出させる接続孔形成工程と、少なくとも前記電極孔及び基板孔の内部から前記露出した電極に連なる形にて、該電極孔及び基板孔内、並びに前記絶縁膜の接続孔内に対して導電部材を充填する導電部材充填工程と、を含み、前記接続孔形成工程において、前記電極孔の開口面に跨る形にてレジストを形成し、該レジストを露光によりパターニングした後にエッチングを行うことで前記接続孔を形成することを特徴とする。
【００１４】
このような製造方法によると、電極孔及び基板孔を含んでなる貫通孔内部に挿通された導電部材により、半導体装置の表裏間で導通をとることができ、この表面及び／又は裏面に別の半導体装置を積層することができるため、三次元実装された半導体装置を提供することが可能となる。また、貫通孔を電極に対して設けたため、基板上の電極が形成されていない領域に貫通孔を形成する場合に比して、省スペース化が可能となり、当該半導体装置の高機能化そして小型化を実現することが可能となり得る。さらに、接続孔形成工程において、電極孔の開口面に跨る形にてレジストを形成してエッチングを行うものとしているため、基板孔内にレジストが混入し難くなり、レジスト剥離時に特別な洗浄を行わずとも、簡便に不純物混入の極めて少ないクリーンな基板孔を確保することでき、該電極孔及び基板孔内に充填させた導電部材の上下方向への導通性を高めることが可能となり得る。
【００１５】
なお、レジストの形成方法としては、大気圧下、スピンコート法或いはローラーコート法等を採用することができる。レジストの種類としては、通常の樹脂材料を用いることができるが、電極孔及び基板孔を双方合わせた深さが７０μｍ、開口幅（開口径）が最大３０μｍの貫通孔にレジストを塗布する場合には、例えば粘度１０〜６０ｃｐ（ｍＰａ・ｓ）程度（具体的には１８ｃｐ（ｍＰａ・ｓ））のレジスト樹脂を用いるのが良く、形成するレジストの膜厚は例えば０．５〜４．０μｍ程度（例えば２．０５μｍ）とするのが良い。
【００１６】
また、上記レジストを形成する際に、電極及び／又は基板に対して加熱処理を行うものとすることができる。この場合、加熱により電極孔及び／又は基板孔の気体が膨張することとなるため、レジストが電極孔内に潜入し難くなり、電極孔の開口面に沿った橋架け構造のレジストを一層確実に形成することが可能となる。
【００１７】
なお、本発明においては、形成したレジストをパターニングした後に、これをマスクとしてエッチングを行うものとしているが、このような開口面に跨るレジストを仮レジストとし、この仮レジストを蓋として別のレジスト（本レジスト）を形成して、該本レジストをマスクとしてエッチングを行うものとすることもできる。また、仮レジストで厚膜化が困難な場合、別のレジストを併用して厚膜化を実現することも可能である。
【００１８】
ここで、電極はアルミニウムを主体として構成されるのが一般的であるが、銅などを用いて形成しても良く、その形状は設計に応じて種々異なるが、例えば一辺が約１００μｍ程度の角形をなしていても良い。なお、電極孔及び基板孔を含んでなる貫通孔内に充填する導電部材についてもアルミニウムや銅を用いることができ、銅を充填させる場合にはＣｕダマシン法を採用することができる。すなわち、貫通孔に銅をＣＶＤ法や、電界メッキ法等により充填させ、ＣＭＰにより表面を研磨除去する方法により、導電部材を形成することができる。このように銅を接続端子用の導電部材として用いた場合には、高速デバイスに適した低抵抗化が実現されることとなり非常に有利な半導体装置となり得る。
【００１９】
なお、上記電極孔及び基板孔からなる貫通孔の孔形状（軸断面形状、或いは開口形状）としては、円形の他、四角形等の多角形も採用することができる。また、一つの電極に対して複数の貫通孔を形成して各貫通孔内に導電部材を挿通し、三次元実装を実現することも可能で、この場合、上下接続における機械的安定性及び電気的安定性の向上を図ることができるようになる。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。なお、本実施の形態においては、各図において各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２１】
（第１の実施の形態）
図１は本発明の方法により製造される半導体装置の第１の実施の形態について、その要部を示す部分断面模式図であって、半導体装置１００は、シリコン基板１０上に熱酸化膜からなる絶縁膜１２及びＳｉＯ_２からなる層間絶縁膜１４を介して電極パッド１６が積層された構成の半導体装置本体部１を三次元実装してなるものである。
【００２２】
各半導体装置本体部１は、シリコン基板１０上に厚さ約４０００Åの絶縁膜１２と、厚さ約１００００Åの層間絶縁膜１４と、厚さ約８０００Åの電極パッド１６とが積層されてなるとともに、これらシリコン基板１０、絶縁膜１２、層間絶縁膜１４、電極パッド１６を積層方向に貫通する貫通孔１１を具備してなり、その貫通孔１１内部には導電部材からなる接続端子２４が挿通されている。また、電極パッド１６上には、該電極パッド１６の貫通孔１１よりも拡径のパッシベーション膜１８が形成されている。さらに、電極パッド１６及びパッシベーション膜１８上には絶縁層２０が積層され、該絶縁層２０は、電極パッド１６上のパッシベーション膜１８が形成されていない領域に接続孔２８を具備するとともに、貫通孔１１に面する絶縁壁部１３を具備してなる。また、絶縁層２０は電極パッド１６上から貫通孔１１内面にまで延びて形成され、電極パッド１６と接続端子２４との間に位置して、これらを絶縁している。
【００２３】
さらに具体的には、絶縁層２０は、電極パッド１６の上層面及び貫通孔１１の内面を覆う形にて形成され、少なくとも電極パッド１６と接続端子２４を接続するための接続孔２８を、貫通孔１１と基板１０の面内において異なる位置に具備してなるものであり、これら接続孔２８と貫通孔１１との間に絶縁壁部１３が配設されているのである。このように絶縁壁部１３は貫通孔１１の内面に沿って、該電極パッド１６の表面から突出する環状凸部を少なくとも有してなり、自身も貫通孔１１に沿う孔部を具備してなるものである。
【００２４】
このような絶縁壁部１３を備える絶縁層２０の孔内側には下地膜２２を介して上記接続端子２４が挿通されている。貫通孔１１内部に形成された接続端子２４は、該貫通孔１１から絶縁層２０の絶縁壁部１３を跨ぐ形にて接続孔２８において電極パッド１６と接続されている。なお、本実施の形態においては、貫通孔１１内面の基板１０と絶縁膜１２との境界付近において段差が形成されており、これにならって接続端子２４の孔との接触面には段差が形成されている。また、貫通孔１１の開口形状（孔軸断面形状）は丸形であるが、その他にも四角形等の多角形状のものを採用することも可能である。
【００２５】
電極パッド１６は、厚さ１００ÅであってＴｉからなる第１層１６ａ、厚さ約１０００ÅであってＴｉＮからなる第２層１６ｂ、厚さ約５０００ÅであってＡｌＣｕからなる第３層１６ｃ、及び厚さ約４００ÅであってＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成されている。前述したように電極パッド１６の孔内面には絶縁壁部１３を具備した絶縁層２０が形成されており、一方、接続端子２４は、貫通孔１１から該絶縁壁部１３を跨いで接続孔２８を介して電極パッド１６と平面的に接続されている。すなわち、貫通孔１１内部に充填された接続端子２４は、電極パッド１６上の貫通孔１１に面する位置に選択的に形成された絶縁層２０の絶縁壁部１３上を覆うとともに、貫通孔１１の孔面とは異なる位置において、絶縁膜２０に形成された接続孔２８にも充填されて電極パッド１６と接続されている。なお、接続孔２８は電極パッド１６の第４層（キャップ層）１６ｄをも貫通する形にて第３層１６ｃにまで開口されている。
【００２６】
以上のような電極パッド１６と接続端子２４との接続に供する接続孔２８は、一つの電極パッド１６に対して多数形成することも可能で、この場合、電極パッド１６と接続端子２４との機械的接続強度が強固なものとなり、その接続安定性が向上することとなる。
【００２７】
また、接続端子２４上層には錫−銀からなるメッキ薄膜１９が形成され、該メッキ薄膜１９を介して異なる半導体装置本体部が積層接続される。なお、半導体装置本体部１においては、シリコン基板１０の貫通孔１１から接続端子２４が若干突出して形成され、その突出した部分が異なる半導体装置本体部の接続端子とメッキ薄膜を介して接続されることとなり、積層された各半導体装置本体部の層間にはアンダフィル２５が充填されている。
【００２８】
このような本実施の形態の半導体装置１００によると、貫通孔１１内部に挿通された接続端子２４により半導体装置本体部１の表裏間で導通をとることができ、この表面及び／又は裏面に別の半導体装置本体部を積層することが可能なため、半導体装置本体部１を三次元実装させることが可能となる。そして、貫通孔１１を電極パッド１６内部に設けたため、シリコン基板１０上の電極パッド１６が形成されていない領域に貫通孔を形成する場合に比して、省スペース化が可能となり、当該半導体装置の高機能化や小型化を実現することが可能となり得る。
【００２９】
また、このような本実施の形態の半導体装置１００において接続端子２４と電極パッド１６との接続を、貫通孔１１内部の接続端子２４から電極パッド１６に対して孔面を介して直接行うのではなく、貫通孔１１の内面に沿って電極パッド１６から突出した構成の絶縁壁部１３を跨ぐ形にて電極パッド１６と接続するものとしたため、接続端子２４は絶縁壁部１３上を超えて電極パッド１６と接続することとなり、つまり接続端子２４が絶縁壁部１３と電極パッド１６との双方に接面した構成となる。この場合、接続端子２４と絶縁壁部１３及び電極パッド１６との接面には少なくとも絶縁壁部１３の厚さ分（電極パッド１６上に突出した分）だけの段差が生じ、段差なしに面一で接続端子２４と絶縁壁部１３及び電極パッド１６とを密着させた場合に比して、その密着力が高くなり、その結果、接続端子２４と電極パッド１６との間の電気的接続状態を安定化することが可能となる。したがって、電気的接続不良に基づく半導体装置１００の誤作動が生じ難く、当該半導体装置１００の信頼性が向上することとなる。
【００３０】
以下、図１に示した半導体装置１００の製造方法について、その一例を説明する。図２〜図６は、半導体装置１００を製造する一連の工程の、本発明に関連した工程を断面図にて示す工程図である。なお、本実施形態においては、シリコンウェハ等の半導体基板に対して各種処理を行う場合を例に挙げて説明するが、多数の半導体チップが形成されている状態の半導体基板そのものに対して処理を行うのではなく、個々の半導体チップに対して以下に示す処理を行っても良い。なお、半導体チップの場合には、一般的には直方体（立方体を含む）であるが、その形状は限定されず、円柱状（球状を含む）であってもよい。
【００３１】
まず、処理対象の半導体基板の構成について説明する。図２（ａ）において、図示しないトランジスタ、メモリ素子、その他の電子素子からなる集積回路が形成されたシリコン等からなる基板（シリコン基板）１０の表面には、絶縁膜１２が形成されている。この絶縁膜１２は、例えば基板１０の基本的な材料であるＳｉ（シリコン）の酸化膜（ＳｉＯ_２）で形成されている。
【００３２】
絶縁膜１２上には、例えば硼燐珪酸ガラス（以下、ＢＰＳＧという）からなる層間絶縁膜１４が形成されている。多層配線構造を有する半導体装置においては、例えば３層配線構造を有する場合、層間絶縁膜１４上に、次の層間絶縁膜１４ａ、更にその次の層間絶縁膜１４ｂが積層されることになる。つまりｎ層多層配線構造を有する場合には、ｎ層分の層間絶縁膜が積層されることとなる（図示せず）。それぞれの層間絶縁膜には、膜厚が５０００Å〜１００００Åのシリコン酸化膜や低誘電率膜が適用される。層間絶縁膜１４上には、図示しない箇所で基板１０に形成された集積回路と電気的に接続された電極としての電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成されている。
【００３３】
電極パッド１６は、例えばスパッタリングにより第１層１６ａ〜第４層１６ｄからなる積層構造を層間絶縁膜１４上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。なお、本実施形態では、電極パッド１６が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１６がＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド１６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
【００３４】
また、電極パッド１６は、基板１０に複数形成された半導体チップの面の少なくとも１辺（多くの場合、２辺又は４辺）に沿って並んで形成される。また、この電極パッド１６は、各半導体チップの面の辺に沿って形成される場合と、中央部に並んで形成される場合がある。なお、電極パッド１６の下方には電子回路が形成されていない。
【００３５】
また、層間絶縁膜１４上には、電極パッド１６を覆うように保護層としてのパッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ_２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成することができる。
【００３６】
次に、以上の構成の半導体基板に対して行う各工程を順次説明する。まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）を図２（ａ）に示したパッシベーション膜１８上の全面に塗布する。なお、このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００３７】
パッシベーション膜１８上にレジストを塗布した後、プリベークを行い、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行うことでレジストを所定形状にパターニングする。なお、レジストの形状は、電極パッド１６の開口形状に応じて設定され、具体的には径６０μｍの円形開口部を有するものである。このようなレジストのパターニング後、ポストベークを行い、図２（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する。図２（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。
【００３８】
なお、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。パッシベーション膜１８に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド１６の開口形状に応じて設定され、その径は電極パッド１６に形成される開口の径より大きい径に設定される。
【００３９】
以上の工程が終了すると、開口部Ｈ１を形成したパッシベーション膜１８上のレジスト７１をマスクとして、ドライエッチングにより電極パッド１６、層間絶縁膜１４、及び絶縁膜１２を開口する。図２（ｃ）は、電極パッド１６、層間絶縁膜１４、及び絶縁膜１２を開口して開口部Ｈ２を形成した状態を示す断面図である。なお、ドライエッチングとしてはＲＩＥを用いることができる。
【００４０】
ここでは、電極パッド１６と層間絶縁膜１４及び絶縁膜１２を同一工程にて開口するものとしているが、例えば電極パッド１６を開口した後に、別工程で層間絶縁膜１４及び絶縁膜１２を開口するものとしても良い。つまり、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直すものとすることができる。さらに、電極パッド１６に形成された開口部Ｈ２を開口した後にレジストを剥離し、電極パッド１６の最表面のＴｉＮをマスクにして、層間絶縁膜１４及び絶縁膜１２をエッチングし、図２（ｃ）に示すように基板１０を露出せしめることも可能である。
【００４１】
以上のような工程により、図２（ｃ）に示すように基板１０の表面が露出される。この後、開口マスクとして使用してきたパッシベーション膜１８上に形成したレジストを、剥離液或いはアッシング等により剥離する。
【００４２】
なお、このように電極パッド１６を開口した後に、別工程で層間絶縁膜１４及び絶縁膜１２を開口するものとすれば、例えば図８に示したような半導体装置本体部３００を含む半導体装置３００を提供することができる。つまり、電極パッド１６に形成された貫通孔の孔径と、層間絶縁膜１４及び絶縁膜１２に形成された貫通孔の孔径が異なり、その結果、該電極パッド１６と層間絶縁膜１４との境界付近において、貫通孔１１の内面に段差が形成されることとなる。この場合、接続端子２４が貫通孔１１から抜ける等の不具合が生じ難くなり、接続端子２４と貫通孔１１との接続状態の安定性を向上させることが可能となる。
【００４３】
次に、図３（ａ）に示すように、基板１０を穿孔するためのエッチング用ハードマスク２９を形成する。ハードマスク２９は、パッシベーション膜１８及び電極パッド１６の上層面、及び開口部Ｈ２の内面を覆う態様にて形成するものとし、例えばＳｉＯ_２等の絶縁材料を用いてＣＶＤ法等により形成することができる。このようにハードマスク２９を全面形成したのち、図３（ａ）に示すように、開口部Ｈ２の底においてハードマスク２９の開口部Ｈ５を形成し、基板１０の表面を開口部Ｈ２に露出させる。ここでは開口部Ｈ５に対応した開口を有するレジストを用いたエッチングにより、ハードマスク２９の穿孔を行った。なお、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）であってもよい。
【００４４】
そして、この開口部Ｈ５を備えるハードマスク２９を用いて、ドライエッチングにより、図３（ｂ）に示すように基板１０を穿孔する。なお、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ）を用いることができる。図３（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。なお、ハードマスク２９の開口部Ｈ５は、基板穿孔時のオーバーエッチ（サイドエッチ）を考慮して、開口径３０μｍ〜５０μｍ（例えば３０μｍ）としている。
【００４５】
ここでは、パッシベーション膜１８及び電極パッド１６上、ならびに開口部Ｈ１，Ｈ２内面に形成されたハードマスク２９をレジストマスクとして基板１０を穿孔しているため、図３（ｂ）に示すように、基板１０に形成される孔部Ｈ３の径は、電極パッド１６に形成された開口部Ｈ２の径よりも小さいものとなる。その結果、開口部Ｈ１，Ｈ２、及び孔部Ｈ３を連通してなる貫通孔に、基板１０の一部が突出してなる段差部が形成されることとなる。
【００４６】
なお、ハードマスク２９の膜厚については、基板１０に対して７０μｍ程度の深さの孔を形成する場合には、例えば正珪酸四エチル（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ：Ｓｉ（ＯＣ_２Ｈ_６）_４：以下、ＴＥＯＳという）を原料として、ＰＥＣＶＤ（ＰｌａｓｍａＥｎｈａｎｃｅｄＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）を用いて形成したシリコン酸化膜、即ちＰＥ−ＴＥＯＳ法にて形成したシリコン酸化膜を２μｍ程度形成する必要がある。ハードマスク２９の形成方法としては、ＰＥ−ＴＥＯＳ法の他にも、オゾンとＴＥＯＳを用いて熱ＣＶＤ法によりシリコン酸化膜を形成する、即ちＯ_３−ＴＥＯＳ法、或いはＳｉＨ_４−Ｎ_２Ｏ系、ＳｉＨ_４−Ｏ_２系のプラズマ励起ＣＶＤ法により形成することも可能である。また、基板穿孔工程により、ハードマスク２９も薄膜化され、該穿孔工程後には膜厚が１０００Å〜９０００Å程度に減少することとなる。つまり、本実施の形態では、ハードマスク２９の膜厚をオーバーエッチング量よりも大きな値となるように設定した。
【００４７】
ここで、通常用いられるフォトレジストマスクでは、ドライエッチングの耐性が乏しいため７０μｍ孔設に対して１０μｍ程度のレジストマスクが必要で、厚膜によりコストアップに繋がる上、プロセス的にもアスペクト比が大きくなり、非効率的である。しかしながら、上述のようなハードマスク２９によると、膜厚を薄くでき、コスト削減とともに効率的な製造プロセスを実現できる。
【００４８】
また、ハードマスク２９の開口部Ｈ５の開口形状としては、本実施の形態では円形を採用しているが、四角形等の多角形を採用でき、開口プロセスにはＰＦＣ系ドライエッチング、又はＢＨＦ系ウェットエッチングのいずれかが好適である。
【００４９】
以上の工程が終了すると、孔部Ｈ３よりも孔内側に突出して残されたハードマスク２９の突出部２９ａをエッチングにより除去する。すなわち電極パッド１６、層間絶縁膜１４、絶縁膜１２の開口部内壁に残されたハードマスク２９について、孔部Ｈ３よりも突出した突出部２９ａを選択的に除去し、図４（ａ）に示すように電極パッド１６、層間絶縁膜１４、絶縁膜１２の開口部内壁に薄膜の絶縁膜２９が残存するようにエッチングする。図４（ａ）は、電極パッド１６の上方並びに開口部Ｈ２の内壁に絶縁膜２０を残存させた状態を示す断面図である。このようなエッチングを行うことで、孔部Ｈ３の開口径よりも大きい開口径を有する形にて、電極パッド１６、層間絶縁膜１４、絶縁膜１２の開口部内壁に薄層絶縁膜２９を形成する（残存させる）ことが可能である。なお、この場合の薄層絶縁膜２９の電極パッド１６内に相当する部分の開口径は、形成した基板貫通孔の開口径及び形成した電極孔の開口径に対応させる。例えば、薄層絶縁膜２９の電極パッド１６内に相当する部分の開口径は、基板貫通孔の開口径を３０μｍ、電極孔の開口径を６０μｍとしたとき、その間の値の４０μｍ〜５８μｍ（例えば５０μｍ）程度となる。
【００５０】
次に、突出部２９ａ除去用のレジストを除去した後、絶縁膜２９上及び孔部Ｈ３内に絶縁膜の被覆処理を行う。ここでは、ＰＥ−ＴＥＯＳ法にて、シリコン酸化膜を１μｍ程度形成するものとしており、その結果、図４（ｂ）に示すように、基板１０、絶縁膜１２，１４、電極パッド１６に連通した貫通孔１１内部に絶縁膜２０を形成することができる。
【００５１】
続いて、図５（ａ）に示すように絶縁膜２０上にレジスト７２を塗布する。この場合、用いるレジスト樹脂は、ＪＳＲ（株）社製ＪＳＲ−ＰＦＲ−ＩＸ４１０粘度１８ｃｐ（ｍＰａ・ｓ）、少なくとも絶縁膜２０上を６０℃で３５秒間低温アドヒュージョン処理した後に、主回転数２３００ｒｐｍで大気圧下スピンコートした。このときの塗布膜厚は２０５００Åであった。
【００５２】
このレジスト７２は、電極パッド１６の上方の一部を開口するために用いるものであり、このレジスト７２を塗布した後、プリベーク（９０℃、１８０ｓｅｃ）を行い、さらに所定のパターンが形成されたマスクを用いて露光処理（３００ｍｓｅｃ）及び現像処理を行う。なお、この場合の現像シーケンスは、１１０℃、９０ｓｅｃの条件でポストエクスポージャーベークを行い、デベロッピング後、ポストベークを１１５℃、１２０ｓｅｃ行うものである。その結果、レジスト７２は、電極パッド１６の上方以外の部分並びに孔部Ｈ３（貫通孔１１）及びその周辺部のみにレジストが残された形状、例えば貫通孔１１（周辺部を含む）を中心とした円環形状となる。つまり、貫通孔１１を塞ぐ構成のブリッジ状の蓋部７２ｂを備えるようにレジスト７２がパターニングされ、そのレジスト７２の電極パッド１６に平面的に重畳する位置には開口部７２ａが形成される。
【００５３】
この場合、絶縁膜２０に形成された孔（貫通孔１１に相当する領域）とは異なる領域、すなわちレジスト７２の開口部７２ａに相当する領域において、少なくとも絶縁膜２０を穿孔することが可能となる。しかも、レジスト７２が貫通孔１１内部に潜入することなく、該貫通孔１１の開口面にブリッジ状に跨って形成されているため、貫通孔１１内にレジストが混入し難くなり、レジスト塗布後に貫通孔１１内を洗浄しなくても、簡便に不純物混入の極めて少ない貫通孔１１を確保することでき、貫通孔１１内に形成する接続端子２４（図１参照）の導通性を高めることが可能となり得る。また、レジスト７２を貫通孔１１内部に潜入した形にて塗布した場合には、貫通孔１１周辺にレジストが塗布されず、該貫通孔１１周辺部の絶縁膜２０が不意にエッチングされてしまう惧れがあるが、本実施の形態ではそのような不具合も生じ難いものとなる。
【００５４】
なお、レジスト７２の形成方法としては、スピンコート法以外にもローラーコート法等を採用することができる。また、レジストの種類としては、通常の樹脂材料を用いることができるが、本実施の形態では、貫通孔１１について深さが７０μｍ、孔径が３０μｍであるため、粘度１０〜６０ｃｐ（ｍＰａ・ｓ）程度（具体的には１８ｃｐ（ｍＰａ・ｓ））のものを用いた。また、レジスト７２を形成する際に、絶縁膜２０を含む基板１０に対して加熱処理を行うものとすることができる。この場合、加熱により貫通孔１１内の気体が膨張するため、レジスト７２が貫通孔１１内に一層潜入し難くなり、開口面に沿った橋架け構造のレジスト７２ｂを一層確実に形成することが可能となる。
【００５５】
レジストのパターニングが終了すると、ポストベークを行った後、エッチングにより電極パッド１６の一部を覆う絶縁膜２０を除去することで、図５（ｂ）に示すように電極パッド１６の貫通孔１１周辺に絶縁壁部１３を残存させた状態で、該電極パッド１６の上層の絶縁膜２０に接続孔２８を開口する。図５（ｂ）は、電極パッド１６を覆う絶縁膜２０の一部を除去した状態を示す断面図である。図５（ｂ）に示すように、電極パッド１６の開口周辺部（貫通孔周辺部）を除いた領域には接続孔２８が形成され、電極パッド１６の一部が露出した状態となる。なお、この接続孔２８によって、後の工程で形成される接続端子（電極部）と電極パッド１６とを接続することができる。
【００５６】
以上の工程が終了すると、図６（ａ）に示すように、絶縁膜２０の表面、電極パッド１６の露出部、並びに貫通孔１１の内面及び底部に、バリア層及びシード層を含む下地膜２２を形成する工程が行われ、さらに接続端子２４の充填工程が行われる。図６（ａ）は、下地膜２２及び接続端子２４を形成した状態を示す断面図である。図６（ａ）に示すように、下地膜２２は、絶縁壁部１３と接続孔２８内部を十分にカバーして、電極パッド１６上と絶縁膜２０上に連続的に形成される。
【００５７】
接続端子２４の形成に際しては、下地膜２２の形成が終了すると、接続端子を形成するためのレジストを塗布し、次に、電気化学プレーティング（ＥＣＰ）法を用いて、貫通孔１１の内部及び接続孔２８の内部を含む形にて下地膜２２上にメッキ処理を施して、貫通孔１１内部を銅で埋め込むとともに、絶縁壁部１３を跨いで接続孔２８内部にも銅を埋め込むものとしている。このようにして、貫通孔１１とは異なる領域の接続孔２８において、接続端子２４と電極パッド１６とが電気的に接続され、基板１０の表面側の外部電極となる接続端子２４が形成される。
【００５８】
この後、レジストを剥離し、バリア層及びシード層の不要部（図示省略）をエッチングにより除去することにより、図６（ｂ）に示すような状態が形成される。
【００５９】
以上の工程を経て製造された半導体装置本体部は、例えば接続端子２４が基板１０の裏面に露出するまで基板１０の裏面が研磨され、露出した接続端子２４と電気的に接続された電極が形成される。そして、基板１０の表面及び裏面に共に電極が形成された半導体装置本体部を積層し、又は、基板１０の表面及び裏面に共に電極が形成された半導体装置本体部を少なくとも１つ含んで積層して半導体装置本体部間を配線することにより高密度実装が可能な三次元実装型（スタックド型）の半導体装置が製造される。なお、各半導体装置本体部を積層するには、上下に配置された半導体装置本体部の電極を、ハンダ等のロウ材１９（図１参照）によって電気的な導通を取りつつ、接合するようにしても良い。
【００６０】
なお、各半導体装置本体部を積層するには、上下に配置された半導体装置本体部の電極を、ハンダ等のロウ材によって電気的な導通を取りつつ、接合するようにしても良い。また、半導体装置本体部を接合するためだけの接着材を用いても良い。この接着剤は、液状又はゲル状の接着剤であってもよいし、シート状の接着シートであってもよい。接着剤は、エポキシ樹脂を主な材料とするものであってもよく、絶縁性のものであってもよい。
【００６１】
また、接着剤により半導体装置本体部同士を接合するだけではなく、電気的な導通を取る場合には、導電性物質を含んだ接着剤を用いても良い。この導電性物質は、例えば、ロウ材、ハンダ等の粒子で構成され、それらが接着材料中に分散している。こうすることで、被接続体同士の接合時に、その粒子が接合のロウとして働き、接合性をさらに著しく向上することができる。
【００６２】
接着剤は、導電粒子が分散された異方性導電接着剤（ＡＣＡ）、例えば異方性導電膜（ＡＣＦ）や異方性導電ペースト（ＡＣＰ）であってもよい。異方性導電接着剤は、バインダに導電粒子（フィラー）が分散されたもので、分散剤が添加される場合もある。異方性導電接着剤のバインダとして、熱硬化性の接着剤が使用されることが多い。その場合には、配線パターンと電極との間に、導電粒子が介在して両者間の電気的な接続が図られる。
【００６３】
また、電極間の電気的な接続には、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダ等による金属接合を適用してもよい。例えば、電極にこれらの材料を設け、熱のみ、超音波振動のみ、又は超音波振動及び熱等を印加して両者を接合する。両者が接合されると、振動や熱によって電極に設けられた材料が拡散して金属接合が形成される。
【００６４】
以上のように積層されて形成される三次元実装型の半導体装置の最も下（又は最も上）に位置する半導体装置本体部の接続端子２４には、外部端子が接続される。この外部端子はハンダ又は金属等で形成することができるが、必ずしもこれらに制限される訳ではなく、導電性の部材で形成すればよい。また、ハンダボールは必ずしも必要ではなく、半導体装置本体部を基板上に実装して、半導体モジュールを構成してもよい。さらに、ハンダボールを形成せず、マザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で電気的な接続をとってもよい。
【００６５】
以上説明したように、本実施形態による半導体装置の製造方法によれば、パッシベーション膜１８を開口し、引き続き電極パッド１６を開口して電極パッド１６に開口部Ｈ２を形成した後、パッシベーション膜１８の上面及び開口部内壁、さらには電極パッド１６、層間絶縁膜１４、絶縁膜１２の開口部内壁に形成され、その開口底部に自身の開口部Ｈ５を有してなるハードマスク２９をマスクとして基板１０を穿孔している。このため、基板１０から電極パッド１６に至る積層方向において貫通孔内面に段差部を形成することが可能となり、その貫通孔内部に形成する接続端子２４の抜け防止に寄与することが可能となる。
【００６６】
また、上述したように、絶縁膜２０に接続孔２８を形成するに際して、貫通孔１１を塞ぐ構成のブリッジ状の蓋部７２ｂを備えるようにレジスト７２をパターニングしたため、レジスト７２が貫通孔１１内部に潜入することが防止され、レジスト塗布後に貫通孔１１内を洗浄しなくても、簡便に不純物混入の極めて少ない貫通孔１１を確保することできる。その結果、貫通孔１１内に形成する接続端子２４（図１参照）の導通性を高めることが可能となり得る。
【００６７】
また、本実施形態によれば、半導体素子が形成されていない領域に配設された電極パッド１６に開口部Ｈ２（貫通孔１１）を穿孔して接続端子２４を形成しているため、電極パッド１６の形成位置とは異なる位置に接続端子２４を形成した場合に比べて、半導体装置の面積を有効に利用することができ、その結果として半導体装置の設計の自由度が向上する。ここで、接続端子２４を電極パッド１６の形成位置とは異なる位置に形成した場合には、接続端子２４の大きさが制限されることがあったが、本実施形態では接続端子２４の大きさを電極パッド１６と同程度の大きさにすることができるため、これにより他の半導体装置と接続される面積が大になり、その結果として半導体装置の信頼性・信頼性を向上させることができる。
【００６８】
なお、本実施形態では接続端子２４を構成する導電部材として銅を用いており、銅を充填させる際にＣｕダマシン法を採用することができる。すなわち、孔部Ｈ３に銅をＣＶＤ法、電界メッキ法等により充填させ、ＣＭＰにより表面の表面の不要な部分を研磨除去する方法により、接続端子２４を形成することができる。勿論、接続端子２４は銅以外のアルミニウム等を主体として構成することも可能である。
【００６９】
（第２の実施の形態）
次に、本発明の半導体装置の第２の実施の形態について説明する。図７は第２の実施の形態の半導体装置について、その要部を示す部分断面模式図であって、第１の実施の形態の図１に相当する図である。第２の実施の形態の半導体装置２００は、シリコン基板１０上に絶縁膜１２及び層間絶縁膜１４を介して電極パッド１６が積層された構成の半導体装置本体部１を複数積層してなるものであって、第１の実施の形態と大きく異なる点は、シリコン基板１０、絶縁膜１２、層間絶縁膜１４及び電極パッド１６を貫通する貫通孔１１が面一に形成されている点である。したがって、図１と同じ構成のものについては、該図１と同じ符号を付し説明を省略する。
【００７０】
各半導体装置本体部２は、シリコン基板１０と電極パッド１６の積層方向に面一で貫通する貫通孔１１を具備してなり、該貫通孔１１内部には導電部材からなる接続端子２４が挿通されている。このような本実施の形態の半導体装置２００によると、貫通孔１１の内面が面一で段差の生じない状態で形成されているため、当該貫通孔１１内面へのメッキ処理等が容易となり、段差がある場合に比して均一な薄膜を形成することが可能となる。
【００７１】
また、本実施の形態においても、貫通孔１１内部に挿通された接続端子２４により半導体装置本体部２の表裏間で導通をとることができ、この表面及び／又は裏面に別の半導体装置本体部を積層することが可能なため、半導体装置本体部２を三次元実装させることが可能となる。そして、貫通孔１１を電極パッド１６内部に設けたため、シリコン基板１０上の電極パッド１６が形成されていない領域に貫通孔を形成する場合に比して、省スペース化が可能となり、当該半導体装置の高機能化ないし小型化を実現することが可能となり得る。
【００７２】
また、このような本実施の形態の半導体装置２００において接続端子２４と電極パッド１６との接続を、貫通孔１１内部の接続端子２４から電極パッド１６に対して直接行うのではなく、貫通孔１１の内面に沿って電極パッド１６から突出した構成の絶縁壁部１３を跨ぐ形にて、電極パッド１６と平面的に接続するものとしたため、接続端子２４は絶縁壁部１３上を超えて電極パッド１６と接続することとなり、つまり接続端子２４が絶縁壁部１３と電極パッド１６との双方に接面した構成となる。この場合、接続端子２４と絶縁壁部１３及び電極パッド１６との接面には少なくとも絶縁壁部１３の厚さ分だけの段差が生じ、段差なしに面一で接続端子２４と絶縁壁部１３及び電極パッド１６とを密着させた場合に比して、その密着力が高くなり、その結果、接続端子２４と電極パッド１６との間の電気的接続状態を安定化することが可能となる。
【００７３】
なお、図７に示した半導体装置２００の製造方法については、図２（ｂ）から図２（ｃ）に示したような、電極パッド１６及び絶縁膜１２，１４に対する開口工程と、基板１０に対する穿孔工程とを同一工程にて行うのが良い。これにより、各層の開口径が略同一となり、段差のない、若しくは段差の少ない貫通孔１１を形成することができる。なお、このような方法によっても若干の段差が生じた場合には、その段差の部分をエッチングにより除去するものとしても良い。
【００７４】
上記のような基板１０に対する穿孔工程を行った後は、図４（ｂ）に示すような絶縁膜２０、図５に示すような接続孔２８及び下地膜２２を形成し、接続端子２４を充填することで、貫通孔１１に段差のない半導体装置本体部２を得ることができる。勿論、この場合も図５（ａ）に示したようなブリッジ状の蓋部７２ｂを備えたレジスト７２により接続孔２８を形成するのが良い。
【００７５】
（第３の実施の形態）
図９は、本発明の半導体デバイスの一実施形態たる回路基板の概略構成を示す斜視図である。図９に示すように、本実施の形態の半導体デバイス１０２は、上記半導体装置１００（２００，３００）が回路基板１０１上に搭載された構成を具備している。回路基板１０１には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０１には例えば銅等からなる配線パターンが所望の回路となるように形成されており、それらの配線パターンと半導体装置１００の配線パターンとが機械的に接続され、又は、上述した異方性導電膜を用いて電気的な導通がとられている。
【００７６】
また、本実施形態の半導体装置を具備した半導体デバイスを有する電子機器として、図１０にはノート型パーソナルコンピュータ２０１が示されている。図９に示した半導体デバイスは各電子機器の筐体内部に配置される。
【００７７】
また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【図面の簡単な説明】
【図１】第１の実施の形態の半導体装置について概略構成を示す断面模式図。
【図２】図１の半導体装置の一製造工程を示す断面模式図。
【図３】図２に続く、半導体装置の一製造工程を示す断面模式図。
【図４】図３に続く、半導体装置の一製造工程を示す断面模式図。
【図５】図４に続く、半導体装置の一製造工程を示す断面模式図。
【図６】図５に続く、半導体装置の一製造工程を示す断面模式図。
【図７】第２の実施の形態の半導体装置について概略構成を示す断面模式図。
【図８】半導体装置の一変形例について概略構成を示す断面模式図。
【図９】第３の実施の形態の半導体デバイスについて概略構成を示す斜視図。
【図１０】電子機器の一実施の形態について概略構成を示す斜視図。
【符号の説明】
１，２…半導体装置本体部、１０…シリコン基板（基板）、１１…貫通孔（開口部）、１３…絶縁壁部（絶縁部材）、１６…電極パッド（電極）、１８…パッシベーション膜（絶縁膜）、２０…絶縁膜、２４…接続端子（導電部材）、７２…レジスト、１００，２００、３００…半導体装置、１０２…半導体デバイス、２０１…電子機器[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, a semiconductor device, an electronic device, and a method of manufacturing a semiconductor device, and more particularly to a semiconductor device having a configuration suitable for a three-dimensional mounting technique.
[0002]
[Prior art]
At present, portable electronic devices such as mobile phones, notebook personal computers, and PDAs (Personal Data Assistance) are becoming smaller and lighter, so that various electronic components such as semiconductor chips provided therein are downsized. In addition, the space for mounting the electronic component is extremely limited. For this reason, for example, in the case of a semiconductor chip, the packaging method has been devised, and an ultra-small packaging called a CSP (Chip Scale Package) has been devised. A semiconductor chip manufactured by using the CSP technology may have a mounting area approximately equal to the area of the semiconductor chip, so that high-density mounting can be achieved.
[0003]
However, it is expected that the above electronic devices are required to be further miniaturized and multifunctional in the future, and it is necessary to further increase the mounting density of semiconductor chips. Under such a background, for example, a three-dimensional mounting technology as disclosed in Patent Document 1 has been devised. The three-dimensional mounting technology is a technology for stacking semiconductor chips having similar functions or semiconductor chips having different functions, and connecting the semiconductor chips by wiring, thereby achieving high-density mounting of the semiconductor chips.
[0004]
[Patent Document 1]
JP-A-2002-50738
[0005]
[Problems to be solved by the invention]
By the way, in the above-described three-dimensional mounting technology, a technology for wiring connection between the semiconductor chips is extremely important. This is because, in order for a semiconductor device composed of a plurality of semiconductor chips to perform its intended function, it is a necessary condition that wiring is made as designed, and that the connection between the semiconductor chips is strengthened. This is because it is necessary to ensure the reliability of the device.
[0006]
The semiconductor chip used in the three-dimensional mounting technology has, for example, electrodes formed on the front and back surfaces of the semiconductor substrate, and a through hole penetrating from the front surface to the back surface of the semiconductor substrate, and upper and lower through this through hole. The electrode has an electrode structure in which the electrodes are electrically connected to each other. Then, when semiconductor chips having such an electrode structure are stacked, the electrodes formed on the back surface of a certain semiconductor chip are connected to the electrodes formed on the front surface of another semiconductor chip. Connected.
[0007]
In such a semiconductor device, the connection state of the electrodes, that is, the electrical connection state, is an important factor in securing the reliability of the semiconductor device. For example, when an electrical connection failure occurs, the semiconductor device has an error. Operation may occur. On the other hand, the formation of the above-mentioned electrode structure requires many steps, so that there is a problem that manufacturing efficiency is poor. In the above-described electrode structure, it is essential to form a through-hole. However, it is necessary to prevent impurities such as a resist from entering into the through-hole in a series of manufacturing steps. It is preferable from the viewpoint of enhancing the properties.
[0008]
The present invention has been made in view of the above circumstances, and when performing etching on a substrate having at least an opening, a method of manufacturing a semiconductor device employing a process in which impurities are less likely to be mixed into the opening. It is another object of the present invention to provide a method of manufacturing a semiconductor device which can secure a better electric connection state in a through hole of a substrate by employing this method. In addition, a method for manufacturing a semiconductor device capable of improving the manufacturing efficiency of the semiconductor device, reducing the manufacturing cost, and further increasing the reliability of the device itself by suppressing the mixing of the resist into the opening portion. The purpose is to provide.
[0009]
[Means for Solving the Problems]
In order to solve the above problems, a method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device including a step of etching a substrate having an opening in a region different from the opening, A resist is formed on the substrate so as to extend over the opening surface of the opening, and after the resist is patterned by exposure, etching is performed. Note that the term “opening” used herein includes, for example, a shape that is recessed from the surface of the substrate by a predetermined depth, and may be a shape that penetrates in the thickness direction of the substrate. good.
[0010]
According to such a manufacturing method, it becomes difficult for the resist to be mixed into the opening, and even without cleaning the inside of the opening after the application of the resist, it is possible to easily secure an opening with very little impurity contamination. When used as a contact hole in the vertical direction of the substrate, the conductivity of the contact hole can be improved. In addition, when the resist is applied in a form in which it penetrates into the opening, the resist is not applied around the opening, and the substrate around the opening may be unexpectedly etched. Such defects are unlikely to occur. In other words, in the present invention, since the resist is formed so as to cover at least the opening in a form not in contact with the bottom of the opening, the resist does not remain at least at the bottom of the opening, and the inside of the opening is not left. Dirt could be reduced.
[0011]
As a method for forming the resist, a spin coating method, a roller coating method, or the like under atmospheric pressure can be employed. As the type of the resist, an ordinary resin material can be used. However, when the resist is applied to the opening having a depth of 70 μm and an opening width (opening diameter) of 30 μm at the maximum, for example, a viscosity of 10 μm is used. It is preferable to use a resist resin of about 60 cp (mPa · s) (specifically, 18 cp (mPa · s)), and the thickness of the formed resist is, for example, about 0.5 to 4.0 μm (for example, 2.05 μm). ) And good.
[0012]
When the resist is formed, heat treatment may be performed on the substrate. In this case, the gas in the opening is expanded by heating, so that it is difficult for the resist to infiltrate into the opening, and the resist having a bridge structure along the opening surface can be formed more reliably.
[0013]
On the other hand, in order to solve the above problem, a method of manufacturing a semiconductor device according to the present invention includes, as different aspects thereof, a laminating step of forming an electrode on a substrate, and forming an electrode hole opening to the substrate surface with respect to the electrode. Forming an insulating layer so as to cover at least the upper layer of the electrode from the inner surface of the electrode hole, and forming an insulating layer on the inner surface side of the electrode hole with respect to the insulating layer. Forming an opening at a position to be formed, and forming a substrate hole communicating with the electrode hole with respect to the substrate using the insulating layer as a mask, and in a region different from the electrode hole in the substrate surface. A connection hole forming step of opening the insulating layer to expose the upper layer surface of the electrode, and in a form connected to the exposed electrode from at least the inside of the electrode hole and the substrate hole, inside the electrode hole and the substrate hole, and Absolute A conductive member filling step of filling a conductive member into the connection hole of the film, wherein in the connection hole forming step, a resist is formed so as to straddle the opening surface of the electrode hole, and the resist is exposed to light. The connection hole is formed by performing etching after patterning.
[0014]
According to such a manufacturing method, conduction can be established between the front and back surfaces of the semiconductor device by the conductive member inserted into the through hole including the electrode hole and the substrate hole. Since the semiconductor devices can be stacked, a three-dimensionally mounted semiconductor device can be provided. Further, since the through-hole is provided for the electrode, space saving can be achieved as compared with a case where the through-hole is formed in a region where the electrode is not formed on the substrate, and the semiconductor device has a high function and a small size. Can be realized. Furthermore, in the connection hole forming step, since the resist is formed so as to straddle the opening surface of the electrode hole and the etching is performed, the resist is hardly mixed into the substrate hole, and a special cleaning is performed at the time of removing the resist. At least, it is possible to easily secure a clean substrate hole with very little impurity contamination, and it may be possible to increase the conductivity of the conductive member filled in the electrode hole and the substrate hole in the vertical direction.
[0015]
As a method for forming the resist, a spin coating method, a roller coating method, or the like under atmospheric pressure can be employed. As the type of the resist, an ordinary resin material can be used. However, when the resist is applied to a through-hole having a depth of 70 μm including both the electrode hole and the substrate hole and a maximum opening width (opening diameter) of 30 μm. For example, it is preferable to use a resist resin having a viscosity of about 10 to 60 cp (mPa · s) (specifically, 18 cp (mPa · s)), and the thickness of the formed resist is, for example, about 0.5 to 4.0 μm. (For example, 2.05 μm).
[0016]
In forming the resist, heat treatment may be performed on the electrode and / or the substrate. In this case, since the gas in the electrode hole and / or the substrate hole expands due to the heating, the resist does not easily penetrate into the electrode hole, and the resist having a bridge structure along the opening surface of the electrode hole can be more reliably formed. It can be formed.
[0017]
In the present invention, etching is performed using the formed resist as a mask after patterning the formed resist. However, such a resist that straddles the opening surface is used as a temporary resist, and another resist ( The present resist may be formed, and etching may be performed using the present resist as a mask. When it is difficult to increase the thickness of the temporary resist, it is possible to increase the thickness by using another resist.
[0018]
Here, the electrode is generally formed mainly of aluminum, but may be formed of copper or the like, and its shape varies depending on the design. For example, a square having a side of about 100 μm is used. May be used. Note that aluminum or copper can also be used for the conductive member to be filled in the through hole including the electrode hole and the substrate hole, and when copper is to be filled, a Cu damascene method can be employed. That is, a conductive member can be formed by a method in which copper is filled in the through holes by a CVD method, an electrolytic plating method, or the like, and the surface is polished and removed by CMP. When copper is used as the conductive member for the connection terminal as described above, a reduction in resistance suitable for a high-speed device is realized, which can be a very advantageous semiconductor device.
[0019]
In addition, as the hole shape (shaft cross-sectional shape or opening shape) of the through hole composed of the electrode hole and the substrate hole, a polygon such as a quadrangle other than a circle can be adopted. It is also possible to form a plurality of through holes for one electrode and insert a conductive member into each through hole to realize three-dimensional mounting. In this case, mechanical stability and electrical stability in vertical connection are realized. It is possible to improve the mechanical stability.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the present embodiment, the scale of each layer and each member is made different in order to make each layer and each member in each drawing a size recognizable in the drawings.
[0021]
(First Embodiment)
FIG. 1 is a schematic partial cross-sectional view showing a main part of a first embodiment of a semiconductor device manufactured by the method of the present invention. A semiconductor device 100 is formed of a thermal oxide film on a silicon substrate 10. Insulating film 12 and SiO ₂ The semiconductor device main body 1 having a configuration in which electrode pads 16 are stacked via an interlayer insulating film 14 made of is formed by three-dimensional mounting.
[0022]
Each semiconductor device body 1 is formed by stacking an insulating film 12 having a thickness of about 4000 °, an interlayer insulating film 14 having a thickness of about 10,000 °, and an electrode pad 16 having a thickness of about 8000 ° on a silicon substrate 10, A through-hole 11 penetrates the silicon substrate 10, the insulating film 12, the interlayer insulating film 14, and the electrode pad 16 in the laminating direction. A connection terminal 24 made of a conductive member is inserted into the through-hole 11. I have. Further, a passivation film 18 having a diameter larger than that of the through hole 11 of the electrode pad 16 is formed on the electrode pad 16. Further, an insulating layer 20 is laminated on the electrode pad 16 and the passivation film 18. The insulating layer 20 has a connection hole 28 in a region on the electrode pad 16 where the passivation film 18 is not formed, and a through hole. 11 is provided. Further, the insulating layer 20 is formed to extend from above the electrode pad 16 to the inner surface of the through hole 11, and is located between the electrode pad 16 and the connection terminal 24 to insulate them.
[0023]
More specifically, the insulating layer 20 is formed so as to cover the upper layer surface of the electrode pad 16 and the inner surface of the through-hole 11, and penetrates at least the connection hole 28 for connecting the electrode pad 16 and the connection terminal 24. The insulating wall 13 is provided between the hole 11 and the through hole 11 at different positions in the plane of the substrate 10. As described above, the insulating wall portion 13 has at least the annular convex portion protruding from the surface of the electrode pad 16 along the inner surface of the through hole 11, and the insulating wall portion 13 itself has the hole portion along the through hole 11. Things.
[0024]
The connection terminal 24 is inserted through a base film 22 inside the hole of the insulating layer 20 having the insulating wall portion 13. The connection terminal 24 formed inside the through hole 11 is connected to the electrode pad 16 at the connection hole 28 so as to straddle the insulating wall portion 13 of the insulating layer 20 from the through hole 11. In the present embodiment, a step is formed near the boundary between the substrate 10 and the insulating film 12 on the inner surface of the through hole 11, and a step is formed on the contact surface of the connection terminal 24 with the hole. Have been. The opening shape (hole axis cross-sectional shape) of the through-hole 11 is round, but it is also possible to adopt a polygonal shape such as a quadrangle.
[0025]
The electrode pad 16 includes a first layer 16a having a thickness of 100 ° and made of Ti, a second layer 16b having a thickness of about 1000 ° and made of TiN, a third layer 16c having a thickness of about 5000 ° and made of AlCu, and A fourth layer (cap layer) 16d having a thickness of about 400 ° and made of TiN is sequentially laminated. As described above, the insulating layer 20 having the insulating wall portion 13 is formed on the inner surface of the hole of the electrode pad 16, while the connection terminal 24 extends from the through hole 11 to the connection hole 28 over the insulating wall portion 13. Are connected to the electrode pad 16 in a plane. That is, the connection terminal 24 filled in the through hole 11 covers the insulating wall portion 13 of the insulating layer 20 selectively formed at the position facing the through hole 11 on the electrode pad 16, and The connection hole 28 formed in the insulating film 20 is also filled and connected to the electrode pad 16 at a position different from the hole surface of FIG. Note that the connection hole 28 is opened to the third layer 16c so as to penetrate the fourth layer (cap layer) 16d of the electrode pad 16 as well.
[0026]
A large number of connection holes 28 for connection between the electrode pad 16 and the connection terminal 24 as described above can be formed for one electrode pad 16. In this case, a mechanical connection between the electrode pad 16 and the connection terminal 24 is made. The connection strength becomes strong, and the connection stability is improved.
[0027]
Further, a plating thin film 19 made of tin-silver is formed on the upper layer of the connection terminal 24, and different semiconductor device main bodies are laminated and connected via the plating thin film 19. In the semiconductor device main body 1, connection terminals 24 are formed to slightly protrude from the through holes 11 of the silicon substrate 10, and the protruding portions are connected to connection terminals of different semiconductor device main bodies via plated thin films. In other words, the underfill 25 is filled between the layers of the stacked semiconductor device main bodies.
[0028]
According to the semiconductor device 100 of the present embodiment as described above, conduction can be established between the front and back of the semiconductor device main body 1 by the connection terminal 24 inserted into the through-hole 11. Since the semiconductor device main bodies can be stacked, the semiconductor device main body 1 can be three-dimensionally mounted. Since the through-hole 11 is provided inside the electrode pad 16, space can be saved as compared with a case where the through-hole is formed in a region where the electrode pad 16 is not formed on the silicon substrate 10, and the semiconductor device is improved. It may be possible to realize higher functionality and smaller size.
[0029]
In the semiconductor device 100 according to the present embodiment, the connection between the connection terminal 24 and the electrode pad 16 is not performed directly from the connection terminal 24 inside the through hole 11 to the electrode pad 16 via the hole surface. Instead, the connection terminal 24 is connected to the electrode pad 16 so as to straddle the insulating wall portion 13 having a configuration protruding from the electrode pad 16 along the inner surface of the through hole 11. The connection is made with the pad 16, that is, the connection terminal 24 comes into contact with both the insulating wall portion 13 and the electrode pad 16. In this case, a step is generated at the contact surface between the connection terminal 24 and the insulating wall portion 13 and the electrode pad 16 by at least the thickness of the insulating wall portion 13 (protruding above the electrode pad 16), and the surface is formed without a step. As compared with the case where the connection terminal 24 is in close contact with the insulating wall portion 13 and the electrode pad 16, the adhesion is higher, and as a result, the electrical connection state between the connection terminal 24 and the electrode pad 16 is increased. Can be stabilized. Therefore, malfunction of the semiconductor device 100 due to poor electrical connection hardly occurs, and the reliability of the semiconductor device 100 is improved.
[0030]
Hereinafter, an example of a method of manufacturing the semiconductor device 100 shown in FIG. 1 will be described. 2 to 6 are cross-sectional views illustrating a series of steps for manufacturing the semiconductor device 100, which are related to the present invention. In the present embodiment, a case where various processes are performed on a semiconductor substrate such as a silicon wafer will be described as an example. However, the process is performed on the semiconductor substrate itself in which a large number of semiconductor chips are formed. Instead of performing the processing, the following processing may be performed on each semiconductor chip. In the case of a semiconductor chip, it is generally a rectangular parallelepiped (including a cube), but the shape is not limited, and may be a columnar shape (including a spherical shape).
[0031]
First, a configuration of a semiconductor substrate to be processed will be described. In FIG. 2A, an insulating film 12 is formed on a surface (silicon substrate) 10 made of silicon or the like on which an integrated circuit including a transistor, a memory element, and other electronic elements (not shown) is formed. The insulating film 12 is, for example, an oxide film (SiO) of Si (silicon) which is a basic material of the substrate 10. ₂ ).
[0032]
On the insulating film 12, an interlayer insulating film 14 made of, for example, borophosphosilicate glass (hereinafter, referred to as BPSG) is formed. In a semiconductor device having a multilayer wiring structure, for example, in the case of having a three-layer wiring structure, the next interlayer insulating film 14a and the next interlayer insulating film 14b are laminated on the interlayer insulating film 14. That is, when the semiconductor device has an n-layer multilayer wiring structure, n-layer interlayer insulating films are stacked (not shown). For each interlayer insulating film, a silicon oxide film or a low dielectric constant film having a thickness of 5000 to 10000 is applied. On the interlayer insulating film 14, electrode pads 16 as electrodes electrically connected to an integrated circuit formed on the substrate 10 at locations not shown are formed. The electrode pad 16 includes a first layer 16a made of Ti (titanium), a second layer 16b made of TiN (titanium nitride), a third layer 16c made of AlCu (aluminum / copper), and a fourth layer (made of TiN). Cap layers 16d are sequentially laminated.
[0033]
The electrode pad 16 has a laminated structure including the first layer 16a to the fourth layer 16d formed on the entire surface of the interlayer insulating film 14 by, for example, sputtering, and is patterned into a predetermined shape (for example, a circular shape) using a resist or the like. It is formed by this. In the present embodiment, the case where the electrode pad 16 is formed by the above-described laminated structure will be described as an example. However, the electrode pad 16 may be formed only of Al. It is preferable to form using. In addition, the electrode pad 16 is not limited to the above configuration, and may be appropriately changed according to required electrical characteristics, physical characteristics, and chemical characteristics.
[0034]
The electrode pads 16 are formed side by side along at least one side (in most cases, two or four sides) of the surface of the semiconductor chip formed on the substrate 10. The electrode pads 16 may be formed along the sides of the surface of each semiconductor chip, or may be formed side by side at the center. Note that no electronic circuit is formed below the electrode pad 16.
[0035]
Further, a passivation film 18 as a protective layer is formed on the interlayer insulating film 14 so as to cover the electrode pads 16. This passivation film 18 is made of SiO ₂ (Silicon oxide), SiN (silicon nitride), polyimide resin, or the like.
[0036]
Next, each step performed on the semiconductor substrate having the above configuration will be sequentially described. First, a resist (not shown) is applied to the entire surface of the passivation film 18 shown in FIG. 2A by a method such as spin coating, dipping, or spray coating. This resist is used to open the passivation film 18 covering the electrode pads 16, and may be any of a photoresist, an electron beam resist, and an X-ray resist, and may be a positive type or a negative type. Any of these may be used.
[0037]
After applying a resist on the passivation film 18, the resist is patterned into a predetermined shape by performing pre-baking and performing an exposure process and a development process using a mask on which a predetermined pattern is formed. The shape of the resist is set according to the shape of the opening of the electrode pad 16, and specifically has a circular opening having a diameter of 60 μm. After the patterning of the resist, post baking is performed, and as shown in FIG. 2B, a part of the passivation film 18 covering the electrode pad 16 is etched to form an opening H1. FIG. 2B is a cross-sectional view showing a state in which the passivation film 18 is opened to form an opening H1.
[0038]
Note that dry etching is preferably applied. The dry etching may be reactive ion etching (RIE: Reactive Ion Etching). Further, wet etching may be applied as etching. The cross-sectional shape of the opening H1 formed in the passivation film 18 is set in accordance with the opening shape of the electrode pad 16 formed in a step described later, and the diameter is larger than the diameter of the opening formed in the electrode pad 16. Is set to
[0039]
When the above steps are completed, the electrode pad 16, the interlayer insulating film 14, and the insulating film 12 are opened by dry etching using the resist 71 on the passivation film 18 in which the opening H1 has been formed as a mask. FIG. 2C is a cross-sectional view showing a state in which the electrode pad 16, the interlayer insulating film 14, and the insulating film 12 are opened to form an opening H2. Note that RIE can be used as dry etching.
[0040]
Here, the electrode pad 16 and the interlayer insulating film 14 and the insulating film 12 are opened in the same step. However, for example, after the electrode pad 16 is opened, the interlayer insulating film 14 and the insulating film 12 are opened in another step. It is good. That is, in the above process, the etching was repeated using the same resist mask, but after each etching step, the resist can be re-patterned. Further, after opening the opening H2 formed in the electrode pad 16, the resist is peeled off, and the interlayer insulating film 14 and the insulating film 12 are etched by using the TiN on the outermost surface of the electrode pad 16 as a mask, and FIG. The substrate 10 can be exposed as shown in FIG.
[0041]
Through the steps described above, the surface of the substrate 10 is exposed as shown in FIG. Thereafter, the resist formed on the passivation film 18 which has been used as the opening mask is stripped by a stripping solution or ashing.
[0042]
If the interlayer insulating film 14 and the insulating film 12 are opened in a separate step after the opening of the electrode pad 16 in this manner, for example, the semiconductor device 300 including the semiconductor device body 300 as shown in FIG. Can be provided. That is, the hole diameter of the through-hole formed in the electrode pad 16 is different from the hole diameter of the through-hole formed in the interlayer insulating film 14 and the insulating film 12, and as a result, the vicinity of the boundary between the electrode pad 16 and the interlayer insulating film 14 In this case, a step is formed on the inner surface of the through hole 11. In this case, problems such as the connection terminal 24 coming out of the through hole 11 are less likely to occur, and the stability of the connection state between the connection terminal 24 and the through hole 11 can be improved.
[0043]
Next, as shown in FIG. 3A, an etching hard mask 29 for perforating the substrate 10 is formed. The hard mask 29 is formed so as to cover the upper surface of the passivation film 18 and the electrode pad 16 and the inner surface of the opening H2. ₂ It can be formed by a CVD method or the like using an insulating material such as. After the entire surface of the hard mask 29 is formed in this manner, as shown in FIG. 3A, an opening H5 of the hard mask 29 is formed at the bottom of the opening H2, and the surface of the substrate 10 is exposed to the opening H2. . Here, the hard mask 29 was perforated by etching using a resist having an opening corresponding to the opening H5. Note that dry etching is preferably applied. The dry etching may be reactive ion etching (RIE: Reactive Ion Etching).
[0044]
Then, using the hard mask 29 having the opening H5, the substrate 10 is perforated by dry etching as shown in FIG. 3B. Here, in addition to RIE, ICP (Inductively Coupled Plasma) can be used as dry etching. FIG. 3B is a cross-sectional view showing a state in which a hole H3 is formed by piercing the substrate 10. The opening H5 of the hard mask 29 has an opening diameter of 30 μm to 50 μm (for example, 30 μm) in consideration of an overetch (side etch) at the time of punching a substrate.
[0045]
Here, since the substrate 10 is perforated using the hard mask 29 formed on the passivation film 18 and the electrode pads 16 and on the inner surfaces of the openings H1 and H2 as a resist mask, as shown in FIG. The diameter of the hole H3 formed in the electrode 10 is smaller than the diameter of the opening H2 formed in the electrode pad 16. As a result, a step formed by projecting a part of the substrate 10 is formed in the through hole communicating the openings H1 and H2 and the hole H3.
[0046]
In the case where a hole having a depth of about 70 μm is formed in the substrate 10, for example, tetraethyl orthosilicate (Si (OC) ₂ H ₆ ) ₄ It is necessary to form a silicon oxide film formed using PECVD (Plasma Enhanced Chemical Vapor Deposition), that is, a silicon oxide film formed by a PE-TEOS method with a thickness of about 2 μm using TEOS as a raw material. As a method for forming the hard mask 29, in addition to the PE-TEOS method, a silicon oxide film is formed by a thermal CVD method using ozone and TEOS, that is, O 2 ₃ -TEOS method or SiH ₄ -N ₂ O-based, SiH ₄ -O ₂ It can also be formed by a system plasma excitation CVD method. Further, the hard mask 29 is also made thinner by the substrate perforation step, and the film thickness is reduced to about 1000 to 9000 degrees after the perforation step. That is, in the present embodiment, the thickness of the hard mask 29 is set to a value larger than the over-etching amount.
[0047]
Here, a commonly used photoresist mask has poor resistance to dry etching, so a resist mask of about 10 μm is required for forming a hole of 70 μm, which leads to an increase in cost due to a thick film and a large aspect ratio in terms of process. And is inefficient. However, according to the hard mask 29 described above, the film thickness can be reduced, and the cost can be reduced and an efficient manufacturing process can be realized.
[0048]
In the present embodiment, the opening shape of the opening H5 of the hard mask 29 is a circle, but a polygon such as a square can be used, and the opening process is a PFC dry etching or a BHF wet etching. Either of the etchings is preferred.
[0049]
When the above steps are completed, the protruding portions 29a of the hard mask 29 remaining protruding from the hole H3 to the inside of the hole are removed by etching. That is, from the hard mask 29 left on the inner wall of the opening of the electrode pad 16, the interlayer insulating film 14, and the insulating film 12, the protruding portion 29a protruding from the hole H3 is selectively removed, as shown in FIG. Thus, the etching is performed so that the thin insulating film 29 remains on the inner walls of the openings of the electrode pad 16, the interlayer insulating film 14, and the insulating film 12. FIG. 4A is a cross-sectional view showing a state in which the insulating film 20 is left above the electrode pad 16 and on the inner wall of the opening H2. By performing such etching, the thin insulating film 29 is formed on the inner walls of the opening of the electrode pad 16, the interlayer insulating film 14, and the insulating film 12 so as to have an opening diameter larger than the opening diameter of the hole H3. (Remain). In this case, the opening diameter of the portion of the thin insulating film 29 corresponding to the inside of the electrode pad 16 corresponds to the opening diameter of the formed substrate through-hole and the opening diameter of the formed electrode hole. For example, the opening diameter of the portion corresponding to the inside of the electrode pad 16 of the thin insulating film 29 is 40 μm to 58 μm (for example, when the opening diameter of the substrate through-hole is 30 μm and the opening diameter of the electrode hole is 60 μm). 50 μm).
[0050]
Next, after removing the resist for removing the protruding portion 29a, the insulating film is coated on the insulating film 29 and in the hole H3. Here, the silicon oxide film is formed to a thickness of about 1 μm by the PE-TEOS method. As a result, as shown in FIG. 4B, the silicon oxide film communicates with the substrate 10, the insulating films 12, 14, and the electrode pads 16. The insulating film 20 can be formed inside the through hole 11.
[0051]
Subsequently, a resist 72 is applied on the insulating film 20 as shown in FIG. In this case, the resist resin used is JSR-PFR-IX410 manufactured by JSR Corporation and has a viscosity of 18 cp (mPa · s). Spin coating was performed under atmospheric pressure. The coating thickness at this time was 20500 °.
[0052]
The resist 72 is used to open a part of the upper part of the electrode pad 16. After the resist 72 is applied, a pre-bake (90 ° C., 180 sec) is performed, and a mask on which a predetermined pattern is formed Exposure processing (300 msec) and development processing are performed using. In this case, the development sequence is such that post-exposure baking is performed at 110 ° C. for 90 seconds, and post-baking is performed at 115 ° C. for 120 seconds after development. As a result, the resist 72 has a shape in which the resist is left only in a portion other than above the electrode pad 16 and in the hole H3 (the through hole 11) and its peripheral portion, for example, around the through hole 11 (including the peripheral portion). It has a ring shape. That is, the resist 72 is patterned so as to include a bridge-like lid 72b configured to close the through hole 11, and an opening 72a is formed at a position of the resist 72 that overlaps the electrode pad 16 in a plane.
[0053]
In this case, at least the insulating film 20 can be pierced in a region different from the hole formed in the insulating film 20 (a region corresponding to the through hole 11), that is, in a region corresponding to the opening 72a of the resist 72. . In addition, since the resist 72 is formed in a bridging manner on the opening surface of the through hole 11 without penetrating into the through hole 11, the resist hardly mixes into the through hole 11, and the resist 72 penetrates after the resist is applied. Even if the inside of the hole 11 is not cleaned, the through hole 11 with very little impurity contamination can be easily secured, and the conductivity of the connection terminal 24 (see FIG. 1) formed in the through hole 11 can be improved. obtain. In addition, when the resist 72 is applied in a form in which it penetrates into the through hole 11, the resist is not applied around the through hole 11, and the insulating film 20 around the through hole 11 may be unexpectedly etched. However, in the present embodiment, such a problem hardly occurs.
[0054]
In addition, as a method for forming the resist 72, a roller coating method or the like can be adopted in addition to the spin coating method. As the type of the resist, an ordinary resin material can be used, but in the present embodiment, the through hole 11 has a depth of 70 μm and a hole diameter of 30 μm, and thus has a viscosity of 10 to 60 cp (mPa · s). The degree (specifically, 18 cp (mPa · s)) was used. In forming the resist 72, heat treatment may be performed on the substrate 10 including the insulating film 20. In this case, the gas in the through-hole 11 expands due to the heating, so that the resist 72 is more difficult to infiltrate into the through-hole 11, and the resist 72b having a bridge structure along the opening surface can be formed more reliably. It becomes.
[0055]
When the patterning of the resist is completed, post-baking is performed, and then the insulating film 20 covering a part of the electrode pad 16 is removed by etching, so that the periphery of the through hole 11 of the electrode pad 16 is removed as shown in FIG. A connection hole 28 is opened in the insulating film 20 above the electrode pad 16 with the insulating wall portion 13 remaining. FIG. 5B is a cross-sectional view showing a state where a part of the insulating film 20 covering the electrode pad 16 has been removed. As shown in FIG. 5B, a connection hole 28 is formed in a region excluding the periphery of the opening (peripheral portion of the through hole) of the electrode pad 16, and a part of the electrode pad 16 is exposed. The connection hole 28 allows connection between a connection terminal (electrode portion) formed in a later step and the electrode pad 16.
[0056]
When the above steps are completed, as shown in FIG. 6A, the base film 22 including the barrier layer and the seed layer is formed on the surface of the insulating film 20, the exposed portion of the electrode pad 16, and the inner surface and the bottom of the through hole 11. Is formed, and then a step of filling the connection terminals 24 is performed. FIG. 6A is a cross-sectional view showing a state where the base film 22 and the connection terminals 24 are formed. As shown in FIG. 6A, the base film 22 is formed continuously on the electrode pads 16 and the insulating film 20 so as to sufficiently cover the inside of the insulating wall portion 13 and the inside of the connection hole 28.
[0057]
In forming the connection terminal 24, when the formation of the base film 22 is completed, a resist for forming the connection terminal is applied, and then the inside of the through hole 11 and the inside of the through hole 11 are formed by using an electrochemical plating (ECP) method. A plating process is performed on the base film 22 so as to include the inside of the connection hole 28 so as to fill the inside of the through hole 11 with copper, and to fill the inside of the connection hole 28 across the insulating wall portion 13. . In this manner, the connection terminal 24 and the electrode pad 16 are electrically connected to each other in the connection hole 28 in a region different from the through hole 11, and the connection terminal 24 serving as an external electrode on the front surface side of the substrate 10 is formed. .
[0058]
Thereafter, the resist is peeled off, and unnecessary portions (not shown) of the barrier layer and the seed layer are removed by etching, whereby a state as shown in FIG. 6B is formed.
[0059]
In the semiconductor device main body manufactured through the above steps, for example, the back surface of the substrate 10 is polished until the connection terminals 24 are exposed on the back surface of the substrate 10 to form electrodes electrically connected to the exposed connection terminals 24. Is done. Then, the semiconductor device main body having electrodes formed on both the front and back surfaces of the substrate 10 is laminated, or the semiconductor device main body having at least one semiconductor device having both electrodes formed on the front and rear surfaces of the substrate 10 is laminated. Thus, a three-dimensional mounting type (stacked type) semiconductor device capable of high-density mounting by wiring between semiconductor device body portions is manufactured. In order to stack the semiconductor device body portions, the electrodes of the semiconductor device body portions arranged above and below are joined while maintaining electrical continuity with a brazing material 19 (see FIG. 1) such as solder. May be.
[0060]
In order to stack the semiconductor device body portions, the electrodes of the semiconductor device body portions arranged above and below may be joined while maintaining electrical continuity with a brazing material such as solder. Further, an adhesive only for bonding the semiconductor device body may be used. This adhesive may be a liquid or gel adhesive, or a sheet adhesive sheet. The adhesive may be mainly composed of epoxy resin, or may be insulating.
[0061]
Further, in the case where not only the semiconductor device body portions are joined to each other with an adhesive but also electrical continuity is established, an adhesive containing a conductive substance may be used. This conductive substance is composed of particles such as brazing material and solder, and these are dispersed in the adhesive material. By doing so, at the time of joining the objects to be connected, the particles act as joining brazing, and the joining property can be further remarkably improved.
[0062]
The adhesive may be an anisotropic conductive adhesive (ACA) in which conductive particles are dispersed, for example, an anisotropic conductive film (ACF) or an anisotropic conductive paste (ACP). The anisotropic conductive adhesive is obtained by dispersing conductive particles (filler) in a binder, and a dispersant may be added in some cases. A thermosetting adhesive is often used as a binder for the anisotropic conductive adhesive. In that case, conductive particles are interposed between the wiring pattern and the electrode, and electrical connection between the two is achieved.
[0063]
Further, for electrical connection between the electrodes, metal bonding using Au-Au, Au-Sn, solder, or the like may be applied. For example, these materials are provided on an electrode, and only heat, ultrasonic vibration, or ultrasonic vibration and heat are applied to join the two. When the two are joined, the material provided on the electrode is diffused by vibration or heat to form a metal joint.
[0064]
External terminals are connected to the connection terminals 24 of the semiconductor device body located at the lowermost (or uppermost) of the three-dimensionally mounted semiconductor device formed by lamination as described above. The external terminal can be formed of solder, metal, or the like, but is not necessarily limited thereto, and may be formed of a conductive member. Further, the solder balls are not necessarily required, and the semiconductor module may be configured by mounting the semiconductor device body on a substrate. Further, instead of forming the solder balls, the solder balls applied to the motherboard at the time of mounting the motherboard may be used, and the electrical connection may be made by the surface tension at the time of melting.
[0065]
As described above, according to the method for fabricating the semiconductor device according to the present embodiment, the opening H2 is formed in the electrode pad 16 by opening the passivation film 18 and subsequently opening the electrode pad 16 and then forming the opening H2 in the electrode pad 16. The substrate 10 is formed on a hard mask 29 formed on the upper surface and the inner wall of the opening, and further on the inner wall of the opening of the electrode pad 16, the interlayer insulating film 14, and the insulating film 12 and having its own opening H5 at the bottom of the opening. Is perforated. For this reason, it is possible to form a step on the inner surface of the through hole in the laminating direction from the substrate 10 to the electrode pad 16, and it is possible to contribute to preventing the connection terminals 24 formed inside the through hole from coming off.
[0066]
Further, as described above, when forming the connection hole 28 in the insulating film 20, the resist 72 is patterned so as to include the bridge-shaped lid portion 72 b configured to close the through hole 11. Infiltration is prevented, and even if the inside of the through-hole 11 is not washed after the application of the resist, the through-hole 11 with extremely little impurity contamination can be easily secured. As a result, it may be possible to enhance the conductivity of the connection terminal 24 (see FIG. 1) formed in the through hole 11.
[0067]
Further, according to the present embodiment, the connection terminal 24 is formed by piercing the opening H2 (through hole 11) in the electrode pad 16 provided in the region where the semiconductor element is not formed. The area of the semiconductor device can be used more effectively than when the connection terminal 24 is formed at a position different from the position where the semiconductor device 16 is formed. As a result, the degree of freedom in designing the semiconductor device is improved. Here, when the connection terminal 24 is formed at a position different from the position where the electrode pad 16 is formed, the size of the connection terminal 24 is sometimes limited. Can be made approximately the same size as the electrode pad 16, thereby increasing the area connected to other semiconductor devices, and as a result, the reliability and reliability of the semiconductor device can be improved. .
[0068]
In the present embodiment, copper is used as a conductive member constituting the connection terminal 24, and a Cu damascene method can be employed when filling copper. That is, the connection terminal 24 can be formed by filling the hole portion H3 with copper by a CVD method, an electrolytic plating method, or the like, and polishing and removing an unnecessary portion of the surface by CMP. Of course, the connection terminal 24 can also be mainly composed of aluminum or the like other than copper.
[0069]
(Second embodiment)
Next, a second embodiment of the semiconductor device of the present invention will be described. FIG. 7 is a schematic partial cross-sectional view showing a main part of the semiconductor device of the second embodiment, and is a diagram corresponding to FIG. 1 of the first embodiment. The semiconductor device 200 according to the second embodiment is formed by stacking a plurality of semiconductor device body portions 1 each having a configuration in which an electrode pad 16 is stacked on a silicon substrate 10 with an insulating film 12 and an interlayer insulating film 14 interposed therebetween. A major difference from the first embodiment is that the through holes 11 penetrating the silicon substrate 10, the insulating film 12, the interlayer insulating film 14, and the electrode pads 16 are formed flush. Therefore, components having the same configuration as in FIG. 1 are denoted by the same reference numerals as in FIG. 1 and description thereof is omitted.
[0070]
Each semiconductor device main body 2 includes a through hole 11 penetrating flush with the silicon substrate 10 and the electrode pad 16 in the laminating direction, and a connection terminal 24 made of a conductive member is inserted into the through hole 11. ing. According to the semiconductor device 200 of the present embodiment, since the inner surface of the through hole 11 is formed in a state where the inner surface is flush with no step, the plating process or the like on the inner surface of the through hole 11 becomes easy, and the step This makes it possible to form a uniform thin film as compared with the case where there is a thin film.
[0071]
Also in the present embodiment, conduction can be established between the front and back of the semiconductor device body 2 by the connection terminal 24 inserted into the through hole 11, and another semiconductor device body is provided on the front surface and / or the back surface. Can be stacked, so that the semiconductor device body 2 can be three-dimensionally mounted. Since the through-hole 11 is provided inside the electrode pad 16, space can be saved as compared with a case where the through-hole is formed in a region where the electrode pad 16 is not formed on the silicon substrate 10, and the semiconductor device is improved. It may be possible to realize higher functionality or smaller size.
[0072]
In the semiconductor device 200 of the present embodiment, the connection between the connection terminal 24 and the electrode pad 16 is not performed directly from the connection terminal 24 inside the through hole 11 to the electrode pad 16, The connection terminal 24 extends over the insulating wall 13 over the insulating wall 13 so as to straddle the insulating wall 13 having a configuration protruding from the electrode pad 16 along the inner surface of the electrode pad 16. 16, that is, the connection terminal 24 is in contact with both the insulating wall 13 and the electrode pad 16. In this case, a step is formed at the contact surface between the connection terminal 24 and the insulating wall portion 13 and the electrode pad 16 by at least the thickness of the insulating wall portion 13, and the connection terminal 24 and the insulating wall portion 13 are flush with each other without any step. As compared with the case where the electrode pads 16 are in close contact with each other, the adhesion is higher, and as a result, the electrical connection between the connection terminal 24 and the electrode pads 16 can be stabilized.
[0073]
Note that, in the method of manufacturing the semiconductor device 200 shown in FIG. 7, an opening process for the electrode pad 16 and the insulating films 12 and 14 as shown in FIGS. The perforation step is preferably performed in the same step. Thereby, the opening diameter of each layer becomes substantially the same, and the through-hole 11 having no step or a small step can be formed. If a slight step is generated by such a method, the portion of the step may be removed by etching.
[0074]
After the perforation process is performed on the substrate 10 as described above, an insulating film 20 as shown in FIG. 4B, a connection hole 28 and a base film 22 as shown in FIG. By doing so, it is possible to obtain the semiconductor device body 2 having no step in the through hole 11. Of course, in this case as well, it is preferable that the connection hole 28 is formed by the resist 72 having the bridge-shaped lid 72b as shown in FIG.
[0075]
(Third embodiment)
FIG. 9 is a perspective view showing a schematic configuration of a circuit board as one embodiment of the semiconductor device of the present invention. As shown in FIG. 9, the semiconductor device 102 of the present embodiment has a configuration in which the semiconductor device 100 (200, 300) is mounted on a circuit board 101. Generally, an organic substrate such as a glass epoxy substrate is used for the circuit board 101. A wiring pattern made of, for example, copper or the like is formed on the circuit board 101 so as to form a desired circuit, and these wiring patterns and the wiring pattern of the semiconductor device 100 are mechanically connected. Electrical continuity is achieved by using a conductive film.
[0076]
FIG. 10 illustrates a notebook personal computer 201 as an electronic apparatus including a semiconductor device including the semiconductor device of the present embodiment. The semiconductor device shown in FIG. 9 is arranged inside the housing of each electronic device.
[0077]
Further, the electronic device is not limited to the above-mentioned notebook computer and mobile phone, but can be applied to various electronic devices. For example, liquid crystal projectors, multimedia-capable personal computers (PCs) and engineering workstations (EWS), pagers, word processors, televisions, video tape recorders of the viewfinder or monitor direct-view type, electronic organizers, electronic desk calculators, car navigation systems The present invention can be applied to electronic devices such as a device, a POS terminal, and a device having a touch panel.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view illustrating a schematic configuration of a semiconductor device according to a first embodiment.
FIG. 2 is a schematic sectional view showing one manufacturing process of the semiconductor device in FIG. 1;
FIG. 3 is a schematic cross-sectional view showing one manufacturing step of the semiconductor device, following FIG. 2;
FIG. 4 is a schematic cross-sectional view showing one manufacturing step of the semiconductor device, following FIG. 3;
FIG. 5 is a schematic cross-sectional view showing one manufacturing step of the semiconductor device, following FIG. 4;
FIG. 6 is a schematic cross-sectional view showing one manufacturing step of the semiconductor device, following FIG. 5;
FIG. 7 is a schematic cross-sectional view illustrating a schematic configuration of a semiconductor device according to a second embodiment.
FIG. 8 is a schematic cross-sectional view illustrating a schematic configuration of a modification of the semiconductor device.
FIG. 9 is a perspective view showing a schematic configuration of a semiconductor device according to a third embodiment.
FIG. 10 is a perspective view illustrating a schematic configuration of an embodiment of an electronic device.
[Explanation of symbols]
Reference numerals 1 and 2: semiconductor device body, 10: silicon substrate (substrate), 11: through hole (opening), 13: insulating wall (insulating member), 16: electrode pad (electrode), 18: passivation film (insulating) 20) insulating film, 24 ... connection terminal (conductive member), 72 ... resist, 100, 200, 300 ... semiconductor device, 102 ... semiconductor device, 201 ... electronic equipment

Claims

A method of manufacturing a semiconductor device including a step of etching a substrate having an opening in a region different from the opening,
A method of manufacturing a semiconductor device, comprising: forming a resist on the substrate so as to straddle the opening surface of the opening, patterning the resist by exposure, and then performing etching.

2. The method according to claim 1, wherein a heat treatment is performed on the substrate when forming the resist.

A laminating step of forming electrodes on the substrate,
An electrode hole forming step of forming an electrode hole that opens to the substrate surface for the electrode,
Forming an insulating layer in a form covering at least the upper layer of the electrode from the inner surface of the electrode hole;
A step of forming an opening at a position on the inner surface side of the electrode hole and corresponding to the portion where the substrate is to be drilled, with respect to the insulating layer;
Forming a substrate hole communicating with the electrode hole with respect to the substrate using the insulating layer as a mask,
A connection hole forming step of opening the insulating layer in a region different from the electrode hole to expose an upper surface of the electrode in the substrate surface;
A conductive member filling step of filling a conductive member into at least the electrode hole and the substrate hole, in the electrode hole and the substrate hole, and in the connection hole of the insulating film, in a form continuing from the inside of the electrode hole and the substrate hole; Including
In the connecting hole forming step, a resist is formed so as to straddle an opening surface of the electrode hole, and the resist is patterned by exposure, and then etching is performed to form the connecting hole. Production method.