JP2003298036A

JP2003298036A - 駆動制御装置及びセンサシステム

Info

Publication number: JP2003298036A
Application number: JP2002099562A
Authority: JP
Inventors: Shinobu Sumi; 忍角
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2002-04-02
Filing date: 2002-04-02
Publication date: 2003-10-17

Abstract

(57)【要約】【課題】各読取画素ごとに複数のスイッチング素子が
設けられたセンサアレイと、各スイッチング素子を駆動
するための複数のドライバを備えたフォトセンサシステ
ムにおいて、システムの装置構成を小型化しつつ、製品
コストの低減を図ることができるフォトセンサシステム
を提供する。【解決手段】センサシステムは、ダブルゲート型フォ
トセンサ１０を複数配列してなるセンサアレイ１００
と、各ダブルゲート型フォトセンサ１０のトップゲート
端子Ｔ及びボトムゲート端子Ｂに対して、個別にリセッ
トパルス及び読み出しパルスを供給する単一のゲートド
ライバ１１０Ａを備え、該ゲートドライバ１１０Ａに設
けられたゲート選択回路１１２によりリセットパルス及
び読み出しパルスを所定のタイミングで選択的に各セン
サに供給する構成を有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、駆動制御装置及び
センサシステムに関し、特に、複数のセンサがマトリク
ス状又はライン状に配列されたセンサアレイを備え、該
センサアレイを走査駆動することにより、被写体の画像
パターンを読み取るセンサシステム、及び、該センサシ
ステムに適用して良好な駆動制御装置に関する。

【０００２】

【従来の技術】従来、印刷物や写真、あるいは、指紋等
の微細な凹凸形状等の２次元の画像パターンを読み取る
技術として、例えば、光電変換素子（フォトセンサ）等
のセンサをマトリクス状あるいはライン状に配列して構
成されるセンサアレイを走査駆動することにより、セン
サアレイ上に設けられた検知面上に載置、接触された被
写体の画像パターンを読み取る画像読取装置が知られて
いる。

【０００３】このような画像読取装置は、近年の個人情
報や企業情報等の管理や保護、あるいは、防犯等のセキ
ュリティに対する社会的な要求の高まりに伴って、指紋
認証システム（指紋照合装置）等の個人認証の技術分野
への応用が盛んに研究、開発されている。

【０００４】ここで、画像読取装置に適用されるセンサ
アレイとしては、一般に、ＣＣＤ（Charge Coupled Dev
ice）等の固体撮像デバイスが用いられている。ＣＣＤ
は、周知の通り、フォトダイオードや薄膜トランジスタ
（ＴＦＴ：Thin Film Transistor）等のフォトセンサを
複数配列した構成を有し、各フォトセンサの受光部に照
射された光量に応じて発生する電子−正孔対の量（電荷
量）を、水平走査回路及び垂直走査回路により検出し、
照射光の輝度を検知している。

【０００５】ところで、このようなＣＣＤを適用したフ
ォトセンサシステム（画像読取装置のうち、センサアレ
イ、水平走査回路及び垂直走査回路等を含む主要部分；
詳しくは後述する）においては、基礎技術が確立されて
おり、画像読取装置等の実製品への適用が容易であると
いう利点を有しているものの、フォトセンサアレイの構
造上、走査された各フォトセンサを選択状態にするため
の選択トランジスタを個別に設ける必要があるため、被
写体画像の読取精度を向上（高精細化）させるためにセ
ンサアレイの検出画素数を増加させると、それにしたが
ってシステム自体が大型化してしまうという課題を有し
ていた。

【０００６】そこで、近年、このような課題を解決する
ための構成として、フォトセンサ自体にフォトセンス機
能と選択トランジスタ機能とを持たせるようにした、い
わゆる、ダブルゲート構造を有する薄膜トランジスタ
（以下、「ダブルゲート型フォトセンサ」と記す）が開
発され、システムの小型化や画素の高密度化（読取画像
の高精細化）を図る試みがなされている。

【０００７】以下、従来技術における画像読取装置に適
用されるダブルゲート型フォトセンサについて説明す
る。まず、本発明に係る画像読取装置に適用されるダブ
ルゲート型フォトセンサについて、図面を参照して説明
する。図５は、ダブルゲート型フォトセンサの概略構成
を示す断面構造図である。

【０００８】図５（ａ）に示すように、ダブルゲート型
フォトセンサ１０は、励起光（ここでは、可視光）が入
射されると電子−正孔対が生成されるアモルファスシリ
コン薄膜等からなる半導体層（チャネル領域）１１と、
該半導体層１１の両端にそれぞれ設けられたｎ^＋シリコ
ンからなる不純物層１７、１８と、不純物層１７、１８
上に形成されたクロム、クロム合金、アルミニウム、ア
ルミニウム合金等から選択され、可視光に対して不透明
のドレイン電極１２及びソース電極１３と、半導体層１
１の上方（図面上方）にブロック絶縁膜１４及び上部
（トップ）ゲート絶縁膜１５を介して形成された酸化ス
ズ（ＳｎＯ₂）膜やＩＴＯ（Indium-Tin-Oxide：インジ
ウム−スズ酸化物）膜等の透明電極層からなり、可視光
に対して透過性を示すトップゲート電極２１と、トップ
ゲート電極２１上に設けられた保護絶縁膜２０と、半導
体層１１の下方（図面下方）に下部（ボトム）ゲート絶
縁膜１６を介して形成されたクロム、クロム合金、アル
ミニウム、アルミニウム合金等から選択され、可視光に
対して不透明なボトムゲート電極２２と、を有して構成
されている。そして、このような構成を有するダブルゲ
ート型フォトセンサ１０は、ガラス基板等の透明な絶縁
性基板１９上に形成されている。

【０００９】ここで、図５（ａ）において、トップゲー
ト絶縁膜１５、ブロック絶縁膜１４、ボトムゲート絶縁
膜１６及び保護絶縁膜２０は、いずれも半導体層１１を
励起する可視光に対して高い透過率を有する材質、例え
ば、窒化シリコンや酸化シリコン、ＩＴＯ等により構成
されることにより、上記ダブルゲート型フォトセンサ１
０は、トップゲート電極２１側（図面上方）から入射し
た光のみがトップゲート電極２１、上部ゲート絶縁膜１
５及びブロック絶縁膜１４を透過して、半導体層１１に
入射され、チャネル領域にキャリヤ（正孔）が発生し、
蓄積される構造を有している。

【００１０】すなわち、上述したようなダブルゲート型
フォトセンサ１０は、半導体層１１、ソース電極１２、
ドレイン電極１３及びトップゲート電極２１により構成
され、後述するフォトセンス機能を実現するためのトラ
ンジスタ構造（スイッチング素子）と、半導体層１１、
ソース電極１２、ドレイン電極１３及びボトムゲート電
極２２により構成され、後述する選択読み出し機能を実
現するためのトランジスタ構造（スイッチング素子）
と、を有して構成され手いる。

【００１１】そして、このような構成を有するダブルゲ
ート型フォトセンサ１０は、一般に、図５（ｂ）に示す
ような等価回路により表される。ここで、ＴＧはトップ
ゲート電極２１と電気的に接続されたトップゲート端
子、ＢＧはボトムゲート電極２２と電気的に接続された
ボトムゲート端子、Ｓはソース電極１３と電気的に接続
されたソース端子、Ｄはドレイン電極１２と電気的に接
続されたドレイン端子である。

【００１２】次に、上述したダブルゲート型フォトセン
サを２次元配列して構成されるフォトセンサアレイを備
えたフォトセンサシステムについて、図面を参照して簡
単に説明する。ここでは、複数のダブルゲート型フォト
センサを２次元配列して構成されるフォトセンサアレイ
を示して説明するが、複数のダブルゲート型フォトセン
サを行方向（図６の左右方向）に１次元配列してライン
状のセンサアレイを構成し、該センサアレイを行方向に
直交する列方向（図６の上下方向）に移動させて２次元
領域を走査（スキャン）するものであってもよい。

【００１３】図６は、ダブルゲート型フォトセンサを２
次元配列して構成されるフォトセンサアレイを備えたフ
ォトセンサシステムの概略構成図である。図６に示すよ
うに、フォトセンサシステムは、大別して、多数のダブ
ルゲート型フォトセンサ１０を、例えば、ｎ行×ｍ列
（ｎ、ｍは任意の自然数）のマトリクス状に配列したフ
ォトセンサアレイ１００と、各ダブルゲート型フォトセ
ンサ１０のトップゲート端子ＴＧ（トップゲート電極２
１）及びボトムゲート端子ＢＧ（ボトムゲート電極２
２）を各々行方向に接続して伸延するトップゲートライ
ン１０１及びボトムゲートライン１０２と、各ダブルゲ
ート型フォトセンサ１０のドレイン端子Ｄ（ドレイン電
極１２）を列方向に接続したドレインライン（データラ
イン）１０３と、ソース端子Ｓ（ソース電極１３）を列
方向に接続するとともに、定電圧Ｖssに接続されたソー
スライン（コモンライン）１０４と、トップゲートライ
ン１０１に接続されたトップゲートドライバ１１０と、
ボトムゲートライン１０２に接続されたボトムゲートド
ライバ１２０と、ドレインライン１０３に接続されたコ
ラムスイッチ１３１、プリチャージスイッチ１３２、ア
ンプ１３３からなるドレインドライバ１３０と、を有し
て構成されている。

【００１４】ここで、トップゲートライン１０１は、図
５に示したトップゲート電極２１とともに、ＩＴＯ等の
透明電極層で一体的に形成され、ボトムゲートライン１
０２、ドレインライン１０３並びにソースライン１０４
は、それぞれボトムゲート電極２２、ドレイン電極１
２、ソース電極１３と同一の励起光に不透明な材料で一
体的に形成されている。また、ソースライン１０４に
は、後述するプリチャージ電圧Ｖpgに応じて設定される
定電圧Ｖssが印加されるが、接地電位（ＧＮＤ）であっ
てもよい。

【００１５】なお、図６において、φtgは、リセット電
圧及び光キャリア蓄積電圧（電荷蓄積電圧）のいずれか
として選択的に出力される信号φＴ１、φＴ２、…φＴ
ｉ、…φＴｎを生成するための制御信号であり、φbg
は、読出電圧及び非読出電圧のいずれかとして選択的に
出力される信号φＢ１、φＢ２、…φＢｉ、…φＢｎを
生成するための制御信号、φpgは、プリチャージ電圧Ｖ
pgを印加するタイミングを制御するプリチャージ信号で
ある。また、図６においては、ダブルゲート型フォトセ
ンサ１０のドレイン側又はソース側となる各端子（Ｄ、
Ｓ）に対して、便宜的にドレイン及びソースの用語を固
定的に用いるが、フォトセンサシステム（ダブルゲート
型フォトセンサ１０）の動作状態に応じて、各端子の機
能が切り替わるものであることはいうまでもない。

【００１６】このような構成において、後述するよう
に、トップゲートドライバ１１０からトップゲートライ
ン１０１を介して、トップゲート端子ＴＧに所定の電圧
（後述するリセットパルスφＴｉ；ｉは任意の自然数；
ｉ＝１、２、・・・ｎ）を印加することにより、フォト
センス機能が実現され、ボトムゲートドライバ１２０か
らボトムゲートライン１０２を介して、ボトムゲート端
子ＢＧに所定の電圧（後述する読み出しパルスφＢｉ）
を印加し、ドレインライン１０３を介してダブルゲート
型フォトセンサ１０の出力電圧（検出信号）をドレイン
ドライバ１３０に取り込んで、シリアルデータ又はパラ
レルデータからなる出力電圧Ｖoutとして出力すること
により、選択読み出し機能が実現される。

【００１７】次に、上述したフォトセンサシステムにお
けるダブルゲート型フォトセンサの駆動制御方法につい
て、図面を参照して説明する。図７は、ダブルゲート型
フォトセンサの基本的の駆動制御方法の一例を示すタイ
ミングチャートであり、図８は、ダブルゲート型フォト
センサの動作概念図であり、図９は、ダブルゲート型フ
ォトセンサの出力電圧の光応答特性を示す図である。こ
こでは、上述したダブルゲート型フォトセンサの構成
（図５）を適宜参照しながら説明する。

【００１８】まず、リセット動作（初期化動作）におい
ては、図７、図８（ａ）に示すように、ｉ行目処理サイ
クル）において、ｉ番目の行のトップゲートライン１０
１に接続された各ダブルゲート型フォトセンサ１０のト
ップゲート端子ＴＧにパルス電圧（以下、「リセットパ
ルス」と記す；例えば、Ｖtg＝＋１５Ｖのハイレベル）
φＴｉを印加して、ｉ番目の行の各ダブルゲート型フォ
トセンサ１０の半導体層１１（チャネル領域）に蓄積さ
れているキャリヤ（正孔）を放出する（リセット期間Ｔ
rst）。

【００１９】次いで、光蓄積動作（電荷蓄積動作）にお
いては、図７、図８（ｂ）に示すように、トップゲート
ライン１０１（トップゲート端子ＴＧ）にローレベル
（例えば、Ｖtg＝−１５Ｖ）のバイアス電圧φＴｉを印
加することにより、リセット動作を終了し、キャリヤ蓄
積動作による電荷蓄積期間Ｔａがスタートする。電荷蓄
積期間Ｔａにおいては、トップゲート電極２１側から入
射した光量に応じて半導体層１１の入射有効領域、すな
わち、キャリヤ発生領域で電子−正孔対が生成され、半
導体層１１、及び、ブロック絶縁膜１４における半導体
層１１との界面近傍、すなわち、チャネル領域周辺にキ
ャリヤ（正孔）が蓄積される。

【００２０】そして、プリチャージ動作においては、図
７、図８（ｃ）に示すように、電荷蓄積期間Ｔａに並行
して、プリチャージパルスφpgに基づいて、ドレインラ
イン１０３に接続された各ダブルゲート型フォトセンサ
１０のドレイン端子Ｄに所定の電圧（プリチャージ電
圧）Ｖpgを印加し、ドレイン電極１３にキャリヤを保持
させる（プリチャージ期間Ｔprch）。

【００２１】次いで、読み出し動作においては、図７、
図８（ｄ）に示すように、プリチャージ期間Ｔprchを経
過した後、ボトムゲートライン１０２に接続された各ダ
ブルゲート型フォトセンサ１０のボトムゲート端子ＢＧ
にハイレベル（例えばＶbg＝＋１０Ｖ）のバイアス電圧
（読み出し選択信号；以下、「読み出しパルス」と記
す）φＢｉを印加することにより（選択状態）、ダブル
ゲート型フォトセンサ１０をＯＮ状態にする（読み出し
期間Ｔread）。

【００２２】ここで、読み出し期間Ｔreadにおいては、
チャネル領域に蓄積されたキャリヤ（正孔）が逆極性の
トップゲート端子ＴＧに印加されたローレベル（Ｖtg＝
−１５Ｖ）を緩和する方向に働くため、ボトムゲート端
子ＢＧのハイレベル（Ｖbg＋１５Ｖ）によりｎチャネル
が形成され、ドレイン電流に応じてドレインライン１０
３（ドレイン端子Ｄ）の電圧（ドレイン電圧）ＶＤは、
図９（ａ）に示すように、プリチャージ電圧Ｖpgから時
間の経過とともに徐々に低下する傾向を示す。

【００２３】すなわち、電荷蓄積期間Ｔａにおける電荷
蓄積状態が明状態（入射光が明るく、光量が多い状態）
で、チャネル領域に蓄積されたキャリヤ（正孔）が多い
場合には、図８（ｄ）に示すように、チャネル領域に入
射光量に応じたキャリヤ（正孔）が捕獲されているた
め、トップゲート端子ＴＧの負バイアスを打ち消すよう
に作用し、この打ち消された分だけボトムゲート端子Ｂ
Ｇの正バイアスによって、ダブルゲート型フォトセンサ
１０はＯＮ状態となる。そして、この入射光量に応じた
ＯＮ抵抗に従って、図９（ａ）に示すように、ドレイン
電圧ＶＤは、低下することになる。

【００２４】一方、電荷蓄積状態が暗状態（入射光が暗
く、光量が少ない状態）で、チャネル領域に蓄積された
キャリヤ（正孔）が少ない場合には、図８（ｅ）に示す
ように、トップゲート端子ＴＧに負バイアスをかけるこ
とによって、ボトムゲート端子ＢＧの正バイアスが打ち
消され、ダブルゲート型フォトセンサ１０はＯＦＦ状態
となり、図９（ａ）に示すように、ドレイン電圧ＶＤ
は、ほぼそのまま保持されることになる。

【００２５】したがって、図９（ａ）に示したように、
ドレイン電圧ＶＤの変化傾向は、トップゲート端子ＴＧ
へのリセットパルスφＴｉの印加によるリセット動作の
終了時点から、ボトムゲート端子ＢＧに読み出しパルス
φＢｉが印加されるまでの時間（電荷蓄積期間Ｔａ）に
受光した光量に密接に関連し、蓄積されたキャリヤが多
い場合（明状態）には急峻に低下する傾向を示し、ま
た、蓄積されたキャリヤが少ない場合（暗状態）には緩
やかに低下する傾向を示す。そのため、読み出し期間Ｔ
readがスタートして、所定の時間経過後のドレイン電圧
ＶＤ（＝Ｖrd）を検出することにより、あるいは、所定
のしきい値電圧を基準にして、その電圧に至るまでの時
間を検出することにより、ダブルゲート型フォトセンサ
１０に入射した光（照射光）の光量が換算される。

【００２６】上述した一連の画像読み取り動作を１処理
サイクルとして、次のｉ＋１番目の行に接続された各ダ
ブルゲート型フォトセンサ１０にも同等の処理手順を繰
り返すことにより（ｉ＋１番目処理サイクル）、フォト
センサアレイが順次走査されて、検知面に載置された所
定の被検出体の画像パターンの読み取りが行われる。な
お、図７に示したタイミングチャートにおいて、プリチ
ャージ期間Ｔprchの経過後、図８（ｆ）、（ｇ）に示す
ように、ボトムゲートライン１０２（ボトムゲート端子
ＢＧ）にローレベル（例えばＶbg＝０Ｖ）を印加した状
態（非選択状態）を継続すると、ダブルゲート型フォト
センサ１０はＯＦＦ状態を持続し、図９（ｂ）に示すよ
うに、ドレイン電圧ＶＤは、概ねプリチャージ電圧Ｖpg
に近似する電圧を保持する。このように、ボトムゲート
ライン１０２への電圧の印加状態により、ダブルゲート
型フォトセンサ１０の読み出し状態を選択、非選択状態
に切り替える選択機能が実現される。

【００２７】ここで、被写体画像の読取動作（フォトセ
ンサシステムの駆動制御方法）においては、上述したよ
うに、各処理リサイクルを時系列的に順次繰り返す手法
を適用できるほか、各行に対して、まず、リセットパル
スを列方向に順次印加するリセット動作を先行して実行
しつつ、所定の電荷蓄積期間が経過し、かつ、プリチャ
ージ動作が終了した行に対して、読み出しパルスを順次
印加する読み出し動作を実行することにより、各行ごと
の処理サイクルの一部（すなわち、電荷蓄積期間）を時
間的にオーバーラップさせるように駆動制御するもので
あってもよい。上述したようなダブルゲート型フォトセ
ンサを適用したフォトセンサシステムの詳細について
は、特開２００１−１４４８０７号公報等に記載されて
いる。

【００２８】

【発明が解決しようとする課題】しかしながら、上述し
たような従来技術においては、以下に示すような問題を
有していた。すなわち、ダブルゲート型フォトセンサか
らなるフォトセンサアレイを備えたフォトセンサシステ
ムにおいては、上述したように、リセット動作時には各
ダブルゲート型フォトセンサのトップゲート端子に対し
てリセットパルスを供給する必要があり、また、読み出
し動作時にはボトムゲート端子に対して読み出しパルス
を供給する必要があるため、トップゲート端子（トップ
ゲートライン）に対応したトップゲートドライバと、ボ
トムゲート端子（ボトムゲートライン）に対応したボト
ムゲートドライバからなる２系統のドライバ（駆動制御
回路）を備える必要があった。そのため、センサシステ
ムを構成する部品点数が増加したり、それに伴う実装工
程数（製造プロセス）が増加して、装置構成の大型化や
製品コストの上昇を招くという問題を有していた。

【００２９】なお、このような問題は、ダブルゲート型
フォトセンサを適用したフォトセンサシステムに限ら
ず、センサアレイの各センサ（読取画素）ごとにトラン
ジスタ等の複数のスイッチング素子（又は、複数のスイ
ッチング機能）を備え、かつ、該スイッチング素子の各
々を異なるドライバにより駆動することにより、上述し
たように、各センサに対して初期化動作や読み出し動作
を実行して、所望の被写体画像を読み取る構成が適用さ
れたセンサシステムにおいて、同様に発生する問題であ
る。

【００３０】そこで、本発明は、上述した問題点に鑑
み、各読取画素ごとに複数のスイッチング素子が設けら
れたセンサアレイと、各スイッチング素子を駆動するた
めの複数のドライバを備えたフォトセンサシステムにお
いて、システムの装置構成を小型化しつつ、製品コスト
の低減を図ることができるフォトセンサシステムを提供
すること目的とする。

【００３１】

【課題を解決するための手段】請求項１記載の駆動制御
装置は、複数の信号出力端を備え、該複数の信号出力端
のうちの奇数番目の信号出力端に順次出力される第１の
駆動制御信号と、該複数の信号出力端のうちの偶数番目
の信号出力端に順次出力される第２の駆動制御信号と、
を所定のタイミングで選択的に出力する単一の駆動制御
手段を備えたことを特徴としている。請求項２記載の駆
動制御手段は、少なくとも、走査信号を順次出力するシ
フトレジスタ回路と、前記走査信号を、前記第１の駆動
制御信号又は第２の駆動制御信号のいずれかとして選択
的に出力する選択回路と、を備えていることを特徴とし
ている。

【００３２】請求項３記載のセンサシステムは、複数の
センサを配列したセンサアレイを備え、該センサアレイ
上の検知面に載置された被写体の画像パターンを読み取
るセンサシステムにおいて、前記センサアレイを構成す
る各センサを初期化するための第１の駆動制御信号と、
前記各センサから前記被写体の画像パターンに対応した
電圧を読み出すための第２の駆動制御信号と、を選択的
に供給する単一の駆動制御手段を備えたことを特徴とし
ている。

【００３３】請求項４記載のセンサシステムは、請求項
３記載のセンサシステムにおいて、前記駆動制御手段
は、少なくとも、前記センサアレイを順次走査するため
の走査信号を出力するシフトレジスタ回路と、前記走査
信号を、前記第１の駆動制御信号又は第２の駆動制御信
号のいずれかとして、前記各センサに対して選択的に出
力する選択回路と、を備えていることを特徴としてい
る。請求項５記載のセンサシステムは、請求項３又は４
記載のセンサシステムにおいて、前記センサアレイは、
単一の基板上に構成され、所定のセンサ群ごとに対応し
て設けられた複数の外部端子を備えたユニット構造を有
し、前記駆動制御手段は、前記センサアレイに対して、
前記外部端子を介して接続されることを特徴としてい
る。

【００３４】請求項６記載のセンサシステムは、請求項
３又は４記載のセンサシステムにおいて、前記駆動制御
手段のうち、少なくとも前記選択回路、及び、前記セン
サアレイは、単一の基板上に構成されて、所定のセンサ
群及び前記選択回路ごとに対応して設けられた外部端子
を備えたユニット構造を有し、前記駆動制御手段の前記
シフトレジスタ回路は、前記センサアレイ及び前記選択
回路に対して、前記外部端子を介して接続されることを
特徴としている。

【００３５】請求項７記載のセンサシステムは、請求項
３乃至６のいずれかに記載のセンサシステムにおいて、
前記センサは、半導体層からなるチャネル領域を挟んで
形成されたソース電極及びドレイン電極と、少なくとも
前記チャネル領域の上方及び下方に各々絶縁膜を介して
形成された第１のゲート電極及び第２のゲート電極と、
を備え、前記第１のゲート電極又は前記第２のゲート電
極のいずれか一方を前記検知面側として、前記駆動制御
手段から選択的に、前記第１のゲート電極に前記第１の
駆動制御信号を供給するとともに、前記第２のゲート電
極に前記第２の駆動制御信号を供給することにより設定
される所定の電荷蓄積期間に、前記検知面側から照射さ
れた光の量に対応する電荷が前記チャネル領域に発生し
て蓄積される構成を有し、該蓄積された電荷の量に基づ
いて出力される電圧により前記検知面に載置された前記
被写体の画像パターンを読み取ることを特徴としてい
る。

【００３６】すなわち、本発明に係る駆動制御装置は、
複数の駆動制御信号を生成、出力する単一の駆動制御手
段を備え、該駆動制御手段に設けられた選択回路により
各駆動制御信号を異なるタイミングで選択的に出力する
構成を有している。また、本発明に係るセンサシステム
は、各読取画素ごとに複数のスイッチング素子（又は、
複数のスイッチング機能）が設けられたセンサ（例え
ば、ダブルゲート型フォトセンサ）を複数配列してなる
センサアレイと、各センサごとのスイッチング素子を個
別に駆動するための複数の駆動制御信号（リセットパル
ス、読み出しパルス）を生成、出力する単一の駆動制御
手段（ゲートドライバ）を備え、該駆動制御手段に設け
られた選択回路（ゲート選択回路）により各駆動制御信
号を異なるタイミングで選択的に各センサに供給する構
成を有している。

【００３７】これにより、駆動制御手段に設けられたシ
フトレジスタ回路から順次出力される走査信号（シフト
出力信号）を、選択回路により供給タイミング及び供給
経路を切り換えて、例えば、上記各センサを初期化する
ための第１の駆動制御信号（リセットパルス）、又は、
各センサから被写体の画像パターンに対応した電圧を読
み出すための第２の駆動制御信号（読み出しパルス）と
して、センサアレイに供給することができるので、単一
の駆動制御手段を備えたセンサシステムにおける簡易な
駆動制御方法により、従来と同等の画像読取動作を実現
することができるとともに、センサシステムの部品点数
及び実装工程数を半減して、装置構成の小型化を図りつ
つ、製品コストの削減を図ることができる。

【００３８】

【発明の実施の形態】以下に、本発明に係る駆動制御装
置及びこれを用いたセンサシステムの実施の形態につい
て、詳しく説明する。なお、以下に示す実施形態におい
ては、本発明に係るフォトセンサシステムに、従来技術
に示したダブルゲート型フォトセンサを適用した場合に
ついて説明する。

【００３９】＜第１の実施形態＞（全体構成）まず、本発明に係るセンサシステムの第１
の実施形態の全体構成について、図面を参照して説明す
る。図１は、本発明に係るセンサシステムの第１の実施
形態を示す全体構成図であり、図２は、本実施形態に係
るセンサシステムに適用されるゲートドライバ（駆動制
御装置）を示す回路構成図である。ここで、上述した従
来技術に示したダブルゲート型フォトセンサ及びフォト
センサシステムと同等の構成については、同一の符号を
付して、その説明を簡略化又は省略する。

【００４０】図１、図２に示すように、本実施形態に係
るセンサシステムは、概略、ダブルゲート型フォトセン
サ１０が２次元配列されたフォトセンサアレイ１００
と、各行ごとのダブルゲート型フォトセンサ１０のトッ
プゲート端子ＴＧに接続されたトップゲートライン１０
１、及び、ボトムゲート端子ＢＧに接続されたボトムゲ
ートライン１０２に対して、共通に接続された単一のゲ
ートドライバ（駆動制御手段）１１０Ａと、各列ごとの
ダブルゲート型フォトセンサ１０のドレイン端子Ｄに接
続されたドレインライン１０３に接続されたドレインド
ライバ１３０と、各ダブルゲート型フォトセンサ１０の
ソース端子Ｓを定電圧Ｖssに接続するソースライン１０
４と、を備えて構成されている。

【００４１】ここで、本実施形態に適用されるゲートド
ライバ１１０Ａは、大別して、シフトレジスタ回路１１
１と、ゲート選択回路群（選択回路）１１２と、レベル
シフト回路１１３とを備えて構成されている。シフトレ
ジスタ回路１１１は、シフト制御信号（シフト入力信
号）φsrに基づいて、フォトセンサアレイ１００の各行
ごとのダブルゲート型フォトセンサ１０群を順次列方向
に（図面の上方から下方に）走査して駆動するためのシ
フト出力信号（走査信号）φＳ１、φＳ２、・・・φＳ
ｎを所定のタイミングで生成、出力する。

【００４２】また、ゲート選択回路群１１２は、具体的
には、図２に示すように、各行ごとのダブルゲート型フ
ォトセンサ１０群に対応して設けられ、シフトレジスタ
回路１１１からのシフト出力信号φＳ１、φＳ２、・・
・φＳｎとトップゲート選択信号φＳＬｔを入力とし、
各行における論理積演算による論理出力信号φＬｔ１、
φＬｔ２、・・・φＬｔｎをレベルシフト回路１１３の
フォトセンサアレイ１００のトップゲートライン１０１
に対応する箇所に出力するＡＮＤ論理素子ＡＮＤｔ、及
び、シフト出力信号φＳ１、φＳ２、・・・φＳｎとボ
トムゲート選択信号ΦＳＬｂを入力とし、各行における
論理積演算による論理出力信号φＬｂ１、φＬｂ２、・
・・φＬｂｎをレベルシフト回路１１３のフォトセンサ
アレイ１００のボトムゲートライン１０２に対応する箇
所に出力するＡＮＤ論理素子ＡＮＤｂを備えたゲート選
択回路ＧＳ１、ＧＳ２、・・・ＧＳｎが複数設けられた
構成を有している。

【００４３】レベルシフト回路は、ゲート選択回路ＧＳ
１、ＧＳ２、・・・ＧＳｎの各ＡＮＤ論理素子ＡＮＤ
ｔ、ＡＮＤｂから選択的に出力される論理出力信号φＬ
ｔ１、φＬｔ２、・・・φＬｔｎ及びφＬｂ１、φＬｂ
２、・・・φＬｂｎを所定の信号レベルに変換して、フ
ォトセンサアレイ１００から伸延するトップゲートライ
ン１０１及びボトムゲートライン１０２の各々に、リセ
ットパルス（第１の駆動制御信号）φＴ１、φＴ２、・
・・φＴｎ及び読み出しパルス（第２の駆動制御信号）
φＢ１、φＢ２、・・・φＢｎとして出力する。なお、
上記ゲートドライバ１１０Ａを除く、フォトセンサアレ
イ１００及びドレインドライバ１３０は、従来技術に示
したフォトセンサシステムと同等の構成を有しているの
で、その説明を省略する。

【００４４】また、このような構成を有するゲートドラ
イバ１１０Ａは、例えば、上記シフトレジスタ回路１１
１、ゲート選択回路群１１２及びレベルシフト回路１１
３が、一体的にユニット化された構成を有し、ガラス基
板上に形成されたフォトセンサアレイ１００（アレイモ
ジュール）に対して、図示を省略した外部端子を介して
トップゲートライン１０１及びボトムゲートライン１０
２の各々に接続された構成を有していてもよい。なお、
この場合、従来技術（図６参照）において、フォトセン
サアレイの行方向（図面の左右方向）であって相互に異
なる方向に延在して、トップゲートドライバ１１０及び
ボトムゲートドライバ１２０の各々に個別に接続される
ように形成されていたトップゲートライン１０１及びボ
トムゲートライン１０２は、図２に示したように、行方
向であって単一の方向（図面の左方向）に延在して、所
定の外部端子を介して、本実施形態に係るゲートドライ
バ１１０Ａに接続されるように形成される。

【００４５】次に、上述した構成を有するセンサシステ
ムにおける駆動制御動作について、図面を参照して説明
する。図３は、本実施形態に係るセンサシステムにおけ
る駆動制御動作の一例を示すタイミングチャートであ
る。

【００４６】図３に示すように、本実施形態に係るセン
サシステムの駆動制御動作は、まず、リセット動作にお
いては、シフト制御信号φsrがシフトレジスタ回路１１
１に入力されると、所定のタイミングで（図３では、同
期して）フォトセンサアレイ１００の１行目に対応する
シフト出力信号φＳ１が出力され、同時に、もしくは、
該シフト出力信号φＳ１の出力期間Ｔsr中の任意のタイ
ミングで、ハイレベル（"１"）のトップゲート選択信号
φＳＬｔが入力されることにより、１行目に対応して設
けられたゲート選択回路ＧＳ１を構成するＡＮＤ論理素
子ＡＮＤｔ、ＡＮＤｂのうち、トップゲートライン１０
１側に接続されたＡＮＤ論理素子ＡＮＤｔからハイレベ
ル（"１"）の論理出力信号φＬｔ１が出力され、一方、
ボトムゲートライン１０２側のＡＮＤ論理素子ＡＮＤｂ
においては、ローレベル（"０"）の論理出力信号φＬｂ
１が保持される。

【００４７】これにより、レベルシフト回路１１３及び
トップゲートライン１０１を介して、１行目のダブルゲ
ート型フォトセンサ１０群のトップゲート端子ＴＧにハ
イレベル（"１"）のリセッ卜パルスφＴ１が印加され
て、各ダブルゲート型フォトセンサ１０の半導体層（チ
ャネル領域）に蓄積されているキャリヤ（正孔）が放出
される（リセット期間Ｔrst）。

【００４８】そして、シフトレジスタ回路１１１によ
り、上記シフト制御信号φsrを所定のタイミングで順次
シフトしつつ、フォトセンサアレイ１００の各行に対応
してシフト出力信号φＳ１、φＳ２、・・・φＳｎを順
次出力するとともに、該シフト出力信号φＳ１、φＳ
２、・・・φＳｎの出力タイミングに同期して、もしく
は、その出力期間Ｔsr中の任意のタイミングで、トップ
ゲート選択信号φＳＬｔを間欠的に印加することによ
り、各ゲート選択回路ＳＧ１、ＳＧ２、・・・ＳＧｎに
おけるトップゲートライン１０１側のＡＮＤ論理素子Ａ
ＮＤｔの論理出力信号φＬｔ１、φＬｔ２、・・・φＬ
ｔｎが所定の信号レベルに変換されて、各行のトップゲ
ートライン１０１にハイレベルのリセッ卜パルスφＴ
１、φＴ２、・・・φＴｎとして順次印加され、フォト
センサアレイ１００を構成する各行のダブルゲート型フ
ォトセンサ１０群を先行してリセッ卜する動作が実行さ
れる。

【００４９】ここで、上記シフト出力信号φＳ１、φＳ
２、・・・φＳｎの各出力期間Ｔsr中に、トップゲート
選択信号φＳＬｔがローレベル（"０"）に切り換わるこ
とにより、各ゲート選択回路ＳＧ１、ＳＧ２、・・・Ｓ
ＧｎのＡＮＤ論理素子ＡＮＤｔからの論理出力信号φＬ
ｔ１、φＬｔ２、・・・φＬｔｎがローレベル（"０"）
に切り換わり、各行のトップゲートライン１０１にロー
レベル（"０"）のリセッ卜パルスφＴ１、φＴ２、・・
・φＴｎが印加されて、各行ごとに電荷蓄積期間Ｔａが
スター卜する。

【００５０】そして、上記全行に対するリセット動作が
終了し、かつ、各行の電荷蓄積期間Ｔａの継続中の所定
のタイミングで、ドレインドライバ１３０にプリチャー
ジパルスφpgを間欠的に印加することにより、ドレイン
ライン１０３を介して１行目のダブルゲート型フォトセ
ンサ１０群から順に、ドレイン端子Ｄに所定のプリチャ
ージ電圧Ｖpgを印加するプリチャージ動作を実行する
（プリチャージ期間Ｔprch）。

【００５１】次いで、読み出し動作においては、上記プ
リチャージ動作が終了した後、シフトレジスタ回路１１
１にシフト制御信号φsrが再び入力されると、該シフト
制御信号φsrを所定のタイミングで順次シフトしつつ、
フォトセンサアレイ１００の各行に対応してシフト出力
信号φＳ１、φＳ２、・・・φＳｎを順次出力する。こ
のとき、各シフト出力信号φＳ１、φＳ２、・・・φＳ
ｎに同期して、もしくは、その出力期間Ｔsr中の任意の
タイミングで、ボトムゲート選択信号φＳＬｂを間欠的
に印加することにより、各ゲート選択回路ＳＧ１、ＳＧ
２、・・・ＳＧｎにおけるボトムゲートライン１０２側
のＡＮＤ論理素子ＡＮＤｂからハイレベル（"１"）の論
理出力信号φＬｂ１、φＬｂ２、・・・φＬｂｎが出力
され、一方、トップゲートライン１０１側のＡＮＤ論理
素子ＡＮＤｔにおいては、ローレベル（"０"）の論理出
力信号φＬｔ１、φＬｔ２、・・・φＬｔｎが保持され
る。

【００５２】これにより、上記論理出力信号φＬｂ１、
φＬｂ２、・・・φＬｂｎは、レベルシフト回路１１３
により所定の信号レベルに変換されて、ボトムゲートラ
イン１０２を介して、各行のダブルゲート型フォトセン
サ１０群のボトムゲート端子ｂＧにハイレベル（"１"）
の読み出しパルスφＴ１が印加され、上記電荷蓄積期間
Ｔａ中に被写体の画像パターンに応じて、各ダブルゲー
ト型フォトセンサ１０の半導体層（チャネル領域）に蓄
積されたキャリヤ（正孔）の量に対応したドレイン電圧
ＶＤ１、ＶＤ２、・・・ＶＤｍを、ドレインドライバ１
３０により読み出す動作が実行される（読み出し期間Ｔ
read）。

【００５３】このように、本実施形態に係るセンサシス
テムにおいては、フォトセンサアレイを構成する各ダブ
ルゲート型フォトセンサを初期化動作及び読み出し動作
させるためのリセットパルス及び読み出しパルスを、単
一の回路構成を有するゲートドライバにより構成してい
るので、センサシステムの部品点数及び実装工程数を半
減することができ、装置構成の小型化を図りつつ、製品
コストの削減を図ることができる。

【００５４】特に、ゲートドライバの構成として単一の
シフトレジスタ回路から出力されるシフト出力信号を、
ゲート選択回路によりリセットパルス（第１の駆動制御
信号）及び読み出しパルス（第２の駆動制御信号）とし
て、所定のタイミングで選択的に出力することができる
ので、従来技術に示したトップゲートドライバやボトム
ゲートドライバの大半の構成を単一の回路構成により兼
用することができ、センサアレイやゲートドライバの実
装面積を大幅に削減して、センサシステムの小型化に有
効な技術を提供することができる。

【００５５】＜第２の実施形態＞次に、本発明に係るセ
ンサシステムの第２の実施形態について、図面を参照し
て説明する。図４は、第２の実施形態に係るセンサシス
テムに適用されるゲートドライバの一構成例を示す回路
構成図である。ここで、上述した第１の実施形態と同等
の構成については、同一の符号を付して説明する。

【００５６】上述した第１の実施形態においては、ガラ
ス基板上に形成されたフォトセンサアレイ（アレイモジ
ュール）に対して、シフトレジスタ回路１１１、ゲート
選択回路群１１２及びレベルシフト回路１１３を備えた
ゲートドライバを、外部端子を介して接続する場合に適
した構成を示したが、第２の実施形態においては、ゲー
トドライバの一部の回路構成を、フォトセンサアレイが
形成されたガラス基板上に一体的に形成した構成を有し
ている。

【００５７】本実施形態に係るセンサシステムは、具体
的には、第１の実施形態に示したゲートドライバ１１０
Ａの構成のうち、例えば、図４に示すように、少なくと
も、ゲート選択回路群・・、ＧＳj-1、ＧＳｊ、・・
（ｊは自然数；ｉ＝２、・・・ｎ）が、上記ダブルゲー
ト型フォトセンサ１０とともに、単一のガラス基板上に
一体的に形成された構成を有している。

【００５８】すなわち、各ゲート選択回路・・、ＧＳj-
1、ＧＳｊ、・・は、フォトセンサアレイ１００の各行
ごとに対応するシフト出力信号・・、φＳj-1、φＳ
ｊ、・・を生成、出力するゲートドライバ１１０Ｂが接
続される外部端子・・、ＴＭj-1、ＴＭｊ、・・と各行
ごとのトップゲートライン１０１との間にソース／ドレ
イン端子が接続され、トップゲート選択信号φＳＬｔが
印加される信号線ＬＮｔにゲート端子が接続されたトラ
ンジスタＴｒｔと、トップゲートライン１０１と所定の
定電圧Ｖss（例えば、接地電位ＧＮＤ）との間にソース
／ドレイン端子が接続され、トップゲート選択信号φＳ
Ｌｔの反転信号が印加される信号線ＬＮｔ＊にゲート端
子が接続されたトランジスタＴｔｖと、外部端子・・、
ＴＭj-1、ＴＭｊ、・・と各行ごとのボトムゲートライ
ン１０２との間にソース／ドレイン端子が接続され、ト
ップゲート選択信号φＳＬｂが印加される信号線ＬＮｂ
にゲート端子が接続されたトランジスタＴｒｂと、トッ
プゲートライン１０１と所定の定電圧Ｖssとの間にソー
ス／ドレイン端子が接続され、トップゲート選択信号φ
ＳＬｂの反転信号が印加される信号線ＬＮｂ＊にゲート
端子が接続されたトランジスタＴｂｖと、を備えた構成
を有している。

【００５９】ここで、各ゲート選択回路・・、ＧＳj-
1、ＧＳｊ、・・に適用されるトランジスタＴｒｔ、Ｔ
ｔｖ、Ｔｒｂ、Ｔｂｖは、例えば、アモルファスシリコ
ン等からなるＭＯＳトランジスタにより構成することが
でき、フォトセンサアレイ１００を構成する各ダブルゲ
ート型フォトセンサ１０と同一、又は、同等の製造プロ
セスを適用して形成することができる。

【００６０】そして、上述したような構成を有するフォ
トセンサシステムの駆動制御動作は、上述した第1の実
施形態に示した場合（図３参照）と同様に、リセット動
作においては、ゲートドライバ１１０Ｂに備えられたシ
フトレジスタ回路にシフト制御信号φsrが入力されるこ
とにより、該シフト制御信号φsrが順次シフトされて、
所定のタイミングでフォトセンサアレイ１００の各行に
対応するシフト出力信号・・、φＳj-1、φＳｊ、・・
が順次出力される。

【００６１】このとき、各シフト出力信号・・、φＳj-
1、φＳｊ、・・に同期してトップゲート選択信号φＳ
Ｌｔが間欠的に印加されることにより、トランジスタＴ
ｒｔがＯＮ、トランジスタＴｔｖがＯＦＦし、一方、ボ
トムゲート選択信号φＳＬｂがローレベルに保持される
ことにより、トランジスタＴｒｂがＯＦＦ、トランジス
タＴｂｖがＯＮする。

【００６２】これにより、トップゲートライン１０１に
は、ハイレベルのシフト出力信号・・、φＳj-1、φＳ
ｊ、・・に基づくリセットパルス・・、φＴj-1、φＴ
ｊ、・・が印加されるとともに、ボトムゲートライン１
０２には、定電圧Ｖssに基づくローレベルの信号が印加
され、フォトセンサアレイ１００を構成する各行のダブ
ルゲート型フォトセンサ１０群を順次リセッ卜する動作
が実行される。

【００６３】また、上記リセット動作が終了し、所定の
電荷蓄積期間が経過した後に実行される読み出し動作に
おいては、ゲートドライバ１１０Ｂに備えられたシフト
レジスタ回路に再びシフト制御信号φsrが入力されるこ
とにより、所定のタイミングでフォトセンサアレイ１０
０の各行に対応するシフト出力信号・・、φＳj-1、φ
Ｓｊ、・・が順次出力される。

【００６４】このとき、各シフト出力信号・・、φＳj-
1、φＳｊ、・・に同期してボトムゲート選択信号φＳ
Ｌｂが間欠的に印加されることにより、トランジスタＴ
ｒｂがＯＮ、トランジスタＴｂｖがＯＦＦし、一方、ト
ップゲート選択信号φＳＬｔがローレベルに保持される
ことにより、トランジスタＴｒｔがＯＦＦ、トランジス
タＴｔｖがＯＮする。

【００６５】これにより、ボトムゲートライン１０２に
は、ハイレベルのシフト出力信号・・、φＳj-1、φＳ
ｊ、・・に基づく読み出しパルス・・、φＢj-1、φ
Ｂ、・・が印加されるとともに、トップゲートライン１
０１は、定電圧Ｖssに基づくローレベルの信号が印加さ
れ、フォトセンサアレイ１００を構成する各行のダブル
ゲート型フォトセンサ１０群に蓄積された電荷量に対応
したドレイン電圧がドレインドライバにより読み取る動
作が実行される。

【００６６】すなわち、本実施形態に係るセンサシステ
ムによれば、上述した第１の実施形態に示したＡＮＤ論
理素子ＡＮＤｔ、ＡＮＤｂを備えた各ゲート選択回路と
同等の機能を、数個のＭＯＳトランジスタを適用した簡
易な回路構成により実現することができ、さらに、セン
サアレイと同一の基板上に一体的に集積化して形成する
ことができるので、センサシステムの実装面積を大幅に
削減することができる。

【００６７】また、フォトセンサアレイ１００とゲート
ドライバ１１０Ｂ間の電気的な接続を、各行ごとのトッ
プゲートライン及びボトムゲートラインの各々に対応し
た個別の外部端子を設けることなく、フォトセンサアレ
イの行数分の端子数（具体的には、上述した第１の実施
形態の構成の半分の端子数）のみで行うことができるの
で、実相面積の一層の削減を図ることができるととも
に、実装工程における接続不良の発生を抑制して、信頼
性の高いセンサシステムを実現することができる。

【００６８】なお、上述した各実施形態においては、セ
ンサアレイを構成するセンサとしてダブルゲート型フォ
トセンサを適用した場合について説明したが、本発明は
これに限定されるものではなく、従来技術にも示したよ
うに、各センサ（読取画素）ごとに複数のスイッチング
素子（トランジスタ等）を備え、該スイッチング素子を
各々異なるドライバにより駆動することにより、所望の
被写体画像を読み取る構成を有するセンサシステムにも
良好に適用することができる。

【００６９】また、上記各実施形態においては、本発明
の駆動制御装置をセンサアレイの駆動制御に適用して、
センサシステムを構成する形態について説明したが、本
発明はこれに限るものではなく、例えば、本発明の駆動
制御装置をアクティブマトリクス液晶表示パネルのゲー
トドライバとして用い、まず奇数ラインの走査線を順次
走査し、次いで偶数ラインの走査線を順次走査する、イ
ンターレース駆動に用いるようにしてもよいものであ
る。

【００７０】

【発明の効果】以上説明したように、本発明に係わる駆
動制御装置によれば、複数の駆動制御信号を生成、出力
する単一の駆動制御手段を備え、該駆動制御手段に設け
られた選択回路により各駆動制御信号を異なるタイミン
グで選択的に出力する構成を有していることにより、複
数の駆動制御信号を生成、出力する駆動制御装置を単一
の回路構成により形成することができ、駆動制御装置の
実装面積を大幅に削減することができる。

【００７１】また、本発明に係るフォトセンサシステム
によれば、ダブルゲート型フォトセンサ等の複数のスイ
ッチング素子（又は、複数のスイッチング機能）が設け
られたセンサを、複数配列してなるセンサアレイと、各
センサごとのスイッチング素子を個別に駆動するための
複数の駆動制御信号（リセットパルス、読み出しパル
ス）を生成、出力する単一の駆動制御手段を備え、該駆
動制御手段（選択回路）により各駆動制御信号を選択的
に各センサに供給することにより、比較的簡易な駆動制
御方法で従来と同等の画像読取動作（各センサの初期化
動作及び読み出し動作）を実現することができるととも
に、センサシステムの部品点数及び実装工程数を半減し
て、装置構成の小型化を図りつつ、製品コストの削減を
図ることができる。

【図面の簡単な説明】

【図１】本発明に係るセンサシステムの第１の実施形態
を示す全体構成図である。

【図２】第１の実施形態に係るセンサシステムに適用さ
れるゲートドライバの一構成例を示す概念的な構成図で
ある。

【図３】本実施形態に係るセンサシステムにおける駆動
制御動作の一例を示すタイミングチャートである。

【図４】第２の実施形態に係るセンサシステムに適用さ
れるゲートドライバの一構成例を示す回路構成図であ
る。

【図５】ダブルゲート型フォトセンサの概略構成を示す
断面構造図である。

【図６】ダブルゲート型フォトセンサを２次元配列して
構成されるフォトセンサアレイを備えたフォトセンサシ
ステムの概略構成図である。

【図７】ダブルゲート型フォトセンサの基本的の駆動制
御方法の一例を示すタイミングチャートである。

【図８】ダブルゲート型フォトセンサの動作概念図であ
る。

【図９】ダブルゲート型フォトセンサの出力電圧の光応
答特性を示す図である。

【符号の説明】

１０ダブルゲート型フォトセンサ１００フォトセンサアレイ１１０Ａ、１１０Ｂゲートドライバ１１１シフトレジスタ回路１１２ゲート選択回路群１１３レベルシフト回路１３０ドレインドライバ

フロントページの続きＦターム(参考） 4M118 AA10 AB01 CA11 CA34 CB14 DB09 DD12 FA06 FA50 5C024 CY16 GZ41 HX02 HX50 JX21 JX41 5C051 AA01 BA03 DA06 DB12 DB13 DB18 DE02 5F110 AA30 BB10 DD02 EE03 EE04 EE06 EE07 EE30 FF01 FF02 FF03 GG02 GG15 HK03 HK04 HK06 HK09 NN02 NN12 NN22 NN23 NN24

Claims

【特許請求の範囲】

【請求項１】複数の信号出力端を備え、該複数の信号出力端のうちの奇数番目の信号出力端に順
次出力される第１の駆動制御信号と、該複数の信号出力
端のうちの偶数番目の信号出力端に順次出力される第２
の駆動制御信号と、を所定のタイミングで選択的に出力
する単一の駆動制御手段を備えたことを特徴とする駆動
制御装置。
【請求項２】前記駆動制御手段は、少なくとも、走査信号を順次出力するシフトレジスタ回路と、前記走査信号を、前記第１の駆動制御信号又は第２の駆
動制御信号のいずれかとして選択的に出力する選択回路
と、を備えていることを特徴とする請求項１記載の駆動制御
装置。
【請求項３】複数のセンサを配列したセンサアレイを
備え、該センサアレイ上の検知面に載置された被写体の
画像パターンを読み取るセンサシステムにおいて、前記センサアレイを構成する各センサを初期化するため
の第１の駆動制御信号と、前記各センサから前記被写体
の画像パターンに対応した電圧を読み出すための第２の
駆動制御信号と、を所定のタイミングで選択的に供給す
る単一の駆動制御手段を備えたことを特徴とするセンサ
システム。
【請求項４】前記駆動制御手段は、少なくとも、前記センサアレイを順次走査するための走査信号を出力
するシフトレジスタ回路と、前記走査信号を、前記第１の駆動制御信号又は第２の駆
動制御信号のいずれかとして、前記各センサに対して選
択的に出力する選択回路と、を備えていることを特徴と
する請求項３記載のセンサシステム。
【請求項５】前記センサアレイは、単一の基板上に構
成され、所定のセンサ群ごとに対応して設けられた複数
の外部端子を備えたユニット構造を有し、前記駆動制御手段は、前記センサアレイに対して、前記
外部端子を介して接続されることを特徴とする請求項３
又は４記載のセンサシステム。
【請求項６】前記駆動制御手段のうち、少なくとも前
記選択回路、及び、前記センサアレイは、単一の基板上
に構成されて、所定のセンサ群及び前記選択回路ごとに
対応して設けられた外部端子を備えたユニット構造を有
し、前記駆動制御手段の前記シフトレジスタ回路は、前記セ
ンサアレイ及び前記選択回路に対して、前記外部端子を
介して接続されることを特徴とする請求項３又は４記載
のセンサシステム。
【請求項７】前記センサは、半導体層からなるチャネ
ル領域を挟んで形成されたソース電極及びドレイン電極
と、少なくとも前記チャネル領域の上方及び下方に各々
絶縁膜を介して形成された第１のゲート電極及び第２の
ゲート電極と、を備え、前記第１のゲート電極又は前記第２のゲート電極のいず
れか一方を前記検知面側として、前記駆動制御手段から
選択的に、前記第１のゲート電極に前記第１の駆動制御
信号を供給するとともに、前記第２のゲート電極に前記
第２の駆動制御信号を供給することにより設定される所
定の電荷蓄積期間に、前記検知面側から照射された光の
量に対応する電荷が前記チャネル領域に発生して蓄積さ
れる構成を有し、該蓄積された電荷の量に基づいて出力される電圧により
前記検知面に載置された前記被写体の画像パターンを読
み取ることを特徴とする請求項３乃至６のいずれかに記
載のセンサシステム。