JP2003188374A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2003188374A JP2003188374A JP2001384343A JP2001384343A JP2003188374A JP 2003188374 A JP2003188374 A JP 2003188374A JP 2001384343 A JP2001384343 A JP 2001384343A JP 2001384343 A JP2001384343 A JP 2001384343A JP 2003188374 A JP2003188374 A JP 2003188374A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- metal
- semiconductor device
- hafnium
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 金属酸化膜をゲート絶縁膜に備えた半導体装
置において、表面平坦性を向上させて、キャパシタの容
量値ばらつきと、リーク電流を低減する。 【解決手段】 シリコン基板１０１上にハフニウム金属
１０５を堆積させ後に、ハフニウム酸化膜１０６をＣＶ
Ｄ法により堆積し、その後熱処理する。次に、ゲート電
極となるチタン窒化膜１０７を堆積し、パターニングし
てゲート電極を形成する。この結果、ＣＶＤ堆積初期過
程におけるインキュベーションタイムが短縮され、かつ
面内で均一となるため、高誘電体金属酸化膜の表面平坦
性が向上する。表面平坦性の向上により、リーク電流が
低減し、容量値を増加させることができる。
置において、表面平坦性を向上させて、キャパシタの容
量値ばらつきと、リーク電流を低減する。 【解決手段】 シリコン基板１０１上にハフニウム金属
１０５を堆積させ後に、ハフニウム酸化膜１０６をＣＶ
Ｄ法により堆積し、その後熱処理する。次に、ゲート電
極となるチタン窒化膜１０７を堆積し、パターニングし
てゲート電極を形成する。この結果、ＣＶＤ堆積初期過
程におけるインキュベーションタイムが短縮され、かつ
面内で均一となるため、高誘電体金属酸化膜の表面平坦
性が向上する。表面平坦性の向上により、リーク電流が
低減し、容量値を増加させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、詳しくは高誘電体ゲート絶縁膜を有するＭＯ
ＳＦＥＴ、ＭＯＳキャパシタの製造方法に関する。
法に係り、詳しくは高誘電体ゲート絶縁膜を有するＭＯ
ＳＦＥＴ、ＭＯＳキャパシタの製造方法に関する。
【０００２】
【従来の技術】近年、ロジック・デバイスの特性に対し
て、高速動作と低消費電力化が要求されている。高速化
を実現するためには、ＭＯＳＦＥＴのゲート容量を増や
して駆動電流を増加させる必要がある。そこで従来のシ
リコン酸化膜やシリコン酸窒化膜を材料とするゲート酸
化膜構造では、ゲート容量を増加させるために絶縁膜膜
厚を薄くして対応していた。しかし膜厚を１．５ｎｍ以
下に薄膜化するとキャパシタに流れるリーク電流が増加
してしまうので、高速動作は実現できても低消費電力化
は難しく、さらには電荷を蓄積するというキャパシタ本
来の動作も困難という課題があった。
て、高速動作と低消費電力化が要求されている。高速化
を実現するためには、ＭＯＳＦＥＴのゲート容量を増や
して駆動電流を増加させる必要がある。そこで従来のシ
リコン酸化膜やシリコン酸窒化膜を材料とするゲート酸
化膜構造では、ゲート容量を増加させるために絶縁膜膜
厚を薄くして対応していた。しかし膜厚を１．５ｎｍ以
下に薄膜化するとキャパシタに流れるリーク電流が増加
してしまうので、高速動作は実現できても低消費電力化
は難しく、さらには電荷を蓄積するというキャパシタ本
来の動作も困難という課題があった。
【０００３】そこでＭＯＳＦＥＴのゲート絶縁膜材料と
して、シリコン酸化膜（比誘電率：３．９）よりも比誘
電率の高い高誘電体膜（高誘電率金属酸化膜）、例え
ば、アルミニウム酸化膜（同：９）、ジルコニウム酸化
膜（同：２０）、ハフニウム酸化膜（同：２０）、タン
タル酸化膜（同：２５）、チタン酸化膜（同：４０）な
どを適用する試みがなされている。これら金属酸化膜の
比誘電率はシリコン酸化膜に比べて大きいために電荷蓄
積量を多くなり、同じ容量値であっても実際の物理的な
膜厚を厚く設定できるので、キャパシタのリーク電流の
増加を抑制することができる（例えば、Journal of App
lied Physics vol. 89 5243(2001)）。
して、シリコン酸化膜（比誘電率：３．９）よりも比誘
電率の高い高誘電体膜（高誘電率金属酸化膜）、例え
ば、アルミニウム酸化膜（同：９）、ジルコニウム酸化
膜（同：２０）、ハフニウム酸化膜（同：２０）、タン
タル酸化膜（同：２５）、チタン酸化膜（同：４０）な
どを適用する試みがなされている。これら金属酸化膜の
比誘電率はシリコン酸化膜に比べて大きいために電荷蓄
積量を多くなり、同じ容量値であっても実際の物理的な
膜厚を厚く設定できるので、キャパシタのリーク電流の
増加を抑制することができる（例えば、Journal of App
lied Physics vol. 89 5243(2001)）。
【０００４】しかし、シリコン酸化膜系ゲート絶縁膜の
形成は、基板であるシリコンウエハを直接酸化すること
でシリコン酸化膜を得ていたが、高誘電体膜では基板中
に高誘電体膜の金属材料が含まれていないので、単純に
シリコン基板を酸化させて形成するという手法を使うこ
とができず、したがって、基板上にＣＶＤ法、スパッタ
法、分子線エピタキシー法、レーザーアブレーション法
などの手法により堆積させて形成する方法が知られてい
る。
形成は、基板であるシリコンウエハを直接酸化すること
でシリコン酸化膜を得ていたが、高誘電体膜では基板中
に高誘電体膜の金属材料が含まれていないので、単純に
シリコン基板を酸化させて形成するという手法を使うこ
とができず、したがって、基板上にＣＶＤ法、スパッタ
法、分子線エピタキシー法、レーザーアブレーション法
などの手法により堆積させて形成する方法が知られてい
る。
【０００５】
【発明が解決しようとする課題】特に堆積方法の中でも
ＣＶＤ法は、原料ガスの高純度化が容易なこと、大口径
ウエハに対しても均一な膜厚で堆積できること、量産化
が容易なことから有望視されている。
ＣＶＤ法は、原料ガスの高純度化が容易なこと、大口径
ウエハに対しても均一な膜厚で堆積できること、量産化
が容易なことから有望視されている。
【０００６】しかしながら、ＣＶＤ法では膜堆積初期過
程において、原料ガス供給後、膜堆積開始までの時間
（インキュベーションタイム）に差が生じ、このインキ
ュベーションタイム差によって、堆積膜の平坦性が劣化
し、リーク電流の増加や膜厚と容量値のばらつきとなっ
てしまう。
程において、原料ガス供給後、膜堆積開始までの時間
（インキュベーションタイム）に差が生じ、このインキ
ュベーションタイム差によって、堆積膜の平坦性が劣化
し、リーク電流の増加や膜厚と容量値のばらつきとなっ
てしまう。
【０００７】インキュベーションタイムに差が生じる理
由は、ウエハ表面に到達した原料ガスが、分解、吸着し
堆積核を形成するとき、原料ガスの分解、吸着が下地材
料の種類によってそれぞれの速度が異なるためである。
下地材料の差は、ベアシリコン表面の場合は洗浄から堆
積までの間に自然酸化膜の形成や有機物の付着などによ
り発生する。
由は、ウエハ表面に到達した原料ガスが、分解、吸着し
堆積核を形成するとき、原料ガスの分解、吸着が下地材
料の種類によってそれぞれの速度が異なるためである。
下地材料の差は、ベアシリコン表面の場合は洗浄から堆
積までの間に自然酸化膜の形成や有機物の付着などによ
り発生する。
【０００８】初期表面がシリコン酸化膜の場合には、同
質の初期表面が得られるものの酸化膜表面では電気的に
不活性なため分解、吸着が進みにくく、インキュベーシ
ョンタイム差が広がってしまう。この結果、初期表面が
同質であっても堆積が進行した後の表面状態はばらつ
き、ベアシリコン表面の場合と同様に堆積膜の平坦性が
劣化してしまう。
質の初期表面が得られるものの酸化膜表面では電気的に
不活性なため分解、吸着が進みにくく、インキュベーシ
ョンタイム差が広がってしまう。この結果、初期表面が
同質であっても堆積が進行した後の表面状態はばらつ
き、ベアシリコン表面の場合と同様に堆積膜の平坦性が
劣化してしまう。
【０００９】したがって、初期表面が均一で、かつ、イ
ンキュベーションタイムが短い初期表面を得ることが難
しい。
ンキュベーションタイムが短い初期表面を得ることが難
しい。
【００１０】また、高誘電体膜は一般に金属の酸化膜で
あり、ＣＶＤ法により高誘電体膜を形成する場合、酸化
性雰囲気中で金属原料を供給することにより堆積させ
る。この堆積時に酸化性ガスが、基板であるシリコンウ
エハを酸化してしまう。その結果、高誘電体膜とシリコ
ンウエハとの界面に、意図しないシリコン酸化膜が形成
されてしまう。このシリコン酸化膜は比誘電率が高誘電
体膜に比べて五分の一程度と低いため、せっかく高誘電
体膜を形成しても、高誘電体膜と直列に低誘電率のシリ
コン酸化膜が接続されるとＭＩＳキャパシタとしてのト
ータル容量は減少してしまい、高誘電体膜を用いるメリ
ットが損なわれてしまう。
あり、ＣＶＤ法により高誘電体膜を形成する場合、酸化
性雰囲気中で金属原料を供給することにより堆積させ
る。この堆積時に酸化性ガスが、基板であるシリコンウ
エハを酸化してしまう。その結果、高誘電体膜とシリコ
ンウエハとの界面に、意図しないシリコン酸化膜が形成
されてしまう。このシリコン酸化膜は比誘電率が高誘電
体膜に比べて五分の一程度と低いため、せっかく高誘電
体膜を形成しても、高誘電体膜と直列に低誘電率のシリ
コン酸化膜が接続されるとＭＩＳキャパシタとしてのト
ータル容量は減少してしまい、高誘電体膜を用いるメリ
ットが損なわれてしまう。
【００１１】シリコン基板が酸化されることは成膜過程
だけの問題ではなく、ゲート絶縁膜形成後の様々な熱処
理により相互拡散が生じ、更にシリコン酸化膜が形成さ
れる問題がある。
だけの問題ではなく、ゲート絶縁膜形成後の様々な熱処
理により相互拡散が生じ、更にシリコン酸化膜が形成さ
れる問題がある。
【００１２】本発明は、ＣＶＤ法を用いてシリコン基板
上に高誘電率金属酸化膜を堆積して高誘電体ゲート絶縁
膜を形成する場合に、ＣＶＤ法を用いても初期表面が均
一で、かつ、インキュベーションタイムが短い初期表面
を得ると共に、表面平坦性に優れ、かつ高誘電体膜とシ
リコン基板との高誘電率絶縁膜との界面に形成されるシ
リコン酸化膜膜厚が薄い半導体装置の製造方法を提供す
ることを目的とする。
上に高誘電率金属酸化膜を堆積して高誘電体ゲート絶縁
膜を形成する場合に、ＣＶＤ法を用いても初期表面が均
一で、かつ、インキュベーションタイムが短い初期表面
を得ると共に、表面平坦性に優れ、かつ高誘電体膜とシ
リコン基板との高誘電率絶縁膜との界面に形成されるシ
リコン酸化膜膜厚が薄い半導体装置の製造方法を提供す
ることを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、表面にシリコン窒化膜が形成されたシリコン
基板上に金属を堆積する工程と、ＣＶＤ法により金属上
に高誘電体金属酸化膜を堆積する工程と、高誘電体金属
酸化膜を熱処理する工程と、上部電極となる金属膜を形
成する工程と、金属膜及び高誘電体金属酸化膜をパター
ニングして電極を形成する工程とを含むことを特徴とす
る。
造方法は、表面にシリコン窒化膜が形成されたシリコン
基板上に金属を堆積する工程と、ＣＶＤ法により金属上
に高誘電体金属酸化膜を堆積する工程と、高誘電体金属
酸化膜を熱処理する工程と、上部電極となる金属膜を形
成する工程と、金属膜及び高誘電体金属酸化膜をパター
ニングして電極を形成する工程とを含むことを特徴とす
る。
【００１４】本発明によれば、シリコン基板と高誘電体
膜に挟まれた金属層は少なくとも一部が酸化性雰囲気で
のＣＶＤ堆積の際、及び、高誘電体膜形成後の熱処理の
際に、酸素が透過してきてもシリコン基板の成分である
シリコンを含有する金属酸化膜となるために、シリコン
基板自体は酸化されにくい。従って、シリコン酸化膜が
形成されにくいので全体の容量値が減少することを抑制
できる。
膜に挟まれた金属層は少なくとも一部が酸化性雰囲気で
のＣＶＤ堆積の際、及び、高誘電体膜形成後の熱処理の
際に、酸素が透過してきてもシリコン基板の成分である
シリコンを含有する金属酸化膜となるために、シリコン
基板自体は酸化されにくい。従って、シリコン酸化膜が
形成されにくいので全体の容量値が減少することを抑制
できる。
【００１５】さらに、高誘電体金属酸化膜を堆積する前
に、高誘電体膜と同種の金属のみをあらかじめ堆積する
ので、高誘電体膜のＣＶＤ堆積前の初期表面は同質かつ
導電性であるため、インキュベーションタイムのばらつ
きを低減、かつ短時間化できる。その結果、堆積膜の平
坦性が大幅に向上する。初期表面が導電性であれば電子
により原料ガスの分解・吸着は促進されるのでインキュ
ベーションタイムは短縮する。
に、高誘電体膜と同種の金属のみをあらかじめ堆積する
ので、高誘電体膜のＣＶＤ堆積前の初期表面は同質かつ
導電性であるため、インキュベーションタイムのばらつ
きを低減、かつ短時間化できる。その結果、堆積膜の平
坦性が大幅に向上する。初期表面が導電性であれば電子
により原料ガスの分解・吸着は促進されるのでインキュ
ベーションタイムは短縮する。
【００１６】本発明の半導体装置は、シリコン窒化膜が
形成されたシリコン基板の上に、シリコンを含む金属酸
化膜と、シリコンを含まない金属酸化膜と、ゲート電極
とが積層して形成されている構成とした。
形成されたシリコン基板の上に、シリコンを含む金属酸
化膜と、シリコンを含まない金属酸化膜と、ゲート電極
とが積層して形成されている構成とした。
【００１７】この構造により、高誘電率絶縁膜とシリコ
ン基板との界面にシリコン酸化膜が形成されにくくな
り、実効酸化膜厚（ＥＯＴ：Effective Oxide Thicknes
s）の増大を防止でき、ＭＩＳキャパシタのトータルの
容量を大きくすることができる。
ン基板との界面にシリコン酸化膜が形成されにくくな
り、実効酸化膜厚（ＥＯＴ：Effective Oxide Thicknes
s）の増大を防止でき、ＭＩＳキャパシタのトータルの
容量を大きくすることができる。
【００１８】以上の理由から、本発明によれば、ＣＶＤ
法を用いても平坦性に優れリーク電流が少なく、かつ容
量値の大きな半導体装置およびその製造方法を提供でき
る。
法を用いても平坦性に優れリーク電流が少なく、かつ容
量値の大きな半導体装置およびその製造方法を提供でき
る。
【００１９】
【発明の実施の形態】（実施形態）本発明の半導体素子
の製造方法について図１を用いて説明する。
の製造方法について図１を用いて説明する。
【００２０】まず、図１(a)に示すように、シリコン基
板１０１に、素子分離絶縁膜（ＳＴＩ：Shallow Trench
Isolation）１０２を形成し、活性領域と非活性領域に
分離する。素子分離絶縁膜１０２を形成した後の活性領
域表面には、自然酸化膜１０３が形成されている。
板１０１に、素子分離絶縁膜（ＳＴＩ：Shallow Trench
Isolation）１０２を形成し、活性領域と非活性領域に
分離する。素子分離絶縁膜１０２を形成した後の活性領
域表面には、自然酸化膜１０３が形成されている。
【００２１】次に、図１（ｂ）に示すように、自然酸化
膜１０３を除去し、水素終端された清浄なシリコン表面
を得るために、希釈フッ酸（例えば、HF:H2O=1:200）を
用いてエッチング除去した後、純水を用いて水洗し、窒
素ブローなどにより乾燥させ、活性領域のシリコン基板
１０１の表面を露出させる。乾燥方法は純水をイソプロ
ピルアルコールで置換した後、減圧雰囲気で乾燥させて
もよい。
膜１０３を除去し、水素終端された清浄なシリコン表面
を得るために、希釈フッ酸（例えば、HF:H2O=1:200）を
用いてエッチング除去した後、純水を用いて水洗し、窒
素ブローなどにより乾燥させ、活性領域のシリコン基板
１０１の表面を露出させる。乾燥方法は純水をイソプロ
ピルアルコールで置換した後、減圧雰囲気で乾燥させて
もよい。
【００２２】次に、図１（ｃ）に示すように、アンモニ
ア雰囲気中で急速熱処理を行い、シリコン基板１０１を
窒化させてシリコン窒化膜１０４を形成する。この実施
例では、シリコン窒化膜１０４の膜厚は１ｎｍ以下に形
成した。急速熱処理によるシリコン窒化膜の形成条件
は、温度６００℃、時間３０秒、圧力１×１０5Ｐａ以
下とした。本実施例では急速熱処理で行っているが、炉
を用いても構わない。圧力が１×１０5Ｐａ以下の減圧
雰囲気である理由は、シリコン窒化膜１０４形成中に、
酸素が混入することによりシリコン窒化膜１０４へ酸素
が混入を防止するためである。酸素が混入すると、シリ
コン窒化膜１０４の比誘電率が低下してゲートで形成さ
れるキャパシタトータルの静電容量値が低下する。この
ような現象を防止するため減圧雰囲気で熱処理を行いシ
リコン窒化膜１０４を形成する。
ア雰囲気中で急速熱処理を行い、シリコン基板１０１を
窒化させてシリコン窒化膜１０４を形成する。この実施
例では、シリコン窒化膜１０４の膜厚は１ｎｍ以下に形
成した。急速熱処理によるシリコン窒化膜の形成条件
は、温度６００℃、時間３０秒、圧力１×１０5Ｐａ以
下とした。本実施例では急速熱処理で行っているが、炉
を用いても構わない。圧力が１×１０5Ｐａ以下の減圧
雰囲気である理由は、シリコン窒化膜１０４形成中に、
酸素が混入することによりシリコン窒化膜１０４へ酸素
が混入を防止するためである。酸素が混入すると、シリ
コン窒化膜１０４の比誘電率が低下してゲートで形成さ
れるキャパシタトータルの静電容量値が低下する。この
ような現象を防止するため減圧雰囲気で熱処理を行いシ
リコン窒化膜１０４を形成する。
【００２３】このシリコン窒化膜１０４の役割は、シリ
コン基板１０１とシリコン基板１０１上に堆積する膜と
の反応を抑制するためで、界面におけるハフニウムシリ
サイドやシリコン酸化膜の形成を抑制する。
コン基板１０１とシリコン基板１０１上に堆積する膜と
の反応を抑制するためで、界面におけるハフニウムシリ
サイドやシリコン酸化膜の形成を抑制する。
【００２４】次に、図１（ｄ）に示すように、スパッタ
法などを用いてハフニウム金属１０５を形成する。ハフ
ニウム金属１０５の膜厚は３ｎｍ以下とする。ハフニウ
ム金属１０５のスパッタ条件は、スパッタターゲットと
して金属ハフニウムを使用し、チャンバー圧力０．４k
Ｐａ、スパッタ電力１００W、アルゴン流量２０ｍｌ／
ｍｉｎのＤＣスパッタ法などを用いた。なお、本実施例
ではＤＣスパッタ法を示したが、マグネトロンスパッタ
法など、他の形式でも構わない。また、ＣＶＤ法で堆積
しても構わない。ＣＶＤ法による堆積の場合、例えば、
テトラジエチルアミノハフニウムを含み、かつ、酸素を
含まない原料ガスを用いて、チャンバー圧力３０Ｐａ、
堆積温度は４００℃程度で熱ＣＶＤ法などによりハフニ
ウム金属１０５を堆積することができる。いずれにせ
よ、ハフニウム金属１０５は酸素を含まない雰囲気で堆
積することが重要である。
法などを用いてハフニウム金属１０５を形成する。ハフ
ニウム金属１０５の膜厚は３ｎｍ以下とする。ハフニウ
ム金属１０５のスパッタ条件は、スパッタターゲットと
して金属ハフニウムを使用し、チャンバー圧力０．４k
Ｐａ、スパッタ電力１００W、アルゴン流量２０ｍｌ／
ｍｉｎのＤＣスパッタ法などを用いた。なお、本実施例
ではＤＣスパッタ法を示したが、マグネトロンスパッタ
法など、他の形式でも構わない。また、ＣＶＤ法で堆積
しても構わない。ＣＶＤ法による堆積の場合、例えば、
テトラジエチルアミノハフニウムを含み、かつ、酸素を
含まない原料ガスを用いて、チャンバー圧力３０Ｐａ、
堆積温度は４００℃程度で熱ＣＶＤ法などによりハフニ
ウム金属１０５を堆積することができる。いずれにせ
よ、ハフニウム金属１０５は酸素を含まない雰囲気で堆
積することが重要である。
【００２５】次に、図２（ｅ）に示すように、ＣＶＤ法
を用いてハフニウム酸化膜１０６を堆積する。ここで、
このハフニウム酸化膜１０６の膜厚は１０ｎｍ以下であ
る。ハフニウム酸化膜１０６の堆積条件は、堆積温度４
００℃、圧力３０Ｐａ、原料ガスはテトラジエチルアミ
ノハフニウム、酸化ガスは酸素である。テトラジエチル
アミノハフニウム流量は０．１ｍｌ／ｍｉｎ、キャリア
窒素流量は５００ｍｌ／ｍｉｎ、酸素流量は５００ｍｌ
／ｍｉｎである。ハフニウム酸化膜の堆積はＣＶＤ法に
より行わなければならない。なお、ハフニウム金属１０
５とハフニウム酸化膜１０６を共にＣＶＤ法で堆積する
場合には、同一チャンバーを用いて連続的に成膜しても
良いし、一旦大気開放しても搬送し、別チャンバーで行
っても構わない。あるいは真空搬送して、別チャンバー
で行っても構わない。
を用いてハフニウム酸化膜１０６を堆積する。ここで、
このハフニウム酸化膜１０６の膜厚は１０ｎｍ以下であ
る。ハフニウム酸化膜１０６の堆積条件は、堆積温度４
００℃、圧力３０Ｐａ、原料ガスはテトラジエチルアミ
ノハフニウム、酸化ガスは酸素である。テトラジエチル
アミノハフニウム流量は０．１ｍｌ／ｍｉｎ、キャリア
窒素流量は５００ｍｌ／ｍｉｎ、酸素流量は５００ｍｌ
／ｍｉｎである。ハフニウム酸化膜の堆積はＣＶＤ法に
より行わなければならない。なお、ハフニウム金属１０
５とハフニウム酸化膜１０６を共にＣＶＤ法で堆積する
場合には、同一チャンバーを用いて連続的に成膜しても
良いし、一旦大気開放しても搬送し、別チャンバーで行
っても構わない。あるいは真空搬送して、別チャンバー
で行っても構わない。
【００２６】次に、ハフニウム酸化膜１０６を窒素雰囲
気中で熱処理し、ＣＶＤ堆積したハフニウム酸化膜１０
６中に含まれる水分などの不純物を加熱除去する。熱処
理の条件は温度４００℃以上、時間３０秒以上とする。
これは、不純物の脱離温度が４００℃以上であるため、
熱処理は４００℃以上の温度が必要だからである。本実
施例では急速熱処理で行っているが、炉を用いて熱処理
を行っても構わない。
気中で熱処理し、ＣＶＤ堆積したハフニウム酸化膜１０
６中に含まれる水分などの不純物を加熱除去する。熱処
理の条件は温度４００℃以上、時間３０秒以上とする。
これは、不純物の脱離温度が４００℃以上であるため、
熱処理は４００℃以上の温度が必要だからである。本実
施例では急速熱処理で行っているが、炉を用いて熱処理
を行っても構わない。
【００２７】ハフニウム酸化膜１０６のＣＶＤ堆積時、
及びハフニウム酸化膜１０６の熱処理時に酸素がシリコ
ン基板１０１に向かって拡散するが、ハフニウム金属１
０５がハフニウム酸化膜１０６の下地に存在するためシ
リコン基板１０１まで拡散しない。しかし、ハフニウム
金属１０５には酸素が到達し、ハフニウム金属１０５は
酸化される。
及びハフニウム酸化膜１０６の熱処理時に酸素がシリコ
ン基板１０１に向かって拡散するが、ハフニウム金属１
０５がハフニウム酸化膜１０６の下地に存在するためシ
リコン基板１０１まで拡散しない。しかし、ハフニウム
金属１０５には酸素が到達し、ハフニウム金属１０５は
酸化される。
【００２８】その結果、図１（ｆ）に示すように、これ
により膜厚が増加したハフニウム酸化膜１０６ａが形成
される。また、膜厚が増加したハフニウム酸化膜１０６
ａと、下地のシリコン窒化膜１０４との界面にはシリコ
ンを含有するハフニウム酸化膜（ＨｆＳｉＯ4）１０８
が形成される。
により膜厚が増加したハフニウム酸化膜１０６ａが形成
される。また、膜厚が増加したハフニウム酸化膜１０６
ａと、下地のシリコン窒化膜１０４との界面にはシリコ
ンを含有するハフニウム酸化膜（ＨｆＳｉＯ4）１０８
が形成される。
【００２９】次に、図２（ｇ）に示すように、ＣＶＤ法
によりチタン窒化膜１０７を堆積する。膜厚は３０ｎｍ
以上１００ｎｍ以下である。チタン窒化膜１０７の堆積
条件は、堆積温度６５０℃、圧力３０Ｐａ、原料ガスは
四塩化チタン、アンモニアなどを用いる。四塩化チタン
流量は２０ｍｌ／ｍｉｎ、アンモニア流量は４００ｍｌ
／ｍｉｎ、四塩化チタンのキャリア窒素ガス流量は５０
ｍｌ／ｍｉｎとした。
によりチタン窒化膜１０７を堆積する。膜厚は３０ｎｍ
以上１００ｎｍ以下である。チタン窒化膜１０７の堆積
条件は、堆積温度６５０℃、圧力３０Ｐａ、原料ガスは
四塩化チタン、アンモニアなどを用いる。四塩化チタン
流量は２０ｍｌ／ｍｉｎ、アンモニア流量は４００ｍｌ
／ｍｉｎ、四塩化チタンのキャリア窒素ガス流量は５０
ｍｌ／ｍｉｎとした。
【００３０】なお、ハフニウム酸化膜１０６の堆積後に
熱処理を行うことなくチタン窒化膜１０７を堆積したの
ち、熱処理を行ってもよい。この場合、ハフニウム酸化
膜１０６とチタン窒化膜１０７とは同一チャンバーを用
いて連続的に成膜しても良いし、一旦大気開放しても搬
送し、別チャンバーで行っても構わない。あるいは真空
搬送して、別チャンバーで行っても構わない。なおチタ
ン窒化膜の堆積方法はＣＶＤ法を示したが、スパッタ法
でも構わない。さらに、実施例ではチタン窒化膜を挙げ
たが、導電性材料であれば他の材料でも構わない。
熱処理を行うことなくチタン窒化膜１０７を堆積したの
ち、熱処理を行ってもよい。この場合、ハフニウム酸化
膜１０６とチタン窒化膜１０７とは同一チャンバーを用
いて連続的に成膜しても良いし、一旦大気開放しても搬
送し、別チャンバーで行っても構わない。あるいは真空
搬送して、別チャンバーで行っても構わない。なおチタ
ン窒化膜の堆積方法はＣＶＤ法を示したが、スパッタ法
でも構わない。さらに、実施例ではチタン窒化膜を挙げ
たが、導電性材料であれば他の材料でも構わない。
【００３１】次に、図３(ｈ)に示すように、公知のフォ
トレジスト工程によりゲート電極をパターニングし、ド
ライエッチング工程によってゲートキャパシタ構造を形
成する。
トレジスト工程によりゲート電極をパターニングし、ド
ライエッチング工程によってゲートキャパシタ構造を形
成する。
【００３２】最後に、図３(ｈ)に示すように、低濃度不
純物拡散層を形成し、サイドウオール１０９を形成し、
ソース／ドレインとなる高濃度不純物拡散層（不図示）
を形成するなど通常のＭＩＳ型トランジスタの製造プロ
セスに従って、ゲート電極に高誘電体ゲート絶縁膜を有
するＭＩＳ型トランジスタが完成する。このように、本
発明に係る半導体装置は、シリコン窒化膜１０４が形成
されたシリコン基板１０１の上に、シリコンを含むハフ
ニウム酸化膜（ＨｆＳｉＯ4）１０８と、シリコンを含
まないハフニウム酸化膜（ＨｆＯ2）１０６ａと、ゲー
ト電極とが形成されている。
純物拡散層を形成し、サイドウオール１０９を形成し、
ソース／ドレインとなる高濃度不純物拡散層（不図示）
を形成するなど通常のＭＩＳ型トランジスタの製造プロ
セスに従って、ゲート電極に高誘電体ゲート絶縁膜を有
するＭＩＳ型トランジスタが完成する。このように、本
発明に係る半導体装置は、シリコン窒化膜１０４が形成
されたシリコン基板１０１の上に、シリコンを含むハフ
ニウム酸化膜（ＨｆＳｉＯ4）１０８と、シリコンを含
まないハフニウム酸化膜（ＨｆＯ2）１０６ａと、ゲー
ト電極とが形成されている。
【００３３】なお実施例として、ハフニウム金属とハフ
ニウム酸化膜の例を挙げたが、他の金属と金属酸化膜、
例えば、アルミニウムとアルミニウム酸化膜、ジルコニ
ウムとジルコニウム酸化膜、タンタルとタンタル酸化
膜、チタンとチタン酸化膜などの組合せも可能である。
ニウム酸化膜の例を挙げたが、他の金属と金属酸化膜、
例えば、アルミニウムとアルミニウム酸化膜、ジルコニ
ウムとジルコニウム酸化膜、タンタルとタンタル酸化
膜、チタンとチタン酸化膜などの組合せも可能である。
【００３４】本実施形態によれば、ハフニウム酸化膜堆
積前にあらかじめハフニウム金属を堆積するので、ハフ
ニウム酸化膜のＣＶＤ堆積時にインキュベーションタイ
ムが短縮され、かつ表面初期状態が均一となる。その結
果、インキュベーションタイムは面内で一定となり、得
られるＣＶＤ膜の平坦性を向上することができる。平坦
性が向上すれば、容量値のばらつきとリーク電流を低減
できる。リーク電流が減少すれば、ひいては半導体装置
全体の信頼性が向上する。
積前にあらかじめハフニウム金属を堆積するので、ハフ
ニウム酸化膜のＣＶＤ堆積時にインキュベーションタイ
ムが短縮され、かつ表面初期状態が均一となる。その結
果、インキュベーションタイムは面内で一定となり、得
られるＣＶＤ膜の平坦性を向上することができる。平坦
性が向上すれば、容量値のばらつきとリーク電流を低減
できる。リーク電流が減少すれば、ひいては半導体装置
全体の信頼性が向上する。
【００３５】
【発明の効果】本発明の半導体装置及び半導体装置の製
造方法は、インキュベーションタイムの面内依存性が低
減され、かつインキュベーションタイムが短縮するた
め、平坦なハフニウム酸化膜を形成することができる。
堆積膜の平坦性が良好であるので、キャパシタンス容量
の面内ばらつきが小さく、均一な特性を得ることがで
き、さらには薄膜部分での電界集中が起こりにくく、リ
ーク電流が少なく、かつ信頼性も向上することができ
る。
造方法は、インキュベーションタイムの面内依存性が低
減され、かつインキュベーションタイムが短縮するた
め、平坦なハフニウム酸化膜を形成することができる。
堆積膜の平坦性が良好であるので、キャパシタンス容量
の面内ばらつきが小さく、均一な特性を得ることがで
き、さらには薄膜部分での電界集中が起こりにくく、リ
ーク電流が少なく、かつ信頼性も向上することができ
る。
【図１】本発明の実施の形態の半導体装置を示す工程断
面図
面図
【図２】本発明の実施の形態の半導体装置の製造方法を
示す工程断面図
示す工程断面図
【図３】本発明の実施の形態の半導体装置の製造方法を
示す工程断面図
示す工程断面図
１０１ シリコン基板
１０２ 素子分離絶縁膜
１０３ 自然酸化膜
１０４ シリコン窒化膜
１０５ ハフニウム金属
１０６ ハフニウム酸化膜
１０６ａ 膜厚が増加したハフニウム酸化膜
１０７ チタン窒化膜
１０８ シリコンを含むハフニウム酸化膜
１０９ サイドウオール
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F038 AC15 EZ14 EZ20
5F140 AA24 BA01 BD02 BD07 BD11
BD12 BD13 BE03 BE07 BE08
BE09 BE10 BE17 BE19 BF01
BF10 BG08 BG28 BG30 BG38
BH14 BH15 CB04 CE10
Claims (7)
- 【請求項１】 表面にシリコン窒化膜が形成されたシリ
コン基板上に金属を堆積する工程と、ＣＶＤ法により前
記金属上に高誘電体金属酸化膜を堆積する工程と、前記
高誘電体金属酸化膜を熱処理する工程と、上部電極とな
る金属膜を形成する工程と、前記金属膜及び前記高誘電
体金属酸化膜をパターニングして電極を形成する工程を
含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記半導体基板の窒化は、アンモニア雰
囲気中での熱処理、もしくはアンモニアプラズマ雰囲気
中での熱処理により形成することを特徴とする請求項１
記載の半導体装置の製造方法 - 【請求項３】 前記高誘電体金属は、ハフニウム、ジル
コニウム、アルミニウムのいずれか一つを含むことを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記高誘電体金属酸化膜は、ハフニウ
ム、ジルコニウム、アルミニウム、タンタル、チタンの
いずれか一つを含む酸化膜であることを特徴とする請求
項１記載の半導体装置。 - 【請求項５】 前記酸素を含まないガスは、窒素、アル
ゴン、水素のいずれか一つを含むことを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項６】 シリコン基板の上にシリコン窒化膜と、
シリコンを含む金属酸化膜と、シリコンを含まない金属
酸化膜と、ゲート電極とが積層して形成されていること
を特徴とする半導体装置。 - 【請求項７】 前記金属酸化膜はハフニウム、ジルコニ
ウム、アルミニウム、タンタル、チタンのいずれか一つ
を含む酸化膜で構成された請求項６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001384343A JP2003188374A (ja) | 2001-12-18 | 2001-12-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001384343A JP2003188374A (ja) | 2001-12-18 | 2001-12-18 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003188374A true JP2003188374A (ja) | 2003-07-04 |
Family
ID=27594096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001384343A Pending JP2003188374A (ja) | 2001-12-18 | 2001-12-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003188374A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005013374A1 (ja) * | 2003-08-05 | 2006-09-28 | 富士通株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2006269520A (ja) * | 2005-03-22 | 2006-10-05 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7326988B2 (en) | 2002-07-02 | 2008-02-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
-
2001
- 2001-12-18 JP JP2001384343A patent/JP2003188374A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7326988B2 (en) | 2002-07-02 | 2008-02-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JPWO2005013374A1 (ja) * | 2003-08-05 | 2006-09-28 | 富士通株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2006269520A (ja) * | 2005-03-22 | 2006-10-05 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3944367B2 (ja) | 絶縁膜の形成方法及び半導体装置の製造方法 | |
| US6727148B1 (en) | ULSI MOS with high dielectric constant gate insulator | |
| US6368923B1 (en) | Method of fabricating a dual metal gate having two different gate dielectric layers | |
| JP4104834B2 (ja) | Ｍｉｓ型電界効果トランジスタの製造方法 | |
| US6713392B1 (en) | Nitrogen oxide plasma treatment for reduced nickel silicide bridging | |
| KR100623584B1 (ko) | 듀얼-게이트 구조 및 듀얼-게이트 구조를 갖는 집적 회로제조 방법 | |
| KR101375800B1 (ko) | 게이트 산화물 누설 전류가 감소된 대체 금속 게이트 트랜지스터 | |
| US6953727B2 (en) | Manufacture method of semiconductor device with gate insulating films of different thickness | |
| JP2004214661A (ja) | トランジスタゲートの製造及び高誘電率ゲート誘電体の粗さを減少する方法 | |
| JP2003179049A (ja) | 絶縁膜形成方法、半導体装置及びその製造方法 | |
| JP2000058832A (ja) | オキシ窒化ジルコニウム及び／又はハフニウム・ゲ―ト誘電体 | |
| JP3350246B2 (ja) | 半導体装置の製造方法 | |
| JP2001332547A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2005064523A (ja) | 半導体装置のキャパシタとその製造方法、およびそのキャパシタを備えるメモリ装置 | |
| US6521529B1 (en) | HDP treatment for reduced nickel silicide bridging | |
| US7326988B2 (en) | Semiconductor device and method for fabricating the same | |
| US9786762B2 (en) | Gate electrode of a semiconductor device, and method for producing same | |
| US7867918B1 (en) | Semiconductor topography including a thin oxide-nitride stack and method for making the same | |
| JP3727299B2 (ja) | 半導体装置の製造方法 | |
| JP2004079931A (ja) | 半導体装置の製造方法 | |
| US6991989B2 (en) | Process of forming high-k gate dielectric layer for metal oxide semiconductor transistor | |
| JP3647850B2 (ja) | 半導体装置およびその製造方法 | |
| JP2001217415A (ja) | 半導体装置の製造方法 | |
| JP2003100995A (ja) | 半導体装置およびその製造方法 | |
| JP2003188374A (ja) | 半導体装置およびその製造方法 |