JP2003044153A - 電源回路 - Google Patents
電源回路Info
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- JP2003044153A JP2003044153A JP2001229649A JP2001229649A JP2003044153A JP 2003044153 A JP2003044153 A JP 2003044153A JP 2001229649 A JP2001229649 A JP 2001229649A JP 2001229649 A JP2001229649 A JP 2001229649A JP 2003044153 A JP2003044153 A JP 2003044153A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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- Engineering & Computer Science (AREA)
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- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 定電圧と定電流を生成する場合の消費電力を
少なくするとともに回路規模を小さくすることができる
電源回路を提供すること。 【解決手段】 電源回路１０は、ＦＥＴ２０〜２３、３
０、４０、４２、抵抗５０、出力バッファ６０を含んで
構成されている。この中で、ＦＥＴ２０、３０、４０、
４２、抵抗５０および出力バッファ６０が定電圧源を構
成している。また、ＦＥＴ２０〜２３、３０、４０、４
２および抵抗５０が定電流源を構成している。１種類の
定電圧と３種類の定電流を生成するために必要な構成が
共通化されている。
少なくするとともに回路規模を小さくすることができる
電源回路を提供すること。 【解決手段】 電源回路１０は、ＦＥＴ２０〜２３、３
０、４０、４２、抵抗５０、出力バッファ６０を含んで
構成されている。この中で、ＦＥＴ２０、３０、４０、
４２、抵抗５０および出力バッファ６０が定電圧源を構
成している。また、ＦＥＴ２０〜２３、３０、４０、４
２および抵抗５０が定電流源を構成している。１種類の
定電圧と３種類の定電流を生成するために必要な構成が
共通化されている。
Description
【０００１】
【発明の属する技術分野】本発明は、各種の回路内にお
いて定電流と定電圧を発生する電源回路に関する。
いて定電流と定電圧を発生する電源回路に関する。
【０００２】
【従来の技術】従来から、各種の回路には定電流源や定
電圧源が用いられている。最も一般的には、電流源とカ
レントミラー回路を用いて構成される定電流源が知られ
ている。例えば、２つのＦＥＴを用いた差動増幅器が複
数段備わっている場合には、格段の差動増幅器に対応し
て定電流回路が設けられる。また、所定の基準電圧を生
成したり、回路内の各部に供給する一定の動作電圧を生
成するために定電圧源が使用される。
電圧源が用いられている。最も一般的には、電流源とカ
レントミラー回路を用いて構成される定電流源が知られ
ている。例えば、２つのＦＥＴを用いた差動増幅器が複
数段備わっている場合には、格段の差動増幅器に対応し
て定電流回路が設けられる。また、所定の基準電圧を生
成したり、回路内の各部に供給する一定の動作電圧を生
成するために定電圧源が使用される。
【０００３】
【発明が解決しようとする課題】ところで、上述したよ
うに回路内に定電圧源や複数の定電流源が含まれている
場合にそれぞれが別々に動作しており、動作に必要な電
力が個別に消費されるため、回路全体の消費電力が多く
なってしまうという問題があった。特に、多くの定電流
源を含む場合に、同じような構成が複数存在することに
なり、回路規模が大きくなってしまうという問題があっ
た。
うに回路内に定電圧源や複数の定電流源が含まれている
場合にそれぞれが別々に動作しており、動作に必要な電
力が個別に消費されるため、回路全体の消費電力が多く
なってしまうという問題があった。特に、多くの定電流
源を含む場合に、同じような構成が複数存在することに
なり、回路規模が大きくなってしまうという問題があっ
た。
【０００４】本発明は、このような点に鑑みて創作され
たものであり、その目的は、定電圧と定電流を生成する
場合の消費電力を少なくするとともに回路規模を小さく
することができる電源回路を提供することにある。
たものであり、その目的は、定電圧と定電流を生成する
場合の消費電力を少なくするとともに回路規模を小さく
することができる電源回路を提供することにある。
【０００５】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の電源回路は、基準電圧を生成する基準
電圧生成部と、基準電圧に対応する所定の定電圧を生成
する出力バッファと、基準電圧に対応する所定の定電流
を生成する電流駆動部とを備えている。定電圧および定
電流を生成するために必要な基準電圧を生成する基準電
圧生成部を共通に用いることができるため、回路規模を
小さくすることができるとともに、基準電圧生成部を個
別に備える場合に比べて消費電力を低減することができ
る。
ために、本発明の電源回路は、基準電圧を生成する基準
電圧生成部と、基準電圧に対応する所定の定電圧を生成
する出力バッファと、基準電圧に対応する所定の定電流
を生成する電流駆動部とを備えている。定電圧および定
電流を生成するために必要な基準電圧を生成する基準電
圧生成部を共通に用いることができるため、回路規模を
小さくすることができるとともに、基準電圧生成部を個
別に備える場合に比べて消費電力を低減することができ
る。
【０００６】また、上述した電流駆動部は、複数の定電
流を生成することが望ましい。生成する定電流の数を増
やすことにより、基準電圧生成部を共用化することによ
る効果（回路規模縮小、低消費電力化）を高めることが
可能になる。また、上述した電流駆動部は、基準電圧が
ゲートに印加されて基準電圧生成部に含まれるＦＥＴと
ともにカレントミラー回路を構成する複数のＦＥＴを有
することが望ましい。これにより、各ＦＥＴ毎に別々に
定電流を発生することが可能になる。
流を生成することが望ましい。生成する定電流の数を増
やすことにより、基準電圧生成部を共用化することによ
る効果（回路規模縮小、低消費電力化）を高めることが
可能になる。また、上述した電流駆動部は、基準電圧が
ゲートに印加されて基準電圧生成部に含まれるＦＥＴと
ともにカレントミラー回路を構成する複数のＦＥＴを有
することが望ましい。これにより、各ＦＥＴ毎に別々に
定電流を発生することが可能になる。
【０００７】また、上述した複数のＦＥＴのそれぞれの
ゲート長Ｌおよびゲート幅Ｗを変えることにより、電流
駆動部によって複数の異なる定電流を生成することが望
ましい。これにより、必要に応じて数種類の定電流を発
生することが可能になる。
ゲート長Ｌおよびゲート幅Ｗを変えることにより、電流
駆動部によって複数の異なる定電流を生成することが望
ましい。これにより、必要に応じて数種類の定電流を発
生することが可能になる。
【０００８】
【発明の実施の形態】以下、本発明を適用した一実施形
態の半導体装置について詳細に説明する。図１は、本実
施形態の電源回路の回路図である。図１に示す電源回路
１０は、ＦＥＴ２０〜２３、３０、４０、４２、抵抗５
０、出力バッファ６０を含んで構成されている。この電
源回路１０は、所定の定電圧を発生する定電圧源として
の機能と、複数の定電流を発生する定電流源としての機
能を有している。次に、これら定電圧源および定電流源
のそれぞれについて説明する。
態の半導体装置について詳細に説明する。図１は、本実
施形態の電源回路の回路図である。図１に示す電源回路
１０は、ＦＥＴ２０〜２３、３０、４０、４２、抵抗５
０、出力バッファ６０を含んで構成されている。この電
源回路１０は、所定の定電圧を発生する定電圧源として
の機能と、複数の定電流を発生する定電流源としての機
能を有している。次に、これら定電圧源および定電流源
のそれぞれについて説明する。
【０００９】定電圧源の構成および動作
上述した電源回路１０の構成の中で、ＦＥＴ２０、３
０、４０、４２、抵抗５０および出力バッファ６０が定
電圧源を構成している。出力バッファ６０を除くＦＥＴ
２０、３０、４０、４２、抵抗５０が基準電圧生成部に
対応している。
０、４０、４２、抵抗５０および出力バッファ６０が定
電圧源を構成している。出力バッファ６０を除くＦＥＴ
２０、３０、４０、４２、抵抗５０が基準電圧生成部に
対応している。
【００１０】ｐチャネル型のＦＥＴ２０は、ドレインが
動作電圧Ｖddの電源ラインに接続されているとともに、
ソースがｎチャネル型のＦＥＴ４０のドレイン・ソース
間および抵抗５０を介して接地されている。また、ＦＥ
Ｔ２０は、ゲートとソースが接続されている。
動作電圧Ｖddの電源ラインに接続されているとともに、
ソースがｎチャネル型のＦＥＴ４０のドレイン・ソース
間および抵抗５０を介して接地されている。また、ＦＥ
Ｔ２０は、ゲートとソースが接続されている。
【００１１】ｐチャネル型のＦＥＴ３０は、ドレインが
電源ラインに接続されているとともに、ソースがｎチャ
ネル型のＦＥＴ４２のドレイン・ソース間を介して接地
されている。これら２つのＦＥＴ２０、３０の各ゲート
は共通に接続されている。また、ＦＥＴ４０のゲートが
ＦＥＴ４２のドレインに、ＦＥＴ４２のゲートがＦＥＴ
４０のソースにそれぞれ接続されている。
電源ラインに接続されているとともに、ソースがｎチャ
ネル型のＦＥＴ４２のドレイン・ソース間を介して接地
されている。これら２つのＦＥＴ２０、３０の各ゲート
は共通に接続されている。また、ＦＥＴ４０のゲートが
ＦＥＴ４２のドレインに、ＦＥＴ４２のゲートがＦＥＴ
４０のソースにそれぞれ接続されている。
【００１２】ＦＥＴ４０のドレイン・ソース間を流れる
電流をＩとすると、この電流Ｉが増加すると、抵抗５０
の一方端に接続されたＦＥＴ４２のゲート電圧が上昇す
る。これにより、ＦＥＴ４２のドレイン・ソース間の抵
抗が減少するため、ＦＥＴ４２のドレインに接続された
ＦＥＴ４０のゲート電圧が低下し、ＦＥＴ４０のドレイ
ン・ソース間に流れる電流が減少する。反対に、ＦＥＴ
４０のドレイン・ソース間を流れる電流Ｉが減少する
と、抵抗５０の一方端に接続されたＦＥＴ４２のゲート
電圧が低下する。これにより、ＦＥＴ４２のドレイン・
ソース間の抵抗が増加するため、ＦＥＴ４２のドレイン
に接続されたＦＥＴ４０のゲート電圧が上昇し、ＦＥＴ
４０のドレイン・ソース間に流れる電流が増加する。
電流をＩとすると、この電流Ｉが増加すると、抵抗５０
の一方端に接続されたＦＥＴ４２のゲート電圧が上昇す
る。これにより、ＦＥＴ４２のドレイン・ソース間の抵
抗が減少するため、ＦＥＴ４２のドレインに接続された
ＦＥＴ４０のゲート電圧が低下し、ＦＥＴ４０のドレイ
ン・ソース間に流れる電流が減少する。反対に、ＦＥＴ
４０のドレイン・ソース間を流れる電流Ｉが減少する
と、抵抗５０の一方端に接続されたＦＥＴ４２のゲート
電圧が低下する。これにより、ＦＥＴ４２のドレイン・
ソース間の抵抗が増加するため、ＦＥＴ４２のドレイン
に接続されたＦＥＴ４０のゲート電圧が上昇し、ＦＥＴ
４０のドレイン・ソース間に流れる電流が増加する。
【００１３】上述したように、ＦＥＴ４０を流れる電流
Ｉが変化する場合にこの変化を抑制するようにＦＥＴ４
０のゲート電圧が変動するため、この電流Ｉが所定の値
で安定する。この安定状態においてＦＥＴ４２のドレイ
ン電位も所定の値を維持するため、出力バッファ６０の
出力端子には一定の出力電圧が現れる。
Ｉが変化する場合にこの変化を抑制するようにＦＥＴ４
０のゲート電圧が変動するため、この電流Ｉが所定の値
で安定する。この安定状態においてＦＥＴ４２のドレイ
ン電位も所定の値を維持するため、出力バッファ６０の
出力端子には一定の出力電圧が現れる。
【００１４】定電流源の構成および動作
上述した電源回路１０の構成の中で、ＦＥＴ２０〜２
３、３０、４０、４２および抵抗５０が定電流源を構成
している。この定電流源においても、上述した定電圧源
に含まれる基準電圧生成部（ＦＥＴ２０、３０、４０、
４２、抵抗５０）が共通に用いられている。また、ＦＥ
Ｔ２１、２２、２３のそれぞれが電流駆動部に対応して
いる。
３、３０、４０、４２および抵抗５０が定電流源を構成
している。この定電流源においても、上述した定電圧源
に含まれる基準電圧生成部（ＦＥＴ２０、３０、４０、
４２、抵抗５０）が共通に用いられている。また、ＦＥ
Ｔ２１、２２、２３のそれぞれが電流駆動部に対応して
いる。
【００１５】ｐチャネル型のＦＥＴ２１、２２、２３の
それぞれのゲートは、ＦＥＴ２０のゲートと共通に接続
されている。これにより、ＦＥＴ２１とＦＥＴ２０によ
って第１のカレントミラー回路が構成される。上述した
ように、ＦＥＴ４０のドレイン・ソース間には一定の電
流が流れるため、ＦＥＴ２０のドレイン・ソース間にも
一定の電流が流れ、ＦＥＴ２０のゲートおよびソースが
所定の電位となる。したがって、ＦＥＴ２１のゲートも
所定の電位を維持し、ドレイン・ソース間に一定の電流
Ｉ1 が流れる。仮に、ＦＥＴ２０、２１のゲート長Ｌと
ゲート幅Ｗが等しい場合には、ＦＥＴ４０のドレイン・
ソース間に流れる電流Ｉに等しい電流Ｉ 1 がＦＥＴ２１
によって生成される。また、ＦＥＴ２１のゲート長Ｌと
ゲート幅ＷをＦＥＴ２０のゲート長Ｌとゲート幅Ｗに対
して異ならせることにより、ＦＥＴ４０のドレイン・ソ
ース間に流れる電流Ｉと異なる電流Ｉ1 がＦＥＴ２１に
よって生成される。
それぞれのゲートは、ＦＥＴ２０のゲートと共通に接続
されている。これにより、ＦＥＴ２１とＦＥＴ２０によ
って第１のカレントミラー回路が構成される。上述した
ように、ＦＥＴ４０のドレイン・ソース間には一定の電
流が流れるため、ＦＥＴ２０のドレイン・ソース間にも
一定の電流が流れ、ＦＥＴ２０のゲートおよびソースが
所定の電位となる。したがって、ＦＥＴ２１のゲートも
所定の電位を維持し、ドレイン・ソース間に一定の電流
Ｉ1 が流れる。仮に、ＦＥＴ２０、２１のゲート長Ｌと
ゲート幅Ｗが等しい場合には、ＦＥＴ４０のドレイン・
ソース間に流れる電流Ｉに等しい電流Ｉ 1 がＦＥＴ２１
によって生成される。また、ＦＥＴ２１のゲート長Ｌと
ゲート幅ＷをＦＥＴ２０のゲート長Ｌとゲート幅Ｗに対
して異ならせることにより、ＦＥＴ４０のドレイン・ソ
ース間に流れる電流Ｉと異なる電流Ｉ1 がＦＥＴ２１に
よって生成される。
【００１６】同様に、ＦＥＴ２２とＦＥＴ２０によって
第２のカレントミラー回路が構成される。したがって、
仮にＦＥＴ２０、２２のゲート長Ｌとゲート幅Ｗが等し
い場合には、ＦＥＴ４０のドレイン・ソース間に流れる
電流Ｉに等しい電流Ｉ2 がＦＥＴ２２によって生成され
る。また、ＦＥＴ２２のゲート長Ｌとゲート幅ＷをＦＥ
Ｔ２０のゲート長Ｌとゲート幅Ｗに対して異ならせるこ
とにより、ＦＥＴ４０のドレイン・ソース間に流れる電
流Ｉと異なる電流Ｉ2 がＦＥＴ２２によって生成され
る。
第２のカレントミラー回路が構成される。したがって、
仮にＦＥＴ２０、２２のゲート長Ｌとゲート幅Ｗが等し
い場合には、ＦＥＴ４０のドレイン・ソース間に流れる
電流Ｉに等しい電流Ｉ2 がＦＥＴ２２によって生成され
る。また、ＦＥＴ２２のゲート長Ｌとゲート幅ＷをＦＥ
Ｔ２０のゲート長Ｌとゲート幅Ｗに対して異ならせるこ
とにより、ＦＥＴ４０のドレイン・ソース間に流れる電
流Ｉと異なる電流Ｉ2 がＦＥＴ２２によって生成され
る。
【００１７】ＦＥＴ２３とＦＥＴ２０によって第３のカ
レントミラー回路が構成される。したがって、仮にＦＥ
Ｔ２０、２３のゲート長Ｌとゲート幅Ｗが等しい場合に
は、ＦＥＴ４０のドレイン・ソース間に流れる電流Ｉに
等しい電流Ｉ3 がＦＥＴ２３によって生成される。ま
た、ＦＥＴ２３のゲート長Ｌとゲート幅ＷをＦＥＴ２０
のゲート長Ｌとゲート幅Ｗに対して異ならせることによ
り、ＦＥＴ４０のドレイン・ソース間に流れる電流Ｉと
異なる電流Ｉ3 がＦＥＴ２３によって生成される。
レントミラー回路が構成される。したがって、仮にＦＥ
Ｔ２０、２３のゲート長Ｌとゲート幅Ｗが等しい場合に
は、ＦＥＴ４０のドレイン・ソース間に流れる電流Ｉに
等しい電流Ｉ3 がＦＥＴ２３によって生成される。ま
た、ＦＥＴ２３のゲート長Ｌとゲート幅ＷをＦＥＴ２０
のゲート長Ｌとゲート幅Ｗに対して異ならせることによ
り、ＦＥＴ４０のドレイン・ソース間に流れる電流Ｉと
異なる電流Ｉ3 がＦＥＴ２３によって生成される。
【００１８】このように、本実施形態の電源回路１０
は、所定の定電圧と３種類の同じあるいは異なる定電流
を生成している。特に、定電圧を生成する定電圧源に含
まれる基準電圧生成部（ＦＥＴ２０、３０、４０、４
２、抵抗５０）は、定電流を生成する定電流源において
も共通に用いられているため、これらの定電圧源と定電
流源を別々に備える場合に比べて、回路規模を大幅に縮
小することができる。また、電力を消費する部分が共通
化されるため、定電流源と定電圧源を別々に備える場合
に比べて、消費電力を抑えることができる。
は、所定の定電圧と３種類の同じあるいは異なる定電流
を生成している。特に、定電圧を生成する定電圧源に含
まれる基準電圧生成部（ＦＥＴ２０、３０、４０、４
２、抵抗５０）は、定電流を生成する定電流源において
も共通に用いられているため、これらの定電圧源と定電
流源を別々に備える場合に比べて、回路規模を大幅に縮
小することができる。また、電力を消費する部分が共通
化されるため、定電流源と定電圧源を別々に備える場合
に比べて、消費電力を抑えることができる。
【００１９】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内において種々の変
形実施が可能である。例えば、上述した実施形態では、
定電流源を構成するＦＥＴ２１、２２、２３の各ソース
側に負荷が接続される場合の構成を説明したが、ドレイ
ン側に負荷が接続されるようにしてもよい。
ものではなく、本発明の要旨の範囲内において種々の変
形実施が可能である。例えば、上述した実施形態では、
定電流源を構成するＦＥＴ２１、２２、２３の各ソース
側に負荷が接続される場合の構成を説明したが、ドレイ
ン側に負荷が接続されるようにしてもよい。
【００２０】図２は、電源回路の変形例を示す回路図で
ある。図２に示す電源回路１１０は、ＦＥＴ２０、３
０、４０、４２、７１〜７３、抵抗５０、８１〜８３、
出力バッファ６０を含んで構成されている。この電源回
路１１０は、図１に示した電源回路１０に対して、ＦＥ
Ｔ２１〜２３をＦＥＴ７１〜７３および抵抗８１〜８３
に置き換えた構成を有している。
ある。図２に示す電源回路１１０は、ＦＥＴ２０、３
０、４０、４２、７１〜７３、抵抗５０、８１〜８３、
出力バッファ６０を含んで構成されている。この電源回
路１１０は、図１に示した電源回路１０に対して、ＦＥ
Ｔ２１〜２３をＦＥＴ７１〜７３および抵抗８１〜８３
に置き換えた構成を有している。
【００２１】具体的には、ＦＥＴ７１とＦＥＴ４０によ
って第１のカレントミラー回路が構成されており、ＦＥ
Ｔ７１のゲート長Ｌとゲート幅Ｗによって決まる所定の
電流Ｉ1 がＦＥＴ７１のドレイン・ソース間に流れる。
同様に、ＦＥＴ７２とＦＥＴ４０によって第２のカレン
トミラー回路が構成されており、ＦＥＴ７２のゲート長
Ｌとゲート幅Ｗによって決まる所定の電流Ｉ2 がＦＥＴ
７２のドレイン・ソース間に流れる。ＦＥＴ７３とＦＥ
Ｔ４０によって第３のカレントミラー回路が構成されて
おり、ＦＥＴ７３のゲート長Ｌとゲート幅Ｗによって決
まる所定の電流Ｉ3 がＦＥＴ７３のドレイン・ソース間
に流れる。
って第１のカレントミラー回路が構成されており、ＦＥ
Ｔ７１のゲート長Ｌとゲート幅Ｗによって決まる所定の
電流Ｉ1 がＦＥＴ７１のドレイン・ソース間に流れる。
同様に、ＦＥＴ７２とＦＥＴ４０によって第２のカレン
トミラー回路が構成されており、ＦＥＴ７２のゲート長
Ｌとゲート幅Ｗによって決まる所定の電流Ｉ2 がＦＥＴ
７２のドレイン・ソース間に流れる。ＦＥＴ７３とＦＥ
Ｔ４０によって第３のカレントミラー回路が構成されて
おり、ＦＥＴ７３のゲート長Ｌとゲート幅Ｗによって決
まる所定の電流Ｉ3 がＦＥＴ７３のドレイン・ソース間
に流れる。
【００２２】また、上述した実施形態では、１つの出力
バッファ６０によって定電圧を生成していたが、この定
電圧を供給する際の許容電流値を増やす場合には、出力
バッファ６０の数を増やせばよい。図３は、電源回路の
他の変形例を示す回路図である。図３に示す電源回路１
０Ａは、ＦＥＴ２０〜２３、３０、４０、４２、抵抗５
０および３つの出力バッファ６０を含んで構成されてい
る。図１に示した電源回路１０に対して、出力バッファ
６０の数を１つから３つに変更した点が異なっている。
これら３つの出力バッファ６０は、ともにＦＥＴ４２の
ドレインに接続されており、それぞれの許容電流値の範
囲内で負荷電流を流すことができる。これにより、大き
な負荷電流を流すことが可能になる。
バッファ６０によって定電圧を生成していたが、この定
電圧を供給する際の許容電流値を増やす場合には、出力
バッファ６０の数を増やせばよい。図３は、電源回路の
他の変形例を示す回路図である。図３に示す電源回路１
０Ａは、ＦＥＴ２０〜２３、３０、４０、４２、抵抗５
０および３つの出力バッファ６０を含んで構成されてい
る。図１に示した電源回路１０に対して、出力バッファ
６０の数を１つから３つに変更した点が異なっている。
これら３つの出力バッファ６０は、ともにＦＥＴ４２の
ドレインに接続されており、それぞれの許容電流値の範
囲内で負荷電流を流すことができる。これにより、大き
な負荷電流を流すことが可能になる。
【００２３】また、上述した実施形態では、３種類の定
電流Ｉ1 、Ｉ2 、Ｉ3 を生成するようにしたが、生成す
る定電流の数は２あるいは４以上であってもよい。
電流Ｉ1 、Ｉ2 、Ｉ3 を生成するようにしたが、生成す
る定電流の数は２あるいは４以上であってもよい。
【００２４】
【発明の効果】上述したように、本発明によれば、定電
圧および定電流を生成するために必要な基準電圧を生成
する基準電圧生成部を共通に用いることができるため、
回路規模を小さくすることができるとともに、基準電圧
生成部を個別に備える場合に比べて消費電力を低減する
ことができる。
圧および定電流を生成するために必要な基準電圧を生成
する基準電圧生成部を共通に用いることができるため、
回路規模を小さくすることができるとともに、基準電圧
生成部を個別に備える場合に比べて消費電力を低減する
ことができる。
【図１】一実施形態の電源回路の回路図である。
【図２】電源回路の変形例を示す回路図である。
【図３】電源回路の他の変形例を示す回路図である。
１０ 電源回路
２０〜２３、３０、４０、４２ ＦＥＴ
５０ 抵抗
６０ 出力バッファ
フロントページの続き
Ｆターム(参考） 5F038 AV06 BB01 BB04 CD08 DF06
DF08 EZ20
5H420 NA12 NA16 NA17 NA28 NA29
NB02 NB03 NB12 NB16 NB20
NB25 NB28 NB33 NB36 NC02
NC03 NC14 NC23 NE26
5J091 AA03 AA43 AA58 AA59 CA36
CA92 FA14 HA09 HA17 HA25
KA03 KA06 KA09 KA11 MA21
Claims (4)
- 【請求項１】 基準電圧を生成する基準電圧生成部と、 前記基準電圧に対応する所定の定電圧を生成する出力バ
ッファと、 前記基準電圧に対応する所定の定電流を生成する電流駆
動部と、 を備えることを特徴とする電源回路。 - 【請求項２】 請求項１において、 前記電流駆動部は、複数の定電流を生成することを特徴
とする電源回路。 - 【請求項３】 請求項２において、 前記電流駆動部は、前記基準電圧がゲートに印加されて
前記基準電圧生成部に含まれるＦＥＴとともにカレント
ミラー回路を構成する複数のＦＥＴを有することを特徴
とする電源回路。 - 【請求項４】 請求項３において、 前記複数のＦＥＴのそれぞれのゲート長Ｌおよびゲート
幅Ｗを変えることにより、前記電流駆動部によって複数
の異なる定電流を生成することを特徴とする電源回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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