JP3052890B2 - 電圧制御発振器 - Google Patents

電圧制御発振器

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JP3052890B2
JP3052890B2 JP9133638A JP13363897A JP3052890B2 JP 3052890 B2 JP3052890 B2 JP 3052890B2 JP 9133638 A JP9133638 A JP 9133638A JP 13363897 A JP13363897 A JP 13363897A JP 3052890 B2 JP3052890 B2 JP 3052890B2
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    • H03L5/00—Automatic control of voltage, current, or power

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、制御回路の入力電
圧により発振部の出力周波数を可変できる電圧制御発振
器に関する。
【０００２】
【従来の技術】まず、電圧制御発振器の先行技術を図２
に基づいて以下に説明する。ここで例示する電圧制御発
振器１は、制御回路２と発振回路３とを具備しており、
この発振回路３は、複数の差動増幅器をリング状に順番
に接続した構造からなる。より詳細には、前記発振回路
３は、各々が差動増幅器である三個の発振部４〜６から
なり、これらの発振部４〜６は、五個のトランジスタ１
１〜１５からなる。
【０００３】つまり、被制御負荷トランジスタである第
一のトランジスタ１１に第二のトランジスタ１２が直列
に接続されて第一の直列回路１６が形成されており、被
制御負荷トランジスタである第一のトランジスタ１３に
第二のトランジスタ１４が直列に接続されて第二の直列
回路１７が形成されており、これらの直列回路１６，１
７が並列に接続されている。
【０００４】このように並列に接続された二つの前記直
列回路１６，１７の両端の一方に電流源として電流制御
トランジスタ１５が接続されており、このように形成さ
れた前記発振部４〜６の両端に直流の電源２２，２３が
接続されている。なお、第一の前記トランジスタ１１，
１３はｐチャネル型のＭＯＳＦＥＴからなり、第二の前
記トランジスタ１２，１４および前記電流制御トランジ
スタ１５はｎチャネル型のＭＯＳＦＥＴからなる。
【０００５】上述のような構造の三個の前記発振部４〜
６は、リング状に順番に接続されている。つまり、第一
の前記発振部４の第一の前記直列回路１６の二個の前記
トランジスタ１１，１２の接続中点１８は、第二の前記
発振部５の第一の前記直列回路１６の第二のトランジス
タ１２のゲート電極に接続されており、第一の前記発振
部４の第二の前記直列回路１７の二個の前記トランジス
タ１３，１４の接続中点１９は、第二の前記発振部５の
第二の前記直列回路１７の第二のトランジスタ１４のゲ
ート電極に接続されている。
【０００６】第二の前記発振部５と第三の前記発振部６
も同様に接続されており、第三の前記発振部６と第一の
前記発振部４も同様に接続されている。ただし、この第
三の発振部６と第一の発振部４との接続では、第一の前
記直列回路１６の接続中点１８が第二の前記直列回路１
７の第二のトランジスタ１４に接続されており、第二の
前記直列回路１７の接続中点１９が第一の前記直列回路
１６の第二のトランジスタ１２に接続されている。
【０００７】上述のように接続された第一第二の前記発
振部４，５間の配線から発振出力部２０，２１が引き出
されており、この発振出力部２０，２１に、二つの発振
信号から一つの矩形パルスを生成する出力回路（図示せ
ず）が接続されている。
【０００８】上述のような構造の前記発振回路３に接続
された前記制御回路２は、複数のトランジスタ３１〜３
８からなり、制御電圧の入力端子３９が形成されてお
り、前記発振部４〜６の各々の前記直列回路１６，１７
の被制御負荷トランジスタである第一の前記トランジス
タ１１，１３と前記電流制御トランジスタ１５とのゲー
ト電極に接続されている。
【０００９】なお、前記制御回路２のトランジスタ３
６，３８は、前記発振回路３への制御信号を各々出力す
る駆動トランジスタであり、そのゲート電極とドレイン
電極とは各々接続されている。また、前記トランジスタ
３２，３３，３５，３８はｐチャネル型のＭＯＳＦＥＴ
からなり、前記トランジスタ３１，３４，３６，３７は
ｎチャネル型のＭＯＳＦＥＴからなる。
【００１０】上述のような構造の電圧制御発振器１で
は、差動増幅器からなる複数の発振部４〜６がリング状
に順番に接続されているので、発振出力部２０，２１か
ら発振信号を出力することができ、その周波数を制御回
路２に入力する電圧で変化させることができる。
【００１１】つまり、制御回路２は入力端子３９に入力
される電圧が変化すると発振部４〜６のトランジスタ１
１，１３，１５のゲート電極に印加する電圧を変化させ
るので、これらのトランジスタ１１，１３，１５が通電
する電流量が変化して発振出力部２０，２１に出力され
る発振信号の周波数が変化する。発振回路３は、上述の
ように発振部４〜６の被制御負荷トランジスタである第
一のトランジスタ１１，１３および電流制御トランジス
タ１５のゲート電極に印加する電圧を変化させることで
電流量を変化させて発振周波数を変化させる。
【００１２】
【発明が解決しようとする課題】上述のような電圧制御
発振器１は、入力電圧により発振信号の周波数を制御す
ることができる。
【００１３】しかし、上述のような電圧制御発振器１
は、発振回路３のトランジスタ１１〜１５などが飽和領
域で動作するため、例えば、これらと制御回路２の出力
段の駆動トランジスタ３８等に、設計値に対してトラン
ジスタサイズやスレッシホールド電圧等のばらつきがあ
ると、発振部４〜６の動作点の変動により発振信号の出
力が停止することがある。
【００１４】例えば、上述のような電圧制御発振器１に
おいて、発振回路３に直接に接続される制御回路２の駆
動トランジスタ３８のゲートサイズを各種に変化させて
発振動作をシミュレーションしたところ、図３に示すよ
うに、ゲートサイズを１０パーセントまで増加させると
発振信号が経時的に減衰して発振動作が停止することが
確認された。このため、実際の電圧制御発振器１でも、
製造ばらつきなどのために一部のトランジスタのゲート
サイズやスレッシホールド電圧等が変動すると、発振動
作が安定せず停止することが予想される。
【００１５】本発明は上述のような課題に鑑みてなされ
たものであり、設計値に対して多少の製造ばらつきが発
生しても発振動作が安定に持続する電圧制御発振器を提
供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の電圧制御発振器
は、複数の差動増幅器がリング状に接続されている発振
回路と、該発振回路の発振周波数を入力信号の電圧に対
応して制御する制御回路とを具備し、該制御回路の出力
段に設けられている駆動トランジスタの少なくとも一方
の電極が複数の前記差動増幅器の被制御負荷トランジス
タのゲート電極の各々に接続されている電圧制御発振器
において、前記発振回路から出力される発振信号の直流
成分の電圧により複数の前記差動増幅器の電流を制御す
る帰還回路を具備している。
【００１７】従って、発振信号が変動して直流成分の電
圧が増減すると、帰還回路は前記差動増幅器の電流を制
御するので、発振信号の出力レベルが安定する。
【００１８】本発明の電圧制御発振器は、第一および第
二のトランジスタが直列に各々接続された二つの直列回
路が並列に接続され、並列に接続された二つの前記直列
回路の両端の一方に電流源として電流制御トランジスタ
が接続された発振部の両端に電源が接続され、前記直列
回路の接続中点と第二の前記トランジスタのゲート電極
とが複数の前記発振部でリング状に順番に接続されて発
振回路が形成され、少なくとも一個の前記発振部の一対
の前記接続中点に接続されて発振信号を出力する一対の
発振出力部が形成され、入力される電圧に対応して複数
の前記発振部の各々の第一の前記トランジスタのゲート
電極と前記電流制御トランジスタのゲート電極とに電圧
を可変自在に印加する制御回路を具備し、該制御回路に
入力する電圧により前記発振出力部から出力される発振
信号の周波数を変化させる電圧制御発振器において、前
記電流制御トランジスタと並列に第二の電流制御トラン
ジスタを接続し、前記発振出力部から出力される発振信
号の直流成分の電圧に対応した電圧を前記第二の電流制
御トランジスタのゲート電極に印加する帰還回路を具備
している。
【００１９】従って、発振信号が減衰して直流成分の電
圧が低下すると、帰還回路は電流制御トランジスタのゲ
ート電極に印加する電圧を低下させるので、電流制御ト
ランジスタからなる電流源に通電される電流が低下して
発振信号の出力レベルが増大する。また、発振信号が過
剰となり直流成分の電圧が増加すると、帰還回路は電流
制御トランジスタのゲート電極に印加する電圧を増加さ
せるので、電流制御トランジスタからなる電流源に通電
される電流が増加して発振信号の出力レベルが低減され
る。
【００２０】上述のような電圧制御発振器における他の
発明としては、複数の発振部に複数の帰還回路が個々に
接続されている。または、複数の発振部に一個の帰還回
路が共通に接続されている。複数の発振部に複数の帰還
回路が個々に接続された構造では、複数の発振部の発振
動作が個々に制御されるので、複数の発振部に相対誤差
が存在しても発振動作が安定に実行される。また、複数
の発振部に一個の帰還回路が共通に接続された構造で
は、複数の発振部の発振動作が一個の帰還回路で制御さ
れるので、発振動作が簡単な構造で安定する。
【００２１】上述のような電圧制御発振器における他の
発明としては、少なくとも第一のトランジスタがｐチャ
ネル型のＭＯＳＦＥＴからなり、第二のトランジスタが
ｎチャネル型のＭＯＳＦＥＴからなる。従って、発振部
の回路が最小規模で実現される。
【００２２】上述のような電圧制御発振器における他の
発明としては、制御回路と発振回路との少なくとも一方
のトランジスタが設計値に対するばらつきを有する。従
って、複数の発振部間に発振トリガとなる電流差を発生
させることができる。
【００２３】
【発明の実施の形態】本発明の実施の一形態を図１を参
照して以下に説明する。なお、図１は本実施の形態の電
圧制御発振器を示す回路図である。また、本実施の形態
に関し、前述した従来例と同一の部分は、同一の名称お
よび符号を利用して詳細な説明は省略する。
【００２４】本実施の形態の電圧制御発振器４１は、発
振回路３の三個の発振部４〜６の各々に三個の帰還回路
４２〜４４が個々に接続されており、これらの帰還回路
４２〜４４は、制御部４５と電源部４６とを各々具備し
ている。この電源部４６は、四個のトランジスタ５１〜
５４からなり、電源２２，２３に接続されている。前記
制御部４５は、三個のトランジスタ５５〜５７からな
り、発振部４〜６に個々に接続されている。なお、前記
トランジスタ５１，５３はｐチャネル型のＭＯＳＦＥＴ
からなり、前記トランジスタ５２，５４〜５７はｎチャ
ネル型のＭＯＳＦＥＴからなる。
【００２５】より詳細には、前記帰還回路４２〜４４の
トランジスタ５６，５７は並列に接続されており、その
両端に前記電源部４６が接続されている。前記トランジ
スタ５６，５７のゲート電極には発振部４〜６の発振出
力部２０，２１が個々に接続されており、前記制御部４
５の一端が発振部４〜６の電流源である電流制御トラン
ジスタ５８のゲート電極に接続されている。
【００２６】なお、この電流制御トランジスタ５８は、
第一第二の電流制御トランジスタを並列に接続して一体
化した構造として形成されており、これら第一第二の電
流制御トランジスタはｎチャネル型のＭＯＳＦＥＴから
なる。前記第一の電流制御トランジスタのゲート電極に
は制御回路２の駆動トランジスタ３６のドレイン電極と
ゲート電極とが接続されており、前記第二の電流制御ト
ランジスタには前記帰還回路４２の制御出力が接続され
ている。
【００２７】上述のような構成において、本実施の形態
の電圧制御発振器４１も、発振出力部２０，２１から発
振信号を出力することができ、その周波数を制御回路２
に入力する電圧で変化させることができる。そして、こ
の制御回路２の駆動トランジスタ３８と発振部４〜６の
被制御負荷トランジスタである第一のトランジスタ１
１，１３等とが、製造上の原因で設計値に対してばらつ
きを有する場合でも、帰還回路４２が発振回路３から出
力される発振信号の直流成分の電圧に対応して発振部４
〜６をフィードバック制御して動作点を安定させるの
で、発振停止のない安定した発振信号を出力することが
できる。なお、製造上の原因で起こり得るトランジスタ
の設計値に対するばらつきとしては、主にトランジスタ
のゲート長、ゲート幅、スレッシホールド電圧(ＶＴ)等
がある。
【００２８】例えば、制御回路２の駆動トランジスタ３
８に、設計値に対するばらつきとして、ゲート長の増
加、ゲート幅の縮小、スレッシホールド電圧の上昇、等
の少なくとも一つが発生した場合、駆動トランジスタ３
８が出力する制御信号の電圧は低下する。これらの駆動
トランジスタ３８のばらつきは、全て電流駆動能力の低
下、つまり、オン抵抗の増加として作用する。このと
き、発振部４〜６を形成する差動増幅器である発振部４
〜６の被制御負荷トランジスタである第一のトランジス
タ１１，１３のゲート電圧が低下し、これらのオン抵抗
が増加するために発振信号の直流成分の電圧は低下す
る。
【００２９】このように発振部４〜６が発振出力部２
０，２１に出力する発振信号が減衰して直流成分の電圧
が低下すると、帰還回路４２の制御部４５を形成するト
ランジスタ５５，５６のゲート電極に印加される電圧が
低下し、電流制御トランジスタ５８の第二のゲート電極
に印加される帰還回路４２からの制御信号の電圧が低下
する。このため、電流制御トランジスタ５８からなる電
流源に通電される電流が低下し、結果的に発振信号の出
力レベルが増大することになる。
【００３０】また、制御回路２の駆動トランジスタ３８
に、設計値に対するばらつきとして、ゲート長の縮小、
ゲート幅の増加、スレッシホールド電圧の低下、等の少
なくとも一つが発生した場合、上記の場合とは反対に駆
動トランジスタ３８が出力する制御信号の電圧は増加す
る。これらの駆動トランジスタ３８のばらつきは、全て
電流駆動能力の増大、つまり、オン抵抗の低下として作
用する。このとき、発振部４〜６を形成する差動増幅器
である発振部４〜６の被制御負荷トランジスタである第
一のトランジスタ１１，１３のゲート電圧が上昇し、こ
れらのオン抵抗が減少するために発振信号の直流成分の
電圧は上昇する。
【００３１】このように発振部４〜６が発振出力部２
０，２１に出力する発振信号が減衰して直流成分の電圧
が低下すると、帰還回路４２の制御部４５を形成するト
ランジスタ５５，５６のゲート電極に印加される電圧が
低下し、電流制御トランジスタ５８の第二のゲート電極
に印加される帰還回路４２からの制御信号の電圧が低下
する。このため、電流制御トランジスタ５８からなる電
流源に通電される電流が上昇し、結果的に発振信号の出
力レベルが低下することになる。
【００３２】このため、本実施の形態の電圧制御発振器
４１は、上述のように制御回路２の駆動トランジスタ３
８に製造上の原因で設計値に対してばらつきが発生した
場合でも、帰還回路４２が発振信号に対応して発振部４
〜６をフィードバック制御するので発振信号を安定に出
力することができる。
【００３３】さらに、本実施の形態の電圧制御発振器４
１では、発振部４の第一のトランジスタ１１，１３がｐ
チャネル型のＭＯＳＦＥＴからなり、第二のトランジス
タ１２，１４がｎチャネル型のＭＯＳＦＥＴからなるの
で、発振部４の回路を最小規模で実現することができ、
発振回路３の設計を容易とすることができる。
【００３４】また、本実施の形態の電圧制御発振器４１
では、制御回路２と発振回路３との少なくとも一方のト
ランジスタ３８，１１〜１４等が設計値に対するばらつ
きを有するので、複数の発振部１６，１７間に電流差を
発生させて発振トリガを生成することができる。
【００３５】以上の説明では、制御回路２の駆動トラン
ジスタ３８に設計ばらつきが発生した場合を例示した
が、発振部４〜６の被制御負荷トランジスタ１１，１３
に同様に設計ばらつきが発生した場合にも、帰還回路４
２が発振信号に対応して発振部４〜６をフィードバック
制御するので同様に発振信号を安定に出力することがで
きる。
【００３６】さらに、本実施の形態の電圧制御発振器４
１は、複数の発振部４〜６に複数の帰還回路４２〜４４
が個々に接続されているので、複数の発振部４〜６の発
振動作を複数の帰還回路４２〜４４で個々に制御するこ
とができるので、例えば、複数の発振部４〜６に相対誤
差が存在するような場合でも発振動作を安定に実行させ
ることができる。
【００３７】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では複数の発振部４〜６の各
々に複数の帰還回路４２〜４４を個々に接続し、複数の
発振動作を個々に制御することを例示したが、製造条件
により複数の発振部の相対誤差が微少となるならば、複
数の発振部を一個の帰還回路に接続し、簡単な構造で発
振動作を安定させることも可能である。また、上述のよ
うに帰還回路４２〜４４を複数とする場合でも、その制
御部４５のみ複数として電源部４６は一個に共通化させ
ることが可能である。さらに、上記形態では制御回路２
と帰還回路４２とに各々接続される第一第二の電流制御
トランジスタを並列に配置することを例示したが、この
ような第一第二の電流制御トランジスタを直列に配置す
ることも可能である。
【００３８】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
【００３９】請求項１記載の発明の電圧制御発振器は、
複数の差動増幅器がリング状に接続されている発振回路
と、該発振回路の発振周波数を入力信号の電圧に対応し
て制御する制御回路とを具備し、該制御回路の出力段に
設けられている駆動トランジスタの少なくとも一方の電
極が複数の前記差動増幅器の被制御負荷トランジスタの
ゲート電極の各々に接続されている電圧制御発振器にお
いて、前記発振回路から出力される発振信号の直流成分
の電圧により複数の前記差動増幅器の電流を制御する帰
還回路を具備していることにより、一般的にトランジス
タのゲートサイズやスレッシホールド電圧は設計値に対
して製造上の原因からばらつくが、発振回路の発振動作
を帰還回路により安定させることができるので、上述の
ような製造ばらつきが制御回路の駆動トランジスタなど
に発生した場合でも、結果的に発振信号を安定に出力さ
せることができる。
【００４０】請求項２記載の発明の電圧制御発振器は、
第一および第二のトランジスタが直列に各々接続された
二つの直列回路が並列に接続され、並列に接続された二
つの前記直列回路の両端の一方に電流源として電流制御
トランジスタが接続された発振部の両端に電源が接続さ
れ、前記直列回路の接続中点と第二の前記トランジスタ
のゲート電極とが複数の前記発振部でリング状に順番に
接続されて発振回路が形成され、少なくとも一個の前記
発振部の一対の前記接続中点に接続されて発振信号を出
力する一対の発振出力部が形成され、入力される電圧に
対応して複数の前記発振部の各々の第一の前記トランジ
スタのゲート電極と前記電流制御トランジスタのゲート
電極とに電圧を可変自在に印加する制御回路を具備し、
該制御回路に入力する電圧により前記発振出力部から出
力される発振信号の周波数を変化させる電圧制御発振器
において、前記電流制御トランジスタと並列に第二の電
流制御トランジスタを接続し、前記発振出力部から出力
される発振信号の直流成分の電圧に対応した電圧を前記
第二の電流制御トランジスタのゲート電極に印加する帰
還回路を具備していることにより、一般的にトランジス
タのゲートサイズやスレッシホールド電圧は設計値に対
して製造上の原因からばらつくが、発振部の発振動作を
帰還回路により安定させることができるので、上述のよ
うな製造ばらつきが制御回路の駆動トランジスタなどに
発生した場合でも、発振信号を安定に出力させることが
できる。
【００４１】請求項３記載の発明は、請求項２記載の電
圧制御発振器であって、複数の発振部に複数の帰還回路
が個々に接続されていることにより、複数の発振部の動
作を複数の帰還回路で個々に制御することができるの
で、複数の発振部に相対誤差が存在する場合でも、発振
信号を安定に出力させることができる。
【００４２】請求項４記載の発明は、請求項２記載の電
圧制御発振器であって、複数の発振部に一個の帰還回路
が共通に接続されていることにより、複数の発振部の動
作を一個の帰還回路で制御することができるので、簡単
な構造で発振信号を安定に出力させることができる。
【００４３】請求項５記載の発明は、請求項２ないし４
の何れか一記載の電圧制御発振器であって、少なくとも
第一のトランジスタがｐチャネル型のＭＯＳＦＥＴから
なり、第二のトランジスタがｎチャネル型のＭＯＳＦＥ
Ｔからなることにより、発振部の回路を最小規模で実現
することができるので、発振回路の設計を容易とするこ
とができる。
【００４４】請求項６記載の発明は、請求項１ないし５
の何れか一記載の電圧制御発振器であって、制御回路と
発振回路との少なくとも一方のトランジスタが設計値に
対するばらつきを有することにより、複数の発振部間に
電流差を発生させて発振トリガを生成することができ
る。
【図面の簡単な説明】
【図１】本発明の実施の一形態の電圧制御発振器を示す
回路図である。
【図２】一従来例の電圧制御発振器を示す回路図であ
る。
【図３】発振動作のシミュレーションの結果を示す特性
図である。
【符号の説明】
１ 電圧制御発振器 ２ 制御回路 ３ 発振回路 ４〜６ 差動増幅器、発振部 １１，１３ 被制御負荷トランジスタ、トランジスタ １２，１４ トランジスタ １５ 電流制御トランジスタ １６，１７ 直列回路 １８，１９ 接続中点 ２０，２１ 発振出力部 ２２，２３ 電源 ３１〜３５，３７ トランジスタ ３６，３８ 駆動トランジスタ ３９ 入力端子 ４１ 電圧制御発振器 ４２〜４４ 帰還回路 ４５ 制御部 ４６ 電源部 ５１〜５７ トランジスタ ５８ 電流源である電流制御トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 3/354 H03K 3/023

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の差動増幅器がリング状に接続され
    ている発振回路と、該発振回路の発振周波数を入力信号
    の電圧に対応して制御する制御回路とを具備し、該制御
    回路の出力段に設けられている駆動トランジスタの少な
    くとも一方の電極が複数の前記差動増幅器の被制御負荷
    トランジスタのゲート電極の各々に接続されている電圧
    制御発振器において、 前記発振回路から出力される発振信号の直流成分の電圧
    により複数の前記差動増幅器の電流を制御する帰還回路
    を具備していることを特徴とする電圧制御発振器。
  2. 【請求項２】 第一および第二のトランジスタが直列に
    各々接続された二つの直列回路が並列に接続され、並列
    に接続された二つの前記直列回路の両端の一方に電流源
    として電流制御トランジスタが接続された発振部の両端
    に電源が接続され、前記直列回路の接続中点と第二の前
    記トランジスタのゲート電極とが複数の前記発振部でリ
    ング状に順番に接続されて発振回路が形成され、少なく
    とも一個の前記発振部の一対の前記接続中点に接続され
    て発振信号を出力する一対の発振出力部が形成され、入
    力される電圧に対応して複数の前記発振部の各々の第一
    の前記トランジスタのゲート電極と前記電流制御トラン
    ジスタのゲート電極とに電圧を可変自在に印加する制御
    回路を具備し、該制御回路に入力する電圧により前記発
    振出力部から出力される発振信号の周波数を変化させる
    電圧制御発振器において、 前記電流制御トランジスタと並列に第二の電流制御トラ
    ンジスタを接続し、 前記発振出力部から出力される発振信号の直流成分の電
    圧に対応した電圧を前記第二の電流制御トランジスタの
    ゲート電極に印加する帰還回路を具備していることを特
    徴とする電圧制御発振器。
  3. 【請求項３】 複数の発振部に複数の帰還回路が個々に
    接続されていることを特徴とする請求項２記載の電圧制
    御発振器。
  4. 【請求項４】 複数の発振部に一個の帰還回路が共通に
    接続されていることを特徴とする請求項２記載の電圧制
    御発振器。
  5. 【請求項５】 少なくとも第一のトランジスタがｐチャ
    ネル型のＭＯＳＦＥＴ(Ｍetal Ｏxide Ｓemiconducto
    r Ｆield Ｅffect Ｔransistor)からなり、第二のト
    ランジスタがｎチャネル型のＭＯＳＦＥＴからなること
    を特徴とする請求項２ないし４の何れか一記載の電圧制
    御発振器。
  6. 【請求項６】 制御回路と発振回路との少なくとも一方
    のトランジスタが設計値に対するばらつきを有すること
    を特徴とする請求項１ないし５の何れか一記載の電圧制
    御発振器。
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