JP2002299591A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 用途の異なる半導体素子を混載することがで
きる半導体装置を提供するを提供する。 【解決手段】 平坦な主面を有する半導体基板と、半導
体基板の少なくとも２以上の素子形成領域に主面から異
なる深さに埋め込まれた埋め込み絶縁膜と、埋め込み絶
縁膜と主面との間にそれぞれ形成された２以上の用途の
異なる半導体素子とを有する。半導体基板の主面から異
なる深さに埋め込まれた埋め込み絶縁膜を有すること
で、各素子形成領域ごとに異なる厚さの活性層を、埋め
込み絶縁膜と主面との間に形成することができる。用途
の異なる半導体素子をその用途に適した厚みを有する活
性層内に形成することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＳＯＩ基板を用いた
半導体装置に関わり、特に、深さの異なる埋め込み絶縁
膜の上に形成された用途の異なる半導体素子を有するＳ
ＯＩデバイスに関する。
【０００２】
【従来の技術】近年の急速な情報携帯機器の普及に伴
い、高速動作が可能で且つ消費電力が低い半導体デバイ
スの需要が高まっている。このような高速・低消費電力
デバイスの実現のために、システム設計や回路設計から
のアプローチと共に、デバイス構造の改善によるアプロ
ーチが非常に重要である。しかし、基板構造がバルクシ
リコン基板である場合、低消費電力化には負荷容量の低
減と電源電圧の低減が有効であるが、その反面、速度性
能に著しい劣化を招く。そこで、半導体デバイス及び配
線の対基板間の寄生容量の低減により高速動作性及び低
消費電力性を両立することができるＳＯＩ（Silicon On
Insulator）基板への期待が高まっている。
【０００３】ＳＯＩ基板は、絶縁層の上に単結晶シリコ
ン（Ｓｉ）層が形成された基板構造（以後、「ＳＯＩ構
造」と呼ぶ）を有する。ＳＯＩ構造では、接合容量と基
板バイアス効果が低減されるために、速度性能を劣化さ
せることなく、電源電圧の低電圧化による低消費電力動
作が可能となる。ＳＯＩ基板の製造には、酸化膜を介し
てＳｉ基板同士を貼り合わせる貼り合わせ法（wafer bo
nding）と共に、Ｓｉ基板に酸素をイオン注入後、熱処
理してＳｉ基板内部に埋め込み酸化膜を形成するＳＩＭ
ＯＸ（Separartion by IMplanted OXygen）法が一般的
に用いられる。
【０００４】
【発明が解決しようとする課題】ＳＯＩ基板を用いた半
導体素子（ＳＯＩデバイス）においては、その用途に応
じて埋め込み酸化膜上に配置された単結晶シリコンから
なる活性層の膜厚を使い分けている。例えば、低消費電
力や高速動作を狙うＣＭＯＳデバイスにおいては膜厚が
５０〜１００ｎｍ程度の活性層を用い、高耐圧デバイス
においては膜厚が数μｍの活性層を用いる。しかしなが
ら、ＳＩＭＯＸ法或いは貼り合わせ法を用いてＳＯＩ基
板（ＳＯＩウェハ）を形成する場合、埋め込み絶縁膜は
ウェハ全面に対して同時に同一条件で埋め込まれる。従
って、埋め込み絶縁膜はウェハ主面から同じ深さに埋め
込まれ、活性層の厚さはウェハ全面内で一定である。し
たがって、同一ウェハに異なる用途のＳＯＩデバイスを
混載することが難しい。
【０００５】本発明はこのような従来技術の問題点を解
決するために成されたものであり、その目的は、用途の
異なる半導体素子を混載することができる半導体装置を
提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の特徴は、平坦な主面を有する半導体
基板と、半導体基板の少なくとも２以上の素子形成領域
に主面から異なる深さに埋め込まれた埋め込み絶縁膜
と、埋め込み絶縁膜と主面との間にそれぞれ形成された
２以上の用途の異なる半導体素子とを有する半導体装置
であることである。
【０００７】ここで、「平坦な主面」とは、１つの半導
体基板に複数の半導体素子を同時に形成して実現される
集積回路（ＩＣ）において、ＩＣを構成する半導体素子
が形成される半導体基板の主面を示す。「素子形成領
域」は、半導体基板の主面のうち、実際に半導体素子が
形成される領域を示す。
【０００８】本発明の第１の特徴によれば、半導体装置
は、半導体基板の主面から異なる深さに埋め込まれた埋
め込み絶縁膜を有することで、少なくとも２以上の素子
形成領域に異なる厚さの活性層を埋め込み絶縁膜と主面
との間に形成することができる。用途の異なる半導体素
子をその用途に適した厚みを有する活性層内に形成する
ことができる。
【０００９】本発明の特徴において、埋め込み絶縁膜の
少なくとも一部が、主面側から見て互いに重複していて
も構わない。埋め込み酸化膜を形成する際の選択的イオ
ン注入工程において生じ得るマスクあわせずれに対する
プロセスマージンを得ることができる。
【００１０】また、埋め込み絶縁膜は、半導体基板上の
総ての素子形成領域に埋め込まれていても、一部の素子
形成領域にのみ埋め込まれていても構わない。１つの半
導体基板上に、深さの異なる埋め込み酸化膜が少なくと
も一部の素子形成領域に埋め込まれていればよい。埋め
込み絶縁膜が埋め込まれていない素子形成領域が存在す
る場合、この領域に半導体素子が更に形成されていても
構わない。
【００１１】更に、少なくとも２以上の埋め込み絶縁膜
は、総ての素子形成領域に埋め込まれている第１の埋め
込み絶縁膜と、第１の埋め込み絶縁膜よりも浅く、一部
の素子形成領域にのみ埋め込まれている第２の埋め込み
絶縁膜とを少なくとも有していても構わない。
【００１２】また更に、２以上の用途の異なる半導体素
子として、比較的浅い位置に埋め込まれた埋め込み絶縁
膜の上には、ＭＯＳ型トランジスタが配置され、比較的
深い位置に埋め込まれた埋め込み絶縁膜の上には、埋め
込み領域を有するバイポーラトランジスタが配置されて
いることが望ましい。
【００１３】本発明の第２の特徴は、平坦な主面を有す
る半導体基板と、半導体基板の各素子形成領域ごとに、
主面から異なる深さに埋め込まれた２以上の埋め込み絶
縁膜と、埋め込み絶縁膜の上面と半導体基板の主面との
間にそれぞれ配置された厚みの異なる２以上の活性層と
を少なくとも有する半導体ウェハであることである。即
ち、上記の本発明の第１の特徴に比して、埋め込み絶縁
膜及び活性層が形成された後であって、半導体素子が形
成される前の状態の半導体ウェハである。
【００１４】
【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。図面の記載において同一あるいは
類似部分には同一あるいは類似な符号を付している。た
だし、図面は模式的なものであり、膜の厚みと幅との関
係、各膜の厚みの比率などは現実のものとは異なること
に留意すべきである。また、図面の相互間においても互
いの寸法の関係や比率が異なる部分が含まれていること
はもちろんである。
【００１５】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る半導体ウェハの構成を示す断面図
である。また、図１は、半導体素子が形成される半導体
ウェハの主面の一部分を拡大したものである。図１に示
すように、第１の実施の形態に係る半導体ウェハは、平
坦な主面４を有する半導体基板（Ｓｉ基板）１と、Ｓｉ
基板１の少なくとも２以上の素子形成領域（５ａ〜５
ｃ）に、主面４から異なる深さに埋め込まれた埋め込み
絶縁膜（２ａ〜２ｃ）と、埋め込み絶縁膜（２ａ〜２
ｃ）と主面４との間にそれぞれ配置された厚みの異なる
２以上の活性層（３ａ〜３ｃ）とを少なくとも有する。
【００１６】Ｓｉ基板１は円盤状の単結晶シリコンであ
り、シリコンの結晶方位を示すためのオリエンタル・フ
ラットがＳｉ基板１の外周に形成されている（図示せ
ず）。ここで、「平坦な主面」とは、１つのＳｉ基板に
複数の半導体素子を同時に形成して実現される集積回路
（ＩＣ）において、ＩＣを構成する半導体素子が形成さ
れる半導体基板の主面を示す。素子形成領域（５ａ〜５
ｃ）とは、１つのＳｉ基板１上に互いに絶縁された半導
体素子を形成するための領域である。
【００１７】第１の実施の形態において半導体ウェハ
は、埋め込み絶縁膜として、第１の埋め込み絶縁膜２ａ
と、第２の埋め込み絶縁膜２ｂと、第３の埋め込み絶縁
膜２ｃとを少なくとも有する。各埋め込み絶縁膜（２ａ
〜２ｃ）は、Ｓｉ基板１の第１素子形成領域５ａ、第２
素子形成領域５ｂ、及び第３素子形成領域５ｃにおい
て、主面４から異なる深さにそれぞれ埋め込まれてい
る。
【００１８】具体的には、第１の埋め込み絶縁膜２ａ
は、第１素子形成領域５ａにおいて最も深い位置に埋め
込まれている。第２の埋め込み絶縁膜２ｂは、第２素子
形成領域５ｂにおいて第１の埋め込み絶縁膜２ａよりも
浅い位置に埋め込まれている。第３の埋め込み絶縁膜２
ｃは、第３素子形成領域５ｃにおいて第２の埋め込み絶
縁膜２ｂよりも浅い位置に埋め込まれている。即ち、素
子形成領域（５ａ〜５ｃ）が異なれば、そこに埋め込ま
れている埋め込み絶縁膜（２ａ〜２ｃ）の平坦な主面４
からの深さが異なる。なお、第１乃至第３の埋め込み絶
縁膜（２ａ〜２ｃ）は、シリコン酸化膜（ＳｉＯ２）か
らなり、膜厚は実質的に同一である。シリコン酸化膜で
あれば、通常のＳＩＭＯＸ法を用いて形成することがで
きる。
【００１９】活性層（３ａ〜３ｃ）は、埋め込み絶縁膜
（２ａ〜２ｃ）の上面から半導体基板１の主面４までの
単結晶シリコンからなる層である。各活性層（３ａ〜３
ｃ）に、集積回路を構成する半導体素子の形成が予定さ
れる。各素子形成領域（５ａ〜５ｃ）ごとに活性層（３
ａ〜３ｃ）の厚みが異なる。用途の異なる半導体素子は
その用途に適した活性層（３ａ〜３ｃ）内に形成され
る。言い換えれば、所望の集積回路のレイアウトパター
ンに基づいて、各素子形成領域における活性層（３ａ〜
３ｃ）の厚みが決定される。第１の実施の形態では、埋
め込み絶縁膜（２ａ〜２ｃ）及び活性層（３ａ〜３ｃ）
が形成された後であって、半導体素子が形成される前の
状態の半導体ウェハについて説明を続ける。
【００２０】第１素子形成領域５ａにおいて、第１の埋
め込み絶縁膜２ａの上に厚膜活性層３ａが形成されてい
る。第２素子形成領域５ｂにおいて、第２の埋め込み絶
縁膜２ｂの上に中厚活性層３ｂが形成されている。第３
素子形成領域５ｃにおいて、第３の埋め込み絶縁膜２ｃ
の上に薄膜活性層３ｃが形成されている。各活性層の厚
みは、厚膜活性層３ａが最も厚く、その次が中厚活性層
３ｂ、最も薄いのが薄膜活性層３ｃである。
【００２１】次に、図１に示した半導体ウェハの製造方
法について図２（ａ）乃至（ｃ）を参照して説明する。
図２（ａ）乃至（ｃ）は、図１に示した半導体ウェハの
製造方法における主要な製造工程を示す断面図であり、
図１に示した半導体ウェハの断面図に対応する断面構造
を示す。
【００２２】（イ）まず、周知の方法を用いてシリコン
単結晶を製造する。周知の方法として、ＣＺ（Czochral
ski、引上げ）法或いはＦＺ（floating zone、浮遊帯）
法を用いればよい。この時、ｎ型或いはｐ型のドーパン
トを含ませても構わない。
【００２３】（ロ）次に、ノッチ／ＯＦ（オリエンタル
・フラット）加工した後、平板状に切断し、平坦化処理
（ラッピング）、鏡面研磨（ポリッシング）、欠陥検査
などの所定の手順を経て、半導体ウェハを作成する。
【００２４】（ハ）次に、図２（ａ）に示すように、通
常のフォトリソグラフィ工程により、第１素子形成領域
５ａに窓を有する第１のマスク７ａをＳｉ基板１の主面
上に形成する。第１のマスクは、後述するＳｉ基板１へ
の酸素イオンの注入工程における耐イオン注入膜として
の機能を有する膜であれば、フォトレジスト膜、非晶質
シリコン膜、絶縁膜、金属膜などの内の何れの膜であっ
ても構わない。後述する第２及び第３のマスクについて
も同様である。
【００２５】そして、第１のマスク７ａを用いて、Ｓｉ
基板１の第１素子形成領域５ａに選択的に酸素イオンを
注入する。注入する深さが他の領域に比して深いため、
例えば、２００ｎｍ程度の深さに注入する場合、２００
ｋｅＶ程度に酸素イオンを加速する。また、イオン注入
によりＳｉ基板１が受けるダメージを低減するため、酸
素イオンのドーズ量は４×１０１７〜１×１０１８ｃｍ
−２程度の範囲であることが望ましく、イオン注入時の
Ｓｉ基板１を４００〜６００℃程度に昇温することが望
ましい。注入された酸素原子６ａは、図１に示した第１
の埋め込み酸化膜２ａとほぼ同一な領域に配置される。
イオン注入後に第１のマスク７ａを除去する。
【００２６】（ニ）次に、図２（ｂ）に示すように、第
１のマスク７ａと同様な方法により、第２素子形成領域
５ｂに窓を有する第２のマスク７ｂをＳｉ基板１の主面
上に形成する。そして、第２のマスク７ｂを用いて、Ｓ
ｉ基板１の第２素子形成領域５ｂに選択的に酸素イオン
を注入する。注入する深さが第１素子形成領域５ａに比
して浅いため、例えば、１００ｎｍ程度の深さに注入す
る場合、１００ｋｅＶ程度に酸素イオンを加速する。ま
た、Ｓｉ基板１のダメージを低減するため、酸素イオン
のドーズ量及びＳｉ基板の温度は上記所定の範囲である
ことが望ましい。注入された酸素原子６ｂは、図１に示
した第２の埋め込み酸化膜２ｂとほぼ同一な領域に配置
される。イオン注入後に第２のマスク７ｂを除去する。
【００２７】（ホ）次に、同様にして、第３のマスク７
ｃをＳｉ基板１の主面上に形成し、Ｓｉ基板１の第３素
子形成領域５ｃに選択的に酸素イオンを注入する。注入
する深さが第２素子形成領域５ｂに比して浅いため、例
えば、５０ｎｍ程度の深さに注入する場合、５０ｋｅＶ
程度に酸素イオンを加速する。イオン注入後に第３のマ
スク７ｃを除去する。このように、各素子形成領域（５
ａ〜５ｃ）ごとにイオン注入用のマスクを用いて、選択
的にイオン注入を行い、且つイオン注入の際のイオン注
入エネルギー（速度）を異ならせる。図２（ｃ）に示す
ように、各素子形成領域（５ａ〜５ｃ）ごとに異なる深
さに酸素原子を注入することができる。
【００２８】（へ）最後に、半導体ウェハを所定の熱処
理炉の内部へ搬入させ、１３００℃以上の温度で熱処理
を施して、注入された酸素原子（６ａ、６ｂ、６ｃ）と
Ｓｉ基板１のＳｉ原子とを反応させる。なおこの時、半
導体ウェハ内での温度不均一性に起因する熱ストレスに
よりストリップが発生しないように、熱処理炉における
温度の均一性及びＳｉ基板の支持方法などに注意を要す
る。以上の工程を経て、図１に示した半導体ウェハを製
造することができる。
【００２９】以上説明したように、ＳＯＩ基板等のＳｉ
基板１上に埋め込み絶縁膜を介して活性層が形成された
半導体ウェハにおいて、部分的に活性層の厚さが所望の
厚さになるように、埋め込み絶縁膜の深さを変化させ
る。もしくは部分的に埋め込み絶縁膜を形成する。これ
により従来困難であった用途の異なるＳＯＩデバイスを
同一基板上に混載することが可能となる。
【００３０】なお、図１においては、Ｓｉ基板１の主面
４の第１乃至第３素子形成領域（５ａ〜５ｃ）を拡大し
て示した。第１の実施の形態において、図１に示してい
ないＳｉ基板１の素子形成領域は、図１に示したような
同様な構成を有していても良いし、従来のＳＯＩ基板の
ように同一深さに埋め込み絶縁膜が形成されていても構
わない。即ち、第１の実施の形態においては、深さの異
なる埋め込み絶縁膜（２ａ〜２ｃ）が形成された領域
（５ａ〜５ｃ）が、半導体ウェハの少なくとも一部の領
域（５ａ〜５ｃ）に形成されていればよい。図１に示し
ていないＳｉ基板１の素子形成領域が図１と同様な構成
を有する場合、同一深さに形成される埋め込み絶縁膜
を、図２に示した第１乃至第３のマスク（７ａ〜７ｃ）
に窓を形成して、同時に同一条件のイオン注入を行うこ
とが望ましい。
【００３１】また、図１においては、３種類の深さの異
なる埋め込み絶縁膜（２ａ〜２ｃ）が形成された半導体
ウェハを例示したが、勿論、埋め込み絶縁膜の深さは２
種類であっても、４種類であっても構わない。
【００３２】更に、通常の半導体集積回路（ＩＣ）にお
いては、ｐｎ接合分離、絶縁物分離などの半導体素子間
の絶縁分離を行うために、Ｓｉ基板１上の所定の領域
（素子分離領域）を占有するが、埋め込み絶縁膜（２ａ
〜２ｃ）が素子分離領域上に形成されていてもいなくて
も構わない。
【００３３】また更に、第１の実施の形態に係る半導体
ウェハは、Ｓｉ基板１の総ての素子形成領域に埋め込み
絶縁膜が埋め込まれていても、埋め込み絶縁膜が主面側
４から見て一部の領域にだけ埋め込まれていてもよい。
例えば、第１及び第２素子形成領域（５ａ、５ｂ）に深
さの異なる埋め込み絶縁膜（３ａ、３ｂ）がそれぞれ埋
め込まれ、第３素子形成領域５ｃには埋め込み絶縁膜２
ｃが埋め込まなくていなくても構わない。後述する第２
の実施の形態に係る半導体装置は、第３素子形成領域５
ｃに埋め込み絶縁膜２ｃが埋め込まなくていない場合に
ついて示す。
【００３４】（第２の実施の形態）本発明の第２の実施
の形態においては、第１の実施の形態で示した半導体ウ
ェハを用いて、用途の異なる半導体素子をその用途に適
した厚みを有する活性層（３ａ〜３ｃ）内に形成した半
導体装置について説明する。
【００３５】図３は、第２の実施の形態に係る半導体装
置の構成を示す断面図である。また、図１と同様に、図
３は半導体素子が形成された半導体ウェハの主面の一部
分を拡大したものである。図３に示すように、Ｓｉ基板
１の領域１には保護ダイオード（ＥＳＤ素子：Electro
Static Destruction device）８が形成されている。Ｓ
ｉ基板１の領域２には縦型（バーティカル型）ｎｐｎト
ランジスタ９が形成されている。Ｓｉ基板１の領域３に
はｎ型ＭＯＳトランジスタ１０が形成されている。
【００３６】保護ダイオード（ＥＳＤ素子）８が形成さ
れる領域１はバルク領域とし、バルク領域に保護ダイオ
ードを配置することで高いサージ耐量が得られる。Ｓｉ
基板１の領域１内部にはカソード引出し埋め込み領域１
５が埋め込まれ、絶縁膜は埋め込まれていない。保護ダ
イオード８は、内部回路に過剰な電流が入って破壊しな
いように保護するためのダイオードである。トランジス
タの入力信号−グランド間、および電源−信号間にＥＳ
Ｄ素子８を配置することで、内部回路に印加される電圧
をゼロ〜電源電圧内に収める。その範囲から外れる大き
な信号が入力された場合、ＥＳＤ素子８を通して過剰な
電流をグランドもしくは電源に逃がすことができる。Ｓ
ｉ基板１をグランドにして過剰な電流を逃がすことで、
保護ダイオード８の定格が大きくなる。従って、保護ダ
イオード８は、基板１内部に絶縁膜が形成されたＳＯＩ
基板の上に形成することに馴染まず、バルク領域（領域
１）に形成することが望ましい。
【００３７】縦型ｎｐｎトランジスタ９は、Ｓｉ基板１
上に配置された薄膜状のｐ＋型のベース領域１７と、ベ
ース領域１７の上部に形成されたｎ＋型のエミッタ領域
（図示せず）と、ベース領域１７の下方のＳｉ基板１内
部に埋め込まれたｎ＋型のコレクタ引出し埋め込み領域
１９、及びコレクタ引出し埋め込み領域１９の上部に配
置されたｎ型領域とを有するバイポーラトランジスタで
ある。コレクタ引出し埋め込み領域１９は、ｎ＋型の引
き出し領域２０によりＳｉ基板１の主面にその電位が引
き出されている。ベース領域１７の側面にはベース電極
２６が接続され、エミッタ領域の上部にはエミッタ電極
２５が接続されている。Ｓｉ基板１の領域２内部には、
埋め込みコレクタ領域１９の直下に、深い埋め込み酸化
膜１１が埋め込まれている。縦型ｎｐｎトランジスタ９
の外周は、トレンチ内に埋め込まれた素子分離膜（２８
ａ、２８ｂ）により囲まれている。素子分離膜は、比較
的深いトレンチに埋め込まれた分離膜２８ｂと、比較的
浅いトレンチに埋め込まれた分離膜２８ａとから構成さ
れている。分離膜２８ｂの底面は、深い埋め込み酸化膜
１１に達している。
【００３８】ここで、コレクタ引出し埋め込み領域１９
の厚みは１〜５μｍ程度、コレクタ引出し埋め込み領域
１９の上のｎ型領域の厚みは０．７μｍ程度、浅いトレ
ンチの深さは０.５μｍ程度、深いトレンチの深さは５
μｍ程度である。即ち、深い埋め込み酸化膜１１は、５
μｍ程度の深さに埋め込まれている。
【００３９】なお、図３では、深いトレンチに埋め込ま
れた分離膜２８ｂが深い埋め込み酸化膜１１に接触して
いる場合を示したが、両者の間にチャンネル反転防止用
の拡散領域が形成されていても構わない。また、分離膜
２８ｂの代わりにｐ型領域を形成してｐｎ接合による素
子分離を行っても構わない。更に、浅いトレンチに埋め
込まれた分離膜２８ａの代わりにＬＯＣＯＳ酸化膜を形
成しても構わない。
【００４０】ｎ型ＭＯＳトランジスタ１０は、Ｓｉ基板
１の上部に形成されたｐ型のウェル領域２１と、ウェル
領域２１の内部に形成されたソース領域２３及びドレイ
ン領域２２と、ソース領域２３及びドレイン領域２２の
間のＳｉ基板１上にゲート絶縁膜を介して配置されたゲ
ート電極２４とを有する。Ｓｉ基板１の領域３内部に
は、ウェル領域２１の直下に浅い埋め込み酸化膜１２が
埋め込まれている。ウェル領域２１の厚みは、１００ｎ
ｍ程度である。即ち、浅い埋め込み酸化膜１２は１００
ｎｍ程度の深さに埋め込まれている。
【００４１】このように、図３に示した同一のＳｉ基板
１の３つの領域において、異なる用途のトランジスタが
それぞれ形成されている。各領域（１〜３）には、そこ
に形成される各トランジスタの用途に適した基板構造を
有している。つまり、領域１は、Ｓｉ基板１へ過電流を
流す為の保護ダイオード８が形成されているため、埋め
込み酸化膜が埋め込まれていない、通常のバルクシリコ
ン基板としての基板構造を有している。領域２は、高周
波素子として縦型ｎｐｎトランジスタ９が形成され、基
板１内部に埋め込み領域１９を有しているため、深い埋
め込み酸化膜１１が埋め込まれたＳＯＩ基板としての基
板構造を有している。領域３は、平面素子であるｎ型Ｍ
ＯＳトランジスタ１０が形成され、深い活性層を必要と
しないため、浅い埋め込み酸化膜１２が埋め込まれたＳ
ＯＩ基板として基板構造を有している。
【００４２】図３に示した半導体装置を製造するには、
まず、図２の各分図を参照して示した方法により、図１
に示した半導体ウェハを製造する。この時、図２（ａ）
における第１素子形成領域５ａが図３における領域２に
対応し、図２（ｂ）における第２素子形成領域５ｂが領
域３に対応している。そして、図２（ｃ）における第３
素子形成領域５ｃのイオン注入工程を実施しないこと
で、第３の素子形成領域５ｃが領域１に対応することに
なる。その後に、周知の半導体素子の製造技術を用い
て、各領域（１〜３）にそれぞれ所望のトランジスタを
形成する。このように、図２に示した半導体ウェハの製
造方法を利用して各領域ごとに厚みの異なる埋め込み酸
化膜（１１、１２）及び活性層を形成し、その活性層に
既存の半導体製造技術を用いてトランジスタを形成する
ことで、図３に示した半導体装置を製造することができ
る。
【００４３】以上説明したように、Ｓｉ基板１上に埋め
込み酸化膜（１１、１２）を介して活性層が形成され、
この活性層内に半導体素子が形成されたＳＯＩデバイス
において、部分的に活性層の厚さが所望の厚さになるよ
うに、埋め込み酸化膜の深さを変化させるか、もしくは
部分的に埋め込み酸化膜を形成する。これにより従来困
難であった用途の異なるＳＯＩデバイスを同一Ｓｉ基板
上に混載することが可能となる。
【００４４】（第３の実施の形態）第２の実施の形態に
おいて示した各埋め込み酸化膜（１１、１２）は、形成
されべき各領域（２、３）にのみ形成され、隣接する領
域へその一部が張り出して形成されていない場合につい
て示した。つまり、Ｓｉ基板１の主面側から見て、領域
（２、３）の境界部分において、埋め込み酸化膜（１
１、１２）が互いに重なることが無い場合について示し
た。しかし、第１の実施の形態で示した半導体ウェハの
実際の製造においては、マスク合わせマークが半導体ウ
ェハ上に存在しない状態で、図２（ａ）乃至（ｃ）に示
した選択的イオン注入を実施する場合が考えられる。
【００４５】そこで、本発明の第３の実施の形態におい
ては、２以上の埋め込み酸化膜（１１、１２）の少なく
とも一部がＳｉ基板１の主面側から見て互いに重複して
いる半導体装置について説明する。
【００４６】図４は、本発明の第３の実施の形態に係る
半導体装置の構成を示す断面図である。また、図１と同
様に、図４は半導体素子が形成された半導体ウェハの主
面の一部分を拡大したものである。図４に示すように、
第３の実施の形態に係る半導体装置は、図３に示した半
導体装置と同様に、Ｓｉ基板１の領域１には横型（ラテ
ラル型）ｐｎｐトランジスタ８が形成され、領域２には
縦型ｎｐｎトランジスタ９が形成され、領域３にはｎ型
ＭＯＳトランジスタ１０が形成されている。各トランジ
スタ（８〜１０）の構成も、図３に示した各トランジス
タと同様であるため、説明を省略する。
【００４７】図４において、領域２に埋め込まれた深い
埋め込み酸化膜１１の一部が、領域３へ張り出して形成
されている。一方、領域３に埋め込まれた浅い埋め込み
酸化膜１２の一部が、領域２へ張り出して形成されてい
る。Ｓｉ基板１の主面側から見て、領域２と領域３の境
界部分において、深い埋め込み酸化膜１１と浅い埋め込
み酸化膜１２が互いに重なった領域３０が形成されてい
る。
【００４８】以上説明したように、隣接する埋め込み酸
化膜をそれらの一部がＳｉ基板１の主面側から見て互い
に重複するように形成することで、選択的イオン注入工
程において生じ得るマスクあわせずれに対するプロセス
マージンを得ることができる。埋め込み酸化膜（１１、
２２）の選択的イオン注入工程におけるマスクあわせマ
ークがＳｉ基板１の主面に存在しない場合に特に実益が
ある。
【００４９】（第４の実施の形態）第１の実施の形態に
おいては、埋め込み酸化膜が形成されていないバルクシ
リコン基板に対して、第１乃至第３素子形成領域（５ａ
〜５ｃ）に異なる深さの埋め込み絶縁膜（２ａ〜２ｃ）
をそれぞれ形成した場合に示した（図１及び図２）。し
かし、貼り合わせ法或いはＳＩＭＯＸ法などにより単一
の埋め込み絶縁膜が既に形成された従来のＳＯＩウェハ
を用いても、図１に示したものと同様な機能を有する半
導体ウェハを製造することができる。
【００５０】そこで、本発明の第４の実施の形態におい
ては、第１の実施の形態の変形例として、従来のＳＯＩ
ウェハを用いて、各素子形成領域ごとに異なる深さに埋
め込まれた埋め込み絶縁膜を有する半導体ウェハについ
て説明する。
【００５１】図５（ａ）は、従来の単一の埋め込み絶縁
膜（第１の埋め込み絶縁膜）２ｄが形成されたＳＯＩウ
ェハの構成を示す断面図である。図５（ａ）に示すよう
に、従来のＳＯＩウェハは、平坦な主面４を有する半導
体基板（Ｓｉ基板）１と、Ｓｉ基板１の総ての素子形成
領域（５ａ〜５ｃ）に、主面４から単一の深さに埋め込
まれた第１の埋め込み絶縁膜２ｄとを少なくとも有す
る。第１の埋め込み絶縁膜２ｄが埋め込まれた深さは、
図１に示した第１の埋め込み絶縁膜２ａの深さに対応す
るものである。
【００５２】図５（ｂ）は、本発明の第４の実施の形態
に係る半導体ウェハの構成を示す断面図である。また、
図５（ｂ）に示した半導体ウェハの構成は、図５（ａ）
に示した従来のＳＯＩウェハの構成に対応するものであ
る。図５（ｂ）に示すように、第４の実施の形態に係る
半導体ウェハは、図５（ａ）と同様に、Ｓｉ基板１と第
１の埋め込み絶縁膜２ｄとを少なくとも有する。そし
て、第４の実施の形態に係る半導体ウェハは、第２の埋
め込み絶縁膜２ｂと、第３の埋め込み絶縁膜２ｃとを更
に有する。
【００５３】第１の埋め込み絶縁膜２ａは、第１乃至第
３素子形成領域（５ａ〜５ｃ）において最も深い位置に
埋め込まれている。第２の埋め込み絶縁膜２ｂは、第２
素子形成領域５ｂにおいて第１の埋め込み絶縁膜２ａよ
りも浅い位置に埋め込まれている。第３の埋め込み絶縁
膜２ｃは、第３素子形成領域５ｃにおいて第２の埋め込
み絶縁膜２ｂよりも浅い位置に埋め込まれている。即
ち、素子形成領域（５ａ〜５ｃ）が異なれば、そこに埋
め込まれている埋め込み絶縁膜（２ａ〜２ｃ）の平坦な
主面４からの深さが異なる。埋め込み絶縁膜の組成及び
膜厚は第１の実施の形態と同様である。
【００５４】そして、各埋め込み絶縁膜（２ｂ〜２ｄ）
の上には、図１に示したものと同様な活性層（３ａ〜３
ｃ）がそれぞれ形成されている。即ち、第１素子形成領
域５ａにおいて、第１の埋め込み絶縁膜２ｄの上に厚膜
活性層３ａが形成されている。第２素子形成領域５ｂに
おいて、第２の埋め込み絶縁膜２ｂの上に中厚活性層３
ｂが形成されている。第３素子形成領域５ｃにおいて、
第３の埋め込み絶縁膜２ｃの上に薄膜活性層３ｃが形成
されている。各活性層の厚みは、厚膜活性層３ａが最も
厚く、その次が中厚活性層３ｂ、最も薄いのが薄膜活性
層３ｃである。
【００５５】次に、図５（ａ）に示した従来のＳＯＩウ
ェハから図５（ｂ）に示した第４の実施の形態に係る半
導体ウェハを製造する方法について説明する。まず、Ｓ
ＩＭＯＸ法、或いは貼り合わせ法などを含む周知のＳＯ
Ｉ基板の製造方法を用いて、図５（ａ）に示したＳＯＩ
ウェハを製造する。次に、図２（ｂ）及び図２（ｃ）を
参照して説明した方法を用いて、各素子形成領域（５
ｂ、５ｃ）に選択的に酸素イオンのイオン注入工程を実
施する。そして、所定の熱処理工程により注入された酸
素原子と基板Ｓｉとを反応させて図５（ｂ）に示した半
導体ウェハを製造することができる。
【００５６】以上説明したように、既存のＳＯＩウェハ
及び第１の実施の形態で示した半導体ウェハの製造方法
とを組合わせて用いることで、図１に示した半導体ウェ
ハと同様な機能を有する半導体ウェハを得ることができ
る。従って、例えば、従来のＳＯＩウェハ生産者から提
供された図５（ａ）に示した当該ウェハに対して、半導
体デバイス生産者が、第２或いは第３の実施の形態で示
した半導体装置を製造する為に必要な基板構造を得る際
に、特に有益な実施の形態である。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
用途の異なる半導体素子を混載することができる半導体
装置を提供するを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体ウェハ
の構成を示す断面図であり、半導体素子の形成が予定さ
れる半導体ウェハの主面の一部分を拡大したものであ
る。
【図２】図２（ａ）は、図１に示した半導体ウェハの製
造方法を示す主要な工程断面図であり（その１）、図２
（ｂ）は、図１に示した半導体ウェハの製造方法を示す
主要な工程断面図であり（その２）、図２（ｃ）は、図
１に示した半導体ウェハの製造方法を示す主要な工程断
面図である（その３）。
【図３】本発明の第２の実施の形態に係る半導体装置の
構成を示す断面図であり、半導体素子が形成された半導
体基板の主面の一部分を拡大したものである。
【図４】本発明の第３の実施の形態に係る半導体装置の
構成を示す断面図であり、半導体素子が形成された半導
体基板の主面の一部分を拡大したものである。
【図５】図５（ａ）は、ウェハ全面にて単一の深さに埋
め込まれた埋め込み絶縁膜を有する従来のＳＯＩウェハ
の構成を示す断面図である。図５（ｂ）は、本発明の第
４の実施の形態に係る半導体ウェハの構成を示す断面図
であり、図５（ａ）に示した従来のＳＯＩウェハの構成
に対応するものである。
【符号の説明】
１ 半導体基板（Ｓｉ基板） ２ａ、２ｄ 第１の埋め込み絶縁膜（ＳｉＯ２） ２ｂ 第２の埋め込み絶縁膜（ＳｉＯ２） ２ｃ 第３の埋め込み絶縁膜（ＳｉＯ２） ３ａ 厚膜活性層 ３ｂ 中厚活性層 ３ｃ 薄膜活性層 ４ 平坦な主面 ５ａ 第１素子形成領域 ５ｂ 第２素子形成領域 ５ｃ 第３素子形成領域 ６ａ、６ｂ、６ｃ 注入された酸素原子 ７ａ 第１のマスク ７ｂ 第２のマスク ７ｃ 第３のマスク ８ 保護ダイオード（ＥＳＤ素子） ９ 縦型（バーティカル型）ｎｐｎトランジスタ １０ ｎ型ＭＯＳトランジスタ １１ 深い埋め込み酸化膜 １２ 浅い埋め込み酸化膜 ３０ 埋め込み酸化膜が重なった領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/732 Ｈ０１Ｌ 27/06 ３２１Ｃ 21/331 29/72 Ｐ 29/786 29/78 ６２６Ｃ Ｆターム(参考） 5F003 AZ03 BA25 BA27 BJ03 BJ12 BJ15 BP25 BP41 5F032 AA07 AA13 AA35 AA44 BA01 BA06 BB01 CA15 CA17 CA18 DA43 DA60 DA71 DA74 5F048 AA02 AA04 AA05 AC07 AC10 BA16 BE05 BG05 BG12 BG14 CC06 CC15 5F082 AA02 BA03 BA04 BA06 BA47 BC01 BC04 BC09 BC11 EA09 EA45 FA16 5F110 AA30 CC02 DD05 DD13 DD30 GG02 GG12 GG32 NN62 NN66 NN71

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 平坦な主面を有する半導体基板と、 当該半導体基板の少なくとも２以上の素子形成領域に前
    記主面から異なる深さに埋め込まれた埋め込み絶縁膜
    と、 前記埋め込み絶縁膜と前記主面との間にそれぞれ形成さ
    れた２以上の用途の異なる半導体素子とを有することを
    特徴とする半導体装置。
  2. 【請求項２】 前記２以上の埋め込み絶縁膜の少なくと
    も一部が、前記主面側から見て互いに重複していること
    を特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記埋め込み絶縁膜は、総ての素子形成
    領域に埋め込まれていることを特徴とする請求項１又は
    ２記載の半導体装置。
  4. 【請求項４】 前記２以上の埋め込み絶縁膜は、総ての
    素子形成領域に埋め込まれている第１の埋め込み絶縁膜
    と、 前記第１の埋め込み絶縁膜よりも浅く、一部の素子形成
    領域にのみ埋め込まれている第２の埋め込み絶縁膜とを
    少なくとも有することを特徴とする請求項１記載の半導
    体装置。
  5. 【請求項５】 ２以上の用途の異なる前記半導体素子と
    して、比較的浅い位置に埋め込まれた前記埋め込み絶縁
    膜の上には、ＭＯＳ型トランジスタが配置され、比較的
    深い位置に埋め込まれた前記埋め込み絶縁膜の上には、
    埋め込み領域を有するバイポーラトランジスタが配置さ
    れていることを特徴とする請求項１記載の半導体装置。
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