JP2002299290A - Manufacturing method for semiconductor wafer - Google Patents

Manufacturing method for semiconductor wafer

Info

Publication number
JP2002299290A
JP2002299290A JP2001100851A JP2001100851A JP2002299290A JP 2002299290 A JP2002299290 A JP 2002299290A JP 2001100851 A JP2001100851 A JP 2001100851A JP 2001100851 A JP2001100851 A JP 2001100851A JP 2002299290 A JP2002299290 A JP 2002299290A
Authority
JP
Japan
Prior art keywords
wafer
polishing
semiconductor wafer
silicon wafer
pcr
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001100851A
Other languages
Japanese (ja)
Inventor
Toru Taniguchi
徹 谷口
Fujio Onishi
藤夫 大西
Etsuro Morita
悦郎 森田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Materials Silicon Corp
Original Assignee
Mitsubishi Materials Silicon Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Materials Silicon Corp filed Critical Mitsubishi Materials Silicon Corp
Priority to JP2001100851A priority Critical patent/JP2002299290A/en
Publication of JP2002299290A publication Critical patent/JP2002299290A/en
Pending legal-status Critical Current

Links

Landscapes

  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a manufacturing method for a semiconductor wafer which can remove damages to an outer circumference of a wafer, caused by friction in a wafer-holding hole in a rough polishing process, in a PCR process thereafter. SOLUTION: The PCR process is inserted between the rough polishing process and a finish polishing process. As a result, even if the beveled surface of a silicon wafer is brought into contact with, for instance, the wafer-holding hole forming part of a carrier plate and flaws caused by friction are produced on an outermost circumference (beveled surface) in the rough polishing process, the flaws and damages on the outermost circumference can be removed in the PCR process thereafter.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は半導体ウェーハの
製造方法、詳しくは粗研磨時、ウェーハ保持板のウェー
ハ保持孔の内壁との接触によって半導体ウェーハの外周
部に発生した損傷を、その後のPCR工程で除去する半
導体ウェーハの製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor wafer, and more particularly, to a method for producing a semiconductor wafer by using a wafer holding plate in a rough polishing process, which damages an outer peripheral portion of the semiconductor wafer due to contact with an inner wall of a wafer holding hole. And a method of manufacturing a semiconductor wafer to be removed by the method.

【0002】[0002]

【従来の技術】従来の標準的なウェーハの加工プロセス
の一例を、図2を参照して説明する。図2は従来手段に
係る半導体ウェーハの製造方法を示すフローチャートで
ある。まず、スライス工程(S201)で、ブロック切
断されたインゴットからシリコンウェーハをスライスす
る。次の1次面取り工程(S202)では、このシリコ
ンウェーハの外周部に粗い面取り加工を施す。続くラッ
プ工程(S203)では、ラップ盤によりそのシリコン
ウェーハの表裏両面をラッピング加工する。このラッピ
ングの工程の場合、通常、片面で20〜40μm、両面
で40〜80μm程度の加工となる。
2. Description of the Related Art An example of a conventional standard wafer processing process will be described with reference to FIG. FIG. 2 is a flowchart showing a method for manufacturing a semiconductor wafer according to a conventional means. First, in a slicing step (S201), a silicon wafer is sliced from a block-cut ingot. In the next primary chamfering step (S202), rough chamfering is performed on the outer peripheral portion of the silicon wafer. In the following lapping step (S203), both sides of the silicon wafer are lapped by a lapping machine. In the case of this lapping step, usually, the processing is about 20 to 40 μm on one side and about 40 to 80 μm on both sides.

【0003】その後、必要に応じて仕上げ面取り工程
(S204)が施される。ここでは、1次面取りされた
シリコンウェーハの外周面を仕上げ面取りする。続い
て、シリコンウェーハを所定のエッチング液(混酸また
はアルカリ+混酸)に浸漬し、そのラップ加工での歪
み、面取り工程での歪みなどを除去する(S205)。
この場合、通常、片面で10〜20μm、両面で20〜
40μmをエッチングする。次のPCR(Polish
ing Conor Rounding)工程(S20
6)では、シリコンウェーハの表裏両面がチャックに吸
着された状態でウェーハ外周部にPCR加工が施され
る。PCR加工では、面取り面が研磨布により鏡面仕上
げされる。
Thereafter, a finishing chamfering step (S204) is performed as required. Here, the outer peripheral surface of the primary chamfered silicon wafer is finish chamfered. Subsequently, the silicon wafer is immersed in a predetermined etching solution (mixed acid or alkali + mixed acid) to remove distortion in the lapping process, distortion in the chamfering step, and the like (S205).
In this case, usually, 10 to 20 μm on one side and 20 to 20 μm on both sides.
Etch 40 μm. Next PCR (Polish
Step (S20)
In 6), PCR processing is performed on the outer peripheral portion of the silicon wafer in a state where the front and back surfaces of the silicon wafer are attracted to the chuck. In the PCR processing, the chamfered surface is mirror-finished with a polishing cloth.

【0004】続く1次研磨工程(S207)では、両面
研磨装置を用いて、シリコンウェーハの表裏両面を1次
研磨する。このとき、シリコンウェーハの表裏両面が、
それぞれ5〜10μm研磨される。これにより、エッチ
ング後のシリコンウェーハの凹凸を除去し、平坦度を向
上させる。その後の仕上げ研磨工程(S208)では、
1μm以下の研磨量で仕上げ研磨される。そして、最終
洗浄、検査が施されて受注先のデバイスメーカへ出荷さ
れる。
In the subsequent primary polishing step (S207), both sides of the silicon wafer are primarily polished using a double-side polishing apparatus. At this time, both sides of the silicon wafer are
Each is polished by 5 to 10 μm. Thereby, the unevenness of the silicon wafer after the etching is removed, and the flatness is improved. In the subsequent finish polishing step (S208),
Finish polishing is performed with a polishing amount of 1 μm or less. Then, they are subjected to final cleaning and inspection, and then shipped to a device maker of the order receiving party.

【0005】ここで、図3および図4を参照して、両面
研磨装置による1次研磨工程を具体的に説明する。図3
は、一般的な半導体ウェーハの両面研磨装置の使用状態
を示すその平面図である。図4は、図3のS4−S4拡
大断面図である。図3および図4に示す従来の半導体ウ
ェーハの両面研磨装置100は、キャリアプレート(ウ
ェーハ保持板)101に複数形成されたウェーハ保持孔
102内にシリコンウェーハWを挿入・保持し、その上
方から研磨砥粒を含む研磨液をシリコンウェーハWに供
給しながら、各シリコンウェーハWの表裏面を同時に研
磨する構成である。すなわち、回転自在に設けた太陽ギ
ヤ110とインターナルギヤ111との間に、外周部に
外ギヤ103を有するキャリアプレート101を自転お
よび公転自在に設け、キャリアプレート101に保持さ
れたシリコンウェーハWの表裏両面(上下面)を、それ
ぞれ対向面に研磨布104,105が展張された上定盤
106と下定盤107とにより押圧・摺接することで研
磨していた。
Here, the primary polishing step using the double-side polishing apparatus will be specifically described with reference to FIGS. FIG.
FIG. 1 is a plan view showing a use state of a general semiconductor wafer double-side polishing apparatus. FIG. 4 is an enlarged cross-sectional view of S4-S4 of FIG. The conventional double-side polishing apparatus 100 for semiconductor wafers shown in FIGS. 3 and 4 inserts and holds a silicon wafer W into a plurality of wafer holding holes 102 formed in a carrier plate (wafer holding plate) 101 and polishes from above. This is a configuration in which the front and back surfaces of each silicon wafer W are simultaneously polished while supplying a polishing liquid containing abrasive grains to the silicon wafer W. That is, a carrier plate 101 having an outer gear 103 on an outer peripheral portion is provided between a rotatable sun gear 110 and an internal gear 111 so as to rotate and revolve, and the silicon wafer W held by the carrier plate 101 is rotated. Both the front and back surfaces (upper and lower surfaces) are polished by pressing and sliding with an upper surface plate 106 and a lower surface plate 107 having polishing cloths 104 and 105 spread on opposing surfaces, respectively.

【0006】[0006]

【発明が解決しようとする課題】しかしながら、このよ
うな従来の両面研磨ウェーハの製造方法によれば、PC
R工程(S206)が1次研磨工程(S207)の前に
行われていた。そのため、図4の部分拡大図に示すよう
に、1次研磨中、直前のPCR工程で鏡面仕上げしたシ
リコンウェーハWの外周面取り面が、キャリアプレート
101のウェーハ保持孔102の内周面と接触し、擦れ
を起こしてシリコンウェーハWの最外周部を傷つけるお
それがあった。
However, according to such a conventional method of manufacturing a double-side polished wafer, the PC
The R step (S206) was performed before the primary polishing step (S207). Therefore, as shown in the partial enlarged view of FIG. 4, during the first polishing, the outer peripheral chamfered surface of the silicon wafer W mirror-finished in the immediately preceding PCR step comes into contact with the inner peripheral surface of the wafer holding hole 102 of the carrier plate 101. Rubbing may damage the outermost peripheral portion of the silicon wafer W.

【0007】そこで、発明者は、鋭意研究の結果、PC
R工程の前に粗研磨工程を実施すれば、仮にこの粗研磨
中、半導体ウェーハの最外周部に擦れが発生したとして
も、新たにその擦れによる損傷を除去する工程を設ける
ことなく、続くウェーハ製造における基本工程の1つで
あるPCR工程で、この擦れを原因とした最外周部の傷
を除去することが可能なことを知見し、この発明を完成
させた。
[0007] Then, as a result of earnest research, the inventor found that PC
If the rough polishing step is performed before the R step, even if the outermost peripheral portion of the semiconductor wafer is rubbed during the rough polishing, the subsequent wafer is not provided with a new step of removing damage due to the rubbing. In the PCR step, which is one of the basic steps in the production, it has been found that it is possible to remove the scratch on the outermost peripheral portion due to this rubbing, and completed the present invention.

【0008】[0008]

【発明の目的】この発明は、研磨工程で、ウェーハ保持
板に形成されたウェーハ保持孔の形成部との接触によっ
て半導体ウェーハの外周部に発生した損傷を、その後の
PCR工程で除去することができる半導体ウェーハの製
造方法を提供することを、その目的としている。
SUMMARY OF THE INVENTION It is an object of the present invention to remove, in a polishing step, damage caused on an outer peripheral portion of a semiconductor wafer due to contact with a formation portion of a wafer holding hole formed in a wafer holding plate in a subsequent PCR step. It is an object of the present invention to provide a method for manufacturing a semiconductor wafer that can be used.

【0009】[0009]

【課題を解決するための手段】請求項1に記載の発明
は、面取りされた半導体ウェーハを、ウェーハ保持板に
形成されたウェーハ保持孔に挿入・保持して、この半導
体ウェーハに粗い研磨を施す粗研磨工程と、粗研磨後、
半導体ウェーハの外周部の面取り面を鏡面仕上げするP
CR工程と、PCR加工後、半導体ウェーハの研磨面を
仕上げ研磨する仕上げ研磨工程とを備えた半導体ウェー
ハの製造方法である。半導体ウェーハとしてはシリコン
ウェーハ,ガリウム砒素ウェーハなどがある。
According to the first aspect of the present invention, a chamfered semiconductor wafer is inserted and held in a wafer holding hole formed in a wafer holding plate, and the semiconductor wafer is roughly polished. Rough polishing process and after rough polishing,
Mirror finish for chamfered surface of semiconductor wafer
This is a method for manufacturing a semiconductor wafer, comprising a CR process and a finish polishing process of finish polishing the polished surface of the semiconductor wafer after PCR processing. Semiconductor wafers include silicon wafers and gallium arsenide wafers.

【0010】粗研磨が施される半導体ウェーハは、面取
り後にエッチングが行われたエッチドウェーハでもよ
い。このエッチング工程は、フッ酸と硝酸とを混合した
混酸などを用いる酸エッチングでもよい。NaOH,K
OHなどの水溶液を用いるアルカリエッチングでもよ
い。
The semiconductor wafer subjected to the rough polishing may be an etched wafer which has been etched after chamfering. This etching step may be an acid etching using a mixed acid obtained by mixing hydrofluoric acid and nitric acid. NaOH, K
Alkali etching using an aqueous solution such as OH may be used.

【0011】粗研磨は、半導体ウェーハの片面(通常、
デバイスが搭載される表面)だけに施してもよいし、表
裏両面に施してもよい。この粗研磨は、1回だけでも
(1次研磨)、2回以上に分けて行ってもよい(1次研
磨、2次研磨…)。すなわち、この粗研磨とは、最終的
な鏡面仕上げを行う仕上げ研磨の前のすべての研磨工程
を意味する。粗研磨用の研磨装置は限定されない。1枚
の半導体ウェーハだけを研磨する枚葉式でも、複数枚の
半導体ウェーハを一括して研磨するバッチ式でもよい。
また、半導体ウェーハの片面だけを研磨する片面研磨装
置でも、半導体ウェーハの表裏両面を研磨する両面研磨
装置でもよい。ただし、半導体ウェーハを保持可能なウ
ェーハ保持孔が形成されたウェーハ保持板を具備してい
なければならない。例えば、図3に示す遊星歯車構造の
両面研磨装置でもよい。また、両面研磨装置により半導
体ウェーハの片面だけを研磨してもよい。さらに、研磨
定盤と、これに対向配置される研磨ヘッドとを備え、こ
の研磨ヘッドの研磨定盤との対向面に、バックパッドを
介して、半導体ウェーハを水張りするワックスレスタイ
プの片面研磨装置でもよい。片面研磨装置には、ウェー
ハ保持孔が形成されたテンプレートが、研磨ヘッドの研
磨定盤との対向面に設けられている。このテンプレート
のウェーハ保持孔の内部で、半導体ウェーハは、バック
パッドに含浸された水の表面張力によって吸着・保持さ
れる。粗研磨用の研磨布としては、例えばポリエステル
フェルトにポリウレタンを含浸させた多孔性の不織布タ
イプの研磨布が挙げられる。また、発泡したウレタンの
ブロックをスライスした発泡性ウレタンタイプの研磨布
でもよい。
Rough polishing is performed on one side of a semiconductor wafer (usually,
It may be applied only to the surface on which the device is mounted) or may be applied to both front and back surfaces. This rough polishing may be performed only once (primary polishing) or divided into two or more times (primary polishing, secondary polishing ...). That is, the rough polishing means all polishing steps before the final polishing for final mirror finish. The polishing apparatus for rough polishing is not limited. A single wafer type in which only one semiconductor wafer is polished, or a batch type in which a plurality of semiconductor wafers are polished at once may be used.
Further, a single-side polishing apparatus for polishing only one side of a semiconductor wafer, or a double-side polishing apparatus for polishing both front and back surfaces of a semiconductor wafer may be used. However, a wafer holding plate having a wafer holding hole capable of holding a semiconductor wafer must be provided. For example, a double-side polishing apparatus having a planetary gear structure shown in FIG. 3 may be used. Further, only one side of the semiconductor wafer may be polished by the double-side polishing apparatus. Further, there is provided a polishing surface plate and a polishing head disposed opposite thereto, and a waxless type single-side polishing device for filling a semiconductor wafer with water via a back pad on a surface of the polishing head facing the polishing surface plate. May be. In the single-side polishing apparatus, a template having a wafer holding hole is provided on a surface of a polishing head facing a polishing platen. Inside the wafer holding hole of the template, the semiconductor wafer is sucked and held by the surface tension of the water impregnated in the back pad. Examples of the polishing cloth for rough polishing include a porous nonwoven cloth polishing cloth in which polyester felt is impregnated with polyurethane. Further, a foaming urethane type polishing cloth obtained by slicing a foamed urethane block may be used.

【0012】研磨時には、通常、コロイダルシリカ(シ
リカゾル)などの遊離砥粒を含むスラリーが、研磨布の
研磨作用面に供給される。半導体ウェーハのノッチ部ま
たはオリフラ部の研磨は、この粗研磨時に同時に行って
もよいし、別工程としてこの粗研磨の前に行ってもよ
い。また、粗研磨に先駆け、半導体ウェーハを熱処理し
て、シリコンウェーハ全体に酸化膜を形成して面取り部
の強度を高めたり、酸素ドナーの発生を防止したりする
ことができる。例えば、拡散炉を用いる熱処理(WH
T:Wafer Heat Treatment)時に
は、多数枚のシリコンウェーハが、石英製の熱処理用ボ
ートに挿填され、不活性ガス中で加熱される。そのほ
か、このシリコンウェーハ全体にオゾン酸化を施しても
よい。すなわち、石英反応管内に導入されたドライ酸素
ガス中にオゾンガスを添加し、ウェーハ全体に低トラッ
プ、高信頼性を有する酸化膜を形成してもよい。
During polishing, a slurry containing free abrasive grains such as colloidal silica (silica sol) is usually supplied to the polishing surface of the polishing cloth. The polishing of the notch portion or the orientation flat portion of the semiconductor wafer may be performed simultaneously with the rough polishing, or may be performed before the rough polishing as a separate step. Prior to the rough polishing, the semiconductor wafer can be heat-treated to form an oxide film on the entire silicon wafer to increase the strength of the chamfered portion and prevent generation of oxygen donors. For example, heat treatment using a diffusion furnace (WH
At the time of T (Wafer Heat Treatment), a large number of silicon wafers are inserted into a quartz heat treatment boat and heated in an inert gas. In addition, ozone oxidation may be performed on the entire silicon wafer. That is, an ozone gas may be added to the dry oxygen gas introduced into the quartz reaction tube to form an oxide film having low trap and high reliability over the entire wafer.

【0013】PCR工程時には、半導体ウェーハの片面
または表裏両面を保持板に吸着する。ただし、片面だけ
の吸着・保持の方が、仮に吸着による吸着面への影響が
あった場合でも、吸着面を仕上げ研磨することにより、
解消することが可能となる。また、PCR加工装置とし
ては、例えば円筒形状のウレタンバフを回転させ、この
回転しているバフ外周面に、保持板に吸着・保持された
半導体ウェーハの外周面を接触させて、この外周面を鏡
面加工するものなどを採用できる。そして、半導体ウェ
ーハの吸着・保持面を仕上げ研磨する際には、仕上げ研
磨装置が用いられる。この装置としては、片面研磨装置
を採用することができる。この仕上げ研磨されるウェー
ハ面は、吸着による吸着面への影響がある場合PCR工
程での吸着・保持面であり、影響が無い場合は、非吸着
面である。
In the PCR step, one side or both sides of the semiconductor wafer is adsorbed to the holding plate. However, even if the adsorption and holding of only one side is more effective, even if the adsorption surface has an effect on the adsorption surface, by finishing and polishing the adsorption surface,
It can be eliminated. Further, as a PCR processing apparatus, for example, a cylindrical urethane buff is rotated, and the outer peripheral surface of the semiconductor wafer sucked and held on the holding plate is brought into contact with the outer peripheral surface of the rotating buff, and the outer peripheral surface is rotated. Mirror finishing can be used. Then, when finish-polishing the suction / holding surface of the semiconductor wafer, a finish polishing apparatus is used. As this apparatus, a single-side polishing apparatus can be employed. The wafer surface to be finish-polished is a suction / holding surface in the PCR step when the suction surface has an influence on the suction surface, and is a non-suction surface when there is no effect.

【0014】[0014]

【作用】この発明によれば、粗研磨工程と仕上げ研磨工
程との間にPCR工程を配置したので、仮に粗研磨中、
半導体ウェーハの面取り面が、研磨装置に配備されたウ
ェーハ保持板のウェーハ保持孔の形成部と接触し、半導
体ウェーハの最外周部に擦れによる傷をつけたとして
も、その後のPCR工程で、半導体ウェーハの最外周部
の擦れによるダメージを除去することができる。また、
このPCR加工時、半導体ウェーハはPCR加工装置の
保持板に保持される。この際、半導体ウェーハの保持面
に仮にダメージが発生しても、次の仕上げ研磨工程で除
去される。
According to the present invention, the PCR step is arranged between the rough polishing step and the finish polishing step.
Even if the chamfered surface of the semiconductor wafer comes into contact with the formation portion of the wafer holding hole of the wafer holding plate provided in the polishing apparatus and scratches the outermost peripheral portion of the semiconductor wafer by rubbing, the semiconductor Damage due to rubbing of the outermost peripheral portion of the wafer can be removed. Also,
During the PCR processing, the semiconductor wafer is held on a holding plate of the PCR processing apparatus. At this time, even if the holding surface of the semiconductor wafer is damaged, it is removed in the next finish polishing step.

【0015】[0015]

【発明の実施の形態】以下、この発明の実施例を図面を
参照して説明する。図1は、この発明の一実施例に係る
半導体ウェーハの製造方法を示すフローチャートであ
る。図1に示すように、この実施例にあっては、スライ
ス、1次面取り、ラップ、仕上げ面取り(必要時)、エ
ッチング、1次研磨、PCR、仕上げ研磨、洗浄の各工
程を経て、表面が鏡面仕上げされた半導体ウェーハが作
製される。以下、各工程を詳細に説明する。CZ法によ
り引き上げられたシリコンインゴットは、スライス工程
(S101)で、厚さ860μm程度の8インチのシリ
コンウェーハにスライスされる。次に、このスライスド
ウェーハは、1次面取り工程(S102)で、その外周
部が#600のメタル面取り用砥石により、所定の形状
にあらく面取りされる。これにより、シリコンウェーハ
の外周部は、所定の丸みを帯びた形状(例えばMOS型
の面取り形状)に成形される。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a flowchart showing a method for manufacturing a semiconductor wafer according to one embodiment of the present invention. As shown in FIG. 1, in this embodiment, the surface is processed through the steps of slicing, primary chamfering, lapping, finishing chamfering (when necessary), etching, primary polishing, PCR, finishing polishing, and cleaning. A mirror-finished semiconductor wafer is manufactured. Hereinafter, each step will be described in detail. The silicon ingot pulled up by the CZ method is sliced into an 8-inch silicon wafer having a thickness of about 860 μm in a slicing step (S101). Next, in the primary chamfering step (S102), the outer periphery of the sliced wafer is roughly chamfered into a predetermined shape by using a # 600 metal chamfering grindstone. Thus, the outer peripheral portion of the silicon wafer is formed into a predetermined rounded shape (for example, a MOS type chamfered shape).

【0016】次に、ラッピング工程(S103)が実施
される。この工程は、シリコンウェーハを互いに平行な
ラップ定盤間に配置し、このラップ定盤間に、アルミナ
砥粒と分散剤と水の混合物であるラップ液を流し込む。
そして、加圧下で回転・摺り合わせを行うことで、シリ
コンウェーハの表裏両面を機械的にラッピングする。次
いで、このラップドウェーハには、必要に応じて仕上げ
面取り工程(S104)が施される。ここでは、1次面
取りされたシリコンウェーハの外周面の仕上げ面取りが
行われる。続いて、仕上げ面取りされたシリコンウェー
ハをエッチングする(S105)。具体的には、フッ酸
と硝酸とを混合した混酸液(常温〜50℃)中に、シリ
コンウェーハを所定時間だけ浸漬する。
Next, a lapping step (S103) is performed. In this step, a silicon wafer is placed between lapping plates parallel to each other, and a lapping liquid, which is a mixture of alumina abrasive grains, a dispersant, and water, is poured between the lapping plates.
Then, by rotating and sliding under pressure, the front and back surfaces of the silicon wafer are mechanically wrapped. Next, a finishing chamfering step (S104) is performed on the wrapped wafer as necessary. Here, the finish chamfering of the outer peripheral surface of the silicon wafer which has been primarily chamfered is performed. Subsequently, the finished chamfered silicon wafer is etched (S105). Specifically, a silicon wafer is immersed for a predetermined time in a mixed acid solution (normal temperature to 50 ° C.) in which hydrofluoric acid and nitric acid are mixed.

【0017】エッチドウェーハには、熱処理工程が施さ
れる。熱処理工程では、エッチドウェーハが熱処理され
る。これにより、シリコンウェーハ全体に酸化膜が形成
されて、面取り部の強度が高まり、酸素ドナーの発生が
防止される。例えば、拡散炉を用いる熱処理時には、多
数枚のシリコンウェーハが、石英製の熱処理用ボートに
挿填され、不活性ガス中、650〜700℃で15分程
度加熱される。また、場合によっては、このエッチドウ
ェーハに対して、ノッチ部だけまたはオリフラ部だけを
専用の装置によってPCR加工してもよい。
[0017] The etched wafer is subjected to a heat treatment step. In the heat treatment step, the etched wafer is heat-treated. As a result, an oxide film is formed on the entire silicon wafer, the strength of the chamfer is increased, and the generation of oxygen donors is prevented. For example, at the time of heat treatment using a diffusion furnace, a large number of silicon wafers are inserted into a quartz heat treatment boat and heated at 650 to 700 ° C. for about 15 minutes in an inert gas. In some cases, only the notch portion or only the orientation flat portion may be subjected to PCR processing on the etched wafer by a dedicated device.

【0018】その後、エッチドウェーハの表面を両面研
磨装置を用いて1次研磨する(S106)。具体的に
は、キャリアプレートの各ウェーハ保持孔にシリコンウ
ェーハを挿入し、遊離砥粒を含むスラリーを供給しなが
ら、不織布にウレタン樹脂を含浸・硬化させた上下2枚
の研磨布を用いて1次研磨する。例えば図3,図4に示
す装置を使用する。この1次研磨時には、シリコンウェ
ーハの面取り面が、キャリアプレートのウェーハ保持孔
の形成部(周壁面)と接触し、擦れを起こしてシリコン
ウェーハの最外周部を傷つけてしまう懸念がある。
Thereafter, the surface of the etched wafer is subjected to primary polishing using a double-side polishing machine (S106). Specifically, a silicon wafer is inserted into each wafer holding hole of the carrier plate, and a slurry containing free abrasive grains is supplied, and a nonwoven fabric is impregnated with a urethane resin and cured using two upper and lower polishing cloths. Next polishing. For example, the apparatus shown in FIGS. 3 and 4 is used. At the time of the first polishing, there is a concern that the chamfered surface of the silicon wafer comes into contact with the portion (peripheral wall surface) of the carrier plate where the wafer holding hole is formed, causing rubbing and damaging the outermost peripheral portion of the silicon wafer.

【0019】次に、この両面研磨後のシリコンウェーハ
の外周部をPCR加工する(S107)。この加工時に
は、周知のPCR加工装置が用いられる。すなわち、こ
こでは円筒形状のウレタンバフをモータ回転させる装置
が採用される。モータによりウレタンバフを回転し、こ
の回転中のバフ外周面にシリコンウェーハの外周面を接
触させる。これにより、ウェーハ外周面が鏡面仕上げさ
れる。その際、シリコンウェーハは、保持板にその片面
だけが吸着・保持されている。吸着源は、この保持板に
ホースなどを介して接続される負圧発生装置である。な
お、このPCR加工を行うことで、上記ウェーハ最外周
部に残存した擦れによる損傷が除去される。
Next, the outer peripheral portion of the silicon wafer after the double-side polishing is subjected to PCR (S107). At the time of this processing, a well-known PCR processing apparatus is used. That is, here, a device for rotating a cylindrical urethane buff with a motor is employed. The urethane buff is rotated by the motor, and the outer peripheral surface of the silicon wafer is brought into contact with the outer peripheral surface of the rotating buff. Thereby, the outer peripheral surface of the wafer is mirror-finished. At this time, the silicon wafer has only one surface adsorbed and held by the holding plate. The suction source is a negative pressure generator connected to the holding plate via a hose or the like. Note that by performing this PCR processing, damage due to rubbing remaining on the outermost peripheral portion of the wafer is removed.

【0020】その後、このシリコンウェーハの表面に仕
上げ研磨が施される(S108)。仕上げ研磨用の研磨
装置は、片面を研磨する公知の研磨装置が用いられる。
仕上げ研磨用の不織布を使用する。研磨量は、0.1〜
2μm程度である。また、この仕上げ研磨時には、PC
R加工時に吸着・保持されたシリコンウェーハの保持面
にダメージが発生した場合でも、これが除去される。一
方、吸着によるダメージが無い場合は、特に問題は無
い。次に、シリコンウェーハの仕上げ洗浄を行う(S1
09)。この洗浄は、SC−1とSC−2の2種類の洗
浄液をベースとしたRCA洗浄である。
Thereafter, the surface of the silicon wafer is subjected to finish polishing (S108). As the polishing apparatus for the final polishing, a known polishing apparatus for polishing one side is used.
Use nonwoven fabric for final polishing. Polishing amount is 0.1 ~
It is about 2 μm. Also, at the time of this finish polishing, PC
Even if the holding surface of the silicon wafer sucked and held during the R processing is damaged, it is removed. On the other hand, if there is no damage due to adsorption, there is no particular problem. Next, finish cleaning of the silicon wafer is performed (S1).
09). This cleaning is RCA cleaning based on two types of cleaning liquids, SC-1 and SC-2.

【0021】このように、PCR工程の前に1次研磨工
程を行うようにしたので、1次研磨時に、シリコンウェ
ーハの面取り面にウェーハ保持孔の形成部との接触によ
る損傷が生じていた場合でも、新たにこの損傷を除去す
る別工程を設けなくても、その後のPCR工程によっ
て、この擦れを原因としたシリコンウェーハの最外周部
のダメージを除去することができる。
As described above, since the primary polishing step is performed before the PCR step, if the chamfered surface of the silicon wafer has been damaged by the contact with the formation portion of the wafer holding hole during the primary polishing, However, even if a separate step for removing this damage is not newly provided, the outermost peripheral portion of the silicon wafer due to the rubbing can be removed by the subsequent PCR step.

【0022】[0022]

【発明の効果】この発明によれば、半導体ウェーハに対
して粗研磨の後にPCR加工を施すので、仮に粗研磨で
ウェーハ最外周部を擦ることがあっても、続くPCR工
程で、この擦れによる最外周部の傷やダメージを除去す
ることができる。工程順序の変更のみで面取り面の鏡面
化を維持できる。
According to the present invention, since the semiconductor wafer is subjected to the PCR processing after the rough polishing, even if the outermost peripheral portion of the wafer may be rubbed by the rough polishing, the rubbing is performed in the subsequent PCR step. Scratches and damage at the outermost periphery can be removed. Mirroring of the chamfered surface can be maintained only by changing the process order.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明の一実施例に係る半導体ウェーハの製
造方法を示すフローチャートである。
FIG. 1 is a flowchart showing a method for manufacturing a semiconductor wafer according to one embodiment of the present invention.

【図2】従来手段に係る半導体ウェーハの製造方法を示
すフローチャートである。
FIG. 2 is a flowchart showing a method for manufacturing a semiconductor wafer according to a conventional means.

【図3】従来の半導体ウェーハの両面研磨装置の使用状
態の概略平面図である。
FIG. 3 is a schematic plan view of a conventional semiconductor wafer double-side polishing apparatus in use.

【図4】図3のS4−S4拡大断面図である。FIG. 4 is an enlarged sectional view of S4-S4 of FIG. 3;

【符号の説明】[Explanation of symbols]

101 キャリアプレート(ウェーハ保持板)、 102 ウェーハ保持孔、 W 半導体ウェーハ。 101 carrier plate (wafer holding plate), 102 wafer holding hole, W semiconductor wafer.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森田 悦郎 東京都千代田区大手町1丁目5番1号 三 菱マテリアルシリコン株式会社内 Fターム(参考) 3C058 AA07 CA01 DA06 DA17  ────────────────────────────────────────────────── ─── Continuing from the front page (72) Inventor Etsuro Morita 1-5-1 Otemachi, Chiyoda-ku, Tokyo F-term in Mitsubishi Materials Silicon Corporation (reference) 3C058 AA07 CA01 DA06 DA17

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 面取りされた半導体ウェーハを、ウェー
ハ保持板に形成されたウェーハ保持孔に挿入・保持し
て、この半導体ウェーハに粗い研磨を施す粗研磨工程
と、 粗研磨後、半導体ウェーハの外周部の面取り面を鏡面仕
上げするPCR工程と、 PCR加工後、半導体ウェーハの研磨面を仕上げ研磨す
る仕上げ研磨工程とを備えた半導体ウェーハの製造方
法。
1. A rough polishing step of inserting and holding a chamfered semiconductor wafer into a wafer holding hole formed in a wafer holding plate and performing rough polishing on the semiconductor wafer; A method of manufacturing a semiconductor wafer, comprising: a PCR step of mirror-finishing a chamfered surface of a part;
JP2001100851A 2001-03-30 2001-03-30 Manufacturing method for semiconductor wafer Pending JP2002299290A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001100851A JP2002299290A (en) 2001-03-30 2001-03-30 Manufacturing method for semiconductor wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001100851A JP2002299290A (en) 2001-03-30 2001-03-30 Manufacturing method for semiconductor wafer

Publications (1)

Publication Number Publication Date
JP2002299290A true JP2002299290A (en) 2002-10-11

Family

ID=18954250

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001100851A Pending JP2002299290A (en) 2001-03-30 2001-03-30 Manufacturing method for semiconductor wafer

Country Status (1)

Country Link
JP (1) JP2002299290A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006046403A1 (en) * 2004-10-27 2006-05-04 Shin-Etsu Handotai Co., Ltd. Production method of semiconductor wafer, and semiconductor wafer
JP2007287879A (en) * 2006-04-14 2007-11-01 Sumco Corp Laminated wafer and its manufacturing method
JP2011097055A (en) * 2009-10-28 2011-05-12 Siltronic Ag Method for manufacturing semiconductor wafer
KR20190057394A (en) 2016-12-20 2019-05-28 가부시키가이샤 사무코 Polishing method of silicon wafer and method of manufacturing silicon wafer
WO2020137186A1 (en) * 2018-12-27 2020-07-02 株式会社Sumco Wafer manufacturing method and wafer

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128269A (en) * 2004-10-27 2006-05-18 Shin Etsu Handotai Co Ltd Semiconductor wafer and method for manufacturing the same
US7507146B2 (en) 2004-10-27 2009-03-24 Shin-Etsu Handotai Co., Ltd. Method for producing semiconductor wafer and semiconductor wafer
JP4748968B2 (en) * 2004-10-27 2011-08-17 信越半導体株式会社 Manufacturing method of semiconductor wafer
WO2006046403A1 (en) * 2004-10-27 2006-05-04 Shin-Etsu Handotai Co., Ltd. Production method of semiconductor wafer, and semiconductor wafer
JP2007287879A (en) * 2006-04-14 2007-11-01 Sumco Corp Laminated wafer and its manufacturing method
JP2011097055A (en) * 2009-10-28 2011-05-12 Siltronic Ag Method for manufacturing semiconductor wafer
US8685270B2 (en) 2009-10-28 2014-04-01 Siltronic Ag Method for producing a semiconductor wafer
TWI463555B (en) * 2009-10-28 2014-12-01 Siltronic Ag Verfahren zur herstellung einer halbleiterscheibe
US11551922B2 (en) 2016-12-20 2023-01-10 Sumco Corporation Method of polishing silicon wafer including notch polishing process and method of producing silicon wafer
KR20190057394A (en) 2016-12-20 2019-05-28 가부시키가이샤 사무코 Polishing method of silicon wafer and method of manufacturing silicon wafer
DE112017006401T5 (en) 2016-12-20 2019-09-12 Sumco Corporation METHOD FOR POLISHING A SILICON WAFERS AND METHOD FOR PRODUCING A SILICON WAFERS
WO2020137186A1 (en) * 2018-12-27 2020-07-02 株式会社Sumco Wafer manufacturing method and wafer
TWI727490B (en) * 2018-12-27 2021-05-11 日商Sumco股份有限公司 Wafer manufacturing method and wafer
KR20210091295A (en) * 2018-12-27 2021-07-21 가부시키가이샤 사무코 Wafer manufacturing method and wafer
CN113439008A (en) * 2018-12-27 2021-09-24 胜高股份有限公司 Wafer manufacturing method and wafer
JP7021632B2 (en) 2018-12-27 2022-02-17 株式会社Sumco Wafer manufacturing method and wafer
JP2020104210A (en) * 2018-12-27 2020-07-09 株式会社Sumco Manufacturing method for wafer and wafer
KR102507777B1 (en) * 2018-12-27 2023-03-07 가부시키가이샤 사무코 Wafer manufacturing method and wafer
CN113439008B (en) * 2018-12-27 2023-12-01 胜高股份有限公司 Wafer manufacturing method and wafer
US11969856B2 (en) 2018-12-27 2024-04-30 Sumco Corporation Wafer manufacturing method and wafer

Similar Documents

Publication Publication Date Title
US7855129B2 (en) Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method
US6352927B2 (en) Semiconductor wafer and method for fabrication thereof
TWI509679B (en) Method for fabricating semiconductor wafer
KR20000017512A (en) Method for reclaiming wafer substrate and polishing solution composition for reclaiming wafer substrate
US20010039101A1 (en) Method for converting a reclaim wafer into a semiconductor wafer
WO2005055302A1 (en) Method for manufacturing single-side mirror surface wafer
JP2002231669A (en) Polishing cloth for semiconductor wafer, and polishing method of semiconductor wafer using the polishing cloth
JP3668647B2 (en) Semiconductor wafer substrate regeneration method and semiconductor wafer substrate regeneration polishing liquid
JP4493062B2 (en) Manufacturing method of double-side polished wafer
JP3336191B2 (en) Method for manufacturing semiconductor wafer
JP2002299290A (en) Manufacturing method for semiconductor wafer
JP2004214398A (en) Method of manufacturing semiconductor wafer
JP2003179020A (en) Polishing cloth texture transferring prevention method
JP2008021704A (en) Method of manufacturing semiconductor device
JP2004200240A (en) Manufacturing method for single-sided mirror finished wafer
JP2004087522A (en) Process for producing semiconductor wafer
JP2002025950A (en) Manufacturing method for semiconductor wafer
JP2003100668A (en) Polishing method for semiconductor wafer
JP4110801B2 (en) Semiconductor wafer polishing method
JP3552908B2 (en) Wafer polishing method
JP3131968B2 (en) Manufacturing method of semiconductor silicon wafer
JP2004319717A (en) Method of manufacturing semiconductor wafer
JP2003229385A (en) Method for manufacturing semiconductor wafer
JP2001313380A (en) Laminated substrate and is manufacturing method
JP2004319910A (en) Method for manufacturing semiconductor wafer

Legal Events

Date Code Title Description
A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20050222

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070925

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070928

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071126

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071218