JP2002033464A

JP2002033464A - 半導体装置の作製方法

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Publication number: JP2002033464A
Application number: JP2000216690A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Toru Takayama; 徹高山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-07-17
Filing date: 2000-07-17
Publication date: 2002-01-31
Anticipated expiration: 2020-07-17
Also published as: JP4869471B2

Abstract

(57)【要約】（修正有）【課題】プラスチック支持体を用いて高性能な電気光
学装置を作製するための技術を提供する。【解決手段】第１固定基板１０１と樹脂基板からなる
素子形成基板１０３とを第１接着層で貼り合わせた後、
素子形成基板上に半導体素子及び発光素子を形成する。
発光素子の上に第２接着層１０７で樹脂基板からなる第
２固定基板１０６を貼り合わせる。この状態でＹＡＧレ
ーザーを照射することにより第１接着層１０２が除去さ
れ第１固定基板１０１が分離または剥離される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は、電極間に発光性
材料を挟んだ素子（以下、発光素子という）を有する装
置（以下、発光装置という）の作製方法に関する。特
に、ＥＬ（ElectroLuminescence）が得られる発光性材
料（以下、ＥＬ材料という）を用いた発光装置、即ちＥ
Ｌ表示パネルに代表される電気光学装置およびその様な
電気光学装置を部品として搭載した電子機器に関する。

【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。

【０００３】

【従来の技術】近年、発光性材料のＥＬ現象を利用した
発光素子（以下、ＥＬ素子という）を用いた発光装置
（以下、ＥＬ表示装置という）の開発が進んでいる。Ｅ
Ｌ表示装置は、陽極と陰極との間にＥＬ材料を挟んだ構
造のＥＬ素子を有した構造からなる。この陽極と陰極と
の間に電圧を加えてＥＬ材料中に電流を流すことにより
キャリアを再結合させて発光させる。即ち、ＥＬ表示装
置は発光素子自体に発光能力があるため、液晶表示装置
に用いるようなバックライトが不要である。さらに視野
角が広く、軽量であり、且つ、低消費電力という利点を
もつ。

【０００４】このようなＥＬ表示装置を利用したアプリ
ケーションは様々なものが期待されているが、特にＥＬ
表示装置の厚みが薄いこと、従って軽量化が可能である
ことにより携帯機器への利用が注目されている。そのた
め、フレキシブルなプラスチックフィルムの上に発光素
子を形成することが試みられている。

【０００５】しかしながら、プラスチックフィルムの耐
熱性が低いためプロセスの最高温度を低くせざるを得
ず、結果的にガラス基板上に形成する時ほど良好な電気
特性のＴＦＴを形成できないのが現状である。そのた
め、プラスチックフィルムを用いた高性能な発光装置は
実現されていない。

【０００６】また、特開平８−２８８５２２号公報で
は、ガラス基板上に薄膜トランジスタを形成し、封止層
を介して樹脂基板を接着した後、ガラス基板を剥離する
技術が記載されている。この技術を用いた場合、ＴＦＴ
の活性層が下地絶縁膜で保護されるのみとなっており、
ＴＦＴが劣化しやすいという問題が生じていた。

【０００７】また、特開平１１−２４３２０９号公報で
は、分離層を設け、レーザー光によって分離層において
剥離を生じせしめた後、接着層を介して一次転写体に接
合し、さらに接着層を介して二次転写体を接合した後、
一次転写体を除去する技術が記載されている。この技術
を用いた場合においても、ＴＦＴの活性層が下地絶縁膜
のみで保護される状態が作製工程中に存在するため、傷
つきやすくなっており、ＴＦＴが劣化しやすいという問
題が生じていた。

【０００８】

【発明が解決しようとする課題】本願発明はプラスチッ
ク支持体（可撓性のプラスチックフィルムもしくはプラ
スチック基板を含む。）を用いて高性能な電気光学装置
を作製するための技術を提供することを課題とする。

【０００９】

【課題を解決するための手段】本願発明は、プラスチッ
クに比べて耐熱性のある第１固定基板の上にプラスチッ
ク支持体からなる素子形成基板を第１接着層で接着した
後、該素子形成基板上に必要な素子を形成した後に第１
固定基板を分離することを特徴とする。

【００１０】また、第１固定基板の上に素子形成基板を
第１接着層で貼り合わせた後、該素子形成基板上に必要
な素子を形成し、該素子上に第２固定基板を第２接着層
で貼り合わせた後に第１固定基板を分離してもよい。第
２固定基板及び第２接着層を設けることによって、必要
な素子を保護するとともに外部からの水分や酸素等のＥ
Ｌ層の酸化による劣化を促す物質が侵入することを防ぐ
ことができる。

【００１１】なお、前記必要な素子とは、アクティブマ
トリクス型の電気光学装置ならば画素のスイッチング素
子として用いる半導体素子（典型的にはＴＦＴ）もしく
はＭＩＭ素子並びに発光素子を指す。また、パッシブ型
の電気光学装置ならば発光素子を指す。

【００１２】また、第１固定基板と素子形成基板との貼
り合わせ方法は、特に限定されないが、図１に示したよ
うに、第１固定基板に第１接着層を形成した後で素子形
成基板を貼り合わせる方法、あるいは素子形成基板に第
１接着層を形成した後で第１固定基板を貼り合わせる方
法を用いればよい。

【００１３】また、プラスチック支持体からなる素子形
成基板及び第２固定基板としては厚さ１０μｍ以上の樹
脂基板、例えばＰＥＳ（ポリエチレンサルファイル）、
ＰＣ（ポリカーボネート）、ＰＥＴ（ポリエチレンテレ
フタレート）もしくはＰＥＮ（ポリエチレンナフタレー
ト）を用いることができる。なお、第１の固定基板上に
接着層を形成した後、その上に有機樹脂層（ポリイミド
層、ポリアミド層、ポリイミドアミド層ＢＣＢ（ベンゾ
シクロブテン）層等）を成膜したものを素子形成基板と
呼んでもよい。

【００１４】また、素子形成基板としては、金属基板、
例えばステンレス基板を用いることもできる。その場合
は金属基板上に下地絶縁膜を形成して必要な素子を形成
すればよい。薄い金属基板（厚さ１０〜２００μｍ）を
用いることによって軽量化、薄型化が図れるとともに可
撓性を有する発光装置を得ることできる。

【００１５】また、第１固定基板を分離するのは、素子
形成基板上に必要な素子を形成した後に行うが、その代
表的な手段としてレーザー光の照射により第１接着層の
全部または一部を気化させる方法を用いる。また、レー
ザー光の照射に代えて、例えば、特開平８−２８８５２
２号公報に記載されたエッチングで第１固定基板を分離
する方法や、第１接着層に対して流体（圧力が加えられ
た液体もしくは気体）を噴射することにより第１固定基
板を分離する方法（代表的にはウォータージェット法）
を用いてもよいし、これらを組み合わせて用いてもよ
い。

【００１６】レーザー光としては、パルス発振型または
連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶ
Ｏ₄レーザーを用いることができる。図３（Ｄ）に示す
ようにレーザー光を裏面側から第１固定基板を通過させ
て第１接着層を照射して第１接着層のみを気化させて第
１固定基板を分離もしくは剥離する。従って、第１固定
基板としては少なくとも照射するレーザー光が通過する
基板、代表的には透光性を有する基板、例えばガラス基
板、石英基板等を用い、さらに素子形成基板よりも厚さ
の厚いものが好ましい。

【００１７】本発明においては、レーザー光が第１固定
基板を通過させるため、レーザー光の種類と第１固定基
板を適宜選択する必要がある。例えば、第１固定基板と
して石英基板を用いるのであれば、ＹＡＧレーザー（基
本波（１０６４ｎｍ）、第２高調波（５３２ｎｍ）、第
３高調波（３５５ｎｍ）、第４高調波（２６６ｎｍ）あ
るいはエキシマレーザー（波長３０８ｎｍ）を用い、線
状ビームを形成し、石英基板を通過させればよい。な
お、エキシマレーザーはガラス基板を通過しない。従っ
て、第１固定基板としてガラス基板を用いるのであれば
ＹＡＧレーザーの基本波、第２高調波、または第３高調
波を用い、好ましくは第２高調波（波長５３２ｎｍ）を
用いて線状ビームを形成し、ガラス基板を通過させれば
よい。

【００１８】また、第１接着層としては有機物を用い、
好ましくは照射するレーザー光で全部または一部が気化
するものを用いる。また、効率よく第１接着層のみにレ
ーザー光を吸収させるために、第１接着層がレーザー光
を吸収する特性を有するもの、例えば、ＹＡＧレーザー
の第２高調波を用いる場合、有色、あるいは黒色（例え
ば、黒色着色剤を含む樹脂材料）のものを用いることが
望ましい。ただし、第１接着層は素子形成工程における
熱処理によって気化しないものを用いる。また、第１接
着層は単層であっても積層であってもよく、図２に示し
たように第１接着層と素子形成基板の間にアモルファス
シリコン膜またはＤＬＣ膜を設ける構成としてもよい。

【００１９】このような構成とすることによって、素子
形成基板の厚さが非常に薄い、具体的には５０μｍ〜３
００μｍ、好ましくは１５０μｍ〜２００μｍの厚さの
基板を用いても、信頼性の高い発光装置を得ることがで
きる。また、従来ある公知の製造装置を用いて、このよ
うに厚さの薄い基板上に素子形成を行うことは困難であ
ったが、本発明は第１固定基板に貼り合わせて素子形成
を行うため、装置の改造を行うことなく厚さの厚い基板
を用いた製造装置を使用することができる。また、素子
形成工程中において、素子形成基板を素子形成基板上に
形成される絶縁膜と、第１固定基板とで挟まれた状態と
することで素子形成基板の耐熱性を向上させることがで
きる。

【００２０】本明細書で開示する発明の構成は、第１固
定基板と素子形成基板とを該素子形成基板に設けられた
第１接着層で貼り合わせ、該素子形成基板を貼り合わせ
た後に絶縁膜を形成し、該絶縁膜の上に発光素子を形成
し、該発光素子の上に第２接着層で第２固定基板を貼り
合わせた後、レーザー光の照射により前記第１接着層を
除去して前記第１固定基板を分離することを特徴とする
半導体装置の作製方法である。

【００２１】また、他の発明の構成は、第１固定基板と
素子形成基板とを前記固定基板に設けられた第１接着層
で貼り合わせ、該素子形成基板を貼り合わせた後に絶縁
膜を形成し、該絶縁膜の上に発光素子を形成し、該発光
素子の上に第２接着層で第２固定基板を貼り合わせた
後、レーザー光の照射により前記第１接着層を除去して
前記第１固定基板を分離することを特徴とする半導体装
置の作製方法である。

【００２２】上記各構成において、前記素子形成基板及
び前記第２固定基板は有機樹脂からなる支持体（可撓性
のプラスチックフィルムもしくはプラスチック基板を含
む）であることを特徴としている。また、前記素子形成
基板及び前記第２固定基板としては、第１固定基板と比
べて厚さの薄いものを用いる。

【００２３】また、上記各構成において、前記素子形成
基板と第１接着層の間には、非晶質シリコン薄膜を形成
してもよい。また、前記素子形成基板と第１接着層の間
には、ダイヤモンド状炭素薄膜を形成してもよい。

【００２４】また、上記各構成において、前記第１接着
層は、顔料や染料を用いて有色または黒色としてレーザ
ー光を吸収するようにしてもよい。

【００２５】また、上記各構成において、前記レーザー
光の照射は、線状ビームを形成して走査させて照射する
ことを特徴としており、前記レーザー光は、パルス発振
型または連続発光型のエキシマレーザーや、ＹＡＧレー
ザーや、ＹＶＯ₄レーザーを用いることができる。

【００２６】また、上記各構成において、前記レーザー
光の照射は、前記第１固定基板の裏面側から前記第１固
定基板を通過させて、前記第１固定基板の表面側に設け
られた前記第１接着層に前記レーザー光を照射すること
を特徴としている。従って、前記第１固定基板は、使用
するレーザー光を透過することが好ましい。

【００２７】

【発明の実施の形態】本願発明の実施形態について、以
下に説明する。

【００２８】まず、第１固定基板１０１と素子形成基板
１０３とを貼り合わせるが、図１に示したように２通り
の貼り合わせ方法がある。

【００２９】一つ目の方法は、第１固定基板１０１上に
第１接着層１０２を設けた後、第１固定基板１０１と素
子形成基板１０３とを貼り合わせる方法である。（図１
（Ａ１））なお、貼り合わせ後の状態を図１（Ｂ１）に
示した。

【００３０】また、二つ目の方法は、素子形成基板１０
３に第１接着層１０２を設けた後、第１固定基板１０１
と素子形成基板１０３とを貼り合わせる方法である。
（図１（Ａ２））なお、貼り合わせ後の状態を図１（Ｂ
２）に示した。

【００３１】また、ここでは図示しないが、第１固定基
板上に第１接着層を形成した後、その上に有機樹脂層
（ポリイミド層、ポリアミド層、ポリイミドアミド層
等）を成膜したものを素子形成基板と同等なものとして
もよい。

【００３２】また、図２（Ａ）に示したように、第１接
着層２０２Ｂと素子形成基板２０３の間にａ―Ｓｉ（ア
モルファスシリコン）層２０２Ａを設ける構成としても
よい。後の工程で、このａ―Ｓｉ層にレーザー光を照射
することにより第１固定基板２０１を剥離させてもよ
い。第１固定基板２０１が分離または剥離しやすいよう
にするため水素を多く含むａ―Ｓｉ層を用いることが好
ましい。レーザー光を照射することによりａ―Ｓｉ層に
含まれる水素を気化させて第１固定基板を分離または剥
離する。

【００３３】また、図２（Ｂ）に示したように、第１接
着層２０５Ｂと素子形成基板２０６の間に、素子形成基
板２０６を保護するためのＤＬＣ膜（具体的にはダイヤ
モンドライクカーボン膜）を設けてもよい。なお、第１
固定基板２０４は、図１中に示した第１固定基板１０１
と同一である。

【００３４】この場合、素子形成基板の片面もしくは両
面に保護膜としてＤＬＣ膜を膜厚２〜５０ｎｍでコーテ
ィングしたものを用いてもよい。なお、ＤＬＣ膜の成膜
はスパッタ法もしくはＥＣＲプラズマＣＶＤ法を用いれ
ばよい。ＤＬＣ膜の特徴としては、１５５０ｃｍ^-1くら
いに非対称のピークを有し、１３００ｃｍ^-1くらいに肩
をもつラマンスペクトル分布を有する。また、微小硬度
計で測定した時に１５〜２５ＧＰａの硬度を示すという
特徴をもつ。このような炭素膜は、酸素および水の侵入
を防ぐとともに樹脂基板の表面を保護する役割を持つ。
こうして、外部からの水分や酸素等のＥＬ層の酸化によ
る劣化を促す物質が侵入することを防ぐことができる。
従って、信頼性の高いＥＬ発光装置が得られる。

【００３５】また、図２（Ｃ）に示したように、第１接
着層２０８Ｃと素子形成基板２０９の間に、素子形成基
板を保護するための第１ＤＬＣ膜２０８Ａと、第１固定
基板２０７が分離または剥離しやすいようにするための
第２ＤＬＣ膜２０８Ｂを設けてもよい。このような第１
ＤＬＣ膜２０８Ａとしては水素を含まない成膜条件で成
膜したものを用い、第２ＤＬＣ膜２０８Ｂとしては水素
を含む成膜条件で成膜したものを用いればよい。また、
第２ＤＬＣ膜２０８Ｂにレーザー光を照射することによ
り膜中に含まれる水素を気化させて第１固定基板２０７
を分離または剥離させてもよい。

【００３６】上記各方法によって得られる貼り合わせ後
の状態を図３（Ａ）に示した。ここでは、図１（Ｂ１）
及び図１（Ｂ２）と同一のものを例示する。なお、符号
は図１（Ｂ１）及び図１（Ｂ２）と同じ符号を用いた。

【００３７】次いで、素子形成基板１０３上に下地絶縁
膜を形成した後、その下地絶縁膜上に必要な素子を形成
する。ここでは、駆動回路１０４とＥＬ素子を有する画
素部１０５を形成した例を示す。（図３（Ｂ））

【００３８】次いで、第２固定基板１０６を第２接着層
１０７で貼り合わせる。（図３（Ｃ））なお、ここでは
ＥＬ素子を外部からの水分や酸素等の侵入から保護する
ために第２固定基板１０６を用いたが、特に必要がなけ
れば用いなくともよい。第２固定基板１０６としては、
樹脂基板を用いればよく、片面もしくは両面に保護膜と
してＤＬＣ膜を設けたものを用いてもよい。

【００３９】次いで、裏面側からレーザー光を照射して
第１接着層１０２の全部または一部を気化させて第１固
定基板１０１を分離する。（図３（Ｄ））従って、第１
接着層１０２はレーザー光によって層内または界面にお
いて剥離現象が生じる物質を用いる。また、レーザー光
は第１固定基板１０１を通過して第１接着層で吸収する
ものを適宜選択する。例えば、第１固定基板として石英
基板を用いるのであれば、ＹＡＧレーザー（基本波（１
０６４ｎｍ）、第２高調波（５３２ｎｍ）、第３高調波
（３５５ｎｍ）、第４高調波（２６６ｎｍ）あるいはエ
キシマレーザー（波長３０８ｎｍ）を用い、線状ビーム
を形成し、石英基板を通過させればよい。なお、エキシ
マレーザーはガラス基板を通過しない。従って、第１固
定基板としてガラス基板を用いるのであればＹＡＧレー
ザーの基本波、第２高調波、第３高調波を用いることが
でき、好ましくは第２高調波（波長５３２ｎｍ）を用い
て線状ビームを形成し、ガラス基板を通過させればよ
い。

【００４０】そして、最終的には、樹脂基板である素子
形成基板と樹脂基板である第２固定基板とで挟まれた発
光装置が完成する。

【００４１】また、図２３に示したように、樹脂基板で
ある素子形成基板１０３と樹脂基板である第２固定基板
１０６とで素子形成層（ＥＬ素子含む）を挟んだ発光装
置は、多少の応力が発生しても破損しない柔軟性（フレ
キシビリティ）を有している。図２３（Ａ）は曲率を与
えていないときの状態を示し、図２３（Ｂ）は曲率を与
えたときの状態を示す。図２３（Ｂ）において、素子形
成基板には圧縮応力が働き、第２固定基板には引張応力
が働くが、素子形成層においては、応力がほとんど働か
ず、中央部における伸び縮みを±１μｍ以下とすること
ができる。なお、曲率半径が１０ｃｍまでの曲率を与え
ても問題ない。

【００４２】以上の構成でなる本願発明について、以下
に示す実施例でもってさらに詳細な説明を行うこととす
る。

【００４３】

【実施例】［実施例１］本実施例は、樹脂基板である素
子形成基板と樹脂基板である第２固定基板とで挟まれた
発光装置の作製方法の一例を図３を用いて示す。なお、
ここでは、全ての工程を３５０℃以下、好ましくは２０
０℃以下で行うこととする。ただし、本発明が本実施例
に限定されないことはいうまでもない。

【００４４】まず、第１固定基板１０１としてガラス基
板を用いる。そして、実施の形態に示したいずれかの方
法を用いて、第１固定基板１０１と樹脂基板である素子
形成基板１０３とを第１接着層１０２で貼り合わせた。
（図３（Ａ））

【００４５】次いで、素子形成基板１０３上に下地絶縁
膜を形成した後、その下地絶縁膜上に必要な素子を形成
する。ここでは、駆動回路１０４とＥＬ素子を有する画
素部１０５を形成した例を示す。（図３（Ｂ））

【００４６】下地絶縁膜としては、低温で成膜が可能な
スパッタ法を用いて、膜組成において酸素元素より窒素
元素を多く含む酸化窒化シリコン膜と、膜組成において
窒素元素より酸素元素を多く含む酸化窒化シリコン膜を
積層形成した。

【００４７】次いで、下地絶縁膜上に半導体層を形成す
る。半導体層の材料に限定はないが、好ましくはシリコ
ンまたはシリコンゲルマニウム（Ｓｉ_XＧｅ_1-X（０＜Ｘ
＜１））合金などで形成すると良い。本実施例では、低
温で成膜が可能なスパッタ法を用いて非晶質シリコン膜
を形成し、レーザー結晶化法により結晶質シリコン膜を
形成した。レーザー結晶化法で結晶質半導体膜を作製す
る場合には、パルス発振型または連続発光型のエキシマ
レーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる
ことができる。

【００４８】次いで、半導体層を覆うゲート絶縁膜を形
成する。本実施例では、低温で成膜が可能なスパッタ法
を用いて酸化シリコン膜を形成した。

【００４９】次いで、ゲート絶縁膜上に導電層を形成す
る。導電層は、導電膜を公知の手段（熱ＣＶＤ法、プラ
ズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、またはスパッ
タ法等）により成膜した後、マスクを用いて所望の形状
にパターニングして形成する。

【００５０】次いで、イオン注入法またはイオンドーピ
ング法を用い、半導体層にｎ型を付与する不純物元素ま
たはｐ型を付与する不純物元素を適宜、添加してＬＤＤ
領域やソース領域やドレイン領域を形成する不純物領域
を形成する。

【００５１】その後、スパッタ法により作製される窒化
シリコン膜、窒化酸化シリコン膜、または酸化シリコン
膜により層間絶縁膜を形成する。また、添加された不純
物元素は活性化処理を行う。ここでは、レーザー光の照
射を行った。レーザー光の照射に代えて、３５０℃以下
の加熱処理で活性化を行ってもよい。

【００５２】次いで、公知の技術を用いてソース領域ま
たはドレイン領域に達するコンタクトホールを形成した
後、ソース電極またはドレイン電極を形成しＴＦＴを得
る。

【００５３】次いで、公知の技術を用いて水素化処理を
行い、全体を水素化してｎチャネル型ＴＦＴまたはｐチ
ャネル型ＴＦＴが完成する。本実施例では比較的低温で
行うことが可能な水素プラズマを用いて水素化処理を行
った。

【００５４】次いで、スパッタ法により作製される窒化
シリコン膜、窒化酸化シリコン膜、または酸化シリコン
膜により層間絶縁膜を形成する。次いで、公知の技術を
用いて画素部のドレイン電極に達するコンタクトホール
を形成した後、画素電極を形成する。次いで、画素電極
の両端にバンクを形成し、画素電極上にＥＬ層およびＥ
Ｌ素子の陽極（あるいは陰極）を形成する。

【００５５】次いで、画素部及び駆動回路に含まれる素
子は全て絶縁膜で覆う。

【００５６】次いで、素子形成基板に形成された素子を
全て覆う絶縁膜と第２固定基板１０６とを第２接着層１
０７で貼り合わせる。（図３（Ｃ））なお、ここではＥ
Ｌ素子を外部からの水分や酸素等の侵入から保護するた
めに第２固定基板１０６を用いたが、特に必要がなけれ
ば用いなくともよい。第２固定基板１０６としては、樹
脂基板を用いればよく、片面もしくは両面に保護膜とし
てＤＬＣ膜を設けたものを用いてもよい。

【００５７】次いで、裏面側からレーザー光を照射して
第１接着層１０２の全部または一部を気化させて第１固
定基板１０１を分離する。（図３（Ｄ））本実施例で
は、第１固定基板としてガラス基板を用いるため、ＹＡ
Ｇレーザーの基本波、第２高調波、第３高調波を用い
る。ここでは第２高調波（波長５３２ｎｍ）を用いて線
状ビームを形成し、第１固定基板１０１であるガラス基
板を通過させて第１接着層を照射した。

【００５８】そして、最終的には、樹脂基板である素子
形成基板と樹脂基板である第２固定基板とで挟まれた発
光装置が完成した。スパッタ法を用いて各膜（絶縁膜、
半導体膜、導電膜等）を形成し、全てのプロセスを３５
０℃以下、好ましくは２００℃以下で行うことができ
る。

【００５９】［実施例２］本実施例は、ｐチャネル型Ｔ
ＦＴを作製する例であり、図４を用いて説明する。

【００６０】まず、第１固定基板４０１と第１接着層４
０２（分離層）で貼りつけた素子形成基板４０３上に下
地絶縁膜４０４を形成する。下地絶縁膜４０４として
は、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコ
ン膜（ＳｉＯx Ｎy ）、またはこれらの積層膜等を１０
０〜５００ｎｍの膜厚範囲で用いることができ、形成手
段としては熱ＣＶＤ法、プラズマＣＶＤ法、蒸着法、ス
パッタ法、減圧熱ＣＶＤ法等の形成方法を用いることが
できる。

【００６１】本実施例では、低温で成膜が可能なスパッ
タ法を用いて、膜組成において酸素元素より窒素元素を
多く含む酸化窒化シリコン膜と、膜組成において窒素元
素より酸素元素を多く含む酸化窒化シリコン膜を積層形
成した。

【００６２】なお、第１固定基板４０１と第１接着層４
０２（分離層）で貼りつけた素子形成基板４０３は上記
実施形態で示した方法により作製されるいずれのものも
適用可能である。

【００６３】次いで、下地絶縁膜上に半導体層４０５を
形成する。半導体層４０５は、非晶質構造を有する半導
体膜を公知の手段（熱ＣＶＤ法、プラズマＣＶＤ法、減
圧熱ＣＶＤ法、蒸着法、またはスパッタ法等）により成
膜した後、公知の結晶化処理（レーザー結晶化法、熱結
晶化法、またはニッケルなどの触媒を用いた熱結晶化法
等）を行って得られた結晶質半導体膜を所望の形状にパ
ターニングして形成する。この半導体層４０５の厚さは
２０〜１００ｎｍ（好ましくは３０〜６０ｎｍ）の厚さ
で形成する。結晶質半導体膜の材料に限定はないが、好
ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ_X
Ｇｅ_1-X（０＜Ｘ＜１））合金などで形成すると良い。
本実施例では、低温で成膜が可能なスパッタ法を用いて
非晶質シリコン膜を形成し、レーザー結晶化法により結
晶質シリコン膜を形成した。レーザー結晶化法で結晶質
半導体膜を作製する場合には、パルス発振型または連続
発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ₄
レーザーを用いることができる。

【００６４】また、半導体層４０５を形成した後、ＴＦ
Ｔのしきい値を制御するために微量な不純物元素（ボロ
ンまたはリン）のドーピングを行ってもよい。

【００６５】次いで、半導体層４０５を覆うゲート絶縁
膜４０６を形成する。ゲート絶縁膜４０６はプラズマＣ
ＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎ
ｍとしてシリコンを含む絶縁膜で形成する。本実施例で
は、低温で成膜が可能なスパッタ法を用いて酸化シリコ
ン膜を形成した。（図４（Ａ））

【００６６】次いで、ゲート絶縁膜４０６上に導電層４
０８を形成する。導電層４０８は、導電膜を公知の手段
（熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸
着法、またはスパッタ法等）により成膜した後、マスク
４０７を用いて所望の形状にパターニングして形成す
る。導電層４０８の材料としては、Ｔａ、Ｗ、Ｔｉ、Ｍ
ｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または
前記元素を主成分とする合金材料若しくは化合物材料で
形成してもよい。また、リン等の不純物元素をドーピン
グした多結晶シリコン膜に代表される半導体膜を用いて
もよい。また、ＡｇＰｄＣｕ合金を用いてもよい。本実
施例では、低温で成膜が可能なスパッタ法を用いてＷ膜
を成膜し、パターニングした。導電層４０８の端部はテ
ーパー状に形成する。エッチング条件は適宣決定すれば
良いが、例えば、Ｗの場合にはＣＦ₄とＣｌ₂の混合ガス
を用い、基板を負にバイアスすることにより良好にエッ
チングすることができる。

【００６７】次いで、図４（Ｂ）に示すように、自己整
合的にソース及びドレイン領域を形成する不純物領域
（ｐ＋領域）４０９を形成する。この不純物領域（ｐ＋
領域）４０９はイオンドープ法により形成し、ボロンに
代表される周期律表第１３族の元素をドーピングする。
不純物領域（ｐ＋領域）４０９の不純物濃度は、１×１
０²⁰〜２×１０²¹／ｃｍ³の範囲となるようにする。

【００６８】次に、図４（Ｃ）に示すように導電層４０
８の端部が後退するようにエッチングして導電層４１０
を形成する。本実施例の構造ではこれをゲート電極とす
る。ゲート電極の形成には２回のエッチング工程を用い
るが、そのエッチング条件は適宣決定されるものであ
る。例えば、Ｗの場合にはＣＦ₄とＣｌ₂の混合ガスを用
い、基板を負にバイアスすることにより良好に端部がテ
ーパー形状に加工することができる。また、ＣＦ₄とＣ
ｌ₂に酸素を混合させることにより、下地と選択性良
く、Ｗの異方性エッチングエッチングをすることができ
る。

【００６９】その後、図４（Ｄ）に示すように、導電層
４１０をマスクとしてｐ型の不純物（アクセプタ）をド
ーピングし、自己整合的に不純物領域（ｐ−領域）４１
１を形成する。不純物領域（ｐ−領域）４１１の不純物
濃度は、１×１０¹⁷〜２×１０ ¹⁹／ｃｍ³の範囲となる
ようにする。

【００７０】その後、スパッタ法またはプラズマＣＶＤ
法により作製される窒化シリコン膜、窒化酸化シリコン
膜により層間絶縁膜４１３を形成する。また、添加され
た不純物元素は活性化のために３５０〜５００℃の加熱
処理またはレーザー光の照射を行う。さらに、公知の技
術を用いて不純物領域（ｐ＋領域）に達するコンタクト
ホールを形成した後、ソース電極またはドレイン電極４
１４を形成しＴＦＴを得る。

【００７１】最後に公知の技術を用いて水素化処理を行
い、全体を水素化してｐチャネル型ＴＦＴが完成する。
（図４（Ｅ））

【００７２】半導体層にはチャネル形成領域４１２、不
純物領域（ｐ−領域）で形成されるＬＤＤ（Lightly Do
ped Drain）領域４１１、不純物領域（ｐ＋領域）で形
成されるソースまたはドレイン領域４０９が形成されて
いる。ここでは、ｐチャネル型ＴＦＴをＬＤＤ構造で示
したが、勿論シングルドレインや、或いはＬＤＤがゲー
ト電極とオーバーラップした構造で作製することもでき
る。本実施例で示すｐチャネル型ＴＦＴを用いて基本論
理回路を構成したり、さらに複雑なロジック回路（信号
分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路
など）をも構成することができ、さらにはメモリやマイ
クロプロセッサをも形成しうる。例えば、ＥＬ表示装置
の駆動回路を全てｐチャネル型ＴＦＴで構成することも
可能である。

【００７３】また、本実施例は実施例１と組み合わせる
ことが可能である。

【００７４】［実施例３］本実施例は、ｎチャネル型Ｔ
ＦＴを作製する例であり、図５を用いて説明する。な
お、図４（Ａ）と図５（Ａ）は同一であるため、同じ符
号を用い、ここでは作製工程の説明を省略する。

【００７５】実施例２に従って図５（Ａ）の状態を得た
後、光露光プロセスによりレジストによるマスク４１５
を形成し、半導体膜４０５にイオン注入またはイオンド
ープ法によりｎ型の不純物（ドナー）をドーピングす
る。（図５（Ｂ））作製される不純物領域（ｎ−領域）
４１６において、ドーピングされる濃度は１×１０¹⁷〜
２×１０¹⁹／ｃｍ³の範囲となるようにする。

【００７６】次いで、絶縁膜４０６上には、タンタル、
タングステン、チタン、アルミニウム、モリブデンから
選ばれた一種または複数種の元素を成分とする導電性材
料でゲート電極４１７を形成する。（図５（Ｃ））ゲー
ト電極４１７の一部は不純物領域（ｎ−領域）４１６と
ゲート絶縁膜を介して一部が重なるように形成する。

【００７７】その後、図５（Ｄ）に示すように、ゲート
電極４１７をマスクとしてｎ型の不純物（ドナー）をド
ーピングし、自己整合的に不純物領域（ｎ＋領域）４１
８を形成する。不純物領域（ｎ＋領域）４１８の不純物
濃度は、１×１０¹⁷〜２×１０¹⁹／ｃｍ³の範囲となる
ようにする。

【００７８】その後、プラズマＣＶＤ法により作製され
る窒化シリコン膜、窒化酸化シリコン膜により層間絶縁
膜４１９を形成する。また、添加された不純物元素は活
性化のために３５０〜５００℃の加熱処理またはレーザ
ー光の照射を行う。さらに、公知の技術を用いて不純物
領域（ｎ＋領域）に達するコンタクトホールを形成した
後、ソース電極またはドレイン電極４２０を形成しＴＦ
Ｔを得る。

【００７９】最後に公知の技術を用いて水素化処理を行
い、全体を水素化してｎチャネル型ＴＦＴが完成する。
（図５（Ｅ））

【００８０】半導体層にはチャネル形成領域４１９、不
純物領域（ｎ−領域）で形成されるＬＤＤ（Lightly Do
ped Drain）領域４１６、不純物領域（ｎ＋領域）で形
成されるソースまたはドレイン領域４１８が形成されて
いる。また、ＬＤＤ領域４１６はゲート電極４１７とオ
ーバーラップして形成され、ドレイン端における電界の
集中を緩和して、ホットキャリアによる劣化を防いでい
る。勿論シングルドレインや、ＬＤＤ構造でｎチャネル
型ＴＦＴを作製することもできる。本実施例で示すｎチ
ャネル型ＴＦＴを用いて基本論理回路を構成したり、さ
らに複雑なロジック回路（信号分割回路、Ｄ／Ａコンバ
ータ、オペアンプ、γ補正回路など）をも構成すること
ができ、さらにはメモリやマイクロプロセッサをも形成
しうる。例えば、ＥＬ表示装置の駆動回路を全てｎチャ
ネル型ＴＦＴで構成することも可能である。

【００８１】また、本実施例は実施例１と組み合わせる
ことが可能である。

【００８２】［実施例４］本実施例は、ｎチャネル型Ｔ
ＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせたＣ
ＭＯＳ回路を作製する例であり、図６、図７を用いて説
明する。

【００８３】実施例２に従って、第１固定基板と第１接
着層（分離層）で貼りつけた素子形成基板上に下地絶縁
膜を形成した後、半導体層５０１、５０２を形成する。
（図６（Ａ））

【００８４】次いで、スパッタ法によりゲート絶縁膜５
０３と第１導電膜５０４と第２導電膜５０５を形成す
る。（図６（Ｂ））本実施例では、第１導電膜５０４を
窒化タンタルまたはチタンで５０〜１００ｎｍの厚さに
形成し、第２導電膜５０５をタングステンで１００〜３
００ｎｍの厚さに形成する。

【００８５】次に図６（Ｃ）に示すように、レジストに
よるマスク５０６を形成し、ゲート電極を形成するため
の第１のエッチング処理を行う。エッチング方法に限定
はないが、好適にはＩＣＰ（Inductively Coupled Plas
ma：誘導結合型プラズマ）エッチング法を用いる。エッ
チング用ガスにＣＦ₄とＣｌ₂を混合し、０．５〜２Ｐ
ａ、好ましくは１Ｐａの圧力でコイル型の電極に５００
ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマ
を生成して行う。基板側（試料ステージ）にも１００Ｗ
のＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負
の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合し
た場合にはタングステン膜、窒化タンタル膜及びチタン
膜の場合でも、それぞれ同程度の速度でエッチングする
ことができる。

【００８６】上記エッチング条件では、レジストによる
マスクの形状と、基板側に印加するバイアス電圧の効果
により端部をテーパー形状とすることができる。テーパ
ー部の角度は１５〜４５°となるようにする。また、ゲ
ート絶縁膜上に残渣を残すことなくエッチングするため
には、１０〜２０％程度の割合でエッチング時間を増加
させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択
比は２〜４（代表的には３）であるので、オーバーエッ
チング処理により、酸化窒化シリコン膜が露出した面は
２０〜５０ｎｍ程度エッチングされる。こうして、第１
のエッチング処理により第１導電膜と第２導電膜から成
る第１形状の導電層５０７、５０８（第１の導電層５０
７ａ、５０８ａと第２導電層５０７ｂ、５０８ｂ）を形
成する。５０９はゲート絶縁膜であり、第１の形状の導
電層で覆われない領域は２０〜５０ｎｍ程度エッチング
され薄くなる。

【００８７】そして、第１のドーピング処理を行いｎ型
の不純物（ドナー）をドーピングする。（図６（Ｄ））
その方法はイオンドープ法若しくはイオン注入法で行
う。イオンドープ法の条件はドーズ量を１×１０¹³〜５
×１０¹⁴／ｃｍ²として行う。ｎ型を付与する不純物元
素として１５族に属する元素、典型的にはリン（Ｐ）ま
たは砒素（Ａｓ）を用いる。この場合、第１形状の導電
層５０７、５０８はドーピングする元素に対してマスク
となり、加速電圧を適宣調節（例えば、２０〜６０ｋｅ
Ｖ）して、ゲート絶縁膜５０９を通過した不純物元素に
より不純物領域（ｎ＋領域）５２０、５２１を形成す
る。例えば、不純物領域（ｎ＋領域）におけるリン
（Ｐ）濃度は１×１０²⁰〜１×１０²¹／ｃｍ³の範囲と
なるようにする。

【００８８】さらに図７（Ａ）に示すように第２のエッ
チング処理を行う。エッチングはＩＣＰエッチング法を
用い、エッチングガスにＣＦ₄とＣｌ₂とＯ₂を混合し
て、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電
力(１３．５６ＭＨｚ)を供給してプラズマを生成する。
基板側（試料ステージ）には５０ＷのＲＦ（１３．５６
ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低
い自己バイアス電圧を印加する。このような条件により
タングステン膜を異方性エッチングし、第１の導電層で
ある窒化タンタル膜またはチタン膜を残存させるように
する。こうして、第２形状の導電層５１２、５１３（第
１の導電膜５１２ａ、５１３ａと第２の導電膜５１２
ｂ、５１３ｂ）を形成する。５１６はゲート絶縁膜であ
り、第２の形状の導電層５１２、５１３で覆われない領
域はさらに２０〜５０ｎｍ程度エッチングされて膜厚が
薄くなる。

【００８９】そして、図７（Ｂ）に示すように第２のド
ーピング処理を行う。第１のドーピング処理よりもドー
ズ量を下げ高加速電圧の条件でｎ型の不純物（ドナー）
をドーピングする。例えば、加速電圧を７０〜１２０ｋ
ｅＶとし、１×１０¹³／ｃｍ ²のドーズ量で行い、図６
（Ｄ）で島状半導体膜に形成された第１の不純物領域の
内側に不純物領域を形成する。ドーピングは、第２の導
電膜５１２ｂ、５１３ｂを不純物元素に対するマスクと
して用い、第１の導電膜５１２ａ、５１２ａの下側の領
域に不純物元素が添加されるようにドーピングする。こ
うして、第１の導電膜５１２ａ、５１３ａと重なる不純
物領域（ｎ−領域）５１４、５１５が形成される。この
不純物領域は、第２の導電層５１２ａ、５１３ａがほぼ
同じ膜厚で残存していることから、第２の導電層に沿っ
た方向における濃度差は小さく、１×１０¹⁷〜１×１０
¹⁹／ｃｍ³の濃度で形成する。

【００９０】そして、図７（Ｂ）に示すように、第３の
エッチング処理を行い、ゲート絶縁膜３４６のエッチン
グ処理を行う。その結果、第２の導電膜もエッチングさ
れ、端部が後退して小さくなり、第３形状の導電層５１
７、５１８が形成される。図中で５１９は残存するゲー
ト絶縁膜である。

【００９１】そして、図７（Ｃ）に示すように、レジス
トによるマスク５２０を形成し、ｐチャネル型ＴＦＴを
形成する島状半導体層５０１にｐ型の不純物（アクセプ
タ）をドーピングする。典型的にはボロン（Ｂ）を用い
る。不純物領域（ｐ＋領域）５２１、５２２の不純物濃
度は２×１０²⁰〜２×１０²¹／ｃｍ³となるようにし、
含有するリン濃度の１．５〜３倍のボロンを添加して導
電型を反転させる。

【００９２】以上までの工程でそれぞれの島状半導体層
に不純物領域が形成される。第３形状の導電層５１７、
５１８はゲート電極となる。その後、図７（Ｄ）に示す
ように、窒化シリコン膜または酸化窒化シリコン膜から
成る保護絶縁膜５２３をプラズマＣＶＤ法で形成する。
そして導電型の制御を目的としてそれぞれの島状半導体
層に添加された不純物元素を活性化する工程を行う。

【００９３】さらに、窒化シリコン膜５２４を形成し、
水素化処理を行う。その結果、窒化シリコン膜５２４中
の水素が島状半導体層中に拡散させることで水素化を達
成することができる。

【００９４】層間絶縁膜５２５は、ポリイミド、アクリ
ルなどの有機絶縁物材料で形成する。勿論、プラズマＣ
ＶＤ法でＴＥＯＳ（Tetraethyl Ortho silicate）を用
いて形成される酸化シリコン膜を適用しても良いが、平
坦性を高める観点からは前記有機物材料を用いることが
望ましい。

【００９５】次いで、コンタクトホールを形成し、アル
ミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）
などを用いて、ソース配線またはドレイン配線５２６〜
５２８を形成する。

【００９６】以上の工程で、ｎチャネル型ＴＦＴとｐチ
ャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路
を得ることができる。

【００９７】ｐチャネル型ＴＦＴにはチャネル形成領域
５３０、ソース領域またはドレイン領域として機能する
不純物領域５２１、５２２を有している。

【００９８】ｎチャネル型ＴＦＴにはチャネル形成領域
５３１、第３形状の導電層から成るゲート電極５１８と
重なる不純物領域５１５ａ（Gate Overlapped Drain：
ＧＯＬＤ領域）、ゲート電極の外側に形成される不純物
領域５１５ｂ（ＬＤＤ領域）とソース領域またはドレイ
ン領域として機能する不純物領域５１６を有している。

【００９９】このようなＣＭＯＳ回路は、アクティブマ
トリクス型のＥＬ表示装置の駆動回路を形成することを
可能とする。それ以外にも、このようなｎチャネル型Ｔ
ＦＴまたはｐチャネル型ＴＦＴは、画素部を形成するト
ランジスタに応用することができる。

【０１００】このようなＣＭＯＳ回路を組み合わせるこ
とで基本論理回路を構成したり、さらに複雑なロジック
回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、
γ補正回路など）をも構成することができ、さらにはメ
モリやマイクロプロセッサをも形成することが可能であ
る。

【０１０１】また、本実施例は実施例１と組み合わせる
ことが可能である。

【０１０２】[実施例５]実施例３に示すｎチャネル型Ｔ
ＦＴは、チャネル形成領域となる半導体に周期表の１５
族に属する元素（好ましくはリン）もしくは周期表の１
３族に属する元素（好ましくはボロン）を添加すること
によりエンハンスメント型とデプレッション型とを作り
分けることができる。

【０１０３】また、ｎチャネル型ＴＦＴを組み合わせて
ＮＭＯＳ回路を形成する場合、エンハンスメント型ＴＦ
Ｔ同士で形成する場合（以下、ＥＥＭＯＳ回路という）
と、エンハンスメント型とデプレッション型とを組み合
わせて形成する場合（以下、ＥＤＭＯＳ回路という）が
ある。

【０１０４】ここでＥＥＭＯＳ回路の例を図８（Ａ）
に、ＥＤＭＯＳ回路の例を図８（Ｂ）に示す。図８
（Ａ）において、３１、３２はどちらもエンハンスメン
ト型のｎチャネル型ＴＦＴ（以下、Ｅ型ＮＴＦＴとい
う）である。また、図８（Ｂ）において、３３はＥ型Ｎ
ＴＦＴ、３４はデプレッション型のｎチャネル型ＴＦＴ
（以下、Ｄ型ＮＴＦＴという）である。

【０１０５】なお、図８（Ａ）、（Ｂ）において、ＶDH
は正の電圧が印加される電源線（正電源線）であり、Ｖ
DLは負の電圧が印加される電源線（負電源線）である。
負電源線は接地電位の電源線（接地電源線）としても良
い。

【０１０６】さらに、図８（Ａ）に示したＥＥＭＯＳ回
路もしくは図８（Ｂ）に示したＥＤＭＯＳ回路を用いて
シフトレジスタを作製した例を図９に示す。図９におい
て、４０、４１はフリップフロップ回路である。また、
４２、４３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦＴ４２の
ゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＮＴ
ＦＴ４３のゲートには極性の反転したクロック信号（Ｃ
Ｌバー）が入力される。また、４４で示される記号はイ
ンバータ回路であり、図９（Ｂ）に示すように、図８
（Ａ）に示したＥＥＭＯＳ回路もしくは図８（Ｂ）に示
したＥＤＭＯＳ回路が用いられる。従って、ＥＬ表示装
置の駆動回路を全てｎチャネル型ＴＦＴで構成すること
も可能である。

【０１０７】また、本実施例は実施例１または実施例３
と組み合わせることが可能である。

【０１０８】[実施例６]ここでは、上記実施例２〜５で
得られるＴＦＴを用いてＥＬ（エレクトロルミネセン
ス）表示装置を作製した例について図１０〜図１３を用
い、以下に説明する。

【０１０９】同一の絶縁体上に画素部とそれを駆動する
駆動回路を有した発光装置の例（但し封止前の状態）を
図１０に示す。なお、駆動回路には基本単位となるＣＭ
ＯＳ回路を示し、画素部には一つの画素を示す。このＣ
ＭＯＳ回路は実施例４に従えば得ることができる。

【０１１０】図１０において、６０１は第１固定基板、
６０２は第１接着層、６０３は素子形成基板であり、そ
の上にはｎチャネル型ＴＦＴとｐチャネル型ＴＦＴから
なる駆動回路６０４、ｐチャネル型ＴＦＴからなるスイ
ッチングＴＦＴおよびｎチャネル型ＴＦＴからなる電流
制御ＴＦＴとが形成されている。また、本実施例では、
ＴＦＴはすべてトップゲート型ＴＦＴで形成されてい
る。

【０１１１】ｎチャネル型ＴＦＴおよびｐチャネル型Ｔ
ＦＴの説明は実施例４を参照すれば良いので省略する。
また、スイッチングＴＦＴはソース領域およびドレイン
領域の間に二つのチャネル形成領域を有した構造（ダブ
ルゲート構造）となっているが、実施例２でのｐチャネ
ル型ＴＦＴの構造の説明を参照すれば容易に理解できる
ので説明は省略する。なお、本実施例はダブルゲート構
造に限定されることなく、チャネル形成領域が一つ形成
されるシングルゲート構造もしくは三つ形成されるトリ
プルゲート構造であっても良い。

【０１１２】また、電流制御ＴＦＴのドレイン領域６０
６の上には第２層間絶縁膜６０８が設けられる前に、第
１層間絶縁膜６０７にコンタクトホールが設けられてい
る。これは第２層間絶縁膜６０８にコンタクトホールを
形成する際に、エッチング工程を簡単にするためであ
る。第２層間絶縁膜６０８にはドレイン領域６０６に到
達するようにコンタクトホールが形成され、ドレイン領
域６０６に接続された画素電極６０９が設けられてい
る。画素電極６０９はＥＬ素子の陰極として機能する電
極であり、周期表の１族もしくは２族に属する元素を含
む導電膜を用いて形成されている。本実施例では、リチ
ウムとアルミニウムとの化合物からなる導電膜を用い
る。

【０１１３】次に、６１３は画素電極６０９の端部を覆
うように設けられた絶縁膜であり、本明細書中ではバン
クと呼ぶ。バンク６１３は珪素を含む絶縁膜もしくは樹
脂膜で形成すれば良い。樹脂膜を用いる場合、樹脂膜の
比抵抗が１×１０⁶〜１×１０¹²Ωｍ（好ましくは１×
１０⁸〜１×１０¹⁰Ωｍ）となるようにカーボン粒子も
しくは金属粒子を添加すると、成膜時の絶縁破壊を抑え
ることができる。

【０１１４】また、ＥＬ素子６１０は画素電極（陰極）
６０９、ＥＬ層６１１および陽極６１２からなる。陽極
６１２は、仕事関数の大きい導電膜、代表的には酸化物
導電膜が用いられる。酸化物導電膜としては、酸化イン
ジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を
用いれば良い。

【０１１５】なお、本明細書中では発光層に対して正孔
注入層、正孔輸送層、正孔阻止層、電子輸送層、電子注
入層もしくは電子阻止層を組み合わせた積層体をＥＬ層
と定義する。

【０１１６】なお、ここでは図示しないが陽極６１２を
形成した後、ＥＬ素子６１０を完全に覆うようにしてパ
ッシベーション膜を設けることは有効である。パッシベ
ーション膜としては、炭素膜、窒化珪素膜もしくは窒化
酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もし
くは組み合わせた積層で用いる。

【０１１７】次いで、ＥＬ素子を保護するための封止
（または封入）工程まで行った後、実施の形態および実
施例１に示したようにレーザー照射により第１固定基板
６０１を分離した。その後のＥＬ表示装置について図１
１（Ａ）、（Ｂ）を用いて説明する。

【０１１８】図１１（Ａ）は、ＥＬ素子の封止までを行
った状態を示す上面図、図１１（Ｂ）は図１１（Ａ）を
Ａ−Ａ’で切断した断面図である。点線で示された７０
１は画素部、７０２はソース側駆動回路、７０３はゲー
ト側駆動回路である。また、７０４はカバー材、７０５
は第１シール材、７０６は第２シール材である。

【０１１９】なお、７０８はソース側駆動回路７０２及
びゲート側駆動回路７０３に入力される信号を伝送する
ための配線であり、外部入力端子となるＦＰＣ（フレキ
シブルプリントサーキット）７０８からビデオ信号やク
ロック信号を受け取る。なお、ここではＦＰＣしか図示
されていないが、このＦＰＣにはプリント配線基盤（Ｐ
ＷＢ）が取り付けられていても良い。

【０１２０】次に、断面構造について図１１（Ｂ）を用
いて説明する。絶縁体７００（素子形成基板６０３に相
当）の上方には画素部、ソース側駆動回路７０９が形成
されており、画素部は電流制御ＴＦＴ７１０とそのドレ
インに電気的に接続された画素電極７１１を含む複数の
画素により形成される。また、ソース側駆動回路７０９
はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合
わせたＣＭＯＳ回路を用いて形成される。なお、絶縁体
７００には偏光板（代表的には円偏光板）を貼り付けて
も良い。

【０１２１】また、画素電極７１１の両端にはバンク７
１２が形成され、画素電極７１１上にはＥＬ層７１３お
よびＥＬ素子の陽極７１４が形成される。陽極７１４は
全画素に共通の配線としても機能し、接続配線７１５を
経由してＦＰＣ７１６に電気的に接続されている。さら
に、画素部及びソース側駆動回路７０９に含まれる素子
は全てパッシベーション膜（図示しない）で覆われてい
る。

【０１２２】また、第１シール材７０５によりカバー材
７０４が貼り合わされている。なお、カバー材７０４と
ＥＬ素子との間隔を確保するためにスペーサを設けても
良い。そして、第１シール材７０５の内側には空隙７１
７が形成されている。なお、第１シール材７０５は水分
や酸素を透過しない材料であることが望ましい。さら
に、空隙７１７の内部に吸湿効果をもつ物質や酸化防止
効果をもつ物質を設けることは有効である。

【０１２３】なお、カバー材７０４の表面および裏面に
は保護膜として炭素膜（具体的にはダイヤモンドライク
カーボン膜）を２〜３０ｎｍの厚さに設けると良い。こ
のような炭素膜（ここでは図示しない）は、酸素および
水の侵入を防ぐとともにカバー材７０４の表面を機械的
に保護する役割をもつ。

【０１２４】また、カバー材７０４を接着した後、第１
シール材７０５の露呈面を覆うように第２シール材７０
６を設けている。第２シール材７０６は第１シール材７
０５と同じ材料を用いることができる。

【０１２５】以上のような構造でＥＬ素子を封入するこ
とにより、ＥＬ素子を外部から完全に遮断することがで
き、外部から水分や酸素等のＥＬ層の酸化による劣化を
促す物質が侵入することを防ぐことができる。従って、
信頼性の高いＥＬ表示装置が得られる。

【０１２６】また、本実施例は実施例１と組み合わせる
ことが可能である。

【０１２７】[実施例７]本実施例では、実施例６で得ら
れるＥＬ表示装置において、画素部のさらに詳細な上面
構造を図１２（Ａ）に、回路図を図１２（Ｂ）に示す。
図１２（Ａ）及び図１２（Ｂ）では共通の符号を用いる
ので互いに参照すれば良い。

【０１２８】スイッチング用ＴＦＴ８０２のソースはソ
ース配線８１５に接続され、ドレインはドレイン配線８
０５に接続される。また、ドレイン配線８０５は電流制
御用ＴＦＴ８０６のゲート電極８０７に電気的に接続さ
れる。また、電流制御用ＴＦＴ８０６のソースは電流供
給線８１６に電気的に接続され、ドレインはドレイン配
線８１７に電気的に接続される。また、ドレイン配線８
１７は点線で示される画素電極（陰極）８１８に電気的
に接続される。

【０１２９】このとき、８１９で示される領域には保持
容量が形成される。保持容量８１９は、電流供給線８１
６と電気的に接続された半導体膜８２０、ゲート絶縁膜
と同一層の絶縁膜（図示せず）及びゲート電極８０７と
の間で形成される。また、ゲート電極８０７、第１層間
絶縁膜と同一の層（図示せず）及び電流供給線８１６で
形成される容量も保持容量として用いることが可能であ
る。

【０１３０】また、本実施例は実施例１または実施例６
と組み合わせることが可能である。

【０１３１】[実施例８]本実施例では実施例６または実
施例７に示したＥＬ表示装置の回路構成例を図１３に示
す。なお、本実施例ではデジタル駆動を行うための回路
構成を示す。本実施例では、ソース側駆動回路９０１、
画素部９０６及びゲート側駆動回路９０７を有してい
る。なお、本明細書中において、駆動回路とはソース側
処理回路およびゲート側駆動回路を含めた総称である。

【０１３２】ソース側駆動回路９０１は、シフトレジス
タ９０２、ラッチ（Ａ）９０３、ラッチ（Ｂ）９０４、
バッファ９０５を設けている。なお、アナログ駆動の場
合はラッチ（Ａ）、（Ｂ）の代わりにサンプリング回路
（トランスファゲート）を設ければ良い。また、ゲート
側駆動回路９０７は、シフトレジスタ９０８、バッファ
９０９を設けている。

【０１３３】また、本実施例において、画素部９０６は
複数の画素を含み、その複数の画素にＥＬ素子が設けら
れている。このとき、ＥＬ素子の陰極は電流制御ＴＦＴ
のドレインに電気的に接続されていることが好ましい。

【０１３４】これらソース側駆動回路９０１およびゲー
ト側駆動回路９０７は実施例２〜４で得られるｎチャネ
ル型ＴＦＴまたはｐチャネル型ＴＦＴで形成されてい
る。

【０１３５】なお、図示していないが、画素部９０６を
挟んでゲート側駆動回路９０７の反対側にさらにゲート
側駆動回路を設けても良い。この場合、双方は同じ構造
でゲート配線を共有しており、片方が壊れても残った方
からゲート信号を送って画素部を正常に動作させるよう
な構成とする。

【０１３６】また、本実施例は実施例１、実施例６また
は実施例７と組み合わせることが可能である。

【０１３７】[実施例９]本実施例では、画素部及び駆動
回路に使用するＴＦＴを全て逆スタガ型ＴＦＴで構成し
たＥＬ表示装置の例を図１４に示す。

【０１３８】図１４において、１００１は第１固定基
板、１００２は第１接着層、１００３は素子形成基板で
あり、まず、実施の形態に従い、第１固定基板１００１
と第１接着層１００２（分離層）で貼りつけた素子形成
基板１００３を用意する。なお、必要があれば素子形成
基板上に下地絶縁膜を形成してもよい。

【０１３９】次いで、素子形成基板１００３上に単層構
造または積層構造を有するゲート配線（ゲート電極含
む）１００４を形成する。ゲート配線１２の形成手段と
しては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ
法、蒸着法、スパッタ法等を用いて１０〜１０００ｎ
ｍ、好ましくは３０〜３００ｎｍの膜厚範囲の導電膜を
形成した後、公知のパターニング技術で形成する。ま
た、ゲート配線１２の材料としては、導電性材料または
半導体材料を主成分とする材料、例えばＴａ（タンタ
ル）、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｗ（タン
グステン）、クロム（Ｃｒ）等の高融点金属材料、これ
ら金属材料とシリコンとの化合物であるシリサイド、Ｎ
型又はＰ型の導電性を有するポリシリコン等の材料、低
抵抗金属材料Ｃｕ（銅）、Ａｌ（アルミニウム）等を主
成分とする材料層を少なくとも一層有する構造であれば
特に限定されることなく用いることができる。

【０１４０】次いで、ゲート絶縁膜１００５を形成す
る。

【０１４１】次いで、非晶質半導体膜を成膜する。次い
で、非晶質半導体膜のレーザー結晶化処理を行い、結晶
質半導体膜を形成した後、得られた結晶質半導体膜を所
望の形状にパターニングして半導体層を形成する。次い
で、半導体層上に絶縁層１００６を形成する。この絶縁
層１００６は不純物元素の添加工程時にチャネル形成領
域を保護する。

【０１４２】次いで、イオン注入法またはイオンドーピ
ング法を用い、半導体層にｎ型を付与する不純物元素ま
たはｐ型を付与する不純物元素を適宜、添加してＬＤＤ
領域やソース領域やドレイン領域を形成する不純物領域
を形成する。

【０１４３】その後、スパッタ法により作製される窒化
シリコン膜、窒化酸化シリコン膜、または酸化シリコン
膜により層間絶縁膜を形成する。また、添加された不純
物元素は活性化処理を行う。ここでは、レーザー光の照
射を行った。レーザー光の照射に代えて、３５０℃以下
の加熱処理で活性化を行ってもよい。

【０１４４】次いで、公知の技術を用いてソース領域ま
たはドレイン領域に達するコンタクトホールを形成した
後、ソース電極またはドレイン電極を形成して逆スタガ
型のＴＦＴを得る。

【０１４５】次いで、公知の技術を用いて水素化処理を
行い、全体を水素化してｎチャネル型ＴＦＴ及びｐチャ
ネル型ＴＦＴが完成する。本実施例では比較的低温で行
うことが可能な水素プラズマを用いて水素化処理を行っ
た。

【０１４６】次いで、スパッタ法により作製される窒化
シリコン膜、窒化酸化シリコン膜、または酸化シリコン
膜により第１層間絶縁膜１００７を形成する。次いで、
公知の技術を用いて画素部のドレイン領域１０００に達
するコンタクトホールを形成した後、第２層間絶縁膜１
００８を形成する。次いで、公知の技術を用いて画素部
のドレイン領域１０００に達するコンタクトホールを形
成した後、画素電極１００９を形成する。次いで、画素
電極の両端にバンク１０１０を形成し、画素電極上にＥ
Ｌ層１０１１およびＥＬ素子１０１２の陽極１０１３を
形成する。

【０１４７】図１４において、素子形成基板上にはＮチ
ャネル型ＴＦＴ１０１４、Ｐチャネル型ＴＦＴ１０１５
からなる駆動回路、Ｐチャネル型ＴＦＴからなるスイッ
チングＴＦＴ１０１６およびＮチャネル型ＴＦＴからな
る電流制御ＴＦＴ１０１７が形成されている。また、本
実施例では、ＴＦＴはすべて逆スタガ型ＴＦＴで形成さ
れている。

【０１４８】また、スイッチングＴＦＴ１０１６はソー
ス領域およびドレイン領域の間に二つのチャネル形成領
域を有した構造（ダブルゲート構造）となっているが、
実施例２でのＰチャネル型ＴＦＴの構造の説明を参照す
れば容易に理解できるので説明は省略する。なお、本実
施例はダブルゲート構造に限定されることなく、チャネ
ル形成領域が一つ形成されるシングルゲート構造もしく
は三つ形成されるトリプルゲート構造であっても良い。

【０１４９】さらに、画素部及び駆動回路に含まれる素
子は全てパッシベーション膜（図示しない）で覆うこと
が好ましい。

【０１５０】以降の工程は、実施例６の工程に従って、
第２接着層で第２固定基板を貼り合わせた後、第１接着
層１００２にレーザーを照射して第１固定基板１００１
を分離して、発光装置が完成する。

【０１５１】なお、本実施例は、実施例１、実施例７、
または実施例８と自由に組み合わせることが可能であ
る。

【０１５２】[実施例１０]本実施例では、画素部及び駆
動回路に使用するＴＦＴを全てＮチャネル型ＴＦＴで構
成したＥＬ表示装置の例を図１５に示す。

【０１５３】図１５において、１１０１は第１固定基
板、１１０２は第１接着層、１１０３は素子形成基板で
あり、まず、実施の形態に従い、第１固定基板１１０１
と第１接着層１１０２（分離層）で貼りつけた素子形成
基板１１０３上に下地絶縁膜を形成する。

【０１５４】下地絶縁膜上にはＮチャネル型ＴＦＴ１１
０４、Ｎチャネル型ＴＦＴ１１０５からなる駆動回路、
Ｎチャネル型ＴＦＴからなるスイッチングＴＦＴ１１０
６およびＮチャネル型ＴＦＴからなる電流制御ＴＦＴ１
１０７が形成されている。なお、Ｎチャネル型ＴＦＴの
説明は実施例３を参照すれば良いので省略する。また、
ＥＬ素子１１０８の説明は実施例６を参照すれば良いの
で省略する。

【０１５５】さらに、画素部及び駆動回路に含まれる素
子は全てパッシベーション膜（図示しない）で覆うこと
が好ましい。

【０１５６】また、図１５の状態を得た後、実施例６の
工程に従って、第２接着層で第２固定基板を貼り合わせ
た後、第１接着層１１０２にレーザーを照射して第１固
定基板１１０１を分離して、発光装置が完成すればよ
い。

【０１５７】Ｎチャネル型ＴＦＴのみでゲート側駆動回
路およびソース側駆動回路を形成することにより画素部
および駆動回路をすべてＮチャネル型ＴＦＴで形成する
ことが可能となる。従って、アクティブマトリクス型の
電気光学装置を作製する上でＴＦＴ工程の歩留まりおよ
びスループットを大幅に向上させることができ、製造コ
ストを低減することが可能となる。

【０１５８】なお、ソース側駆動回路もしくはゲート側
駆動回路のいずれか片方を外付けのＩＣチップとする場
合にも本実施例は実施できる。

【０１５９】また、本実施例では、Ｅ型ＮＴＦＴのみを
用いて駆動回路を構成したがＥ型ＮＴＦＴおよびＤ型Ｎ
ＴＦＴを組み合わせて形成してもよい。

【０１６０】なお、本実施例は、実施例１、実施例３、
実施例５、実施例７、または実施例８と自由に組み合わ
せることが可能である。また、本実施例ではトップゲー
ト型ＴＦＴを用いたが特に限定されず、実施例９に示し
たような逆スタガ型ＴＦＴを用いることもできる。

【０１６１】［実施例１１］本実施例では、画素部及び
駆動回路に使用するＴＦＴを全てＰチャネル型ＴＦＴで
構成したＥＬ表示装置の例を図１６に示す。

【０１６２】図１６において、１２０１は第１固定基
板、１２０２は第１接着層、１２０３は素子形成基板で
あり、まず、実施の形態に従い、第１固定基板１２０１
と第１接着層１２０２（分離層）で貼りつけた素子形成
基板１２０３上に下地絶縁膜を形成する。

【０１６３】その上にはＮチャネル型ＴＦＴ１２０４、
Ｎチャネル型ＴＦＴ１２０５からなる駆動回路、Ｎチャ
ネル型ＴＦＴからなるスイッチングＴＦＴ１２０６およ
びＮチャネル型ＴＦＴからなる電流制御ＴＦＴ１２０７
が形成されている。なお、Ｎチャネル型ＴＦＴの説明は
実施例２を参照すれば良いので省略する。

【０１６４】本実施例では、電流制御ＴＦＴ１２０７の
上には層間絶縁膜１２０８、１２０９が形成され、その
上に電流制御ＴＦＴ１２０７のドレインと電気的に接続
する画素電極１２１０が形成される。本実施例では、仕
事関数の大きい透明導電膜からなる画素電極１２１０が
ＥＬ素子の陽極として機能する。

【０１６５】そして、実施例６と同様に画素電極１２１
０の上にはバンク１２１１が形成される。

【０１６６】次ぎに、画素電極１２１０の上にはＥＬ層
１２１２が形成される。そのＥＬ層１２１２の上には周
期表の１族または２族に属する元素を含む導電膜からな
る陰極１２１３が設けられる。こうして、画素電極（陽
極）１２１０、ＥＬ層１２１２及び陰極１２１３からな
るＥＬ素子１２１４が形成される。

【０１６７】さらに、画素部及び駆動回路に含まれる素
子は全てパッシベーション膜（図示しない）で覆うこと
が好ましい。

【０１６８】但し、本実施例は実施例６、実施例９及び
実施例１０とはＥＬ素子からの光の放射方向が異なり、
素子形成基板は透明でなければならない。

【０１６９】以降の工程は、実施例６の工程に従って、
第２接着層で第２固定基板を貼り合わせた後、第１接着
層１２０２にレーザーを照射して第１固定基板１２０１
を分離して、発光装置が完成する。

【０１７０】なお、本実施例は、実施例１、実施例２、
実施例６、実施例７、または実施例８と自由に組み合わ
せることが可能である。また、本実施例ではトップゲー
ト型ＴＦＴを用いたが特に限定されず、実施例９に示し
たような逆スタガ型ＴＦＴを用いることもできる。

【０１７１】［実施例１２］本実施例では、一般的なシ
フトレジスタの代わりに図４に示すようなＰチャネル型
ＴＦＴを用いたデコーダを用いて駆動回路を形成した例
を示す。なお、図１７はゲート側駆動回路の例である。

【０１７２】図１７において、１３００がゲート側駆動
回路のデコーダ、１３０１がゲート側駆動回路のバッフ
ァ部である。

【０１７３】まずゲート側デコーダ１３００を説明す
る。まず１３０２はデコーダ１３００の入力信号線（以
下、選択線という）であり、ここではＡ１、Ａ１バー
（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２
の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極
性が反転した信号）を示している。

【０１７４】選択線１３０２は図１８のタイミングチャ
ートに示す信号を伝送する。図１８に示すように、Ａ１
の周波数を１とすると、Ａ２の周波数は２^-1倍、Ａ３の
周波数は２^-2倍、Ａｎの周波数は２^-(n-1)倍となる。

【０１７５】また、１３０３aは第１段のＮＡＮＤ回路
（ＮＡＮＤセルともいう）、１３０３bは第２段のＮＡ
ＮＤ回路、１３０３cは第ｎ段のＮＡＮＤである。

【０１７６】また、ＮＡＮＤ回路１３０３a〜１３０３c
は、Ｐチャネル型ＴＦＴ１３０４〜１３０９が組み合わ
されてＮＡＮＤ回路を形成している。

【０１７７】また、ＮＡＮＤ回路１３０３aにおいて、
Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいず
れかに接続されたゲートを有するＰチャネル型ＴＦＴ１
３０４〜１３０６は、互いに並列に接続されており、共
通のソースとして正電源線（Ｖ_DH）１３１０に接続さ
れ、共通のドレインとして出力線１３１１に接続されて
いる。

【０１７８】次に、バッファ１３０１はＮＡＮＤ回路１
３０３a〜１３０３cの各々に対応して複数のバッファ１
３１３a〜１３１３cにより形成されている。但しバッフ
ァ１３１３a〜１３１３cはいずれも同一構造で良い。ま
た、バッファ１３１３a〜１３１３cは一導電型ＴＦＴと
してＰチャネル型ＴＦＴ１３１４〜１３１６を用いて形
成される。

【０１７９】また、Ｐチャネル型ＴＦＴ１３１６はリセ
ット信号線（Reset）をゲートとし、正電源線１３１９
をソースとし、ゲート配線１３１８をドレインとする。
なお、接地電源線１３１７は負電源線（但し画素のスイ
ッチング素子として用いるＰチャネル型ＴＦＴがオン状
態になるような電圧を与える電源線）としても構わな
い。

【０１８０】次に、ソース側駆動回路の構成を図１９に
示す。図１９に示すソース側駆動回路はデコーダ１４０
１、ラッチ１４０２およびバッファ１４０３を含む。な
お、デコーダ１４０１およびバッファ１４０３の構成は
ゲート側駆動回路と同様であるので、ここでの説明は省
略する。

【０１８１】図１９に示すソース側駆動回路の場合、ラ
ッチ１４０２は第１段目のラッチ１４０４および第２段
目のラッチ１４０５からなる。また、第１段目のラッチ
１４０４および第２段目のラッチ１４０５は、各々ｍ個
のＰチャネル型ＴＦＴ１４０６a〜１４０６cで形成され
る複数の単位ユニット１４０７を有する。

【０１８２】そして、Ｐチャネル型ＴＦＴ１４０６a〜
１４０６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…
Ｖｋ）１４０９に接続される。出力線１４０８に負電圧
が加えられると一斉にＰチャネル型ＴＦＴ１４０６a〜
１４０６cがオン状態となり、各々に対応するビデオ信
号が取り込まれる。また、こうして取り込まれたビデオ
信号は、Ｐチャネル型ＴＦＴ１４０６a〜１４０６cの各
々に接続されたコンデンサ１４１０a〜１４１０cに保持
される。

【０１８３】また、第２段目のラッチ１４０５も複数の
単位ユニット１４０７bを有し、単位ユニット１４０７b
はｍ個のＰチャネル型ＴＦＴ１４１１a〜１４１１cで形
成される。Ｐチャネル型ＴＦＴ１４１１a〜１４１１cの
ゲートはすべてラッチ信号線１４１２に接続され、ラッ
チ信号線１４１２に負電圧が加えられると一斉にＰチャ
ネル型ＴＦＴ１４１１a〜１４１１cがオン状態となる。

【０１８４】その結果、コンデンサ１４１０a〜１４１
０cに保持されていた信号が、Ｐチャネル型ＴＦＴ１４
１１a〜１４１１cの各々に接続されたコンデンサ１４１
３a〜１４１３cに保持されると同時にバッファ３０３へ
と出力される。そして、バッファを介してソース配線１
４１４に出力される。以上のような動作のソース側駆動
回路によりソース配線が順番に選択されることになる。

【０１８５】以上のように、Ｐチャネル型ＴＦＴのみで
ゲート側駆動回路およびソース側駆動回路を形成するこ
とにより画素部および駆動回路をすべてＰチャネル型Ｔ
ＦＴで形成することが可能となる。従って、アクティブ
マトリクス型の電気光学装置を作製する上でＴＦＴ工程
の歩留まりおよびスループットを大幅に向上させること
ができ、製造コストを低減することが可能となる。

【０１８６】なお、本実施例は、実施例１、実施例２、
実施例６、実施例７、または実施例８、実施例１１と自
由に組み合わせることが可能である。また、本実施例で
はトップゲート型ＴＦＴを用いたが特に限定されず、実
施例９に示したような逆スタガ型ＴＦＴを用いることも
できる。

【０１８７】［実施例１３］本実施例では、一般的なシ
フトレジスタの代わりに図５に示すようなＮチャネル型
ＴＦＴを用いたデコーダを用いて駆動回路を形成した例
を示す。なお、図２０はゲート側駆動回路の例である。

【０１８８】図２０において、１５００がゲート側駆動
回路のデコーダ、１５０１がゲート側駆動回路のバッフ
ァ部である。なお、バッファ部とは複数のバッファ（緩
衝増幅器）が集積化された部分を指す。また、バッファ
とは後段の影響を前段に与えずに駆動を行う回路を指
す。

【０１８９】まずゲート側デコーダ１５００を説明す
る。まず１５０２はデコーダ１５００の入力信号線（以
下、選択線という）であり、ここではＡ１、Ａ１バー
（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２
の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極
性が反転した信号）を示している。即ち、２ｎ本の選択
線が並んでいると考えれば良い。

【０１９０】選択線１５０２は図２１のタイミングチャ
ートに示す信号を伝送する。図２１に示すように、Ａ１
の周波数を１とすると、Ａ２の周波数は２^-1倍、Ａ３の
周波数は２^-2倍、Ａｎの周波数は２^-(n-1)倍となる。

【０１９１】また、１５０３aは第１段のＮＡＮＤ回路
（ＮＡＮＤセルともいう）、１５０３bは第２段のＮＡ
ＮＤ回路、１５０３cは第ｎ段のＮＡＮＤである。ＮＡ
ＮＤ回路はゲート配線の本数分が必要であり、ここでは
ｎ個が必要となる。即ち、本実施例ではデコーダ１５０
０が複数のＮＡＮＤ回路からなる。

【０１９２】また、ＮＡＮＤ回路１５０３a〜１５０３c
は、Ｎチャネル型ＴＦＴ１５０４〜１５０９が組み合わ
されてＮＡＮＤ回路を形成している。また、Ｎチャネル
型ＴＦＴ１５０４〜１５０９の各々のゲートは選択線１
５０２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａｎ
バー）のいずれかに接続されている。

【０１９３】また、ＮＡＮＤ回路１５０３aにおいて、
Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいず
れかに接続されたゲートを有するＮチャネル型ＴＦＴ１
５０４〜１５０６は、互いに並列に接続されており、共
通のソースとして負電源線（Ｖ_DL）１５１０に接続さ
れ、共通のドレインとして出力線１５１１に接続されて
いる。

【０１９４】本実施例において、ＮＡＮＤ回路は直列に
接続されたｎ個のＮチャネル型ＴＦＴおよび並列に接続
されたｎ個のＮチャネル型ＴＦＴを含む。

【０１９５】次に、バッファ部１５０１はＮＡＮＤ回路
１５０３a〜１５０３cの各々に対応して複数のバッファ
１５１３a〜１５１３cにより形成されている。但しバッ
ファ１５１３a〜１５１３cはいずれも同一構造で良い。

【０１９６】また、バッファ１５１３a〜１５１３cはＮ
チャネル型ＴＦＴ１５１４〜１５１６を用いて形成され
る。

【０１９７】本実施例において、バッファ１５１３a〜
１５１３cは第１のＮチャネル型ＴＦＴ（Ｎチャネル型
ＴＦＴ１５１４）および第１のＮチャネル型ＴＦＴに直
列に接続され、且つ、第１のＮチャネル型ＴＦＴのドレ
インをゲートとする第２のＮチャネル型ＴＦＴ（Ｎチャ
ネル型ＴＦＴ１５１５）を含む。

【０１９８】また、Ｎチャネル型ＴＦＴ１５１６（第３
のＮチャネル型ＴＦＴ）はリセット信号線（Reset）を
ゲートとし、負電源線（Ｖ_DL）１５１９をソースとし、
ゲート配線１５１８をドレインとする。なお、負電源線
（Ｖ_DL）１５１９は接地電源線（ＧＮＤ）としても構わ
ない。

【０１９９】なお、Ｎチャネル型ＴＦＴ１５１６は正電
圧が加えられたゲート配線１５１８を強制的に負電圧に
引き下げるリセットスイッチとして用いられる。即ち、
ゲート配線１５１８の選択期間が終了したら。リセット
信号を入力してゲート配線１５１８に負電圧を加える。
但しＮチャネル型ＴＦＴ１５１６は省略することもでき
る。

【０２００】次に、ソース側駆動回路の構成を図２２に
示す。図２２に示すソース側駆動回路はデコーダ１５２
１、ラッチ１５２２およびバッファ部１５２３を含む。

【０２０１】図２２に示すソース側駆動回路の場合、ラ
ッチ１５２２は第１段目のラッチ１５２４および第２段
目のラッチ１５２５からなる。また、第１段目のラッチ
１５２４および第２段目のラッチ１５２５は、各々ｍ個
のＮチャネル型ＴＦＴ１５２６a〜１５２６cで形成され
る複数の単位ユニット１５２７を有する。デコーダ１５
２１からの出力線１５２８は単位ユニット１５２７を形
成するｍ個のＮチャネル型ＴＦＴ１５２６a〜１５２６c
のゲートに入力される。なお、ｍは任意の整数である。

【０２０２】そして、Ｎチャネル型ＴＦＴ１５２６a〜
１５２６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…
Ｖｋ）１５２９に接続される。即ち、出力線１５２８に
正電圧が加えられると一斉にＮチャネル型ＴＦＴ１５２
６a〜１５２６cがオン状態となり、各々に対応するビデ
オ信号が取り込まれる。また、こうして取り込まれたビ
デオ信号は、Ｎチャネル型ＴＦＴ１５２６a〜１５２６c
の各々に接続されたコンデンサ１５３０a〜１５３０cに
保持される。

【０２０３】また、第２段目のラッチ１５２５も複数の
単位ユニット１５２７bを有し、単位ユニット１５２７b
はｍ個のＮチャネル型ＴＦＴ１５３１a〜１５３１cで形
成される。Ｎチャネル型ＴＦＴ１５３１a〜１５３１cの
ゲートはすべてラッチ信号線１５３２に接続され、ラッ
チ信号線１５３２に負電圧が加えられると一斉にＮチャ
ネル型ＴＦＴ１５３１a〜１５３１cがオン状態となる。

【０２０４】その結果、コンデンサ１５３０a〜１５３
０cに保持されていた信号が、Ｎチャネル型ＴＦＴ１５
３１a〜１５３１cの各々に接続されたコンデンサ１５３
３a〜１５３３cに保持されると同時にバッファ１５２３
へと出力される。そして、バッファを介してソース配線
１５３４に出力される。以上のような動作のソース側駆
動回路によりソース配線が順番に選択されることにな
る。

【０２０５】以上のように、Ｎチャネル型ＴＦＴのみで
ゲート側駆動回路およびソース側駆動回路を形成するこ
とにより画素部および駆動回路をすべてＮチャネル型Ｔ
ＦＴで形成することが可能となる。従って、アクティブ
マトリクス型の電気光学装置を作製する上でＴＦＴ工程
の歩留まりおよびスループットを大幅に向上させること
ができ、製造コストを低減することが可能となる。

【０２０６】なお、ソース側駆動回路もしくはゲート側
駆動回路のいずれか片方を外付けのＩＣチップとする場
合にも本実施例は実施できる。

【０２０７】また、本実施例では、Ｅ型ＮＴＦＴのみを
用いて駆動回路を構成したがＥ型ＮＴＦＴおよびＤ型Ｎ
ＴＦＴを組み合わせて形成してもよい。

【０２０８】なお、本実施例は、実施例１、実施例３、
実施例５、実施例７、または実施例８と自由に組み合わ
せることが可能である。また、本実施例ではトップゲー
ト型ＴＦＴを用いたが特に限定されず、実施例９に示し
たような逆スタガ型ＴＦＴを用いることもできる。

【０２０９】［実施例１４］素子形成基板としては、金
属基板、例えばステンレス基板を用いることもできる。
本実施例は、その場合の例を以下に示す。

【０２１０】本実施例では、実施例１の素子形成基板と
して、ステンレス基板（厚さ１０〜２００μｍ）を用い
る。まず、実施の形態に従って第１固定基板とステンレ
ス基板とを第１接着層で貼り合わせる。

【０２１１】以降は、実施例１に従って、ステンレス基
板からなる素子形成基板上に下地絶縁膜を形成して必要
な素子を形成すればよい。なお、実施例１とは異なり、
耐熱性が高いステンレス基板を用いているため、実施例
１よりも高い温度（約５００℃以下）でのプロセスを使
用してＴＦＴを作製することができる。

【０２１２】そして、第１固定基板を分離する際、ステ
ンレス基板を用いているため、レーザー光を照射しても
素子形成基板上に形成された素子に全く影響を与えるこ
となく第１固定基板分離することができる。

【０２１３】また、ステンレス基板は遮光性を有してい
るため、本実施例の発光装置は、上方出射の発光装置と
なる。

【０２１４】薄い金属基板（厚さ１０〜２００μｍ）を
用いることによって軽量化、薄型化が図れるとともに可
撓性を有する発光装置を得ることができる。また、金属
基板を用いているため、素子基板上に形成されたＴＦＴ
素子の放熱効果が得られる。

【０２１５】また、本実施例は、実施例１乃至１３のい
ずれか一と自由に組み合わせることが可能である。

【０２１６】［実施例１５］本願発明を実施して形成さ
れた駆動回路や画素部は様々な電気光学装置（アクティ
ブマトリクス型液晶ディスプレイ、アクティブマトリク
ス型ＥＬディスプレイ、アクティブマトリクス型ＥＣデ
ィスプレイ）に用いることができる。即ち、それら電気
光学装置を表示部に組み込んだ電子機器全てに本願発明
を実施できる。

【０２１７】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴ
ーグル型ディスプレイ）、カーナビゲーション、カース
テレオ、パーソナルコンピュータ、携帯情報端末（モバ
イルコンピュータ、携帯電話または電子書籍等）などが
挙げられる。それらの一例を図２４及び図２５に示す。

【０２１８】図２４（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を画像入力
部２００２、表示部２００３やその他の駆動回路に適用
することができる。

【０２１９】図２４（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２やその他の駆動回
路に適用することができる。

【０２２０】図２４（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５やその
他の駆動回路に適用できる。

【０２２１】図２４（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２やその他の駆動回
路に適用することができる。

【０２２２】図２４（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２やその
他の駆動回路に適用することができる。

【０２２３】図２４（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本願
発明を表示部２５０２やその他の駆動回路に適用するこ
とができる。

【０２２４】図２５（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０６
等を含む。本願発明を音声出力部２９０２、音声入力部
２９０３、表示部２９０４やその他の駆動回路に適用す
ることができる。

【０２２５】図２５（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３やその他
の駆動回路に適用することができる。

【０２２６】図２５（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。

【０２２７】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜１４のど
のような組み合わせからなる構成を用いても実現するこ
とができる。

【０２２８】

【発明の効果】本発明により樹脂基板である素子形成基
板と樹脂基板である第２固定基板とで素子形成層（ＥＬ
素子含む）を挟んだ発光装置は、多少の応力が発生して
も破損しない柔軟性（フレキシビリティ）を有してい
る。

【０２２９】また、素子形成基板の厚さが非常に薄い、
具体的には５０μｍ〜３００μｍ、好ましくは１５０μ
ｍ〜２００μｍの厚さの基板を用いても、信頼性の高い
発光装置を得ることができる。

【図面の簡単な説明】

【図１】基板貼り合わせ工程を示す図。

【図２】貼り合わせた基板の状態を示す図。

【図３】作製工程を示す図。

【図４】ｐチャネル型ＴＦＴの作製工程を示す図。

【図５】ｎチャネル型ＴＦＴの作製工程を示す図。

【図６】ＣＭＯＳ回路を作製する工程を説明する
図。

【図７】ＣＭＯＳ回路を作製する工程を説明する
図。

【図８】ＮＭＯＳ回路の構成を示す図。

【図９】シフトレジスタの構成を示す図。

【図１０】ＥＬ表示装置の駆動回路及び画素部の断面
構造図。

【図１１】ＥＬ表示装置の上面図及び断面図。

【図１２】ＥＬ表示装置の画素の上面図及び回路図。

【図１３】デジタル駆動のＥＬ表示装置の回路ブロッ
ク図。

【図１４】ＥＬ表示装置の駆動回路及び画素部の断面
構造図。

【図１５】ＥＬ表示装置の駆動回路及び画素部の断面
構造図。

【図１６】ＥＬ表示装置の駆動回路及び画素部の断面
構造図。

【図１７】ゲート側駆動回路の構成を示す図。

【図１８】デコーダ入力信号のタイミングチャートを
説明する図。

【図１９】ソース側駆動回路の構成を示す図。

【図２０】ゲート側駆動回路の構成を示す図。

【図２１】デコーダ入力信号のタイミングチャートを
説明する図。

【図２２】ソース側駆動回路の構成を示す図。

【図２３】曲率を与えた状態を示す図。

【図２４】電子機器の一例を示す図。

【図２５】電子機器の一例を示す図。

フロントページの続きＦターム(参考） 5C094 AA31 BA03 BA27 CA19 CA24 DA06 DA14 DA15 EA04 EA07 EB02 GB10 HA05 HA06 HA08 5F048 AB03 AB04 AB10 AC02 AC04 BA14 BA16 BB01 BB04 BB06 BB09 BC03 BC05 BC06 BC16 5F110 AA30 BB02 BB04 CC02 CC08 DD01 DD02 DD15 DD17 DD30 EE02 EE04 EE06 EE09 EE14 EE23 EE28 EE43 EE44 EE45 FF02 FF28 FF30 GG01 GG02 GG13 GG25 GG32 GG35 GG42 GG43 GG44 GG45 GG47 HJ01 HJ04 HJ12 HJ13 HJ23 HL03 HL04 HM15 NN02 NN22 NN23 NN24 NN27 NN35 NN71 NN72 PP03 PP34 QQ04 QQ11 QQ16 QQ25 QQ30

Claims

【特許請求の範囲】

【請求項１】第１固定基板と素子形成基板とを該素子形
成基板に設けられた第１接着層で貼り合わせ、該素子形
成基板を貼り合わせた後に絶縁膜を形成し、該絶縁膜の
上に発光素子を形成し、該発光素子の上に第２接着層で
第２固定基板を貼り合わせた後、レーザー光の照射によ
り前記第１接着層を除去して前記第１固定基板を分離す
ることを特徴とする半導体装置の作製方法。
【請求項２】第１固定基板と素子形成基板とを前記固定
基板に設けられた第１接着層で貼り合わせ、該素子形成
基板を貼り合わせた後に絶縁膜を形成し、該絶縁膜の上
に発光素子を形成し、該発光素子の上に第２接着層で第
２固定基板を貼り合わせた後、レーザー光の照射により
前記第１接着層を除去して前記第１固定基板を分離する
ことを特徴とする半導体装置の作製方法。
【請求項３】請求項１または請求項２において、前記素
子形成基板及び前記第２固定基板は有機樹脂からなる基
板であることを特徴とする半導体装置の作製方法。
【請求項４】請求項１乃至３のいずれか一において、前
記素子形成基板と第１接着層の間には、非晶質シリコン
薄膜を形成することを特徴とする半導体装置の作製方
法。
【請求項５】請求項１乃至４のいずれか一において、前
記素子形成基板と第１接着層の間には、ダイヤモンド状
炭素薄膜を形成することを特徴とする半導体装置の作製
方法。
【請求項６】請求項１乃至５のいずれか一において、前
記第１接着層は、有色であることを特徴とする半導体装
置の作製方法。
【請求項７】請求項１乃至６のいずれか一において、前
記第１接着層は、黒色であることを特徴とする半導体装
置の作製方法。
【請求項８】請求項１乃至７のいずれか一において、前
記第１固定基板は透光性を有する絶縁性基板であること
を特徴とする半導体装置の作製方法。
【請求項９】請求項１乃至８のいずれか一において、前
記レーザー光は、パルス発振型または連続発光型のエキ
シマレーザーや、ＹＡＧレーザーや、ＹＶＯ₄レーザー
であることを特徴とする半導体装置の作製方法。
【請求項１０】請求項１乃至８のいずれか一において、
前記レーザー光は、ＹＡＧレーザーの基本波、第２高調
波、または第３高調波であることを特徴とする半導体装
置の作製方法。
【請求項１１】請求項１乃至１０のいずれか一におい
て、前記レーザー光の照射は、線状ビームを形成して走
査させて照射することを特徴とする半導体装置の作製方
法。
【請求項１２】請求項１乃至１１のいずれか一におい
て、前記レーザー光の照射は、前記第１固定基板の裏面
側から前記第１固定基板を通過させて、前記第１固定基
板の表面側に設けられた前記第１接着層に前記レーザー
光を照射することを特徴とする半導体装置の作製方法。
【請求項１３】請求項１乃至１２のいずれか一に記載さ
れた半導体装置とは、ビデオカメラ、デジタルカメラ、
ゴーグル型ディスプレイ、カーナビゲーション、パーソ
ナルコンピュータ、携帯情報端末であることを特徴とす
る半導体装置の作製方法。