JP2001177097A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- 239000010409 thin film Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 239000010408 film Substances 0.000 claims abstract description 191
- 238000000034 method Methods 0.000 claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000000151 deposition Methods 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 6
- 230000000873 masking effect Effects 0.000 claims description 6
- 239000002344 surface layer Substances 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 239000011574 phosphorus Substances 0.000 claims description 5
- 230000000903 blocking effect Effects 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 47
- 239000010410 layer Substances 0.000 description 22
- 239000004973 liquid crystal related substance Substances 0.000 description 12
- 239000011521 glass Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 239000011733 molybdenum Substances 0.000 description 5
- 229910004205 SiNX Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000005121 nitriding Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000000429 assembly Methods 0.000 description 2
- 230000000712 assembly Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- -1 nitrogen ions Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 101100116283 Arabidopsis thaliana DD11 gene Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002730 additional effect Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- SBEQWOXEGHQIMW-UHFFFAOYSA-N silicon Chemical compound [Si].[Si] SBEQWOXEGHQIMW-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
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Abstract
(57)【要約】
【目的】 ＴＦＴ製造処理上の負担を軽減し、安価な製
造コストで済むことのできる薄膜トランジスタ及びその
製造方法を提供する。 【構成】 このＴＦＴ製造方法は、基板１上に遮光膜３
を堆積する工程と、遮光膜３上に、当該トランジスタの
チャネルを形成するための半導体膜４を堆積する工程
と、遮光膜３及び半導体膜４を同一形状のパターンに同
時に形成する工程と、当該パターン化された半導体膜４
にそれぞれ接触したソース及びドレイン７，８を形成す
る工程と、ソース及びドレイン並びに半導体膜を被うよ
うに絶縁膜９を形成する工程と、絶縁膜９上の半導体膜
４に対応する位置にゲート１０を形成する工程と、を有
する。
造コストで済むことのできる薄膜トランジスタ及びその
製造方法を提供する。 【構成】 このＴＦＴ製造方法は、基板１上に遮光膜３
を堆積する工程と、遮光膜３上に、当該トランジスタの
チャネルを形成するための半導体膜４を堆積する工程
と、遮光膜３及び半導体膜４を同一形状のパターンに同
時に形成する工程と、当該パターン化された半導体膜４
にそれぞれ接触したソース及びドレイン７，８を形成す
る工程と、ソース及びドレイン並びに半導体膜を被うよ
うに絶縁膜９を形成する工程と、絶縁膜９上の半導体膜
４に対応する位置にゲート１０を形成する工程と、を有
する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）及びその製造方法に関し、特に、アクティブ
マトリクス方式液晶表示装置に用いて好適なＴＦＴ及び
その製造方法に関する。
（ＴＦＴ）及びその製造方法に関し、特に、アクティブ
マトリクス方式液晶表示装置に用いて好適なＴＦＴ及び
その製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタは、液晶表示装置（Ｌ
ＣＤ）や大面積イメージセンサー等の電子デバイスに広
く使用されている。特に、アクティブマトリクス型の液
晶表示パネルにおいては、画素電極に画像情報に応じた
電圧を供給する素子として、ソース電極、ドレイン電
極、ゲート電極及びチャネル領域を有するＴＦＴが用い
られている。透過型アクティブマトリクスＬＣＤでは、
このようなＴＦＴに対し、特にチャネル領域に対し、当
該表示パネルの背面側に配されるバックライトなどから
の光が入り込まないように、ＴＦＴ毎に遮光膜が設けら
れる。
ＣＤ）や大面積イメージセンサー等の電子デバイスに広
く使用されている。特に、アクティブマトリクス型の液
晶表示パネルにおいては、画素電極に画像情報に応じた
電圧を供給する素子として、ソース電極、ドレイン電
極、ゲート電極及びチャネル領域を有するＴＦＴが用い
られている。透過型アクティブマトリクスＬＣＤでは、
このようなＴＦＴに対し、特にチャネル領域に対し、当
該表示パネルの背面側に配されるバックライトなどから
の光が入り込まないように、ＴＦＴ毎に遮光膜が設けら
れる。
【０００３】例えばＴＦＴが完全なオフ状態に制御され
ているときに、チャネル領域に光が当たった場合にはソ
ース・ドレイン間の絶縁度が低下して漏れ電流が発生す
る。このため、ドレインに接続される画素電極の電位が
不要に変動し、表示画像品質の低下を招いてしまう。こ
のような漏れ電流を防止するために、液晶表示パネルの
バックライト側にチャネル領域をカバーする遮光膜を形
成して、チャネル領域に光が当たらないような対策が採
られているのである。
ているときに、チャネル領域に光が当たった場合にはソ
ース・ドレイン間の絶縁度が低下して漏れ電流が発生す
る。このため、ドレインに接続される画素電極の電位が
不要に変動し、表示画像品質の低下を招いてしまう。こ
のような漏れ電流を防止するために、液晶表示パネルの
バックライト側にチャネル領域をカバーする遮光膜を形
成して、チャネル領域に光が当たらないような対策が採
られているのである。
【０００４】特開平７−１３１０２１号公報に記載のＴ
ＦＴ製造方法においては、ガラス基板上に、遮光膜を担
うことになるリンがドープされた珪素（シリコン）膜を
成膜し、その上面に酸化珪素膜を成膜している。そし
て、この酸化珪素膜の上面に、後の工程でソース及びド
レイン並びにチャネル領域となる非晶質珪素膜を成膜す
る。さらに、この上面に酸化珪素膜及びアルミニウム膜
を順次堆積する。そして、レジスト処理（マスキング処
理）及びエッチング処理によるパターニング処理によっ
て、アルミニウム膜、酸化珪素膜及び非晶質珪素膜から
なる、他の膜よりも小さめの島状の積層部を形成する。
この後、当該積層部以外の領域における酸化珪素膜とリ
ンがドープされたリンドープ珪素膜との部分に窒素イオ
ンを注入する。そうして、酸化珪素膜及びリンドープ珪
素膜における当該イオン注入された部分に対してのみア
ニール処理を行い窒化して透光性としている。
ＦＴ製造方法においては、ガラス基板上に、遮光膜を担
うことになるリンがドープされた珪素（シリコン）膜を
成膜し、その上面に酸化珪素膜を成膜している。そし
て、この酸化珪素膜の上面に、後の工程でソース及びド
レイン並びにチャネル領域となる非晶質珪素膜を成膜す
る。さらに、この上面に酸化珪素膜及びアルミニウム膜
を順次堆積する。そして、レジスト処理（マスキング処
理）及びエッチング処理によるパターニング処理によっ
て、アルミニウム膜、酸化珪素膜及び非晶質珪素膜から
なる、他の膜よりも小さめの島状の積層部を形成する。
この後、当該積層部以外の領域における酸化珪素膜とリ
ンがドープされたリンドープ珪素膜との部分に窒素イオ
ンを注入する。そうして、酸化珪素膜及びリンドープ珪
素膜における当該イオン注入された部分に対してのみア
ニール処理を行い窒化して透光性としている。
【０００５】この既知のＴＦＴ製造方法は、こうして所
望部分の透光化処理をなすとともに、当該積層部の下側
におけるリンドープ珪素膜を遮光膜としている。チャネ
ル領域を担う非晶質珪素膜は、かかる遮光膜によりガラ
ス基板の外表面側からの光の入射が遮蔽されるので、バ
ックライトシステムの光が仕上がったチャネル領域を照
射して上述したような漏れ電流が生じることを防止する
ことができる。
望部分の透光化処理をなすとともに、当該積層部の下側
におけるリンドープ珪素膜を遮光膜としている。チャネ
ル領域を担う非晶質珪素膜は、かかる遮光膜によりガラ
ス基板の外表面側からの光の入射が遮蔽されるので、バ
ックライトシステムの光が仕上がったチャネル領域を照
射して上述したような漏れ電流が生じることを防止する
ことができる。
【０００６】しかしながら、このような従来の技術にお
いては、かかる遮光膜を専ら形成するパターニング工程
を採用しているので、遮光膜専用のフォトレジストマス
クを使用したマスキング処理やその後の露光処理及びエ
ッチング処理などが必要であり、ＴＦＴの製造処理上の
負担が重いという側面がある。これに伴い、特に製造コ
ストの面で不利であった。
いては、かかる遮光膜を専ら形成するパターニング工程
を採用しているので、遮光膜専用のフォトレジストマス
クを使用したマスキング処理やその後の露光処理及びエ
ッチング処理などが必要であり、ＴＦＴの製造処理上の
負担が重いという側面がある。これに伴い、特に製造コ
ストの面で不利であった。
【０００７】
【発明が解決しようとする課題】本発明は、上述した点
に鑑み、ＴＦＴ製造処理上の負担を軽減し、安価な製造
コストで済むことのできる薄膜トランジスタ及びその製
造方法を提供することを目的としている。
に鑑み、ＴＦＴ製造処理上の負担を軽減し、安価な製造
コストで済むことのできる薄膜トランジスタ及びその製
造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明による薄膜トランジスタは、ソース電極、ド
レイン電極及びゲート電極を有する薄膜トランジスタで
あって、基板上に形成された遮光膜と、前記遮光膜上に
当該遮光膜と同一形状で形成された半導体チャネル領域
と、前記ソース電極及び前記ドレイン電極は、前記チャ
ネル領域に接して前記遮光膜及びチャネル領域の両側に
配されるようにしている。
に、本発明による薄膜トランジスタは、ソース電極、ド
レイン電極及びゲート電極を有する薄膜トランジスタで
あって、基板上に形成された遮光膜と、前記遮光膜上に
当該遮光膜と同一形状で形成された半導体チャネル領域
と、前記ソース電極及び前記ドレイン電極は、前記チャ
ネル領域に接して前記遮光膜及びチャネル領域の両側に
配されるようにしている。
【０００９】これにより、遮光膜を、当該チャネル領域
と同じ形状で共通の工程で同時にパターン化して形成す
ることができる。したがって、遮光膜を形成する工程を
チャネル領域を形成する工程と共通にしたことにより、
ＴＦＴ製造処理の簡素化が図られもって安価な製造コス
トを達成することができる。
と同じ形状で共通の工程で同時にパターン化して形成す
ることができる。したがって、遮光膜を形成する工程を
チャネル領域を形成する工程と共通にしたことにより、
ＴＦＴ製造処理の簡素化が図られもって安価な製造コス
トを達成することができる。
【００１０】この薄膜トランジスタにおいて、前記ソー
ス電極及び前記ドレイン電極は、前記チャネル領域の上
面の両端部分のそれぞれに接触して形成される。
ス電極及び前記ドレイン電極は、前記チャネル領域の上
面の両端部分のそれぞれに接触して形成される。
【００１１】また、この薄膜トランジスタにおいて、前
記遮光膜は、半導体又は絶縁体からなるものとすること
ができる。このような材料を選定することにより、本発
明の構成に適した遮光膜が得られる。
記遮光膜は、半導体又は絶縁体からなるものとすること
ができる。このような材料を選定することにより、本発
明の構成に適した遮光膜が得られる。
【００１２】また、前記ソース電極及びドレイン電極と
前記チャネル領域とは、オーミックコンタクトがなされ
ているのが好ましい。かかるオーミックコンタクトによ
って、ソース及びドレインを低接触抵抗にてチャネル領
域と接触させることができる。
前記チャネル領域とは、オーミックコンタクトがなされ
ているのが好ましい。かかるオーミックコンタクトによ
って、ソース及びドレインを低接触抵抗にてチャネル領
域と接触させることができる。
【００１３】本発明による表示装置は、ソース電極、ド
レイン電極及びゲート電極を有する薄膜トランジスタを
用いた表示装置であって、前記薄膜トランジスタは、基
板上に形成された遮光膜と、前記遮光膜上に当該遮光膜
と同一形状で形成された半導体チャネル領域とを有する
ようにしている。
レイン電極及びゲート電極を有する薄膜トランジスタを
用いた表示装置であって、前記薄膜トランジスタは、基
板上に形成された遮光膜と、前記遮光膜上に当該遮光膜
と同一形状で形成された半導体チャネル領域とを有する
ようにしている。
【００１４】本発明による薄膜トランジスタの製造方法
は、薄膜トランジスタを製造する方法であって、基板上
に遮光膜を堆積する第１堆積工程と、前記遮光膜上に、
当該トランジスタのチャネルを形成するための半導体膜
を堆積する第２堆積工程と、前記遮光膜及び前記半導体
膜を同一形状のパターンに同時に形成するパターニング
工程と、当該パターン化された半導体膜に両側からそれ
ぞれ接触したソース電極及びドレイン電極を形成する電
極形成工程と、前記ソース電極及び前記ドレイン電極並
びに前記半導体膜を被うように絶縁膜を形成する工程
と、前記絶縁膜上の前記半導体膜に対応する位置にゲー
ト電極を形成する工程と、を有するようにしている。
は、薄膜トランジスタを製造する方法であって、基板上
に遮光膜を堆積する第１堆積工程と、前記遮光膜上に、
当該トランジスタのチャネルを形成するための半導体膜
を堆積する第２堆積工程と、前記遮光膜及び前記半導体
膜を同一形状のパターンに同時に形成するパターニング
工程と、当該パターン化された半導体膜に両側からそれ
ぞれ接触したソース電極及びドレイン電極を形成する電
極形成工程と、前記ソース電極及び前記ドレイン電極並
びに前記半導体膜を被うように絶縁膜を形成する工程
と、前記絶縁膜上の前記半導体膜に対応する位置にゲー
ト電極を形成する工程と、を有するようにしている。
【００１５】この製造方法において、前記第２堆積工程
の後でかつ前記パターニング工程の前に、前記半導体膜
の表層部にリンをドープするオーミックコンタクト処理
工程が行われうる。
の後でかつ前記パターニング工程の前に、前記半導体膜
の表層部にリンをドープするオーミックコンタクト処理
工程が行われうる。
【００１６】また、前記パターニング工程は、前記遮光
膜及び前記半導体膜の積層に対して単一のマスクを用い
てマスキングする処理を含むようにすることができる。
膜及び前記半導体膜の積層に対して単一のマスクを用い
てマスキングする処理を含むようにすることができる。
【００１７】さらに、前記電極形成工程の後に、前記半
導体膜の前記ソース電極及びドレイン電極で被覆されて
いない表層部分を窒化又は酸化させる絶縁化処理工程が
行われるのがよい。
導体膜の前記ソース電極及びドレイン電極で被覆されて
いない表層部分を窒化又は酸化させる絶縁化処理工程が
行われるのがよい。
【００１８】
【発明の実施の形態】図１は、本発明の第１実施例によ
るＴＦＴ（薄膜トランジスタ）の断面構造を示してい
る。
るＴＦＴ（薄膜トランジスタ）の断面構造を示してい
る。
【００１９】図１において、このＴＦＴは、アクティブ
マトリクス方式の透過型液晶表示装置の表示パネルに用
いられる。画像表示のための光変調作用をなす液晶媒体
は、それぞれガラス基板に基づく２枚のアセンブリ１０
０，２００の間に封入されているが、ＴＦＴはそのうち
の一方のアセンブリ１００におけるガラス基板１に形成
される。そして、バックライトは、ガラス基板１及びそ
の上面側に形成されたＴＦＴの一部及び画素電極を透過
して液晶媒体に入射し、かかる光変調作用を受けて他方
のアセンブル２００を経て表示画面外部へと導かれる。
マトリクス方式の透過型液晶表示装置の表示パネルに用
いられる。画像表示のための光変調作用をなす液晶媒体
は、それぞれガラス基板に基づく２枚のアセンブリ１０
０，２００の間に封入されているが、ＴＦＴはそのうち
の一方のアセンブリ１００におけるガラス基板１に形成
される。そして、バックライトは、ガラス基板１及びそ
の上面側に形成されたＴＦＴの一部及び画素電極を透過
して液晶媒体に入射し、かかる光変調作用を受けて他方
のアセンブル２００を経て表示画面外部へと導かれる。
【００２０】ガラス基板１の上面すなわち液晶媒体側の
面には、下地層として窒化シリコンＳｉＮｘからなる絶
縁膜２が形成されている。この絶縁膜２の上面には、光
を透過しない純粋なＳｉの如き半導体、絶縁体又は絶縁
体に近い半導体からなる遮光膜３が形成されている。そ
して、この遮光膜３の上面には、この遮光膜３と同一形
状のアモルファスシリコンａ−Ｓｉ膜４が形成されてい
る。さらに、ａ−Ｓｉ膜４上面の両側端部には、接触抵
抗を低減するためにａ−Ｓｉにリン（Ｐ）を注入して得
られるｎ型半導体ｎ＋ａ−Ｓｉ膜（表層部）５がそれぞ
れ形成される。ａ−Ｓｉ膜４の中央部（図中、ドットの
付された部分）は、ｎ＋ａ−ＳｉにさらにＮＨ３処理す
なわち窒化処理を施して得られる絶縁層としてのＳｉＮ
ｘ膜（表層部）６が形成されている。なお、絶縁膜６と
しては、ＳｉＮｘの代わりに酸化処理によるＳｉＯ２を
採用することもできる。
面には、下地層として窒化シリコンＳｉＮｘからなる絶
縁膜２が形成されている。この絶縁膜２の上面には、光
を透過しない純粋なＳｉの如き半導体、絶縁体又は絶縁
体に近い半導体からなる遮光膜３が形成されている。そ
して、この遮光膜３の上面には、この遮光膜３と同一形
状のアモルファスシリコンａ−Ｓｉ膜４が形成されてい
る。さらに、ａ−Ｓｉ膜４上面の両側端部には、接触抵
抗を低減するためにａ−Ｓｉにリン（Ｐ）を注入して得
られるｎ型半導体ｎ＋ａ−Ｓｉ膜（表層部）５がそれぞ
れ形成される。ａ−Ｓｉ膜４の中央部（図中、ドットの
付された部分）は、ｎ＋ａ−ＳｉにさらにＮＨ３処理す
なわち窒化処理を施して得られる絶縁層としてのＳｉＮ
ｘ膜（表層部）６が形成されている。なお、絶縁膜６と
しては、ＳｉＮｘの代わりに酸化処理によるＳｉＯ２を
採用することもできる。
【００２１】絶縁膜２の上面には、この３段の層３〜６
の構造部の相対向する両側においてそれぞれソース電極
７及びドレイン電極８が例えばモリブデンＭｏによって
形成されている。なお、図には示さないが、ソース電極
７は、当該表示パネルの有効表示域を走るソースバスに
接続されている。ソース電極７及びドレイン電極８は、
それぞれ対応するｎ＋ａ−Ｓｉ膜５の上面部分にオーバ
ーハングして、すなわちその上に一部が覆い被さるよう
に垂れ下がって、接触する構造になっている。したがっ
て、ソース電極７及びドレイン電極８のそれぞれとａ−
Ｓｉ膜４とが、ｎ＋ａ−Ｓｉ膜５を介在してオーミック
コンタクトされる。また、絶縁化処理としてＮＨ３処理
されたＳｉＮｘ膜６によって、ソース電極７側とドレイ
ン電極８側とが絶縁されている。主としてソース電極
７、ドレイン電極８及びこれらの間を接続するａ−Ｓｉ
膜４は、所定形状（島状）の活性領域を形成する。
の構造部の相対向する両側においてそれぞれソース電極
７及びドレイン電極８が例えばモリブデンＭｏによって
形成されている。なお、図には示さないが、ソース電極
７は、当該表示パネルの有効表示域を走るソースバスに
接続されている。ソース電極７及びドレイン電極８は、
それぞれ対応するｎ＋ａ−Ｓｉ膜５の上面部分にオーバ
ーハングして、すなわちその上に一部が覆い被さるよう
に垂れ下がって、接触する構造になっている。したがっ
て、ソース電極７及びドレイン電極８のそれぞれとａ−
Ｓｉ膜４とが、ｎ＋ａ−Ｓｉ膜５を介在してオーミック
コンタクトされる。また、絶縁化処理としてＮＨ３処理
されたＳｉＮｘ膜６によって、ソース電極７側とドレイ
ン電極８側とが絶縁されている。主としてソース電極
７、ドレイン電極８及びこれらの間を接続するａ−Ｓｉ
膜４は、所定形状（島状）の活性領域を形成する。
【００２２】絶縁膜２の上面には、ＳｉＮｘ膜６を含む
３層構造部、ソース電極７及びドレイン電極８の一部を
除く部分を覆うように、窒化シリコンＳｉＮｘ膜９がゲ
ート絶縁層として形成されている。また、ＳｉＮｘ膜９
の上面には、ａ−Ｓｉ膜４に対応する位置に例えばアル
ミニウム合金からなるゲート電極１０が形成される。こ
のゲート電極１０の上面全体には、例えばモリブデン
（Ｍｏ）からなるゲートのいわゆるキャップ層１１が形
成される。このキャップ層１１は、図示しない別のアル
ミニウム配線との接続をよくするためのものである。ゲ
ート電極１０及びキャップ層１１も、ゲートバスとして
当該表示パネルの有効表示域を走る。
３層構造部、ソース電極７及びドレイン電極８の一部を
除く部分を覆うように、窒化シリコンＳｉＮｘ膜９がゲ
ート絶縁層として形成されている。また、ＳｉＮｘ膜９
の上面には、ａ−Ｓｉ膜４に対応する位置に例えばアル
ミニウム合金からなるゲート電極１０が形成される。こ
のゲート電極１０の上面全体には、例えばモリブデン
（Ｍｏ）からなるゲートのいわゆるキャップ層１１が形
成される。このキャップ層１１は、図示しない別のアル
ミニウム配線との接続をよくするためのものである。ゲ
ート電極１０及びキャップ層１１も、ゲートバスとして
当該表示パネルの有効表示域を走る。
【００２３】ＳｉＮｘ膜９の上面には、ゲート電極１０
及びキャップ層１１を覆うようにＳｉＮｘ膜１２が絶縁
層として形成されている。但し、ドレイン電極８の一部
にはＳｉＮｘ膜９及び１２は形成されていない。すなわ
ち、図に示すように、ＳｉＮ ｘ膜９及びＳｉＮｘ膜１２
ではドレイン電極８に対してのコンタクトホール１３が
形成されている。そして、このコンタクトホール１３の
壁部に沿いドレイン電極８と接続されるようＳｉＮｘ膜
１２の上面から延在する、透明電極としての例えばＩＴ
Ｏ（酸化インジウム錫）からなる画素電極１４が形成さ
れている。
及びキャップ層１１を覆うようにＳｉＮｘ膜１２が絶縁
層として形成されている。但し、ドレイン電極８の一部
にはＳｉＮｘ膜９及び１２は形成されていない。すなわ
ち、図に示すように、ＳｉＮ ｘ膜９及びＳｉＮｘ膜１２
ではドレイン電極８に対してのコンタクトホール１３が
形成されている。そして、このコンタクトホール１３の
壁部に沿いドレイン電極８と接続されるようＳｉＮｘ膜
１２の上面から延在する、透明電極としての例えばＩＴ
Ｏ（酸化インジウム錫）からなる画素電極１４が形成さ
れている。
【００２４】なお、上記ｎ＋ａ−Ｓｉ膜５は、特公平６
−２２２４４号や特許第２７１９６９０号において開示
されている処理技術により形成することができる。ま
た、画素電極１４のさらに上層側には、液晶媒体の配向
層等が設けられるが、ここでは本発明の説明を簡明とす
るために、それらについての説明は省略する。
−２２２４４号や特許第２７１９６９０号において開示
されている処理技術により形成することができる。ま
た、画素電極１４のさらに上層側には、液晶媒体の配向
層等が設けられるが、ここでは本発明の説明を簡明とす
るために、それらについての説明は省略する。
【００２５】次に、図１に示す構造の薄膜トランジスタ
の製造方法について説明する。図２及び図３は、その製
造方法の手順をフローチャートで示しており、図４から
図９は、ＴＦＴ製造方法の各過程でのＴＦＴ構造断面を
示している。
の製造方法について説明する。図２及び図３は、その製
造方法の手順をフローチャートで示しており、図４から
図９は、ＴＦＴ製造方法の各過程でのＴＦＴ構造断面を
示している。
【００２６】図２において、先ず図４に示されるよう
に、ガラス基板１の上面にＳｉＮｘからなる下地層の絶
縁膜２を成膜する（ステップＳ１）。次に、この絶縁膜
２の上面にわたって純粋なＳｉに代表される半導体、絶
縁体又は絶縁体に近い半導体からなる遮光膜３をスパッ
タリングなどで成膜する（ステップＳ２）。そして、こ
の遮光膜３の上面に、非晶質のアモルファスシリコンａ
−Ｓｉ膜４を例えばプラズマＣＶＤ法により成膜する
（ステップＳ３）。さらに、ａ−Ｓｉ膜４の上面からリ
ンをドーピングして、ａ−Ｓｉ膜４の表層部においてｎ
＋ａ−Ｓｉ膜５を形成する（ステップＳ４）。
に、ガラス基板１の上面にＳｉＮｘからなる下地層の絶
縁膜２を成膜する（ステップＳ１）。次に、この絶縁膜
２の上面にわたって純粋なＳｉに代表される半導体、絶
縁体又は絶縁体に近い半導体からなる遮光膜３をスパッ
タリングなどで成膜する（ステップＳ２）。そして、こ
の遮光膜３の上面に、非晶質のアモルファスシリコンａ
−Ｓｉ膜４を例えばプラズマＣＶＤ法により成膜する
（ステップＳ３）。さらに、ａ−Ｓｉ膜４の上面からリ
ンをドーピングして、ａ−Ｓｉ膜４の表層部においてｎ
＋ａ−Ｓｉ膜５を形成する（ステップＳ４）。
【００２７】次に、ｎ＋ａ−Ｓｉ膜５の上面にフォトレ
ジストマスクを用いて３層３，４，５のパターニングを
開始する（ステップＳ５）。ステップＳ５には、かかる
マスクを用いたマスキング処理の他に露光処理を含む。
そして、ｎ＋ａ−Ｓｉ膜５、ａ−Ｓｉ膜４及び遮光膜３
のエッチング剥離処理を同時に行う（ステップＳ６）。
この結果、図５に示すように、ｎ＋ａ−Ｓｉ膜５、ａ−
Ｓｉ膜４及び遮光膜３からなる３層構造部が同一形状
（島状）で形成されることになる。
ジストマスクを用いて３層３，４，５のパターニングを
開始する（ステップＳ５）。ステップＳ５には、かかる
マスクを用いたマスキング処理の他に露光処理を含む。
そして、ｎ＋ａ−Ｓｉ膜５、ａ−Ｓｉ膜４及び遮光膜３
のエッチング剥離処理を同時に行う（ステップＳ６）。
この結果、図５に示すように、ｎ＋ａ−Ｓｉ膜５、ａ−
Ｓｉ膜４及び遮光膜３からなる３層構造部が同一形状
（島状）で形成されることになる。
【００２８】その後、この３層構造部を埋没させるよう
絶縁膜２の上面全体にわたって、ソース電極及びドレイ
ン電極となるべき例えばモリブデンＭｏからなる導電膜
をスパッタリング法などで成膜する（ステップＳ７）。
そして、この導電膜をソース電極及びドレイン電極が形
成されるようにパターニングし、エッチング剥離を行う
（ステップＳ８，Ｓ９）。この結果、図６に示すよう
に、ｎ＋ａ−Ｓｉ膜５、ａ−Ｓｉ膜４及び遮光膜３から
なる３層構造部の両端部にそれぞれ接触するソース電極
７及びドレイン電極８が形成される。この場合におい
て、ソース電極７及びドレイン電極８は、ｎ＋ａ−Ｓｉ
膜５の上面の両脇部分にオーバーハングして接触するよ
うに形成される。
絶縁膜２の上面全体にわたって、ソース電極及びドレイ
ン電極となるべき例えばモリブデンＭｏからなる導電膜
をスパッタリング法などで成膜する（ステップＳ７）。
そして、この導電膜をソース電極及びドレイン電極が形
成されるようにパターニングし、エッチング剥離を行う
（ステップＳ８，Ｓ９）。この結果、図６に示すよう
に、ｎ＋ａ−Ｓｉ膜５、ａ−Ｓｉ膜４及び遮光膜３から
なる３層構造部の両端部にそれぞれ接触するソース電極
７及びドレイン電極８が形成される。この場合におい
て、ソース電極７及びドレイン電極８は、ｎ＋ａ−Ｓｉ
膜５の上面の両脇部分にオーバーハングして接触するよ
うに形成される。
【００２９】次いで、ｎ＋ａ−Ｓｉ膜５の上面の中央部
に対して窒素イオンを注入し、アニール処理を施して窒
化する絶縁化処理を行う（ステップＳ１０）。この結
果、図７に示すように、ｎ＋ａ−Ｓｉ膜５のうちソース
電極７及びドレイン電極８が被さっていない部分のみが
窒化されて、絶縁膜６が形成される。なお、かかる窒化
の代わりに、酸化をするようにしてもよい。
に対して窒素イオンを注入し、アニール処理を施して窒
化する絶縁化処理を行う（ステップＳ１０）。この結
果、図７に示すように、ｎ＋ａ−Ｓｉ膜５のうちソース
電極７及びドレイン電極８が被さっていない部分のみが
窒化されて、絶縁膜６が形成される。なお、かかる窒化
の代わりに、酸化をするようにしてもよい。
【００３０】さらにフローは図３に移って、図８に示す
ように、絶縁膜２の上面において、ソース電極７及びド
レイン電極８並びに絶縁膜６を覆うように絶縁層となる
ＳｉＮｘ膜９を成膜する（ステップＳ１１）。
ように、絶縁膜２の上面において、ソース電極７及びド
レイン電極８並びに絶縁膜６を覆うように絶縁層となる
ＳｉＮｘ膜９を成膜する（ステップＳ１１）。
【００３１】そして、ＳｉＮｘ膜９の上面にわたり、ゲ
ート電極及びバス配線となるべきアルミニウム膜及びモ
リブデン（Ｍｏ）キャップ層を例えばスパッタリングで
連続成膜する（ステップＳ１２）。そして、適正な形状
及び位置のゲート電極が形成されるようにこのアルミニ
ウム膜及びＭｏ層をパターニングし、エッチング剥離を
行う（ステップＳ１３，Ｓ１４）。この結果、図８に示
すように、ａ−Ｓｉ膜４に対応する位置に、ゲート電極
１０及びキャップ層１１が形成される。
ート電極及びバス配線となるべきアルミニウム膜及びモ
リブデン（Ｍｏ）キャップ層を例えばスパッタリングで
連続成膜する（ステップＳ１２）。そして、適正な形状
及び位置のゲート電極が形成されるようにこのアルミニ
ウム膜及びＭｏ層をパターニングし、エッチング剥離を
行う（ステップＳ１３，Ｓ１４）。この結果、図８に示
すように、ａ−Ｓｉ膜４に対応する位置に、ゲート電極
１０及びキャップ層１１が形成される。
【００３２】次に、ゲート電極１０及びキャップ層１
０，１１を覆うようにＳｉＮｘ膜９の上面にわたり、さ
らに絶縁層となる上側ＳｉＮｘ膜１２を成膜する（ステ
ップＳ１６）。そして、ドレイン電極８に画素電極を接
続させるためのコンタクトホールを形成するために、下
側及び上側ＳｉＮｘ膜９及び１２をパターニングし、エ
ッチング剥離を行う（ステップＳ１７，Ｓ１８）。この
結果、ＳｉＮｘ膜９及び１２に図９に示されるようなコ
ンタクトホール１３が形成される。
０，１１を覆うようにＳｉＮｘ膜９の上面にわたり、さ
らに絶縁層となる上側ＳｉＮｘ膜１２を成膜する（ステ
ップＳ１６）。そして、ドレイン電極８に画素電極を接
続させるためのコンタクトホールを形成するために、下
側及び上側ＳｉＮｘ膜９及び１２をパターニングし、エ
ッチング剥離を行う（ステップＳ１７，Ｓ１８）。この
結果、ＳｉＮｘ膜９及び１２に図９に示されるようなコ
ンタクトホール１３が形成される。
【００３３】その後、コンタクトホール１３の壁面及び
ＳｉＮｘ膜１２の上面にわたり、当該表示パネルの画素
に対応した画素電極を形成するためのＩＴＯ（酸化イン
ジウム錫）膜を所定の厚さで成膜する（ステップＳ１
９）。そして、適正な形状及び位置の画素電極を形成す
るためにこのＩＴＯ膜をパターニングし、エッチング剥
離を行う（ステップＳ２０，Ｓ２１）。この結果、図１
に示したような、コンタクトホール１３においてドレイ
ン電極８に接触しかつＳｉＮｘ膜１２の上面に延在する
画素電極１４が形成される。
ＳｉＮｘ膜１２の上面にわたり、当該表示パネルの画素
に対応した画素電極を形成するためのＩＴＯ（酸化イン
ジウム錫）膜を所定の厚さで成膜する（ステップＳ１
９）。そして、適正な形状及び位置の画素電極を形成す
るためにこのＩＴＯ膜をパターニングし、エッチング剥
離を行う（ステップＳ２０，Ｓ２１）。この結果、図１
に示したような、コンタクトホール１３においてドレイ
ン電極８に接触しかつＳｉＮｘ膜１２の上面に延在する
画素電極１４が形成される。
【００３４】このように、本第１実施例によれば、ソー
ス電極７とドレイン電極８との間におけるチャネル領域
を所定形状にパターニングする際に、このチャネル領域
への光の照射を遮光する遮光膜を、当該チャネル領域と
同じ形状で共通の工程で同時にパターン化する。したが
って、遮光膜を形成する工程を他の工程と共通にしたこ
とにより、ＴＦＴ製造処理の簡素化が図られもって安価
な製造コストを達成することができる。より具体的に
は、遮光膜専用のマスキング工程が削減されるのであ
る。
ス電極７とドレイン電極８との間におけるチャネル領域
を所定形状にパターニングする際に、このチャネル領域
への光の照射を遮光する遮光膜を、当該チャネル領域と
同じ形状で共通の工程で同時にパターン化する。したが
って、遮光膜を形成する工程を他の工程と共通にしたこ
とにより、ＴＦＴ製造処理の簡素化が図られもって安価
な製造コストを達成することができる。より具体的に
は、遮光膜専用のマスキング工程が削減されるのであ
る。
【００３５】また、付加的な効果としては、同じマスク
で遮光膜とチャネル領域とを形成したことにより両者が
極めて厳密に同じ形状で形成されるので、遮光膜がチャ
ネル領域をカバーし損なう可能性を著しく減少させるこ
とができ、もって上述した漏れ電流の発生防止に寄与す
る、という側面がある。
で遮光膜とチャネル領域とを形成したことにより両者が
極めて厳密に同じ形状で形成されるので、遮光膜がチャ
ネル領域をカバーし損なう可能性を著しく減少させるこ
とができ、もって上述した漏れ電流の発生防止に寄与す
る、という側面がある。
【００３６】さらに、チャネル領域を形成した後にソー
ス及びドレインを形成するので、チャネル領域の成膜温
度にあまり制限を受けない、という利点もある。
ス及びドレインを形成するので、チャネル領域の成膜温
度にあまり制限を受けない、という利点もある。
【００３７】なお、上記第１実施例においては、１つの
画素駆動回路を構成する薄膜トランジスタについて説明
したが、独立したチャネル領域を有する薄膜トランジス
タは、液晶表示装置の各画素に対応してマトリクス状に
形成される。
画素駆動回路を構成する薄膜トランジスタについて説明
したが、独立したチャネル領域を有する薄膜トランジス
タは、液晶表示装置の各画素に対応してマトリクス状に
形成される。
【００３８】次に、本発明の第２実施例について図１０
を参照して説明する。図１０においては、図１に示した
第１実施例における構成要素と同じものは、同一の符号
で示されている。
を参照して説明する。図１０においては、図１に示した
第１実施例における構成要素と同じものは、同一の符号
で示されている。
【００３９】図１０において、ガラス基板１の上面に形
成された絶縁膜２には、第１実施例と同様に、順に堆積
される遮光膜３、ａ−Ｓｉ膜４、ｎ＋ａ−Ｓｉ膜５及び
ＳｉＮｘ膜６の層が同一の形状で形成されている。この
形成の工程についても第１実施例と同じである。
成された絶縁膜２には、第１実施例と同様に、順に堆積
される遮光膜３、ａ−Ｓｉ膜４、ｎ＋ａ−Ｓｉ膜５及び
ＳｉＮｘ膜６の層が同一の形状で形成されている。この
形成の工程についても第１実施例と同じである。
【００４０】また、絶縁膜２の上面に、ＩＴＯからなる
ソース電極１６及びドレイン電極１７が、それぞれｎ＋
ａ−Ｓｉ膜５の上面端部にオーバーハングして接触する
構造が採用されている。したがってここでも、ソース電
極１６及びドレイン電極１７とａ−Ｓｉ膜４とが、ｎ＋
ａ−Ｓｉ膜５をそれぞれ介在させることによりオーミッ
クコンタクトが形成される。また、ＮＨ３処理されたＳ
ｉＮｘ膜６によって、ソース電極１６側とドレイン電極
１７側を絶縁する。
ソース電極１６及びドレイン電極１７が、それぞれｎ＋
ａ−Ｓｉ膜５の上面端部にオーバーハングして接触する
構造が採用されている。したがってここでも、ソース電
極１６及びドレイン電極１７とａ−Ｓｉ膜４とが、ｎ＋
ａ−Ｓｉ膜５をそれぞれ介在させることによりオーミッ
クコンタクトが形成される。また、ＮＨ３処理されたＳ
ｉＮｘ膜６によって、ソース電極１６側とドレイン電極
１７側を絶縁する。
【００４１】ソース電極１６上には、ソースバスを形成
する配線パターン１８がモリブデン（Ｍｏ）によって形
成されている。そして、ソース電極１６及びドレイン電
極１７の一部を除く部分、絶縁化処理されたＳｉＮｘ膜
６並びに配線パターン１８を覆うように、窒化されたＳ
ｉＮｘの絶縁膜９が形成され、ドレイン電極１７の当該
一部を露出するように、コンタクトホール１９が形成さ
れている。また、絶縁膜９の上面におけるａ−Ｓｉ膜４
に対応する位置には、アルミニウム膜１０が形成されて
いる。
する配線パターン１８がモリブデン（Ｍｏ）によって形
成されている。そして、ソース電極１６及びドレイン電
極１７の一部を除く部分、絶縁化処理されたＳｉＮｘ膜
６並びに配線パターン１８を覆うように、窒化されたＳ
ｉＮｘの絶縁膜９が形成され、ドレイン電極１７の当該
一部を露出するように、コンタクトホール１９が形成さ
れている。また、絶縁膜９の上面におけるａ−Ｓｉ膜４
に対応する位置には、アルミニウム膜１０が形成されて
いる。
【００４２】したがって、第１実施例と同様に、ソース
電極１６とドレイン電極１７との間におけるチャネル領
域を所定形状にパターニングする際に、このチャネル領
域への光の照射を遮光する遮光膜が、当該チャネル領域
と同じ形状で共通の工程で同時にパターン化される。し
たがって、この第２実施例も、上記第１実施例と同様の
効果を奏することができる。
電極１６とドレイン電極１７との間におけるチャネル領
域を所定形状にパターニングする際に、このチャネル領
域への光の照射を遮光する遮光膜が、当該チャネル領域
と同じ形状で共通の工程で同時にパターン化される。し
たがって、この第２実施例も、上記第１実施例と同様の
効果を奏することができる。
【００４３】但し、この第２実施例は、図１０に示すよ
うに、ＩＴＯによって形成されたドレイン電極１７がそ
のまま画素電極として機能するようにしており、第１実
施例における図１のＩＴＯ１４に相当する層を形成する
必要がない。
うに、ＩＴＯによって形成されたドレイン電極１７がそ
のまま画素電極として機能するようにしており、第１実
施例における図１のＩＴＯ１４に相当する層を形成する
必要がない。
【００４４】次に、上記第１実施例及び第２実施例にお
いて、ソース電極からチャネル領域を通ってドレイン電
極に流れる電流の経路について説明する。
いて、ソース電極からチャネル領域を通ってドレイン電
極に流れる電流の経路について説明する。
【００４５】図１１は、第１実施例及び第２実施例にお
いて、チャネル領域を流れる電流の状態を示している。
当該ＴＦＴがオン状態にあるとき、ソース電極７（又は
１６）からドレイン電極８（又は１７）に流れる電流ｉ
は、チャネル領域を構成するａ−Ｓｉ膜４において、ゲ
ート電位により結果的に抵抗値が最も低くされたゲート
側表面４ｆを流れる。この場合において、ソース電極及
びドレイン電極は、ａ−Ｓｉ膜４の当該表面の両端側に
おいて、図１１に示すように、それぞれ直線的に接触し
ている。この結果、ａ−Ｓｉ膜４の電流経路（チャネ
ル）がソース電極及びドレイン電極の間で直線的に最短
距離で形成される構造になる。
いて、チャネル領域を流れる電流の状態を示している。
当該ＴＦＴがオン状態にあるとき、ソース電極７（又は
１６）からドレイン電極８（又は１７）に流れる電流ｉ
は、チャネル領域を構成するａ−Ｓｉ膜４において、ゲ
ート電位により結果的に抵抗値が最も低くされたゲート
側表面４ｆを流れる。この場合において、ソース電極及
びドレイン電極は、ａ−Ｓｉ膜４の当該表面の両端側に
おいて、図１１に示すように、それぞれ直線的に接触し
ている。この結果、ａ−Ｓｉ膜４の電流経路（チャネ
ル）がソース電極及びドレイン電極の間で直線的に最短
距離で形成される構造になる。
【００４６】これに対して、図１２に示されるような薄
膜トランジスタの構造においては、チャネル領域を形成
するａ−Ｓｉ膜２０が、ソース電極２１及びドレイン電
極２２の端部面上に形成されている。また、ａ−Ｓｉ膜
２０の上面に絶縁膜２３が形成されている。このような
構造の場合、ソース電極２１からドレイン電極２２に流
れる電流ｉは、ソース電極２１からａ−Ｓｉ膜２０の内
部を通って膜２０のゲート側表面へ（図の上方に）向け
られ、その後にａ−Ｓｉ膜２０の表面を通ってドレイン
電極２２側に流れ、今度はドレイン電極２２へ（下方
へ）向けられて再びａ−Ｓｉ膜２０の内部を通りドレイ
ン電極２２に通じる、といった経路を有する。
膜トランジスタの構造においては、チャネル領域を形成
するａ−Ｓｉ膜２０が、ソース電極２１及びドレイン電
極２２の端部面上に形成されている。また、ａ−Ｓｉ膜
２０の上面に絶縁膜２３が形成されている。このような
構造の場合、ソース電極２１からドレイン電極２２に流
れる電流ｉは、ソース電極２１からａ−Ｓｉ膜２０の内
部を通って膜２０のゲート側表面へ（図の上方に）向け
られ、その後にａ−Ｓｉ膜２０の表面を通ってドレイン
電極２２側に流れ、今度はドレイン電極２２へ（下方
へ）向けられて再びａ−Ｓｉ膜２０の内部を通りドレイ
ン電極２２に通じる、といった経路を有する。
【００４７】このため図１２に示すように、ソース電極
２１側及びドレイン電極２２側において、当該チャネル
にａ−Ｓｉ膜２０の厚みによる直列抵抗Ｒが発生するこ
とになる。このため、薄膜トランジスタのオン抵抗が高
くなってしまう。
２１側及びドレイン電極２２側において、当該チャネル
にａ−Ｓｉ膜２０の厚みによる直列抵抗Ｒが発生するこ
とになる。このため、薄膜トランジスタのオン抵抗が高
くなってしまう。
【００４８】翻って、図１１に示すように、本発明の実
施例においては、ソース電極７（又は１６）からドレイ
ン電極８（又は１７）に流れる電流がａ−Ｓｉ膜４の内
部をその厚さ方向に通過することがなく、ａ−Ｓｉ膜４
のゲート側表面を直線的に流れる。したがって、薄膜ト
ランジスタのオン抵抗を小さくすることができる。故
に、画素電極の駆動効率を高くし、薄膜トランジスタの
発熱を抑える、という効果を奏することができる。
施例においては、ソース電極７（又は１６）からドレイ
ン電極８（又は１７）に流れる電流がａ−Ｓｉ膜４の内
部をその厚さ方向に通過することがなく、ａ−Ｓｉ膜４
のゲート側表面を直線的に流れる。したがって、薄膜ト
ランジスタのオン抵抗を小さくすることができる。故
に、画素電極の駆動効率を高くし、薄膜トランジスタの
発熱を抑える、という効果を奏することができる。
【００４９】なお、上記実施例においては、透過型液晶
表示装置につき説明したが、本発明は、必ずしもこのタ
イプに限定されず、基本的には反射型液晶表示装置にも
適用可能である。この場合、基板１は、透明でなくても
よいし、電極１４などは光反射性の材料で形成されう
る。
表示装置につき説明したが、本発明は、必ずしもこのタ
イプに限定されず、基本的には反射型液晶表示装置にも
適用可能である。この場合、基板１は、透明でなくても
よいし、電極１４などは光反射性の材料で形成されう
る。
【００５０】また、上記実施例においては、ＴＦＴを有
する基板を表示パネルの背面側に配した構成につき説明
したが、該基板を表示パネルの正面側に配した構成も考
えられる。
する基板を表示パネルの背面側に配した構成につき説明
したが、該基板を表示パネルの正面側に配した構成も考
えられる。
【図１】 本発明による第１実施例の薄膜トランジスタ
の構成を示す一方の表示パネル基板アセンブリの一部断
面図。
の構成を示す一方の表示パネル基板アセンブリの一部断
面図。
【図２】 図１の薄膜トランジスタの製造方法の前半の
手順を示す第１のフローチャート。
手順を示す第１のフローチャート。
【図３】 図１の薄膜トランジスタの製造方法の後半の
手順を示す第２のフローチャート。
手順を示す第２のフローチャート。
【図４】 図２及び図３のフローの一製造過程における
薄膜トランジスタの途中の構成形態を示す一部断面図。
薄膜トランジスタの途中の構成形態を示す一部断面図。
【図５】 図２及び図３のフローのその後の製造過程に
おける薄膜トランジスタの途中の構成形態を示す一部断
面図。
おける薄膜トランジスタの途中の構成形態を示す一部断
面図。
【図６】 図２及び図３のフローのさらに後の製造過程
における薄膜トランジスタの途中の構成形態を示す一部
断面図。
における薄膜トランジスタの途中の構成形態を示す一部
断面図。
【図７】 図２及び図３のフローのまたさらに後の製造
過程における薄膜トランジスタの途中の構成形態を示す
一部断面図。
過程における薄膜トランジスタの途中の構成形態を示す
一部断面図。
【図８】図２及び図３のフローのさらに進んだ製造過程
における薄膜トランジスタの途中の構成形態を示す一部
断面図。
における薄膜トランジスタの途中の構成形態を示す一部
断面図。
【図９】 図２及び図３のフローのまたさらに進んだ製
造過程における薄膜トランジスタの途中の構成形態を示
す一部断面図。
造過程における薄膜トランジスタの途中の構成形態を示
す一部断面図。
【図１０】 本発明による第２実施例の薄膜トランジス
タの構成を示す他方の表示パネル基板アセンブリの一部
断面図。
タの構成を示す他方の表示パネル基板アセンブリの一部
断面図。
【図１１】 第１及び第２実施例におけるＴＦＴのソー
ス・ドレイン間における電流経路を示す一部拡大断面
図。
ス・ドレイン間における電流経路を示す一部拡大断面
図。
【図１２】 第１及び第２実施例とは異なる構成のＴＦ
Ｔのソース・ドレイン間における電流経路を示す一部拡
大断面図。
Ｔのソース・ドレイン間における電流経路を示す一部拡
大断面図。
１００…ＴＦＴ搭載基板 ２００…表示画面形成基板 １…ガラス基板 ２…絶縁膜 ３…遮光膜 ４…ａ−Ｓｉ膜 ５…ｎ＋ａ−Ｓｉ膜 ６…ＳｉＮｘ絶縁膜 ７…ソース電極 ８…ドレイン電極 ９…ＳｉＮｘ膜 １０…ベース電極 １１…Ｍｏゲート配線 １２…ＳｉＮｘ膜 １３…コンタクトホール １４…ＩＴＯ膜 １６…ソース電極 １７…ドレイン電極 １８…ソースバス配線 １９…コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ Ｆターム(参考） 2H092 JA25 JA29 JA38 JA42 JA44 JB13 JB23 JB32 JB33 JB38 JB51 KA05 KA07 KA16 KA18 KB24 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA35 MA37 MA41 NA22 NA25 NA27 PA09 5F110 AA06 AA07 BB01 DD02 DD11 DD14 EE03 EE04 EE14 EE44 FF03 GG02 GG15 GG45 HK04 HK09 HK16 HL07 NN02 NN24 NN48 NN54 QQ09
Claims (9)
- 【請求項１】 ソース電極、ドレイン電極及びゲート電
極を有する薄膜トランジスタであって、 基板上に形成された遮光膜と、 前記遮光膜上に当該遮光膜と同一形状で形成された半導
体チャネル領域と、 前記ソース電極及び前記ドレイン電極は、前記チャネル
領域に接して前記遮光膜及びチャネル領域の両側に配さ
れる、薄膜トランジスタ。 - 【請求項２】 請求項１に記載の薄膜トランジスタにお
いて、前記ソース電極及び前記ドレイン電極は、前記チ
ャネル領域の上面の両端部分のそれぞれに接触して形成
されることを特徴とする薄膜トランジスタ。 - 【請求項３】 請求項１又は２に記載の薄膜トランジス
タにおいて、前記遮光膜は、半導体又は絶縁体からなる
ことを特徴とする薄膜トランジスタ。 - 【請求項４】 請求項１、２又は３に記載の薄膜トラン
ジスタにおいて、前記ソース電極及びドレイン電極と前
記チャネル領域とは、オーミックコンタクトがなされて
いることを特徴とする薄膜トランジスタ。 - 【請求項５】 ソース電極、ドレイン電極及びゲート電
極を有する薄膜トランジスタを用いた表示装置であっ
て、 前記薄膜トランジスタは、基板上に形成された遮光膜
と、前記遮光膜上に当該遮光膜と同一形状で形成された
半導体チャネル領域とを有する、表示装置。 - 【請求項６】 薄膜トランジスタを製造する方法であっ
て、 基板上に遮光膜を堆積する第１堆積工程と、 前記遮光膜上に、当該トランジスタのチャネルを形成す
るための半導体膜を堆積する第２堆積工程と、 前記遮光膜及び前記半導体膜を同一形状のパターンに同
時に形成するパターニング工程と、 当該パターン化された半導体膜に両側からそれぞれ接触
したソース電極及びドレイン電極を形成する電極形成工
程と、 前記ソース電極及び前記ドレイン電極並びに前記半導体
膜を被うように絶縁膜を形成する工程と、 前記絶縁膜上の前記半導体膜に対応する位置にゲート電
極を形成する工程と、を有する薄膜トランジスタの製造
方法。 - 【請求項７】 請求項６に記載の製造方法において、前
記第２堆積工程の後でかつ前記パターニング工程の前
に、前記半導体膜の表層部にリンをドープするオーミッ
クコンタクト処理工程が行われることを特徴とする薄膜
トランジスタの製造方法。 - 【請求項８】 請求項６又は７に記載の製造方法におい
て、前記パターニング工程は、前記遮光膜及び前記半導
体膜の積層に対して単一のマスクを用いてマスキングす
る処理を含むことを特徴とする薄膜トランジスタの製造
方法。 - 【請求項９】 請求項６，７又は８に記載の製造方法に
おいて、前記電極形成工程の後に、前記半導体膜の前記
ソース電極及びドレイン電極で被覆されていない表層部
分を窒化又は酸化させる絶縁化処理工程が行われること
を特徴とする薄膜トランジスタの製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35141699A JP2001177097A (ja) | 1999-12-10 | 1999-12-10 | 薄膜トランジスタ及びその製造方法 |
| US09/913,188 US6410969B1 (en) | 1999-12-10 | 2000-12-08 | Thin film transistor and method of manufacturing the same |
| PCT/EP2000/012385 WO2001043180A1 (en) | 1999-12-10 | 2000-12-08 | Thin film transistor and method of manufacturing the same |
| KR1020017010035A KR20020001733A (ko) | 1999-12-10 | 2000-12-08 | 박막 트랜지스터와 그 제조 방법 |
| EP00983254A EP1153428A1 (en) | 1999-12-10 | 2000-12-08 | Thin film transistor and method of manufacturing the same |
| US10/135,345 US6734052B2 (en) | 1999-12-10 | 2002-04-30 | Method of manufacturing thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35141699A JP2001177097A (ja) | 1999-12-10 | 1999-12-10 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001177097A true JP2001177097A (ja) | 2001-06-29 |
Family
ID=18417142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35141699A Withdrawn JP2001177097A (ja) | 1999-12-10 | 1999-12-10 | 薄膜トランジスタ及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6410969B1 (ja) |
| EP (1) | EP1153428A1 (ja) |
| JP (1) | JP2001177097A (ja) |
| KR (1) | KR20020001733A (ja) |
| WO (1) | WO2001043180A1 (ja) |
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2000
- 2000-12-08 KR KR1020017010035A patent/KR20020001733A/ko not_active Application Discontinuation
- 2000-12-08 US US09/913,188 patent/US6410969B1/en not_active Expired - Lifetime
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|---|---|
| WO2001043180A1 (en) | 2001-06-14 |
| US20020117671A1 (en) | 2002-08-29 |
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| KR20020001733A (ko) | 2002-01-09 |
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| EP1153428A1 (en) | 2001-11-14 |
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