DE69727033T2

DE69727033T2 - Verfahren zur herstellung eines dünnschichtfeldeffekttransistors, flüssigkristallanzeige und dadurch hergestellte elektronische anordnung

Info

Publication number: DE69727033T2
Application number: DE69727033T
Authority: DE
Inventors: Hideto Suwa-shi ISHIGURO; Takashi Suwa-shi NAKAZAWA
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1996-06-06
Filing date: 1997-06-04
Publication date: 2004-11-11
Anticipated expiration: 2017-06-05
Also published as: US6146928A; CN1194726A; KR100381828B1; CN100392867C; EP0844670A4; DE69727033D1; EP0844670B1; TW447136B; WO1997047046A1; KR19990035824A; EP0844670A1

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Fertigung eines Dünnschicht-Transistors unter Verwendung einer Nicht-Einzelkristall-Siliciumdünnschicht, der zum Ansteuern von Elementen von z. B. Flüssigkristallanzeigevorrichtungen geeignet ist, und auf eine Flüssigkristallanzeigevorrichtung und eine elektronische Vorrichtung, die diesen verwenden.
STAND DER TECHNIK
Dünnschichttransistoren, die Dünnschichten verwenden, die aus Nicht-Einzelkristall-Siliciumdünnschichten bestehen, wie z. B. amorphes Silicium und polykristallines Silicium, wurden intensiv erforscht und entwickelt. Es wird erwartet, dass die Techniken auf verschiedenen Gebieten verwendet werden, z. B. für Aktivmatrixtafeln, die dünne Anzeigen erlauben, indem ein kostengünstiges Isolationssubstrat und kostengünstige Hochleistungs-Bildsensoren verwendet werden.
Ein Beispiel für herkömmliche Verfahren zur Fertigung von Dünnschicht-Transistoren wird im Folgenden mit Bezug auf 14 beschrieben. Dünnschichttransistoren werden in zwei Typen unterteilt, nämlich einen Oben-Gate-Typ-Dünnschichttransistor, der eine darunterliegende Siliciumdünnschicht, die Source- und Drain-Bereiche bildet, und eine darüberliegende Gate-Elektrode umfasst, und einen Unten-Gate-Typ-Dünnschichttransistor, der eine darunterliegende Gate-Elektrode und eine darüberliegende Siliciumdünnschicht umfasst. Hier wird beispielhaft ein Oben-Gate-Typ- Dünnschichttransistor dargestellt. Das folgende Fertigungsverfahren ist zitiert aus "Fabrication of Self-Aligned Aluminum Gate Polysilicon Thin-Film Transistors Using Low-Temperature Crystallization Process", E. Ohno u. a., Jpn. J. Appl. Phys., Bd. 33 (1994), S. 635–638.
Wie in 14(a) gezeigt ist, wird, nachdem eine SiO₂-Pufferschicht 2 auf einem Glassubstrat 1 ausgebildet worden ist, darauf eine amorphe Siliciumschicht 3 mit einer Dicke von 100 nm mittels eines chemischen Niederdruck-Gasphasenabscheidungs-(LPCVD)-Prozesses ausgebildet. Die amorphe Siliciumschicht 3 wird in einer Stickstoffatmosphäre bei 600°C für 24 Stunden angelassen (getempert). Wie in 14(b) gezeigt ist, wird als Nächstes nach dem Mustern der amorphen Siliciumschicht 3 eine SiO₂-Gate-Isolationsschicht 4 mit einer Dicke von 100 nm mittels eines Atmosphärendruck-CVD-Prozesses ausgebildet und bei 600°C für 12 Stunden angelassen.
Wie in 14(c) gezeigt ist, wird als Nächstes eine Aluminium-(Al)-Schicht mittels eines Sputter-Prozesses ausgebildet und gemustert, um eine Gate-Elektrode 5 auszubilden. Unter Verwendung der Gate-Elektrode 5 als Maske wird Phosphor oder Bor implantiert, um Source- und Drain-Bereiche 6 in der Siliciumschicht 3 auszubilden. Da gleichzeitig Protonen implantiert werden, ist kein Anlassen erforderlich. Wie in 14(d) gezeigt ist, wird als Nächstes eine SiO₂-Isolations-Zwischenschicht 7 mittels eines durch ein Tetraethoxysilan-Plasma unterstützten CVD-Prozesses (im Folgenden als TEOS-PECVD-Prozess bezeichnet) ausgebildet, wobei Kontaktlöcher 8, 8 in der Zwischenschicht 7 ausgebildet werden und schließlich eine Aluminiumschicht 9 abgeschieden und als Elektrode ausgebildet wird.
Der mittels der obenerwähnten Schritte hergestellte Dünnschichttransistor wird als ein Ansteuerungselement z. B. für eine Flüssigkristallanzeigevorrichtung für eine lange Zeitperiode verwendet, da es wichtig ist, Änderungen der elektrischen Eigenschaften im Zeitverlauf weit möglichst zu reduzieren und eine ausreichende Beständigkeit sicherzustellen. In herkömmlichen Fertigungsprozessen von Dünnschichttransistoren wurden jedoch Korrelationen zwischen verschiedenen Parametern in der Produktion und der Beständigkeit der Vorrichtungen nicht geklärt, wobei ein Fertigungsprozess mit hoher Beständigkeit nicht erforscht wurde.
Die Fertigungsschritte (Umgebungs- und Verarbeitungsatmosphären) und Vorrichtungen müssen vor Feuchtigkeit isoliert sein, um eine Beständigkeit weitmöglichst sicherzustellen, jedoch weisen auf Glas aufgeschleuderte Schichten (im Folgenden als SOG = Spin-On-Glas bezeichnet), die häufig als Zwischenschichten zur Einebnung in Halbleitervorrichtungen verwendet werden, den Nachteil einer hohen Feuchtigkeitsabsorption auf. Das offengelegte japanische Patent Nr. 4-93049 offenbart die Beseitigung von Feuchtigkeit in der SOG-Schicht mittels Stickstoff-Anlassen bei etwa 430°C nach dem Auftragen einer SOG-Schicht. Ferner offenbart das offengelegte japanische Patent Nr.4-164351 die Beseitigung von Feuchtigkeit in einer SOG-Schicht durch Anlassen z. B. bei 400°C für 30 Minuten nach dem Ausbilden einer Plasmaoxidschicht auf der SOG-Schicht.
Andererseits wurde berichtet, dass dann, wenn ein Dünnschichttransistor, der mit einer SiO₂-Gate-Isolationsschicht mittels eines PECVD-Prozesses versehen worden ist, bei etwa 270°C in einer feuchten Atmosphäre angelassen wird, die Grenzflächenzustandsdichte zwischen der SiO₂-Schicht und der polykristallinen Siliciumschicht abnimmt und somit die Schwellenspannung (im Folgenden als Vth bezeichnet) des Dünnschichttransistors reduziert wird ("High Quality SiO₂/Si Interfaces of Poly-Cristalline Silicon Thin Film Transistors by Annealing in Wet atmosphere", N. Sano u. a., IEEE ELECTRON DEVICE LETTERS, Bd. 16, Nr. 5, Mai 1995). Gemäß einem weiteren Bericht modifiziert nasses Sauerstoff-Anlassen (Anlassen mit Feuchtigkeit enthaltendem Sauerstoff) nach dem Abscheiden einer TEOS-O₃-NSG-Schicht die Schichtqualität in einen nicht-hygroskopischen Zustand ("Effect of Low-Temperature Annealing on Hygroscopicity of TEOS-O₃ Atmonspheric CVD NSG Film", Oda U. a., Semiconductor World, Februar 1993).
Obwohl diese Berichte sich auf die Kontrolle der Vth und die Verbesserung der Feuchtigkeitsbeständigkeit durch Verwenden des Anlassens in feuchten Umgebungen (im Folgenden als nasses Anlassen bezeichnet) beziehen, klären diese nicht die Korrelation zwischen dem nassen Anlassen und der Beständigkeit der Vorrichtung, so dass diese Techniken die Beständigkeit von Dünnschichttransistoren nicht verbessern.
US-Patent Nr. 5475252, "PROCESS FOR MANUFACTURE OF RADIATION RESISTANT POWER MOSFET AND RADIATION RESISTANT POWER MOSFET", offenbart einen Prozess zum Herstellen eines strahlungsbeständigen Leistungs-MOSFET, wobei das Gate-Oxid in Richtung zum Ende der Verarbeitung ausgebildet wird und keinem wesentlichen thermischen Zyklus ausgesetzt wird.
Die internationale Patentveröffentlichung Nr. 97/25738, "A WATER VAPOR ANNEALING PROCESS", offenbart ein Verfahren zur Herstellung einer Halbleitervorrichtung, das die Schritte des Ausbildens einer dielektrischen Schicht auf Siliciumbasis und des Anlassens der dielektrischen Schicht in einer Wasserdampfatmosphäre enthält.
Das japanische Patent Nr. 52066377, "MANUFACTURE OF SEMICONDUCTOR DEVICE", offenbart eine Wärmebehandlung eines Halbleiterelements unter Dampf oder einer dampfhaltigen Atmosphäre, nachdem eine Siliciumdioxidschicht auf der Glasschicht abgeschieden worden ist.
Das japanische Patent Nr. 52076937, "METHOD OF CHEMICALLY VAPOR-DEPOSITING A LOW-STRESS GLASS LAYER", offenbart ein Verfahren einer chemischen Gasphasenabscheidung einer spannungsarmen Glasschicht auf einem Substrat, das in einer Atmosphäre erwärmt worden ist, die Silan, Sauerstoff und ein Trägeredelgas enthält, das den Schritt des Zugebens von Wasserdampf zur Atmosphäre umfasst.
Das japanische Patent Nr. 8055847, "METHOD AND APPARATUS FOR HEAT TREATMENT OF SILICON OXIDE FILM", offenbart eine Wärmebehandlung eines Siliciumoxidschicht, die als eine Gate-Isolationsschicht verwendet wird.
Das japanische Patent Nr. 6232402, "MANUFACTURE OF THIN FILM SEMICONDUCTOR DEVICE", offenbart die Ausbildung einer Isolationsschicht, die hervorragende Grenzeigenschaften aufweist, indem ein Glassubstrat auf einer spezifischen Temperatur gehalten wird und gleichzeitig darauf eine Isolationsschicht abgeschieden wird, und anschließend eine Wärmebehandlung angewendet wird.
OFFENBARUNG DER ERFINDUNG
Die vorliegende Erfindung dient dazu, die obenerwähnten Probleme zu lösen, wobei es eine Aufgabe der vorliegenden Erfindung ist, ein Verfahren zur Fertigung eines hochbeständigen Dünnschichttransistors unter Verwendung einer Nicht-Einzelkristall-Siliciumdünnschicht zu schaffen.
Gemäß der vorliegenden Erfindung wird zum Lösen der Aufgabe ein Verfahren zum Fertigen eines Dünnschichttransistors geschaffen, der einen Kanalbereich umfasst, bestehend aus einer Nicht-Einzelkristall-Siliciumdünnschicht, die einer Gate-Elektrode mit einer dazwischen befindlichen Gate-Isolierschicht eines Feldeffekt-Transistors zugewandt ist, wobei das Verfahren dadurch gekennzeichnet ist, dass die Gate-Isolierschicht nur aus einer Schicht eines Siliciumoxids besteht und die Gate-Isolierschicht wenigstens nach dem Ausbilden der Gate-Isolierschicht nass-angelassen wird. Genauer kann die Gate-Isolierschicht mittels eines PECVD-Prozesses oder eines TEOS-PECVD-Prozesses ausgebildet werden, wobei das Nass-Anlassen vorzugsweise bei einer Temperatur von 300°C oder höher und für eine Dauer von einer Stunde oder länger durchgeführt wird.
Zusätzlich zu den obenerwähnten Schritten kann ein Schritt vorgesehen sein, der eine Siliciumoxid-Isolations-Zwischenschicht ausbildet, welche die Nicht-Einzelkristall-Siliciumdünnschicht oder die Gate-Elektrode abdeckt, wobei ein Nass-Anlass-Schritt nach dem Ausbilden der Isolations-Zwischenschicht vorgesehen sein kann. Die Isolations-Zwischenschicht kann eine Siliciumoxidschicht sein, die mittels eine TEOS-PECVD-Prozesses ausgebildet wird. Alternativ kann eine darunterliegende Isolationsschicht, die aus einer Siliciumoxidschicht besteht, auf dem Glassubstrat ausgebildet werden, wobei die Nicht-Einzelkristall-Siliciumdünnschicht auf der darunterliegenden Isolationsschicht ausgebildet werden kann, gefolgt von einem Nass-Anlassen. Die darunterliegende Isolationsschicht kann mittels eines PECVD- oder TEOS-PECVD-Prozesses ausgebildet werden, wobei die Schichtdicke vorzugsweise im Bereich von 100 nm bis 500 nm liegt.
Die vorliegende Ausführungsform umfasst eine Modifikation der Qualität der Schichten, die einen Dünnschichttransistor bilden, mittels Feuchtigkeit während des Nass-Anlassens nach der Ausbildung der Hauptkomponenten im Dünnschichttransistor, um die Beständigkeit des Dünnschichttransistors zu verbessern.
Da ein Dünnschichttransistor nicht bei einer hohen Temperatur auf einem Glassubstrat ausgebildet werden kann, muss die Temperatur während des gesamten Prozesses auf 450°C oder weniger reduziert werden. Die Ausbildung von z. B. einer Siliciumoxidschicht in einem Niedertemperaturprozess, der einen Dünnschichttransistor auf einem Glassubstrat ausbildet, führt zu einer anderen Struktur der Siliciumoxidschicht in Bezug auf diejenige in einem Hochtemperaturprozess, wie z. B. der thermischen Oxidation. Die Siliciumoxidschicht enthält unmittelbar nach dem Abscheiden in einem Niedertemperaturprozess eine schwache Bindung 11 zwischen einem Siliciumatom (Si) und einem Sauerstoffatom (O), wie in 13(a) gezeigt ist, wobei die Siliciumoxidschicht, die eine solche instabile Bindung aufweist, zu einer Änderung der elektrischen Eigenschaften, z. B. Vth, führt. Während des Nass-Anlassens dringt jedoch Wasser (H₂O) in die Siliciumoxidschicht ein, wie in 13(b) gezeigt ist, und trennt die schwache Bindung 11, um (-OH)-Gruppen zu bilden.
Wie in 13(c) gezeigt ist, wird anschließend Wasser ausgetrieben, um eine starke Bindung 12 zwischen den Silicium- und Sauerstoffatomen zu bilden. Da die Bindungen in der Siliciumoxidschicht durch nasses Anlassen auf diese Weise stabilisiert werden, wird eine Änderung der elektrischen Eigenschaften deutlich reduziert.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Prozessflussdiagramm der Schritte eines Verfahrens zum Herstellen eines Dünnschichttransistors gemäß einer Ausführungsform der vorliegenden Erfindung.
2 ist eine Fortsetzung des Prozessflussdiagramms.
3 ist ein Graph, der die Ergebnisse der Beständigkeitsbewertung einer Ausführungsform der vorliegenden Erfindung zeigt, d. h. ein Graph, der die Änderung der Kennlinie V_gs über I_ds mittels eines BT-Tests eines nicht dem Nass-Anlassen unterworfenen Teststücks zeigt.
4 ist ein Graph eines Teststücks, das dem Nass-Anlassen bei 300°C für 1 Stunde unterworfen wurde.
5 ist ein Graph eines Teststücks, das dem Nass-Anlassen bei 300°C für 3 Stunden unterworfen wurde.
6 ist ein Graph eines Teststücks, das dem Nass-Anlassen bei 350°C für 1 Stunde unterworfen wurde.
7 ist ein Graph eines Teststücks, das dem Nass-Anlassen bei 350°C für 3 Stunden unterworfen wurde.
8 ist ein Graph, der die Änderung der Kennlinie V_gs über I_ds mittels eines Stromflussbeanspruchungstests eines nicht dem Nass-Anlassen unterworfenen Teststücks zeigt.
9 ist ein Graph eines Teststücks, das dem Nass-Anlassen bei 300°C für 1 Stunde unterworfen wurde.
10 ist ein Graph eines Teststücks, das dem Nass-Anlassen bei 300°C für 3 Stunden unterworfen wurde.
11 ist ein Graph eines Teststücks, das dem Nass-Anlassen bei 350°C für 1 Stunde unterworfen wurde.
12 ist ein Graph eines Teststücks, das dem Nass-Anlassen bei 350°C für 3 Stunden unterworfen wurde.
13 ist eine schematische Ansicht, die einen Mechanismus zur Verbesserung der Schichtqualität gemäß der vorliegenden Erfindung zeigt.
14 ist ein Prozessflussdiagramm der Schritte eines herkömmlichen Verfahrens zur Herstellung eines Dünnschichttransistors.
15 ist eine schematische Ansicht einer Aktivmatrix-Substratkonfiguration in einer Flüssigkristallanzeigevorrichtung oder dergleichen, die mittels eines Verfahrens zum Herstellen eines Dünnschichttransistors gemäß der vorliegenden Erfindung ausgebildet wird.
16 ist eine schematische Ansicht einer Flüssigkristallanzeigevorrichtung-(Flüssigkristallanzeigetafel)-Konfiguration auf der Grundlage eines Aktivmatrixsubstrats, das mittels eines Verfahrens zur Herstellung eines Dünnschichttransistors gemäß der vorliegenden Erfindung ausgebildet wird.
17 ist eine elektronische Vorrichtung, die eine Flüssigkristallanzeigevorrichtung verwendet, die in einer Ausführungsform der vorliegenden Erfindung ausgebildet worden ist.
18 zeigt eine Flüssigkristallprojektorkonfiguration als Beispiel für elektronische Vorrichtungen, die in einer Ausführungsform der vorliegenden Erfindung ausgebildet worden sind.
19 zeigt eine Personalcomputerkonfiguration als ein Beispiel für elektronische Vorrichtungen, die in einer Ausführungsform der vorliegenden Erfindung ausgebildet worden sind.
20 zeigt eine Mobilfunkempfängerkonfiguration als ein Beispiel für elektronische Vorrichtungen, die in einer Ausführungsform der vorliegenden Erfindung ausgebildet worden sind.
21 zeigt eine Flüssigkristallanzeigevorrichtung-Konfiguration als einen Teil für elektronische Vorrichtungen, die mit einem Bandträgergehäuse (TCP) verbunden sind, dass in einer Ausführungsform der vorliegenden Erfindung ausgebildet worden ist.
22 ist eine schematische Ansicht des Nass-Anlassens unter Verwen dung einer heißen Platte gemäß der vorliegenden Erfindung.
23 ist eine schematische Ansicht des Nass-Anlassens unter Verwendung eines Heißwandsystems gemäß der vorliegenden Erfindung.

Bezugszeichen

14: Glassubstrat
15: darunterliegende SiO₂-Schicht (darunterliegende Isolationsschicht,
: Siliciumoxidschicht)
16: amorphe Siliciumschicht
17: polykristalline Siliciumschicht (Nicht-Einzelkristall-Siliciumdünnschicht)
18: Gate-SiO₂-Schicht (Gate-Isolationsschicht, Siliciumoxidschicht)
19: Gate-Elektrode
20: Source- und Drain-Bereiche
21: SiO₂-Isolations-Zwischenschicht (Isolations-Zwischenschicht, Siliciumo
: xidschicht)
22: Kontaktloch
23: Elektrode

BESTE AUSFÜHRUNGSFORM DER ERFINDUNG
Im Folgenden wird mit Bezug auf 1 und 2 eine Ausführungsform der vorliegenden Erfindung beschrieben.
1 und 2 sind Prozessflussdiagramme, die die Schritte eines Verfahrens zur Herstellung eines Dünnschichttransistors gemäß dieser Ausführungsform zeigen.
Es wird ein Glassubstrat 14 vorbereitet, z. B. OA-2 (Handelsname, hergestellt von Nippon Electric Glass Co., Ltd.) oder 7059 (Handelsname, hergestellt von Corning Incorporated). Wie in 1(a) gezeigt ist, wird eine darunterliegende SiO₂-Schicht 15 (Siliciumoxidschicht) mit einer Dicke von 100 bis 500 nm auf dem gesamten Glassubstrat 14 mittels eines PECVD-Prozesses unter Verwendung der Elektronenzyklotronresonanz (im Folgenden als ECR bezeichnet) oder eines TEOS-PECVD-Prozesses ausgebildet.
Wie in 1(b) gezeigt ist, wird als Nächstes eine amorphe Siliciumschicht 16 mit einer Dicke von etwa 50 nm auf der gesamten darunterliegenden SiO₂-Schicht 15 mittels eines LPCVD-Prozesses bei einer Temperatur von 450°C unter Verwendung von Disilan (Si₂H₆) oder eines PECVD-Prozesses bei einer Temperatur von 320°C unter Verwendung von Monosilan (SiH₄) ausgebildet.
Abschließend wird ein Laser-Anlassen für die amorphe Siliciumschicht 16 durchgeführt. Es wird ein Excimer-Laser, wie z. B. XeCl oder KrF, mit einer Energiedichte von 200 bis 300 mJ/cm² verwendet. Durch das Laser-Anlassen wird die amorphe Siliciumschicht 16 kristallisiert, um eine polykristalline Siliciumschicht 17 (Nicht-Einzelkristall-Siliciumdünnschicht) zu bilden, wie in 1(c) gezeigt ist. Anschließend wird ein Wasserstoff-(H₂)-Anlassen bei einer Temperatur von 300°C durchgeführt. Nach der Musterung der polykristallinen Siliciumschicht 17, wie in 1(d) gezeigt ist, wird eine Gate-SiO₂-Schicht 18 (Siliciumoxidschicht) mit einer Dicke von etwa 120 nm zum Abdecken der polykristallinen Siliciumschicht 17 mittels eines ECR-PECVD- oder TEOS-PECVD-Prozesses ausgebildet, wie in 1(e) gezeigt ist.
Als Nächstes wird eine Tantal-(Ta)-Schicht mit einer Dicke von 600 bis 800 nm auf der gesamten Oberfläche mittels eines Sputter-Prozesses abgeschieden und gemustert, um eine Gate-Elektrode 19 zu bilden, wie in 2(f) gezeigt ist. Wie in 2(g) gezeigt ist, werden Source- und Drain-Bereiche 20, 20 auf einer Nch-Seite des Dünnschichttransistors mittels eines Ionendotierungsprozesses unter Verwendung von PH₃/H₂ und der Gate-Elektrode 19 als Maske ausgebildet, woraufhin Source- und Drain-Bereiche (in der Zeichnung nicht gezeigt) auf einer Pch-Seite des Dünnschichttransistors mittels eines Ionendotierungsprozesses unter Verwendung von B₂H₆/H₂ ausgebildet werden. Ein Bereich zwischen den Source- und Drain-Bereichen 20, 20 dient als Kanalbereich. Diese Ionendotierungsprozesse weisen eine Dosisrate von etwa 7·10¹⁵ Atome/cm² auf. Anschließend wird ein Wasserstoff-Anlassen bei 300°C für zwei Stunden durchgeführt.
Wie in 2(h) gezeigt ist, wird als Nächstes eine SiO₂-Isolations-Zwischenschicht 21 (Siliciumoxidschicht) mit einer Dicke von 500 bis 1.000 nm mittels eines TEOS-PECVD-Prozesses ausgebildet. Wie in 2(i) gezeigt ist, wird ferner die Isolations-Zwischenschicht 21 durchlöchert, um Kontaktlöcher 22, 22 auszubilden, die mit den Source- und Drain-Bereichen 20, 20 auf der polykristallinen Siliciumschicht verbunden sind, wobei eine Al-Si-Cu-Schicht auf der gesamten Oberfläche abgeschieden und gemustert wird, um Elektroden 23, 23 zum Anlegen einer Spannung an die Source- und Drain-Bereiche 20, 20 zu bilden. Schließlich wird der Nass-Anlassschritt durchgeführt, der für die vorliegende Erfindung kennzeichnend ist. Der Nass-Anlassschritt wird unter den Bedingungen mit z. B. einer Temperatur von 350°C für eine Anlasszeit von drei Stunden in einer Atmosphäre durchgeführt, die Wasser mit einem Partialdruck von 10 Torr oder mehr enthält. Ein Nass-Anlassen für mehr als drei Stunden ist ebenfalls zulässig.
Gemäß dem Verfahren zur Herstellung eines Dünnschichttransistors dieser Ausführungsform wird, nachdem die den Source- und Drain-Bereichen 20, 20 zugewandte Gate-Elektrode und der durch die Gate-Isolierschicht getrennte Kanalbereich ausgebildet worden sind, die Qualität der Siliciumoxidschichten, wie z. B. der Gate-SiO₂-Schicht 18, durch das Nass-Anlassen verbessert. Das heißt, während des Anlassens der Oxidschicht in einer feuchten Atmosphäre werden schwache Bindungen in der Oxidschicht hydrolysiert und anschließend durch Austreiben von Wasser rekombiniert, was zur Stabilisierung der Oxidschicht führt. Als Ergebnis wird die Qualität der Gate-SiO₂-Schicht 18, der aus einer Siliciumoxidschicht bestehenden Isolations-Zwischenschicht 21 und der Isolationsschichten, wie z. B. der darunterliegenden Isolationsschicht 15, stabilisiert, wodurch Änderungen der elektrischen Eigenschaften des Dünnschichttransistors reduziert werden, was zu einer verbesserten Beständigkeit führt.
Beispiele
Die experimentellen Ergebnisse, die die Vorteile der vorliegenden Erfindung zeigen, werden im Folgenden beschrieben.
Polykristalline Silicium-Dünnschichttransistoren, die mit einem Verfahren gemäß dem obenbeschriebenen Verfahren herstellt wurden, wurden Beständigkeitstests unterworfen. Unter verschiedenen Beständigkeitstests wurden Änderungen der Kennlinien V_gs-I_ds vor/nach einer Vorspanntemperaturbe handlung (BT-Behandlung oder Temperaturbehandlung während des Anlegens eines Vorspannungsstroms) und vor/nach einer Strombeanspruchung (Beanspruchung mittels eines Ein-Stromflusses) in der vorliegenden Erfindung gemessen. Die Kennlinie V_gs-I_ds ist eine fundamentale elektrische Eigenschaft von Transistoren.
Der polykristalline Silicium-Dünnschichttransistor weist eine darunterliegende SiO₂-Schicht mit einer Dicke von 200 nm auf, die mittels eines ECR-PECVD-Prozesses gebildet wird, und eine Gate-SiO₂-Schicht mit einer Dicke von 120 nm, die mittels eines TEOS-PECVD-Prozesses gebildet wird. Der TEOS-PECVD-Prozess zum Ausbilden der Gate-SiO₂-Schicht wurde unter den Bedingungen einer TEOS-Strömungsrate von 105 sccm, einer O₂-Strömungsrate von 5.000 sccm, einem Druck von 1,2 Torr, einer Hochfrequenzleistung von 800 W, einer Temperatur von 350°C und einer Abscheidungsrate von 72 nm/min oder weniger durchgeführt. Die W/L-Werte (Gate-Breite/Gate-Länge) des Gates betrugen 10 μm/10 μm.
[Bewertung 1] BT-Test
3 bis 7 sind Graphen, die BT-Tests der Proben zeigen, die dem Nass-Anlassen unter verschiedenen Bedingungen (Temperaturen und Zeitspannen) unterworfen wurden, nämlich 3 für die Kennlinie einer Probe ohne Nass-Anlassen, 4 für ein Nass-Anlassen bei 300°C für eine Stunde, 5 für ein Nass-Anlassen bei 300°C für drei Stunden, 6 für ein Nass-Anlassen bei 350°C für eine Stunde und 7 für Nass-Anlassen bei 350°C für drei Stunden. Die BT-Behandlung wurde bei einer Substrattemperatur von 200°C und einer V_gs von +20 V oder –20 V (die Spannung wird nur an das Gate angelegt, wobei die Source und die Drain geerdet wurden) für 20 Sekunden durchgeführt, wobei die Kennlinie V_gs-I_ds nach der BT-Behandlung bei einer V_ds von 4 V gemessen wurde, nachdem die Temperatur auf Raumtemperatur gesenkt wurde.
Um die Änderungen der Kennlinie V_gs-I_ds unter verschiedenen Behandlungsbedingungen zu vergleichen, wird der V_gs-Wert bei I_ds = 1 nA (1 E-9 A) als V_th definiert, wobei die Differenz zwischen den Vth-Werten vor der BT-Behandlung durch "ΔVth" repräsentiert wird. Im Folgenden wird die BT- Behandlung bei V_gs = +20 V als "+BTS" bezeichnet, und diejenige bei V_gs = –20 V als "–BTS" bezeichnet.
Die ΔVth-Werte unter den Behandlungsbedingungen, die gemäß 3 bis 7 bestimmt sind, sind in der folgenden Tabelle gezeigt.
Tabelle 1
Die Tabelle 1 zeigt offensichtlich, dass ΔVth der Probe ohne Nass-Anlassen gleich –9 V ist, wobei ΔVth durch Nass-Anlassen bei 300°C für eine Stunde leicht auf –7,8 V abnimmt und durch Ausdehnen der Anlasstemperatur auf drei Stunden bei der gleichen Temperatur auf –6 V abnimmt. Die ΔVth-Werte bei +BTS und –BTS sinken deutlich auf +1 V bzw. –0,2 V durch Nass-Anlassen bei 350°C für eine Stunde. Die ΔVth-Werte bei +BTS und –BTS werden durch Ausdehnen der Anlasstemperatur auf drei Stunden bei der gleichen Temperatur kleiner als –1 V. Dementsprechend zeigen die Ergebnisse, dass der ΔVth-Wert durch das Nass-Anlassen bei 300°C für eine Stunde zu sinken beginnt, und die Änderung von Vth vor/nach der BT-Behandlung auf 1 V oder weniger bei einer Nass-Anlasstemperatur von 350°C für eine Dauer von wenigstens einer Stunde reduziert werden kann.
[Bewertung 2] Strombeanspruchungstest
Polykristalline Silicium-Dünnschichttransistoren, die in diesem Test verwendet wurden, wiesen die gleiche Struktur wie im BT-Test auf, mit der Ausnahme, dass die Gate-Größe gleich W/L = 100 μm/10 μm war.
Die 8 bis 12 sind Graphen, die die Ergebnisse der Strombeanspruchungstests der Proben zeigen, die verschiedenen Nass-Anlassbedingungen (Temperatur und Zeitspanne) unterworfen wurden, d. h. 8, 9, 10 und 11 entsprechen den Kennlinien mit Nicht-Nass-Anlassen, bei 300°C für 1 Stunde, 300°C für 3 Stunden, 350°C für 1 Stunde bzw. 350°C für 3 Stunden. Die Strombeanspruchung wurde unter den Bedingungen V_gs = +15 V und V_ds = +12 V (die Source war geerdet) und Anregungszeiten von 30 Sekunden, 1 Minute, 5 Minuten, 15 Minuten, 30 Minuten und 60 Minuten beaufschlagt, wobei die Kennlinie V_gs-I_ds bei V_ds = 4 V nach Abschluss der Anregung gemessen wurde.
In einem Gesamtmerkmal im Strombeanspruchungstest wird die Kennlinie V_gs-I_ds bei einer kürzeren Anregungszeit von z. B. 30 Sekunden sanfter, im Vergleich zu derjenigen in der Nicht-Anregungszeit, und kehrt bei einer längeren Anregungszeit zu der Kennlinie in der Nicht-Anregungszeit zurück. Bezüglich einer solchen Änderung der Kennlinie zeigen die 8 bis 10 offensichtlich, dass das Nass-Anlassen bei 300°C für eine Stunde sowie das Nicht-Nass-Anlassen eine große Änderung der Kennlinie ergibt, wobei eine solche Änderung durch Erweitern der Anlasszeit auf drei Stunden leicht abnimmt. 11 und 12 zeigen, dass die Änderung der Kennlinie durch das Nass-Anlassen bei 350°C für eine Stunde signifikant klein wird und durch Erweitern der Anlasszeit auf drei Stunden im Wesentlichen nicht mehr beobachtet wird. Dementsprechend zeigen die Ergebnisse, dass die Änderung der Kennlinie durch das Nass-Anlassen bei 300°C für eine Stunde zu sinken beginnt, wobei die Änderung der Kennlinie V_gs/I_ds vor/nach der Strombeanspruchungsanwendung zufriedenstellend bei einer Nass-Anlasstemperatur von 350°C für eine Dauer von wenigstens einer Stunde reduziert werden kann.
Die Ergebnisse der BT- und Strombeanspruchungstests zeigen, dass durch das Nass-Anlassen bei einer Temperatur von 300°C oder mehr, vorzugsweise bei 350°C oder mehr, für wenigstens eine Stunde die Änderung der elektrischen Eigenschaften signifikant reduziert werden kann, im Vergleich zu einem herkömmlichen Fertigungsprozess ohne Nass-Anlassen, was zu einer verbesserten Beständigkeit führt. Die Nass-Anlasstemperatur liegt vorzugsweise innerhalb eines Bereiches von 300°C bis 500°C, da eine Temperatur von mehr als 500°C den in die Siliciumoxidschicht eingebetteten Wasserstoff austreiben kann.
Die Vorrichtung für das Nass-Anlassen wird im Folgenden beschrieben. Das Nass-Anlassen wird, wie oben beschrieben worden ist, bei einer Temperatur von 300°C oder mehr, und vorzugsweise bei 350°C oder mehr, für wenigstens eine Stunde durchgeführt. Im Folgenden wird mit Bezug auf die Zeichnungen das Nass-Anlassen unter Verwendung einer heißen Platte und das Nass-Anlassen unter Verwendung eines Heißwandsystems beschrieben.
22 ist eine schematische Ansicht des Nass-Anlassens unter Verwendung einer heißen Platte.
In 22 bezeichnet das Bezugszeichen 201 eine heiße Platte, die auf 300°C oder mehr und vorzugsweise 350°C oder mehr gehalten wird. Ein Glassubstrat 202, das mit einer Siliciumoxidschicht, wie z. B. einer Gate-Isolationsschicht (darunterliegende Isolationsschicht, oder isolierende Zwischenschicht), versehen ist, wird auf der heißen Platte 20 platziert, wobei das Glassubstrat 202 zusammen mit einem Wasser enthaltenden Gefäß 204 in einem Quarzbehälter 203 für eine Stunde oder länger gehalten wird. Das Glassubstrat 202, das mit der heißen Platte 201 in Kontakt kommt, wird durch die Wärme von der heißen Platte 201 auf etwa 350°C gehalten. Das Innere des Quarzbehälters 203 wird auf Grund der Verdampfung des Wassers auf etwa 100°C gehalten. Während des Nass-Anlassens dringt Feuchtigkeit (H₂O) in die Siliciumoxidschicht ein, wobei instabile oder schwache Bindungen in der Siliciumoxidschicht getrennt werden, um (-OH)-Gruppen auszubilden, wodurch die Qualität der Siliciumoxidschicht verbessert wird.
23 ist eine schematische Ansicht des Nass-Anlassens unter Verwendung eines Heißwandsystems. In 23 sind Führungsnuten 304 auf einem Quarzschiff 302 in der unmittelbaren Mitte einer Quarzreaktionskammer 301 des Heißwandsystems vorgesehen. Substrate 303, die mit Siliciumoxidschichten, wie z. B. einer Gate-Isolationsschicht, versehen sind, werden horizontal längs der Führungsnuten platziert. Obwohl in 23 das Glassubstrat 303 horizontal platziert ist, kann es vertikal oder schräg platziert werden. Eine Ofenheizvorrichtung 305 ist an der Außenseite der Quarzreaktionskammer 301 vorgesehen. Die Ofenheizvorrichtung 305 heizt den Innenraum der Quarzreaktionskammer 301 auf eine gegebene Temperatur auf. Das Bezugszeichen 306 bezeichnet eine Gaseinlasseinheit, die die Durchflussmenge des in die Quarzreaktionskammer 301 geleiteten Gases steuert. Das Bezugszeichen 307 bezeichnet eine Gasauslasseinheit, die an der Quarzreaktionskammer 301 vorgesehen ist und das Gas aus der Quarzreaktionskammer 301 ableitet und die Quarzreaktionskammer 301 auf einen konstanten Druck regelt. Die Gasauslasseinheit 307 kann mit einer Pumpe versehen sein, um das Gas in der Quarzreaktionskammer 301 schnell auszutauschen.
Im Folgenden wird eine Operationsprozedur des Heißwandsystems erläutert. Das Innere der Quarzreaktionskammer 301 wird auf 350°C bis 500°C, vorzugsweise etwa auf 350°C, aufgeheizt, wobei durch die Gaseinlasseinheit 306 Stickstoff eingeleitet wird, um die Luft in der Quarzreaktionskammer 301 zu entfernen. Nachdem die Quarzreaktionskammer 301 auf eine gegebene Temperatur nahe 350°C aufgeheizt worden ist, wird das Glassubstrat 303, das mit der Siliciumoxidschicht, wie z. B. einer Gate-Isolationsschicht, versehen ist, in die Quarzreaktionskammer 301 eingesetzt, während kontinuierlich Stickstoffgas zugeführt wird. Das Glassubstrat 303 wird dort gehalten, bis es auf eine gegebene Temperatur nahe 350°C aufgeheizt ist. Anstelle des Stickstoffs wird Dampf durch die Gaseinlasseinheit 306 in die Quarzreaktionskammer 301 zugeführt. Der Dampf kann durch Sieden von Wasser oder durch Verbrennung von Wasserstoff mit Sauerstoff gebildet werden. Der Partialdruck des durch die Gaseinlasseinheit 306 in die Quarzreaktionskammer 301 geleiteten Dampfes beträgt vorzugsweise 10 Torr oder mehr. Das in die Quarzreaktionskammer 301 geleitete Gas wird aus der Gasauslasseinheit 307 abgeleitet, wobei die Quarzreaktionskammer 301 auf einem gegebenen Druck von z. B. dem atmosphärischen Druck gehalten wird. Das Glassubstrat 303 wird für eine gegebene Zeitspanne von z. B. 1 Stunde bis 3 Stunden auf einer Temperatur von 300°C oder mehr gehalten und wird nass-angelassen. Nach dem Nass-Anlassen wird das durch die Gaseinlasseinheit 306 in die Quarzreaktionskammer 301 geleitete Gas von Dampf auf Sauerstoff oder Stickstoff umgestellt, wobei der Dampf in der Quarzreaktionskammer 301 aus der Gasauslasseinheit 307 abgeleitet wird, um eine Kondensation in der Quarzreaktionskammer 301 zu reduzieren. Das Glassubstrat 303 wird anschließend aus der Quarzreaktionskammer 301 entnommen.
Das Heißwandsystem macht die Kontrolle der Durchflussmenge des Dampfes einfacher als die heiße Platte, macht die Temperatur des Glassubstrats gleichmäßig, und hält die Quarzreaktionskammer auf einer hohen Temperatur von 300°C oder mehr. Die Qualität der Siliciumoxidschicht wird daher effektiver verbessert. Gemäß den experimentellen Ergebnissen ist die Gesamt-Spin-Dichte der Siliciumoxidschicht gleich 9·10¹⁷ Spins/cm³, wenn die heiße Platte verwendet wird, und 3·10¹⁷ Spins/cm³, wenn das Heißwandsystem mit einem Partialdruck des Wassers von 10 Torr oder mehr verwendet wird, wodurch die Spin-Dichte dann, wenn das Heißwandsystem verwendet wird, auf etwa ein Drittel fällt. Die Beständigkeit des TFT, der unter Verwendung eines solchen Heißwandsystems nass-angelassen worden ist, wird signifikant verbessert.
Der technische Anwendungsbereich in der vorliegenden Erfindung ist nicht auf die obenerwähnte Ausführungsform beschränkt, wobei verschiedene Modifikationen innerhalb des Anwendungsbereiches vorgenommen werden können. Obwohl in der obenerwähnten Ausführungsform beispielhaft ein Oben-Gate-Typ-Dünnschichttransistor gezeigt ist, ist die vorliegende Erfindung auch auf einen Unten-Gate-Typ-Dünnschichttransistor anwendbar, bei dem eine Gate-Elektrode auf einer tieferen Ebene liegt und eine Siliciumdünnschicht auf einer höheren Ebene liegt. Anstelle des polykristallinen Siliciums kann in der Siliciumdünnschicht auch amorphes Silicium verwendet werden. Die Dicke der Schichten und die Bedingungen in den Herstellungsschritten können nach Bedarf modifiziert werden.
In der obenbeschriebenen Ausführungsform wird das Nass-Anlassen durchgeführt, nachdem die den Source- und Drain-Bereichen zugewandte Gate-Elektrode und der durch die Gate-Isolationsschicht getrennte Kanalbereich ausgebildet worden sind, wobei ein weiterer Nass-Anlassschritt nach dem Ausbilden der darunterliegenden SiO₂-Schicht, nach dem Ausbilden der Gate-SiO₂-Schicht oder nach dem Ausbilden der Isolations-Zwischenschicht vorgesehen sein kann. Wenn das Nass-Anlassen unmittelbar nach dem Ausbilden der Siliciumoxidschicht durchgeführt wird, dringt die Feuchtigkeit schnell in die Siliciumoxidschicht ein, wodurch die Anlasszeit auf einige Minuten reduziert werden kann.
15 zeigt eine Aktivmatrix-Substratkonfiguration, wie z. B. eine Flüssigkristallanzeigevorrichtung, die mit dem obenbeschriebenen Verfahren zum Herstellen des Dünnschichttransistors gebildet wird.
In dem in 15 gezeigten Aktivmatrixsubstrat 811 sind eine Source-Leitungstreiberschaltung 812 und eine Gate-Leitungstreiberschaltung 821 eines komplementären Dünnschichttransistors, der aus einer Siliciumdünnschicht besteht, zusammen mit einer Pixelmatrix 822 auf einem gemeinsamen transparenten Substrat ausgebildet. Die Source-Leitungstreiberschaltung 812 enthält einen Schiebewiderstand 813, Abtast-Halteschaltungen 817, 818, 819 und Videosignalbusse 814, 815 und 816, während die Gate-Leitungstreiberschaltung 828 einen Schiebewiderstand 820 und einen Puffer 823 enthält, falls erforderlich. Die Pixelmatrix 822 enthält mehrere Source-Leitungen 826, 827 und 828, die mit der Source-Leitungstreiberschaltung 812 verbunden sind, mehrere Gate-Leitungen 824 und 825, die mit der Gate-Leitungstreiberschaltung 821 verbunden sind, und Pixel 833, 833, die mit den Source-Leitungen und den Gate-Leitungen verbunden sind. Jedes Pixel enthält einen TFT 829 und eine Flüssigkristallzelle 830, die eine Pixelelektrode, eine Gegenelektrode 831 und einen Flüssigkristall umfasst. Die Schiebewiderstände 813 und 820 können durch andere Schaltungen ersetzt werden, die Funktionen zum sequentiellen Auswählen der Source-Leitungen und Gate-Leitungen aufweisen, wie z. B. Zähler oder Decodierer. Ein Taktsignal CLX, ein Startsignal DX und Videosignal V1, V2 und V3 werden in die Eingangsanschlüsse 834, 835 bzw. 836 der Source-Leitungstreiberschaltung eingegeben, während ein Taktsignal CLY und ein Startsignal DY in die Eingangsanschlüsse 837 bzw. 838 der Gate-Leitungstreiberschaltung eingegeben werden.
Eine Flüssigkristallanzeigevorrichtung (Flüssigkristallanzeigetafel), die unter Verwendung des obenerwähnten Aktivmatrixsubstrats hergestellt wird, wird im Folgenden beispielhaft erläutert.
Die Flüssigkristallanzeigevorrichtung (Flüssigkristallanzeigetafel) enthält, wie z. B. in 16 gezeigt ist, eine Hintergrundlampe 900, eine Polarisationsplatte 922, ein Aktivmatrixsubstrat 923, einen Treiberschaltungsabschnitt 9231, der auf dem Aktivmatrixsubstrat vorgesehen ist, einen Flüssigkristall 924, ein Gegensubstrat (Farbfiltersubstrat) 925 und eine Polarisationsplatte 926. Eine elektronische Vorrichtung, die aus der Flüssigkristallanzeigevorrichtung (Flüssigkristallanzeigetafel) gebildet wird, enthält, wie in 17 gezeigt ist, eine Anzeigebildausgabequelle 1000, eine Anzeigebild-Verarbeitungsschaltung 1002, eine Anzeige-Ansteuerschaltung 1004, eine Anzeigetafel 1006, wie z. B. eine Flüssigkristalltafel, eine Taktgeneratorschaltung 1008 und eine Stromversorgungsquelle 1010. Die Anzeigebild-Ausgabequelle 1000 enthält Speicher, wie z. B. ROMs und RAMs, und eine Empfängerschaltung zum Empfangen und Ausgeben von Fernsehsignalen, und gibt Anzeigeinformationen aus, wie z. B. Videosignale, auf der Grundlage von Takten von der Taktgeneratorschaltung 1008. Die Anzeigebild-Verarbeitungsschaltung 1002 verarbeitet die Anzeigeinformationen und gibt diese auf der Grundlage von Takten von der Taktgeneratorschaltung 1008 aus. Die Anzeigebild-Verarbeitungsschaltung 1002 kann eine Verstärkungs- und Polarisations-Umkehrschaltung, eine Schaltung mit Paralleldateneingabe, eine Rotationsschaltung, eine Gamma-Korrekturschaltung und/oder eine Klemmschaltung enthalten. Die Anzeige-Ansteuerschaltung 1004 enthält eine Abtastleitungstreiberschaltung und eine Datenleitungstreiberschaltung und steuert die Fiüssigkristalltafel 1006 für die Anzeige an. Die Stromversorgungsschaltung 1010 führt diesen Schaltungen elektrischen Strom zu.
Beispiele elektronischer Vorrichtungen, die eine solche Konfiguration aufweisen, umfassen Flüssigkristallprojektoren, wie z. B. in 18 gezeigt ist, Personalcomputer (PC), wie in 19 gezeigt ist, und Entwicklungsarbeitsstationen für Multimedia, Mobilfunkempfänger, wie in 20 gezeigt ist, tragbare Telephone, Wortprozessoren, elektronische Notizbücher, tragbare elektronische Taschenrechner, Fahrzeugnavigationssysteme, POS-Endgeräte, und andere Vorrichtungen, die mit Berührungstafeln versehen sind.
Der in 18 gezeigte Flüssigkristallprojektor verwendet eine transparente Flüssigkristalltafel als Lichtventil, das z. B. ein Tripelprismatyp-Optiksystem enthält.
In dem in 18 gezeigten Projektor 1100 wird das von einer Lampeneinheit 1102 als weißer Lichtquelle austretende Projektionslicht mittels mehrerer Spiegel 1106 und zweier dichroitischer Spiegel 1108 innerhalb einer Lichtführung 1004 in drei Primärfarben R, G und B getrennt, wobei diese drei Primärfarben in die jeweiligen Flüssigkristalltafeln 1110R, 1110G und 1110B geleitet werden. Die in den Flüssigkristalltafeln 1110R, 1110G und 1110B modulierten Lichtstrahlen treffen aus drei Richtungen auf ein dichroitisches Prisma 1112. Der rote Lichtstrahl R und der blaue Lichtstrahl werden im dichroitischen Prisma 1112 um 90° abgelenkt, während der grüne Lichtstrahl G gerade hindurchläuft, so dass diese getrennten Bilder synthetisiert werden und ein Farbbild durch eine Projektionslinse 1114 auf einen Bildschirm projiziert wird.
Der in 19 gezeigte Personalcomputer enthält einen Hauptkörper 1204, der mit einer Tastatur und einem Flüssigkristallanzeigebildschirm 1206, der eine Flüssigkristalltafel umfasst, versehen ist.
Der in 20 gezeigte Mobilfunkempfänger enthält ein Flüssigkristallanzeigesubstrat 1304, eine mit einer Hintergrundlampe 1306a versehene Lichtführung, eine Leiterplatte 1308, erste und zweite Abschirmungsplatten 1310 und 1312, zwei elastische Leiter 1314 und 1316, und ein Filmträgerband 1318, die in einem Metallrahmen 1302 verpackt sind. Die zwei elastischen Leiter 1314 und 1316 und das Filmträgerband 1318 sind vorgesehen, um das Flüssigkristallanzeigesubstrat 1304 mit dem Schaltungssubstrat 1308 zu verbinden.
Das Flüssigkristallanzeigesubstrat 1304 umfasst zwei transparente Substrate 1304a und 1304b und eine dazwischen gekapselte Flüssigkristalltafel, und bildet eine Punktmatrixtyp-Flüssigkristallanzeigetafel. Eine Ansteuerschaltung 1004, die in 17 gezeigt ist, und eine Anzeigeinformations-Verarbeitungsschaltung 1002 können auf einem transparenten Substrat vorgesehen sein. Andere Schaltungen, die nicht auf dem Flüssigkristallanzeigesubstrat 1304 montiert sind, können auf der Leiterplatte 1308 in 18 als Schaltungen außerhalb des Flüssigkristallanzeigesubstrats montiert sein.
Der in 20 gezeigte Mobilfunkempfänger benötigt ein Flüssigkristallanzeigesubstrat 1304 und eine Leiterplatte 1308. Wenn eine Flüssigkristallanzeigevorrichtung als Teil in einer elektronischen Vorrichtung verwendet wird und eine Anzeige-Ansteuerschaltung auf einem transparenten Substrat montiert ist, ist die minimale Einheit der Flüssigkristallanzeigevorrichtung ein Flüssigkristallanzeigesubstrat 1304. Alternativ kann ein Flüssigkristallanzeigesubstrat 1304, das an einem Metallrahmen 1302 als Gehäuse befestigt ist, als Flüssigkristallanzeigevorrichtung wie ein Teil einer elektronischen Vorrichtung verwendet werden. In einem Hintergrundlichttyp wird eine Flüssigkristallanzeigevorrichtung hergestellt durch Montieren eines Flüssigkristallanzeigesubstrats 1304 und einer Lichtführung 1306, die mit einer Hintergrundlampe 1306a versehen ist, in den Metallrahmen 1302. Alternativ, wie in 21 gezeigt ist, wird ein Bandträgergehäuse (TCP) 1320, das ein Polyimidband 1322 umfasst, das mit einem metallisch leitenden Film und einem darauf montierten IC-Chip 1324 versehen ist, mit einem von zwei transparenten Substraten 1304a und 1304b in einem Flüssigkristallanzeigesubstrat 1304 verbunden, um als Flüssigkristallanzeigevorrichtung verwendet zu werden, die ein Teil der elektronischen Vorrichtung ist.
Die vorliegende Erfindung ist nicht auf die obenerwähnten Beispiele beschränkt und erlaubt verschiedene Modifikationen innerhalb des Umfangs der vorliegenden Erfindung. Zum Beispiel ist die vorliegende Erfindung neben verschiedenen Flüssigkristalltafeln auf Elektrolumineszenzvorrichtungen und Plasmaanzeigevorrichtungen anwendbar.
Industrielle Anwendbarkeit
Gemäß dem Verfahren zum Herstellen des Dünnschichttransistors, das oben beschrieben worden ist, werden durch die Nass-Anlassbehandlung nach dem Ausbilden der Gate-Elektrode, die den Source- und Drain-Bereichen und dem durch die Gate-Isolationsschicht getrennten Kanalbereich zugewandt ist, die Bindungen zwischen Atomen in den Siliciumoxidschichten, wie z. B. der Gate-Isolationsschicht, mittels Feuchtigkeit stabilisiert, so dass eine Änderung der elektrischen Eigenschaften des Dünnschichttransistors reduziert wird, was zu einer verbesserten Beständigkeit führt. Genauer kann ein Nass-Anlassen unter den Bedingungen einer Temperatur von 300°C oder mehr und für eine Zeitspanne von wenigstens einer Stunde die Änderung der Kennlinie V_gs-I_ds im BT-Test und im Strombeanspruchungstest effektiv reduzieren.

Claims

Verfahren zur Fertigung eines Dünnschicht-Transistors, der einen Kanalbereich umfasst, bestehend aus einer Nicht-Einzelkristall-Silicium-Dünnschicht (17), die einer Gate-Elektrode (19) mit einer dazwischen befindlichen Gate-Isolierschicht (18) eines Feldeffekt-Transistors zugewandt ist, wobei die Gate-Isolierschicht (18) nur aus einer Schicht aus Siliciumoxid besteht, wobei das Verfahren dadurch gekennzeichnet ist, dass die Gate-Isolierschicht (18) wenigstens nach der Ausbildung der Gate-Isolierschicht (18) in einer feuchten Atmosphäre nass-angelassen wird.
Verfahren zur Fertigung eines Dünnschicht-Transistors nach Anspruch 1, bei dem die Gate-Isolierschicht (18) mittels eines PECVD-Prozesses oder eines TEOS-PECVD-Prozesses ausgebildet wird.
Verfahren zur Fertigung eines Dünnschicht-Transistors nach einem der Ansprüche 1 oder 2, bei dem das Nass-Anlassen in einer feuchten Atmosphäre bei einer Temperatur von 300°C oder höher und für eine Dauer von einer Stunde oder länger durchgeführt wird.
Verfahren zur Fertigung eines Dünnschicht-Transistors nach irgendeinem der Ansprüche 1 bis 3, das ferner umfasst: einen Schritt zum Ausbilden einer Isolations-Zwischenschicht (21), die aus einer Siliciumoxid-Schicht besteht, die die Nicht-Einzelkristall-Silicium-Dünnschicht oder die Gate-Elektrode (19) abdeckt, wobei das Nass-Anlassen nach dem Ausbilden der Isolations-Zwischenschicht (21) durchgeführt wird.
Verfahren zur Fertigung eines Dünnschicht-Transistors nach An spruch 4, bei dem die Isolations-Zwischenschicht (21) eine Siliciumoxid-Schicht ist, die mittels eines TEOS-PECVD-Prozesses ausgebildet wird.
Verfahren zur Fertigung eines Dünnschicht-Transistors nach Anspruch 1, bei dem eine darunterliegende Isolierschicht (15), die aus einer Siliciumoxid-Schicht besteht, auf einem Glassubstrat (14) ausgebildet ist und die Nicht-Einzelkristall-Silicium-Dünnschicht auf der darunterliegenden Isolierschicht (15) ausgebildet ist.
Verfahren zur Fertigung eines Dünnschicht-Transistors nach Anspruch 6, bei dem das Anlassen in einer feuchten Atmosphäre nach dem Ausbilden der darunterliegenden Isolierschicht (15) durchgeführt wird.
Verfahren zur Fertigung eines Dünnschicht-Transistors nach einem der Ansprüche 6 oder 7, bei dem die darunterliegende Isolierschicht (15) mittels eines PECVD-Prozesses oder eines TEOS-PECVD-Prozesses ausgebildet wird.
Verfahren zur Fertigung eines Dünnschicht-Transistors nach irgendeinem der Ansprüche 6 bis 8, bei dem die Dicke der darunterliegenden Isolierschicht (15) im Bereich von 100 nm bis 500 nm liegt.
Verfahren zur Fertigung eines Dünnschicht-Transistors nach Anspruch 1, bei dem sich die Gate-Elektrode (19) auf einem Substrat (14) befindet; und wobei das Substrat, das mit wenigstens der Gate-Isolierschicht (18) versehen ist, in ein Heißwandsystem eingesetzt wird und einem Nass-Anlassen in einer feuchten Atmosphäre unterworfen wird.
Verfahren zur Fertigung eines Dünnschicht-Transistors nach Anspruch 10, bei dem das Nass-Anlassen in einer feuchten Atmosphäre mit einem Partialdruck des Wassers von 10 Torr oder mehr durchgeführt wird.
Verfahren zur Fertigung eines Dünnschicht-Transistors nach einem der Ansprüche 10 oder 11, bei dem das Nass-Anlassen bei einer Temperatur von 300°C bis 500°C durchgeführt wird.
Verfahren zur Fertigung eines Dünnschicht-Transistors nach einem der Ansprüche 10 oder 11, bei dem das Nass-Anlassen bei einer Temperatur von 300°C bis 500°C für eine Dauer von einer Stunde oder länger durchgeführt wird.