DD295290A5

DD295290A5 - CIRCUIT ARRANGEMENT FOR ELIMINATING STOERIMPULSES IN DIGITAL SIGNALS

Info

Publication number: DD295290A5
Application number: DD34163890A
Authority: DD
Inventors: Kurt Plewka
Original assignee: Carl Zeiss Jena Gmbh,De
Priority date: 1990-06-14
Filing date: 1990-06-14
Publication date: 1991-10-24

Abstract

Die Erfindung betrifft eine Schaltungsanordnung zur Beseitigung von Stoerimpulsen in Digitalsignalen. Die Schaltungsanordnung dient der Ausblendung auftretender Stoerimpulse in Digitalsignalen, die zeitlich unterhalb einer vorbestimmten Minimallaenge liegen. Sie wird in Anlagen, die Digitalsignale mit kurzzeitigen Stoerungen verarbeiten, genutzt. Ein digitales Fehlersignal wird einem ersten Logikelement zugefuehrt, das ausgangsseitig mit dem Setzeingang eines Zaehlerschaltkreises verbunden ist. Ein zweites Logikelement ist ausgangsseitig an den vorwaertszaehlenden Takteingang des Zaehlerschaltkreises angeschlossen, dessen Eingang mit dem anderen Eingang des ersten Logikelementes verbunden und an den Eingang einer Steuereinheit gefuehrt ist. Ein drittes Logikelement ist ausgangsseitig an diesen Eingang geschalten. Die entsprechenden Ausgaenge des Zaehlerschaltkreises sind mit den beiden Eingaengen des dritten Logikelementes verbunden. Ein Ausgang der Steuereinheit ist an den Ruecksetzeingang des Zaehlerschaltkreises gelegt, wobei ihr anderer Ausgang am weiteren Eingang des zweiten Logikelementes liegt. Ein Bus verbindet die Steuereinheit mit einem Rechner, wobei in Abhaengigkeit von der Art der Auswertung der Signale im Rechner (Interrupt- oder Pollingbetrieb) die Steuereinheit zur sofortigen Auswertung oder beliebig langen Speicherung des angezeigten Fehlersignales vorgesehen ist. Fig. 1{Stoerimpulsbeseitigung; Digitalsignale; Zaehlerschaltkreis; Logikelemente, mehrere; Steuereinheit; Mikrorechner; Fehlersignal}The invention relates to a circuit arrangement for eliminating interference pulses in digital signals. The circuit arrangement serves to block out occurring interference pulses in digital signals, which are temporally below a predetermined minimum length. It is used in systems that process digital signals with short-term disturbances. A digital error signal is fed to a first logic element, which is connected on the output side to the set input of a counter circuit. A second logic element is connected on the output side to the forward-counting clock input of the counter circuit whose input is connected to the other input of the first logic element and fed to the input of a control unit. A third logic element is connected on the output side to this input. The corresponding outputs of the counter circuit are connected to the two inputs of the third logic element. An output of the control unit is applied to the reset input of Zaehlerschaltkreises, with its other output is located at the other input of the second logic element. A bus connects the control unit to a computer, wherein, depending on the type of evaluation of the signals in the computer (interrupt or polling operation), the control unit is provided for immediate evaluation or arbitrarily long storage of the displayed error signal. Fig. 1 {impulse elimination; Digital signals; Zaehlerschaltkreis; Logic elements, several; Control unit; Microcomputer; Error signal}

Description

4. Anlegen des Störsignales an den seriellen Eingang eines Schieberegisters und Überwachung der Ausgänge durch ein Koinzidenzgatter.4. Applying the disturbance signal to the serial input of a shift register and monitoring the outputs through a coincidence gate.

Zu diesen Lösungen zählen auch die DD-AS 1186502 und die DE-AS 2415564, die eine Schaltung zur Sperrung von Eingangsimpulsen, welche hier lösungsbezogen eine Mindestdauer unterschreiten, und eine Schaltung zur Störsignalunterdrückung bei digitaler Signalübertragung beschreiben. Die Lösung der DE-AS 1186502 besitzt den Nachteil, daß sie fertigungstechnisch nur mit erhöhtem Aufwand realisierbar ist, wobei die benutzten Verzögerungsleitungen zu groß und zu teuer sowie nicht integrierbar sind. Die Anordnung ist nur für Impulse kurzer Dauer mit ca. 1 ps und nur für dynamische Ankopplung geeignet. Nachteilig wirkt sich bei der DE-AS 2415564 aus, daß der Nutzitipuls beim Auftreten eines negativen Störimpulses nach einer Mindestimpulsnutzlänge nur verkürzt anliegt, da hier die Schieberegisterkoinzidenzzeit abzurechnen ist, wobei die Anzahl der Schieberegisterstufen mit beispielweise nur drei begrenzt ist. Mit dieser Lösung ist auch die Speicherung des Fehlersignals nicht möglich. Die Sperrung der Anordnung ist nur durch ein zusätzlich installiertes Flipflop gelöst. Mit der EP 0236840 bzw. DE-AS 3608440 ist weiterhin eine Lösung bekannt, die ein Verfahren und eine Anordnung zur Störsignal-Unterdrückung anbietet. Hier ist mit Hilfe einer Störsignal-Unterdrückungsschaltung, die in einem digitalen Signalverarbeitungssystem zwischen einer Impuls-Verarbeitungsschaltung und einer Eingangssignalleitung angeordnet ist, die Beseitigung von positiven und negativen Störimpulsen vorgesehen, wobei die Amplitude der Störimpulse der Amplitude der Nutzsignale etwa entspricht. Die Störsignal-Unterdrückungsschaltung umfaßt eine Impulslängen-Bewertungsschaltung und eine Impulspausen-Bewertungsschaltung, die jeweils nur die Impulse bzw. Impulspausen, deren zeitliche Länge kleiner als der erste vorgegebene Grenzwert ist, unterdrücken. Mit ihr werden nur die negativen und positiven Störspannungsspitzen abgeschnitten. Ein weiterer Nachteil zeigt sich in einem hohen Aufwand der Realisierbarkeit der Anordnung und Fertigung derselben, wobei hier die Impulslängenbewertung als Analogschaltung schlecht integrierbar ist. Es sind weitere Lösungen im Stand der Technik bekannt, wie sie beispielsweise in der DD-PS 245542 und der DD-PS 248008 angegeben sind. Die DD-PS 245542 benutzt ebenfalls ein Schieberegister zur digitalen Aussiebung von Störimpulsen, aber nur innerhalb weniger Taktimpulse. Die DD-PS 248008 verwendet eine Schaltungsanordnung zur Klassifizierung von Impulsen verschiedener Länge bei gleichzeitiger Eliminierung von Störimpulsen, deren Bestandteil ein Impulszähler ist, der die Grenzen der zu unterscheidenden Impulslängen festlegen soll. Dieser Zähler wird nicht gleichzeitig als Speicher verwendet, so daß separate» Speicher in der Anordnung dem Zähler nachgeschaltet sind. Ein ausgangsseitig mit der Schaltung verknüpftes UND-Glied, das eingangsseitig einerseits an den Ausgang eines Flipflop und andererseits an einen Ausgang des Impulszählers geschaltet ist, realisiert hier nur eine Schutzzählerfunktion und eine Zählerzustandsübertragung, aber keine Zählerstandsauswertung.Among these solutions include the DD-AS 1186502 and DE-AS 2415564, which describe a circuit for blocking input pulses, which are below a minimum duration in terms of solution, and a circuit for noise suppression in digital signal transmission. The solution of DE-AS 1186502 has the disadvantage that it can be realized in terms of manufacturing technology only with increased effort, the used delay lines are too large and too expensive and not integrable. The arrangement is only suitable for pulses of short duration with approx. 1 ps and only for dynamic coupling. A disadvantage of the DE-AS 2415564, that the Nutzitipuls abuts when shortening a negative glitch after a Mindestimpulsnutzlänge only shortened, since here the shift register coincidence time is to be billed, the number of shift register stages is limited, for example, only three. With this solution, the storage of the error signal is not possible. The blocking of the arrangement is only solved by an additionally installed flip-flop. With the EP 0236840 and DE-AS 3608440 a solution is further known, which offers a method and an arrangement for noise suppression. Here, with the aid of a noise suppression circuit, which is arranged in a digital signal processing system between a pulse processing circuit and an input signal line, the elimination of positive and negative glitches is provided, wherein the amplitude of the glitches approximately equal to the amplitude of the useful signals. The noise suppression circuit comprises a pulse width weighting circuit and a pulse gap weighting circuit each of which suppresses only the pulses whose pulse length is less than the first predetermined threshold. With it only the negative and positive noise spikes are cut off. Another disadvantage is shown in a high cost of the feasibility of the arrangement and production thereof, in which case the pulse length evaluation as an analog circuit is poorly integrated. Other solutions are known in the art, as indicated for example in DD-PS 245542 and DD-PS 248008. DD-PS 245542 also uses a shift register for the digital screening of glitches, but only within a few clock pulses. The DD-PS 248008 uses a circuit arrangement for the classification of pulses of different lengths with simultaneous elimination of glitches, which includes a pulse counter is to set the limits of the pulse lengths to be distinguished. This counter is not used as memory at the same time, so that separate »memories in the array are connected downstream of the counter. An output connected to the circuit AND gate, the input side, on the one hand connected to the output of a flip-flop and on the other hand to an output of the pulse counter realized here only a protection counter function and a counter state transfer, but no meter reading.

Object of the invention

Ziel der Erfindung ist es, eine Schaltungsanordnung zur Beseitigung von Störimpulsen in Digitalsignalen zu realisieren, die mit vertretbarem technischem Aufwand das Ausblenden von Störimpulsen in Digitalsignalen ermöglicht.The aim of the invention is to realize a circuit arrangement for the elimination of glitches in digital signals, which enables the masking of glitches in digital signals with reasonable technical effort.

Explanation of the essence of the invention

Der Erfir. Jung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Beseitigung von Störimpulsen in Digitalsignalen zu schaffen, mit der in Digitalsignalen zuverlässig auftretende Störimpulse ausblendbar sind, die zeitlich unterhalb einer vorbestimmten Minimallänge liegen.The Erfir. Jung is based on the object to provide a circuit arrangement for eliminating glitches in digital signals, with the reliably occurring in digital signals glitches are faded, which are temporally below a predetermined minimum length.

Erfindungsgemäß wird diese Aufgabe für eine Schaltungsanordnung zur Beseitigung von Störimpulsen in Digitalsignalen, die sich aus einem Zählerschaltkreis, mehreren Logikelementen und einer Steuereinheit zusammensetzt, wobei elektronische Bauelemente zur Anwendung vorgesehen sind, bei der alle Dateneingänge des Zählerschaltkreises an ein Massepotential gelegt sind, bei der ein Setzeingang des Zählerschaltkreises mit einem Ausgang eines ersten Logikelementes verbunden ist, bei der ein Rücksetzeingang des Zählerschaltkreises an einen ersten Ausgang der Steuereinheit gelegt ist, deren Eingang leitungsmäßig über einen ersten und einen zweiten Knotenpunkt an einen Eingang des ersten Logikelementes geführt ist, bei der ein weiterer Eingang des ersten Logikelementes zur Aufnahme eines Fehlersignales vorgesehen ist, wobei zwischen einem Rechner und der Steuereinheit ein Mikrorechnerbus installiert ist, bei der alle Verbindungen elektrisch leitend gestaltet sind, dadurch gelöst, daß der zweite Knotenpunkt mit einem Eingang eines zweiten Logikelementes verbunden ist, dessen weiterer Eingang an einen zweiten Ausgang der Steuereinheit gelegt ist, daß ein vorwärtszählender Takteingang des Zählerschaltkreises mit einem Ausgang des zweiten Logikschaltkreises verbunden ist, daß zwischen den beiden Ausgängen des Zählerschaltkreises und den beiden Eingängen eines dritten Logikelementes eine Verbindung vorgesehen ist und daß ein Ausgang des dritten Logikelementes mit dem ersten Knotenpunkt verbunden ist.According to the invention this object is for a circuit arrangement for eliminating glitches in digital signals, which is composed of a counter circuit, a plurality of logic elements and a control unit, wherein electronic components are provided for application, in which all data inputs of the counter circuit are connected to a ground potential, in a Set input of the counter circuit is connected to an output of a first logic element, in which a reset input of the counter circuit is connected to a first output of the control unit whose input is conducted line-wise via a first and a second node to an input of the first logic element, in which another Input of the first logic element is provided for receiving an error signal, wherein between a computer and the control unit a microcomputer bus is installed, in which all connections are designed to be electrically conductive, thereby, d ate the second node is connected to an input of a second logic element whose further input is applied to a second output of the control unit, that a count-up clock input of the counter circuit is connected to an output of the second logic circuit that between the two outputs of the counter circuit and the two Inputs of a third logic element is provided a connection and that an output of the third logic element is connected to the first node.

Die Schaltungsanordnung ist so gestaltet, daß das erste und das zweite Logikelement ein ODER-Glied und das dritte Logikelement ein UND-Glied ist. Sie ist durchaus auch ohne Einbindung eines UND-Gliedes als drittes Logikelement realisierbar, in dem nur ein Ausgang des Zählerschaltkreises belegt und mit dem ersten Knotenpunkt verbunden ist. Die Steuereinheit der Schaltung stellt ein Mikroprozessorsystem dar, dessen Paralleleingabe- bzw. -ausgabeeinheit über einen Mikrorechnerbus mit einem Rechner verbunden ist.The circuit arrangement is designed so that the first and the second logic element is an OR gate and the third logic element is an AND gate. It is quite feasible even without integration of an AND gate as the third logic element, in which only one output of the counter circuit is occupied and connected to the first node. The control unit of the circuit is a microprocessor system whose parallel input / output unit is connected to a computer via a microcomputer bus.

Der schaltungsmäßig vorgesehene Zählerschaltkreis soll als Baustein sowohl die Ausblende- als auch die Speicherfunktion Störsignale übernehmen. Zur Festlegung der Ausblendezeit sind vorteilhafterweise mit einer Koinzidenzschaltung auch Zählerstände heranziehbar, die gleiche Pegel an mehreren Ausgängen des Zählerbausteins erfassen. Die Steuereinheit kann die sofortige Auswertung eines angezeigten Fehlersignals vornehmen (Interruptbetrieb). Erfolgt nicht sofort die Abarbeitung des Fehlersignals (Pollingbetrieb), so läßt sich eine beliebig lange Speicheizeit des Fehlers erreichen. Sie entsteht durch geeignete Ausbildung oder Programmierung der Steuereinheit in der Weise, daß nach der Fehlerfeststellung die abgefragten Taktimpulse ausbleiben oder in einer vorteilhaften Ergänzung der erfindungsgemäßenThe circuit provided counter circuit is to take over both the blanking and the memory function noise as a block. In order to determine the blanking time, meter readings can advantageously also be taken with a coincidence circuit which detect the same level at a plurality of outputs of the meter module. The control unit can carry out the immediate evaluation of a displayed error signal (interrupt operation). If the error signal is not processed immediately (polling mode), the fault can be stored for any length of time. It is formed by appropriate training or programming of the control unit in such a way that after the error detection the queried clock pulses fail or in an advantageous supplement of the invention

Solution by inserting a simple logic operation element before the clock input of the counter circuit. In addition, by a suitable choice of the clock times a universal adaptability of the arrangement according to the invention

an die auftretenden Störprobleme.to the occurring interference problems.

It is essential that a counter module is also suitable as a component for storing a fault. It becomes clear that in Depending on the type of evaluation in the microcomputer (interrupt or polling) different logical Links are possible with minimal effort. The larger temporal variation is visible because the Counter module significantly more different counter positions than equivalent other switching elements. The proposed circuit arrangement is for the removal of glitches in digital signals occurring glitches

zuverlässig ausblendbar, die zeitlich unterhalb einer vorbestimmten Minirr süängo liegen. Sie ist mit vertretbarem technischemreliably fade out, which are temporally below a predetermined Minirr süängo. It is with reasonable technical

Effort feasible. embodiments The invention will be explained below with reference to two embodiments. In the accompanying drawings shows Fig. 1: the circuit arrangement according to the invention for eliminating Störimpuit jn in digital signals; Fig. 2: the timing diagram of the circuit arrangement according to the invention; 3 shows the circuit arrangement according to the invention with various possible variants; 4 shows the pulse diagram of the circuit arrangement according to the invention with various possible variants.

Die in Fig. 1 dargestellte Schaltungsanordnung in allgemeinster Form umfaßt einen Zählerschaltkreis 23, drei Logikelemente 21, 22,24 und eine Steuereinheit 25. Das erste Logikelement 21 und das zweite Logikelement 22 verkörpert jeweils ein ODER-Glied, wobei das dritte Logikelement 24 ein UND-Glied ist. Die Steuereinheit 25 stellt schaltungsgemäß eine Paralleleingabe- bzw. -ausgabeeinheit (PIO) dar, die über einen Mikrorechnerbus 26 mit einem Rechner verbunden ist. Alle in der Anordnung zwischen den Schaltelementen aufgeführten Verbindungen sind elektrisch leitend ausgelegt.The circuit arrangement shown in Fig. 1 in the most general form comprises a counter circuit 23, three logic elements 21, 22,24 and a control unit 25. The first logic element 21 and the second logic element 22 each represents an OR gate, wherein the third logic element 24 is an AND Member is. The control unit 25 according to the circuit is a parallel input or output unit (PIO), which is connected via a microcomputer bus 26 to a computer. All compounds listed in the arrangement between the switching elements are designed to be electrically conductive.

Die Realisierungsform der Schaltung sieht den Einsatz elektronischer Schaltelemente vor, wobei die.Dateneingänge A, B, C, D des Zählerschaltkreises 23 über eine Leitungsbrücke miteinander verbunden und an ein Massepotential gelegt sind. Das Fehlersignal F liegt auf der Leitung 38 im stationären Fall auf niedrigem Potential. Der Zählerschaltkreis 23 ist im Ausgangszustand und nach der Abarbeitung eines Fehlers durch das Rücksetzsignal auf der Leitung 33, das die Steuereinheit 25 des Mikrorechnersystems erzeugt, auf seinen Ausgangszustand zurückgesetzt, das heißt niedriges Potential liegt an seinen Ausgängen Q_A, Qb, Qo Qo- Das ODER-Glied 21 erzeugt demzufolge am Setzeingang S des Zählerschaltkreises 23 ebenfalls niedriges Potential.The implementation of the circuit provides for the use of electronic switching elements, wherein the data inputs A, B, C, D of the counter circuit 23 are connected to one another via a line bridge and connected to a ground potential. The error signal F is on the line 38 in the stationary case at low potential. The counter circuit 23 is in the initial state and after the execution of an error by the reset signal on the line 33 which generates the control unit 25 of the microcomputer system, reset to its initial state, that is, low potential is at its outputs Q _A , Qb, Qo Qo- Das OR gate 21 consequently also generates low potential at the set input S of the counter circuit 23.

Damit ist gesichert, daß die Ausgänge Qa, Qb. Qc> Qq des Zählerschaltkreises 23 auf niedrigem Potential trotz eintreffender Taktimpulse am Takteingang T_v des Zählerschaltkreises 23 bleiben, weil die Dateneingänge A bis D an Masse liegen. Sobald ein Fehlersignal F auftritt führt die Leitung 38 hohes Potential, das auf den Setzeingang S des Zählerschaltkreises 23 übertragen wird. Da am ersten Knotenpunkt 27 ein niedriges Potential erhalten bleibt, können jetzt die von der PIO 25 gelieferten Taktimpulse über das ODER-Glied 22 auf den Zählerschaltkreis 23 einwirken. Liegt das Fehlersignal Fzeitlich so lange an, bis die Taktimpulse die Ausgänge Q_A und Q_B auf hohes Potential geschaltet haben, erhält der Knotenpunkt 27 über das UND-Glied 24 hohes Potential. Dieses hohe Potential bildet die Übertragung des Fehlersignals F zum Mikrorechnersystem. Es stoppt den Zählerschaltkreis 23, indem am Takteingang T_v keine Taktimpulse mehr auftreten.This ensures that the outputs Qa, Qb. Qc> Qq of the counter circuit 23 at low potential despite incoming clock pulses at the clock input T _{v of} the counter circuit 23 remain because the data inputs A to D are grounded. As soon as an error signal F occurs, the line 38 carries high potential, which is transmitted to the set input S of the counter circuit 23. Since a low potential is maintained at the first node 27, the clock pulses supplied by the PIO 25 can now act on the counter circuit 23 via the OR gate 22. If the error signal Fzeitlich so long until the clock pulses have the outputs Q _A and Q _{B switched} to high potential, the node 27 is replaced by the AND gate 24 high potential. This high potential forms the transmission of the error signal F to the microcomputer system. It stops the counter circuit 23 by no more clock pulses occur at the clock input T _v .

Diese Verhältnisse sind in Fig. 2 im Impulsdiagramm einzeln dargestellt. In diesem Impulsdiagramm ist auch deutlich zu erkennen, daß das Fehlersignal F am Knotenpunkt 27 erst dann zur Abarbeitung über die Elemente 25 und 26 des Mikrorechnersystems bereitsteht, wenn die vorgeschriebene Stellung des Zählerschaltkreises 23 erreicht ist. Die Wirkungsweise der erfindungsgemäßen Schaltungsanordnung mit verschiedenen möglichen Varianten, im besonderen in einer typischen Anwendung zur Verarbeitung von drei Fehlersignalen Ft bis F₃, die in digitaler Form vorliegen, wird nachfolgend anhand von Fig. 3 dargestellt. Die in Fig. 3 dargestellte Anordnung umfaßt drei Zählerschaltkreise 7 bis 9; vier ODER-Glieder 12 bis 14 und 17, ein UND-Glied 15 und eine Steuereinheit 4. Die Steuereinheit 4 ist hier ein Mikroprozessorsystem, dessen Paralleleingabe· bzw. -ausgabeeinheit (PIO) über einen Mikrorechnerbus 5 mit einem Rechner verbunden ist. Alle in der Anordnung aufgeführten Verbindungen zwischen den Schaltelementen sind elektrisch leitend ausgelegt, wobei schaltungstechnisch der Einsatz elektronischer Schaltelemente als mögliche Realisierungsform vorgesehen ist. Die Dateneingänge A, B, C, D der Zählerschaltkreise 7 bis 9 sind über eine Leitungsbrücke verbunden und an ein Massepotential gelegt.These relationships are shown individually in FIG. 2 in the timing diagram. It can also be clearly seen in this pulse diagram that the error signal F at the node 27 is only ready for processing via the elements 25 and 26 of the microcomputer system when the prescribed position of the counter circuit 23 has been reached. The operation of the circuit arrangement according to the invention with various possible variants, in particular in a typical application for processing three error signals Ft to F ₃ , which are present in digital form, is illustrated below with reference to FIG. The arrangement shown in Fig. 3 comprises three counter circuits 7 to 9; four OR gates 12 to 14 and 17, an AND gate 15 and a control unit 4. The control unit 4 is here a microprocessor system, the parallel input and output unit (PIO) via a microcomputer bus 5 is connected to a computer. All connections between the switching elements listed in the arrangement are designed to be electrically conductive, wherein the use of electronic switching elements is provided as a possible realization form in terms of circuitry. The data inputs A, B, C, D of the counter circuits 7 to 9 are connected via a line bridge and connected to a ground potential.

Zu Beginn aller Überwachungsprozesse stellt die Steuereinheit 4 über die Leitung 6 die Zählerschaltkreise 7 bis 9 aller drei Kanäle durch einen kurzen Impuls hohen Pegels über die Rücksetzeingänge R zurück. Das Fehlersignal Fi vom ersten Kanal wird über Leitung 1 in die Schaltungsanordnung eingespeist. Es gelangt nach der Befreiung von seinen Störsignalen über die Leitung 10 zum Mikrorechner. Die Quelle des auf Leitung 10 vorhandenen Digitalsignals ist der Ausgang Q₀ des Zählerschaltkreises 7. Der Ausgang Q_Ddes Bausteines 7, der über Leitung 43 und Knotenpunkt 48 mit Leitung 10 und über Leitung 50 mit der Steuereinheit 4 verbunden ist, befindet sich nach dem Rücksetzen auf niedrigem Pegel. Seitdem sendet der Rechner über die Leitung 11 Taktimpulse niedrigen Potentials zu allen drei Zählerschaltkreisen 7 bis 9. Ist ein Fehler aufgetreten, so besitzt die Leitung 1 ein hohes Potential und das ODER-Glied 12 kann den Zählerschaltkreis 7 nicht beeinflussen. Statt dessen bewirken jetzt die ständig über die Leitung 11 eintreffenden Taktimpulse mit ihrer positiven Flanke hier ein Vorwärtszählen des Zählerschaltkreises 7. Je länger das Fehlersignal F₁ anliegt, um so höher steigt der Zählerstand. Im ersten Kanal entsteht so nach 2³ Taktimpulsen das dem Rechner auf Leitung 10 gemeldete Fehlersignal in Gestalt hohen Pegels, das beispielsweise sofort einen Interrupt auslösen kann. Sofern das Fehlersignal Fi eine kürzere Zeit anliegt, bewirkt sein niedriger Pegel zusammen mit dem niedrigen Pegil auf Leitung 10 über das ODER-Glied 12 ein Laden des Zählerbausteines 7 mit den Dateneingängen A bis D, die auf niedrigem Potential liegen und somit alle Zählerausgänge Qa bis Q₀ auf niedriges Potential setzen. Im zweiten Kanal wird das Fehlersignal F₂ über Leitung 2 eingespeist, wobei hier dargestellt ist, daß die Anordnung auch Fehlersignale vortäuschendeAt the beginning of all monitoring processes, the control unit 4 via the line 6, the counter circuits 7 to 9 of all three channels by a short pulse of high level on the reset inputs R back. The error signal Fi from the first channel is fed via line 1 into the circuit arrangement. It arrives after the liberation of its interference signals via the line 10 to the microcomputer. The source of the present on line 10 digital signal is the output Q _{0 of} the counter circuit 7. The output Q _{D of} the block 7, which is connected via line 43 and node 48 to line 10 and via line 50 to the control unit 4, located after the Reset to low level. Since then, the computer sends over the line 11 clock pulses of low potential to all three counter circuits 7 to 9. If an error has occurred, the line 1 has a high potential and the OR gate 12 can not affect the counter circuit 7. Instead, now cause the constantly on the line 11 arriving clock pulses with its positive edge here an up counting of the counter circuit 7. The longer the error signal F ₁ is applied, the higher the count rises. In the first channel so after 2 ³ clock pulses the computer reported on line 10 error signal in the form of high level, which can trigger an interrupt immediately, for example. If the error signal Fi applied for a shorter time, causes its low level together with the low Pegil on line 10 via the OR gate 12 a loading of the counter module 7 with the data inputs A to D, which are at low potential and thus all counter outputs Qa to Set Q ₀ to low potential. In the second channel, the error signal F _{2 is} fed via line 2, wherein it is shown here that the arrangement also simulates error signals

Störimpulse unterdrücken kann, die kürzer sind als eine Zahl von Taktimpulsen, die sich nicht nur durch eine einzige Zweierpotenz ausdrücken läßt. Das entsprechende Dekodierungselement ist das UND-Glied 15. Vom Eingang der Leitung 2 können deshalb Störimpulse unterdrückt werden, die kürzer a's (2³ + 2^J) Taktimpulse sind. Das bedeutet, daß eine Interruptauslösung im Mikrorechner über Leitung 16 erst nach dieser Zeit erfolgen kann.Can suppress glitches that are shorter than a number of clock pulses that can not be expressed only by a single power of two. The corresponding decoding element is the AND gate 15. From the input of the line 2 can therefore be suppressed impulses which are shorter a's (2 ³ + 2 ^J ) clock pulses. This means that an interrupt triggering in the microcomputer via line 16 can only take place after this time.

Soll die Fehlermeldung im Rechner bei weiterer Aussendung von Taktimpulsen nicht durch Unterbrechung (Interrupt) erfolgen, so kann die Konfiguration der erfindungsgemäßen Lösung nach dem Beispiel der Ausführung im Kanal 3 erfolgen. Dort ist die Leitung 11 zur Einspeisung der Taktsignale über den Knotenpunkt 48 und die Leitung 55 an den Knotenpunkt 37 und von dort über die Leitung 61 an ein zusätzliches ODER-Glied 17 geführt, das außerdem vom Ausgang Q_c des Zählerschaltkreises 9, der über die Leitung 67, den Knotenpunkt 66, die Leitung 19, den Knotenpunkt 64, und der Leitung 65 mit dem ODER-Glied 17 verbunden ist, beeinflußt wird. Dieses auf Leitung 19 über Leitung 36 dem Mikrorechner zugeführte verarbeitete Fehlersignal, das vom Eingang der Leitung 3 stammt, braucht somit nicht unmittelbar abgefragt werden. Es steht beliebig lange zur Auswertung bereit. Das Impulsdiagramm in Fig.4 demonstriert die Verhältnisse im einzelnen, die mit der Anordnung nach Fig. 3 bewirkt werden. Zum besseren Verständnis enthält Fig.4 links neben den Kurvenzügen die Nummer der Leitung, in der die betreffenden Signale auftreten, und die Signalbezeichnung auf dem Kurvenzug.If the error message in the computer with further transmission of clock pulses not by interruption (interrupt), so the configuration of the inventive solution according to the example of execution in the channel 3 can be done. There, the line 11 for feeding the clock signals via the node 48 and the line 55 to the node 37 and from there via the line 61 to an additional OR gate 17, which also from the output Q _{c of} the counter circuit 9, via the Line 67, the node 66, the line 19, the node 64, and the line 65 is connected to the OR gate 17 is affected. This processed on the line 19 via line 36 to the microcomputer processed error signal that comes from the input of the line 3, thus need not be queried immediately. It is available for evaluation for any length of time. The timing diagram in FIG. 4 demonstrates in detail the conditions which are brought about with the arrangement according to FIG. 3. For a better understanding Fig.4 contains left of the curves the number of the line in which the signals occur, and the signal designation on the curve.

Es ist zu erkennen, daß die Zählvorgänge in Abhängigkeit von den Taktimpulsen auf Leitung 11, d. h. von deren positiver Flanke, stattfinden. Sie sind deshalb als oberster Impulszug abgebildet. Darunter ist ein angenommenes Fehlersignal F, auf Leitung 1 dargestellt, daß die entsprechende Weiterschaltung der Ausgänge Qa bis Qo vom Zählerbaustein 7 im ersten Verarbeitungskanal bewirkt. Sein kurzes Störsignal (niedriger Pegel) wird nicht weiter über den Ausgang Qo zur PIO übertragen, da die Fehlersignallänge noch nicht den auszuwertenden Zählerstand (Leitung 10:Q_D 6 8 Taktimpulse) erreicht. Dafür wird der Zählerbaustein 7 über seinen Eingang S auf Leitung 44 vom kurzzeitigen Nullpegel auf Leitung 1 so beeinflußt, daß die auf niedrigem Pegel liegenden Dateneingänge A bis D die entsprechenden Ausgänge ebenfalls auf niedrigen Pegel setzen. Dieses ist in Fig.4 nach der fünften erhaltenen Taktflanke der Fall. Nachdem das Fehlersignal Fi acht Taktfltnken lang anlag (Taktflanke 6 bis 13), erreich! Qq hohen Pegel und stellt somit das an die PIO weiter gemeldete Fehlersignal dar, das zusammen mit den anderen Zählerausgängen Qa bis Qc nach Abarbeitung des Fehlersignals durch ein von der PIO auf der Leitung 6 in Gestalt hohen Pegels eingespeisten Rücksetzsignal über den Eingang R des Zählerbausteins zurückgesetzt wird. Aus dem zweiten Kanal (Fehlersignal F₂ am Eingang der Leitung 2) ist der Signalverlauf auf Leitung 16 dargestellt, der zeigt, daß bei einem Dualzählerbaustein 8 mit Hilfe einer UND-Schaltung 15 auch Zählerstände auswertbar sind, die durch hohe Pegel an mehreren Zählerausgängen dargestellt werden. Aus dem dritten Kanal von Fig. 3 sind letztlich in Fig. 4 die Signale auf den Leitungen 19 und 18 angegeben. Sie zeigen, daß das Fehlersignal F₃ auf Leitung 3 mit hohem Pegel an Qc (= 4 Taktperioden) ausgewertet wird und daß bei zyklischem Abfragebetrieb beliebiger Dauer zweckmäßigerweise ein ODER-Glied 17 vor die Taktleitung 18 geschaltet wird.It can be seen that the counts occur in response to the clock pulses on line 11, ie, from their positive edge. They are therefore depicted as the highest impulse train. Below this is an assumed error signal F, shown on line 1, that causes the corresponding forwarding of the outputs Qa to Qo from the counter module 7 in the first processing channel. Its short interfering signal (low level) is no longer transmitted via the output Qo to the PIO, since the error signal length has not yet reached the count to be evaluated (line 10: Q _D 6 8 clock pulses). For this purpose, the counter module 7 is influenced via its input S on line 44 from the brief zero level on line 1 in such a way that the low-level data inputs A to D likewise set the corresponding outputs to low level. This is the case in Figure 4 after the fifth clock edge obtained. After the error signal Fi has been applied for eight clock cycles (clock edges 6 to 13), reach! Qq high level and thus represents the further signaled to the PIO error signal, which is reset together with the other counter outputs Qa to Qc after processing the error signal by one of the PIO on line 6 in the form of high level fed reset signal via the input R of the counter module becomes. From the second channel (error signal F ₂ at the input of line 2), the waveform is shown on line 16, which shows that in a dual counter module 8 with the aid of an AND circuit 15 and counter readings are evaluated, represented by high levels at several counter outputs become. From the third channel of FIG. 3, the signals on lines 19 and 18 are finally indicated in FIG. 4. They show that the error signal F _{3 is} evaluated on line 3 with a high level of Qc (= 4 clock periods) and that in cyclic polling operation of any duration expediently an OR gate 17 is connected in front of the clock line 18.

Claims

1. application of timers in conjunction with logic elements;

1. Circuit arrangement for eliminating glitches in digital signals, which is composed of a counter circuit, a plurality of logic elements and a control unit, wherein electronic components are provided for application in which all data inputs of the counter circuit are connected to a ground potential at which a set input of the counter circuit with an output of a first logic element is connected, in which a reset input of the counter circuit is connected to a first output of the control unit, whose input is routed via a first and a second node to an input of the first logic element, in which a further input of the first logic element is provided for receiving an error signal, wherein between a computer and the control unit a microcomputer bus is installed, in which all connections are designed to be electrically conductive, characterized in that the second node (40) with e inem input of a second logic element (22) is connected, whose further input is connected to a second output of the control unit (25), that a count-up clock input (T _v ) of the counter circuit (23) is connected to an output of the second logic element (22) in that between the two outputs (Q _A ; Qb) of the counter circuit (23) and the two inputs of a third logic element (24), a connection is provided and that an output of the third logic element (24) to the first node (27) is connected.

2. Delay of the error signal with monostable multivibrators and subsequent logic operation;

2. A circuit arrangement for eliminating glitches in digital signals according to claim 1, characterized in that the first logic element (21) and the second logic element (22) is an OR gate and the third logic element (24) is an AND-Gli ° H.

3. Circuit arrangement for the elimination of glitches in digital signals according to claim 1, characterized in that only one output (Q _A ) of the counter circuit (23) is occupied and connected to the first node (27).

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Field of application of the invention

The invention relates to a circuit arrangement for eliminating glitches in digital signals. It is used to process digital signals, for example in EDVA systems, which contain brief disturbances.

Characteristic of the known state of the art

In devices with extensive electronics, as far as possible, special measures are required to guarantee their function reliably over the entire service life. This fact requires detection or consideration of influences that preclude safe operation of the device. Such influences are manifested, for example, in the failure of the mains voltage, in an overload caused by the operator contrary to the regulations, overheating or similar phenomena. They generate error signals of mostly digital nature, which realize the message to a controlling electronics. Rarely can longer lines be avoided. Short interference pulses as a result of switching operations on larger loads or inductive loads are hardly avoidable at the usual low levels of logic signals. You can simulate an accident and cause the shutdown of the entire device by the error signals. In order to avoid that a short reliability of the devices is faked by short-term disturbances, it is common to suppress the interference signals. For this purpose, there are several solutions that realize a Störsignalunterdrückung or suppression in digital signal transmission. From DD-PS 225579 a circuit arrangement for masking glitches is known in which a shift register is applied solution-related. In this case, the error signal controls the input for shift operation such that the high level applied to the serial input is pushed through during the duration of the error. If the error no longer exists, on the other hand, the parallel transfer is activated. It switches the low level of the data inputs to the outputs and deletes all existing high levels. If the clocks delivered by a parallel input or output unit (PIO) of a microcomputer system as the controlling electronics have pushed the higher level up to the output to which a NOR element is connected, this instantaneously activates a downstream trigger which triggers the error stores and tells him the PIO. To control the NOR elements and triggers, an additional diagnostic cycle is required here. The disadvantage of this solution, the increased effort to hide the interference signals, which corresponds to the determination of a lower range of variability of the blanking times. DD-PS 225579 further subdivides the known solutions according to the following aspects:

3. Blanking of short pulses by delay lines and logic elements;