CN116581150B - 非对称双沟槽SiC MOSFET元胞结构、器件及制备方法 - Google Patents
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- CN116581150B CN116581150B CN202310855052.6A CN202310855052A CN116581150B CN 116581150 B CN116581150 B CN 116581150B CN 202310855052 A CN202310855052 A CN 202310855052A CN 116581150 B CN116581150 B CN 116581150B
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- 238000002360 preparation method Methods 0.000 title abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000002955 isolation Methods 0.000 claims description 17
- 230000008859 change Effects 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims 2
- 230000009286 beneficial effect Effects 0.000 abstract description 5
- 230000002035 prolonged effect Effects 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 210000004027 cell Anatomy 0.000 description 37
- 238000000034 method Methods 0.000 description 27
- 230000008569 process Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 10
- 230000005684 electric field Effects 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 210000003850 cellular structure Anatomy 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明涉及一种非对称双沟槽SiC MOSFET元胞结构、器件及制备方法，属于半导体器件技术领域，该元胞结构包括：N++型SiC衬底、N‑型SiC漂移层、伪源极沟槽、源极沟槽、伪源极沟槽P+型屏蔽层、源极沟槽P+型屏蔽层、栅极沟槽和堆叠结构，其中，伪源极沟槽P+型屏蔽层包围所述栅极沟槽的左侧以及下方的部分位置。本发明提供的非对称双沟槽SiC MOSFET元胞结构、器件及制备方法，可加强对栅极沟槽的保护，使得栅介质层的可靠性提升，有利于延长器件的使用寿命；通过采用掺杂浓度更高的N型电流传导层，在相同导通电流下，可降低导通电阻；高压下具有更低的瞬时功率即更优的短路特性，有利于提高系统的安全性。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种非对称双沟槽SiC MOSFET元胞结构、器件及制备方法。
背景技术
SiC MOSFET面临的一个关键挑战是在SiC/Si02界面处存在界面态和陷阱电荷对电子的散射效应,导致沟道迁移率较低,导通电阻较大。对此,采用沟槽型SiCMOSFET结构可以消除平面型SiCMOSFET结构的JFET区域电阻,并可以在另一晶向提高沟道迁移率,还可以减小元胞尺寸、增大元胞密度,共同促进导通电阻减小。但沟槽型SiCMOSFET结构的栅极沟槽底部存在电场集中效应,导致临界击穿电压降低,栅介质层存在可靠性问题。
为了解决这一问题,可以在栅极沟槽底部形成高掺杂的P+型屏蔽层,使得电场峰值从栅介质层转移到屏蔽层。但这会压缩电流从沟道流入漂移层的路径宽度,导致导通电阻增大。现有的双沟槽型SiCMOSFET结构可以较好地实现临界击穿电压和导通电阻之间的折衷,但栅极沟槽底部中中间位置的电场集中效应依然较严重,且栅漏电容较高,限制了开关频率和工作效率的提高。
发明内容
本发明意在提供一种非对称双沟槽SiC MOSFET元胞结构、器件及制备方法，以解决现有技术中存在的不足，本发明要解决的技术问题通过以下技术方案来实现。
本发明提供的非对称双沟槽SiC MOSFET元胞结构,包括：
依次堆叠的N++型SiC衬底以及N-型SiC漂移层；
设置在所述N-型SiC漂移层的左侧位置处的呈倒L型的伪源极沟槽，以及设置在所述N-型SiC漂移层的右侧位置处的呈L型的源极沟槽；
设置在所述N-型SiC漂移层中的包围所述伪源极沟槽的伪源极沟槽P+型屏蔽层，以及设置在所述N-型SiC漂移层中的包围所述源极沟槽的源极沟槽P+型屏蔽层；
依次设置在所述伪源极沟槽P+型屏蔽层和所述源极沟槽P+型屏蔽层之间的栅极沟槽和堆叠结构；
其中，所述伪源极沟槽P+型屏蔽层包围所述栅极沟槽的左侧以及下方的部分位置；
其中，所述堆叠结构包括设置N型电流传导层、P型基区和N+型源区，所述N型电流传导层包围所述源极沟槽P+型屏蔽层的下方以及左侧的部分位置，所述N型电流传导层的左侧延伸至所述栅极沟槽下方的部分位置，所述P型基区位于所述N型电流传导层上方且位于所述栅极沟槽与所述源极沟槽P+型屏蔽层之间，所述N+型源区位于所述栅极沟槽与所述源极沟槽之间，且位于所述P型基区以及所述源极沟槽P+型屏蔽层的上方；
在所述栅极沟槽下方的N型电流传导层中设置栅极P+型渐变屏蔽环。
在上述的方案中，所述结构还包括：
设置在所述栅极沟槽的底部和内侧壁上的栅介质层以及设置在所述栅介质层上的栅电极；
设置在所述伪源极沟槽的底部、侧壁以及部分顶面位置处的第一源极欧姆接触电极；
设置在所述源极沟槽的底部、侧壁以及顶面上方的N+型源区上方的第二源极欧姆接触电极；
设置在所述N++型SiC衬底下方的漏极欧姆接触电极；
设置在所述伪源极沟槽顶面上的第一源极欧姆接触电极上方、裸露的伪源极沟槽P+型屏蔽层上方、裸露的栅介质层上方、栅电极上方、裸露的N+型源区上方、所述N+型源区上方的第二源极欧姆接触电极上方的隔离介质层；
设置在裸露的第一源极欧姆接触电极上、裸露的第二源极欧姆接触电极上以及裸露的隔离介质层上的金属层。
在上述的方案中，所述N型电流传导层的掺杂浓度高于所述N-型SiC漂移层的掺杂浓度。
在上述的方案中，所述N型电流传导层与所述伪源极沟槽P+型屏蔽层之间的间距大于0.1µm。
在上述的方案中，所述栅极P+型渐变屏蔽环截面形状为半圆，所述栅极P+型渐变屏蔽环的边缘与所述N型电流传导层的边缘重合。
在上述的方案中，所述栅极P+型渐变屏蔽环的掺杂浓度高于所述N型电流传导层的掺杂浓度。
在上述的方案中，所述伪源极沟槽与所述源极沟槽的深度相同，且大于所述栅极沟槽的深度。
本发明提供的非对称双沟槽SiC MOSFET器件，包括如上所述的非对称双沟槽SiCMOSFET元胞结构。
本发明提供的如上所述的非对称双沟槽SiC MOSFET元胞结构的制备方法，包括：
步骤S1：提供依次堆叠的N++型SiC衬底和N-型SiC漂移层，并在所述N-型SiC漂移层中的右侧位置处形成N型电流传导层；
步骤S2：在所述N-型SiC漂移层中的左侧位置处形成伪源极沟槽P+型屏蔽层，并在所述N型电流传导层中的右侧位置处形成源极沟槽P+型屏蔽层，以及在所述伪源极沟槽P+型屏蔽层与所述源极沟槽P+型屏蔽层之间形成P型基区，在所述源极沟槽P+型屏蔽层和所述P型基区中形成N+型源区；
步骤S3：对所述伪源极沟槽P+型屏蔽层的右侧进行部分刻蚀，并对所述N+型源区的左侧以及所述N+型源区左侧下方的P型基区进行刻蚀，形成栅极沟槽；
步骤S4：在所述栅极沟槽下方的N型电流传导层中形成栅极P+型渐变屏蔽环；
步骤S5：在所述栅极沟槽的底部和内侧壁上形成栅介质层，并在所述栅介质层上形成栅电极；
步骤S6：对所述伪源极沟槽P+型屏蔽层的左侧进行部分刻蚀，形成伪源极沟槽，并对所述N+型源区的右侧以及所述N+型源区右侧下方的源极沟槽P+型屏蔽层进行部分刻蚀，形成源极沟槽；
步骤S7：在上述步骤形成的结构上分别形成第一源极欧姆接触电极、第二源极欧姆接触电极、漏极欧姆接触电极、隔离介质层和金属层。
在上述的方案中，步骤S7包括：
在所述伪源极沟槽的底部、侧壁以及部分顶面位置处形成第一源极欧姆接触电极，并在所述源极沟槽的底部、侧壁以及顶面上方的N+型源区上方形成第二源极欧姆接触电极，以及在所述N++型SiC衬底的下方形成漏极欧姆接触电极；
在所述伪源极沟槽顶面上的第一源极欧姆接触电极上方、裸露的伪源极沟槽P+型屏蔽层上方、裸露的栅介质层上方、栅电极上方、裸露的N+型源区上方、所述N+型源区上方的第二源极欧姆接触电极上方的隔离介质层；
分别在裸露的第一源极欧姆接触电极上、裸露的第二源极欧姆接触电极上以及裸露的隔离介质层上形成金属层。
本发明实施例包括以下优点：
本发明实施例提供的非对称双沟槽SiC MOSFET元胞结构、器件及制备方法，通过设置在栅极沟槽下方的栅极P+型渐变屏蔽环以及与栅极沟槽间距更小的伪源极沟槽P+型屏蔽层可加强对栅极沟槽的保护，使得栅介质层的可靠性提升，有利于延长器件的使用寿命；通过采用掺杂浓度更高的N型电流传导层，在相同导通电流下，可降低导通电阻；通过采用栅极P+型渐变屏蔽环进行夹断，高压下可具有更低的瞬时功率即更优的短路特性，有利于提高系统的安全性；且本发明提供的结构可降低器件的开关时间和开关损耗。
附图说明
图1是本发明的一种非对称双沟槽SiC MOSFET元胞结构的结构图。
图2是本发明的一种非对称双沟槽SiC MOSFET元胞结构的制备方法步骤图。
图3是本发明的形成N++型SiC衬底和N-型SiC漂移层的工艺示意图。
图4是本发明的形成N型电流传导层的工艺示意图。
图5是本发明的形成伪源极沟槽P+型屏蔽层和源极沟槽P+型屏蔽层的工艺示意图。
图6是本发明的形成P型基区的工艺示意图。
图7是本发明的形成N+型源区的工艺示意图。
图8是本发明的形成栅极沟槽的工艺示意图。
图9是本发明的形成栅极P+型渐变屏蔽环的工艺示意图。
图10是本发明的形成栅介质层的工艺示意图。
图11是本发明的形成栅电极的工艺示意图。
图12是本发明的形成伪源极沟槽以及源极沟槽的工艺示意图。
图13是本发明的形成第一源极欧姆接触电极、第二源极欧姆接触电极以及漏极欧姆接触电极的工艺示意图。
图14是本发明的形成隔离介质层的工艺示意图。
图15是本发明的形成金属层的工艺示意图。
图16是本发明对比实施例中的电场分布图。
图17是本发明对比实施例中的第一漏电压-漏极电流密度曲线图。
图18是本发明对比实施例中的第二漏电压-漏极电流密度曲线图。
图19是本发明对比实施例中的栅电荷-栅电压曲线图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
如图1所示，本发明提供一种非对称双沟槽SiC MOSFET元胞结构，其特征在于，所述结构包括：
依次堆叠的N++型SiC衬底1以及N-型SiC漂移层2；
设置在所述N-型SiC漂移层2的左侧位置处的呈倒L型的伪源极沟槽，以及设置在所述N-型SiC漂移层2的右侧位置处的呈L型的源极沟槽；
设置在所述N-型SiC漂移层2中的包围所述伪源极沟槽的伪源极沟槽P+型屏蔽层4，以及设置在所述N-型SiC漂移层2中的包围所述源极沟槽的源极沟槽P+型屏蔽层5；
依次设置在所述伪源极沟槽P+型屏蔽层4和所述源极沟槽P+型屏蔽层5之间的栅极沟槽和堆叠结构；
其中，所述伪源极沟槽P+型屏蔽层4包围所述栅极沟槽的左侧以及下方的部分位置，伪源极沟槽P+型屏蔽层4覆盖到栅极沟槽底部拐角处乃至下方，可以加强对栅介质层9的保护，同时也增加了器件正面P+区域的面积，可以降低体二极管的导通压降，在一些应用中可以使得SiC MOSFET器件不需要与额外的二极管反并联使用，降低芯片面积成本；
其中，所述堆叠结构包括N型电流传导层3、P型基区6和N+型源区7，所述N型电流传导层3包围所述源极沟槽P+型屏蔽层5的下方以及左侧的部分位置，所述N型电流传导层3的左侧延伸至所述栅极沟槽下方的部分位置，所述N型电流传导层3与所述伪源极沟槽P+型屏蔽层4之间的间距大于0.1µm，所述P型基区6位于所述N型电流传导层3上方且位于所述栅极沟槽与所述源极沟槽P+型屏蔽层5之间，所述N+型源区7位于所述栅极沟槽与所述源极沟槽之间，且位于所述P型基区6以及所述源极沟槽P+型屏蔽层5的上方，所述P型基区6的下方与所述栅极沟槽的底部位于同一水平面上（批注：由于P型基区6中形成了N+型源区7，从而剩余的P型基区6与栅极沟槽从上到下的深度并不相同，因此，此处采用这样的表达）；
在所述栅极沟槽下方的N型电流传导层3中设置栅极P+型渐变屏蔽环8，具体地，所述栅极P+型渐变屏蔽环8的边缘与所述N型电流传导层3的边缘重合，可减小对器件阻断能力和寄生电容的影响，且所述栅极P+型渐变屏蔽环8的截面形状为半圆，所述栅极P+型渐变屏蔽环8之间的间距不小于0.1µm且不大于0.5µm，在确保阻断状态下对栅极沟槽底部提供足够保护面积的同时减小导通状态下对电流通道的压缩，提升器件综合性能；高漏极电压下，所述栅极P+型渐变屏蔽环8可以对电流通道进行夹断，降低电流的峰值，避免高瞬时功率损坏器件，提升器件的短路能力；
设置在所述栅极沟槽的底部和内侧壁上的栅介质层9以及设置在所述栅介质层9上的栅电极10；
设置在所述伪源极沟槽的底部、侧壁以及部分顶面位置处的第一源极欧姆接触电极11；
设置在所述源极沟槽的底部、侧壁以及顶面上方的N+型源区7上方的第二源极欧姆接触电极12；
设置在所述N++型SiC衬底1下方的漏极欧姆接触电极13；
设置在所述伪源极沟槽顶面上的第一源极欧姆接触电极11上方、裸露的伪源极沟槽P+型屏蔽层4上方、裸露的栅介质层9上方、栅电极10上方、裸露的N+型源区7上方、所述N+型源区7上方的第二源极欧姆接触电极12上方的隔离介质层14；
设置在裸露的第一源极欧姆接触电极11上、裸露的第二源极欧姆接触电极12上以及裸露的隔离介质层14上的金属层15。
具体地，本发明提供的非对称双沟槽SiC MOSFET元胞结构使用非对称结构，电流通道只存在于栅极沟槽靠近源极沟槽的一侧，另一侧伪源极沟槽和栅极沟槽的间距可以压缩，减小元胞宽度从而提升元胞密度。
具体地，所述N型电流传导层3的掺杂浓度高于所述N-型SiC漂移层2的掺杂浓度，且所述N型电流传导层3的掺杂浓度至少是所述N-型SiC漂移层2的掺杂浓度的5倍，可提升电子的导通能力、降低器件电阻、减小静态损耗。
具体地，所述栅极P+型渐变屏蔽环8的掺杂浓度高于所述N型电流传导层3的掺杂浓度，且比所述N型电流传导层3的掺杂浓度至少大两个数量级。
具体地，所述伪源极沟槽与所述源极沟槽的深度相同，为1-1.5µm，且大于所述栅极沟槽的深度。
具体地，所述伪源极沟槽P+型屏蔽层4和所述源极沟槽P+型屏蔽层5的掺杂浓度相同，且比所述N型电流传导层3的掺杂浓度至少大两个数量级。
具体地，所述栅极沟槽和所述伪源极沟槽之间的间距不小于0.2µm。
在本发明的一个实施例中，本发明提供的非对称双沟槽SiC MOSFET元胞结构的相关参数如下表所示：
表1 元胞结构的相关参数表
本发明还提供一种非对称双沟槽SiC MOSFET器件，包括如上所述的非对称双沟槽SiC MOSFET元胞结构，在非对称双沟槽SiC MOSFET器件中，一个双沟槽SiC MOSFET元胞结构的伪源极沟槽和相邻双沟槽SiCMOSFET元胞结构的源极沟槽连续，且一个双沟槽SiCMOSFET元胞结构的伪源极沟槽P+型屏蔽层和相邻元胞的源极沟槽P+型屏蔽层连续。
如图2所示，本发明提供一种如上所述的非对称双沟槽SiC MOSFET元胞结构的制备方法，所述方法包括：
步骤S1：提供依次堆叠的N++型SiC衬底1和N-型SiC漂移层2，并在所述N-型SiC漂移层2中的右侧位置处形成N型电流传导层3。
如图3所示，提供一N++型SiC衬底1，在所述N++型SiC衬底1上通过外延工艺生长一层N-型SiC漂移层2。
如图4所示，在N-型SiC漂移层2中的右侧位置处采用局部离子注入法形成N型电流传导层3。
步骤S2：在所述N-型SiC漂移层2中的左侧位置处形成伪源极沟槽P+型屏蔽层4，并在所述N型电流传导层3中的右侧位置处形成源极沟槽P+型屏蔽层5，以及在所述伪源极沟槽P+型屏蔽层4与所述源极沟槽P+型屏蔽层5之间形成P型基区6，在所述源极沟槽P+型屏蔽层5和所述P型基区6中形成N+型源区7。
如图5所示，采用局部离子注入法在所述N-型SiC漂移层2中的左侧位置处形成伪源极沟槽P+型屏蔽层4，并在所述N型电流传导层3中的右侧位置处同时形成源极沟槽P+型屏蔽层5，其中，伪源极沟槽P+型屏蔽层4和源极沟槽P+型屏蔽层5的掺杂浓度相同。
如图6所示，采用局部离子注入法在所述伪源极沟槽P+型屏蔽层4与所述源极沟槽P+型屏蔽层5之间形成P型基区6。
如图7所示，采用局部离子注入法在所述源极沟槽P+型屏蔽层5和所述P型基区6中形成N+型源区7。
步骤S3：对所述伪源极沟槽P+型屏蔽层4的右侧进行部分刻蚀，并对所述N+型源区7的左侧以及所述N+型源区7左侧下方的P型基区6进行刻蚀，形成栅极沟槽。
如图8所示，采用局部刻蚀法对所述伪源极沟槽P+型屏蔽层4的右侧进行部分刻蚀，并对所述N+型源区7的左侧以及所述N+型源区7左侧下方的P型基区6进行刻蚀，形成栅极沟槽。
步骤S4：在所述栅极沟槽下方的N型电流传导层3中形成栅极P+型渐变屏蔽环8。
如图9所示，通过使用不同厚度的掩膜版进行多次离子注入工艺，在所述栅极沟槽下方的N型电流传导层3中形成栅极P+型渐变屏蔽环8，可以使得单个栅极P+型渐变屏蔽环的宽度从上到下逐步降低，其截面形状为半圆，在确保阻断状态下对栅极沟槽底部提供足够保护面积的同时减小导通状态下对电流通道的压缩，可提升器件综合性能。
步骤S5：在所述栅极沟槽的底部和内侧壁上形成栅介质层9，并在所述栅介质层9上形成栅电极10。
如图10所示，通过热氧化工艺在所述栅极沟槽的底部和内侧壁上形成栅介质层9。
如图11所示，在所述栅介质层9上通过多晶硅淀积工艺形成栅电极10。
步骤S6：对所述伪源极沟槽P+型屏蔽层4的左侧进行部分刻蚀，形成伪源极沟槽，并对所述N+型源区7的右侧以及所述N+型源区7右侧下方的源极沟槽P+型屏蔽层5进行部分刻蚀，形成源极沟槽。
如图12所示，采用局部刻蚀工艺，对所述伪源极沟槽P+型屏蔽层4的左侧进行部分刻蚀，形成伪源极沟槽，同时对所述N+型源区7的右侧以及所述N+型源区7右侧下方的源极沟槽P+型屏蔽层5进行部分刻蚀，形成源极沟槽。
步骤S7：在上述步骤形成的结构上分别形成第一源极欧姆接触电极11、第二源极欧姆接触电极12、漏极欧姆接触电极13、隔离介质层14和金属层15。
如图13所示，在所述伪源极沟槽的底部、侧壁以及部分顶面位置处形成第一源极欧姆接触电极11，并在所述源极沟槽的底部、侧壁以及顶面上方的N+型源区7上方形成第二源极欧姆接触电极12，以及在所述N++型SiC衬底1的下方形成漏极欧姆接触电极13。
如图14所示，采用淀积工艺在所述伪源极沟槽顶面上的第一源极欧姆接触电极11上方、裸露的伪源极沟槽P+型屏蔽层4上方、裸露的栅介质层9上方、栅电极10上方、裸露的N+型源区7上方、所述N+型源区7上方的第二源极欧姆接触电极12上方淀积隔离介质，并对其进行平坦化形成隔离介质层14。
如图15所示，采用淀积工艺，分别在裸露的第一源极欧姆接触电极11上、裸露的第二源极欧姆接触电极12上以及裸露的隔离介质层14上淀积金属，并对其进行平坦化形成金属层15。
在本发明的一个对比实施例中，采用元胞宽度为5μm、源极P+型屏蔽层的掺杂浓度为5e18cm-3、源极P+型屏蔽层宽度为0.4μm的传统双沟槽型SiC MOSFET，并采用本发明提供的非对称双沟槽SiC MOSFET元胞结构，将传统双沟槽型SiC MOSFET与本发明提供的非对称双沟槽SiC MOSFET元胞结构进行比较。
如图16所示，在漏电压为1200V时，因为本发明提供的非对称双沟槽SiC MOSFET元胞结构使用了栅极沟槽下方的栅极P+型渐变屏蔽环以及与栅极沟槽间距更小的伪源极沟槽P+型屏蔽层加强对栅极沟槽的保护，本发明提供的非对称双沟槽SiC MOSFET元胞结构的栅介质层中的电场峰值小于传统双沟槽型SiC MOSFET元胞结构的栅介质层中的电场峰值的一半，意味着栅介质层的可靠性提升，有利于延长器件的使用寿命。
如图17所示，将传统双沟槽型SiC MOSFET元胞结构与本发明提供的非对称双沟槽SiC MOSFET元胞结构在栅电压为20V时分别对应的漏电压-漏极电流密度曲线进行比较，在漏电压较低时，因为使用了掺杂浓度更高的N型电流传导层，本发明提供的非对称双沟槽SiC MOSFET元胞结构在相同漏电压下有更高的漏极电流，意味着更低的导通电阻，有利于降低系统静态损耗。
如图18所示，将传统双沟槽型SiC MOSFET元胞结构与本发明提供的非对称双沟槽SiC MOSFET元胞结构在栅电压为20V时分别对应的漏电压-漏极电流密度曲线进行比较，在漏电压较高时，本发明提供的非对称双沟槽SiC MOSFET元胞结构由于栅极P+型渐变屏蔽环的夹断作用，有更低的饱和漏极电流，意味着更低的瞬时功率即更优的短路特性，有利于提高系统的安全性。
如图19所示，将传统双沟槽型SiC MOSFET元胞结构与本发明提供的非对称双沟槽SiC MOSFET元胞结构分别对应的栅电荷-栅电压曲线进行比较，本发明提供的非对称双沟槽SiC MOSFET元胞结构可以显著降低栅漏电荷，这意味着更小的密勒电容，可以降低器件的开关时间和开关损耗，有利于提高系统的工作频率。
应该指出，上述详细说明都是示例性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语均具有与本申请所属技术领域的普通技术人员的通常理解所相同的含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的术语在适当情况下可以互换，以便这里描述的本申请的实施方式能够以除了在这里图示或描述的那些以外的顺序实施。
此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位，如旋转90度或处于其他方位，并且对这里所使用的空间相对描述作出相应解释。
在上面详细的说明中，参考了附图，附图形成本文的一部分。在附图中，类似的符号典型地确定类似的部件，除非上下文以其他方式指明。在详细的说明书、附图及权利要求书中所描述的图示说明的实施方案不意味是限制性的。在不脱离本文所呈现的主题的精神或范围下，其他实施方案可以被使用，并且可以作其他改变。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种非对称双沟槽SiC MOSFET元胞结构，其特征在于，所述结构包括：
依次堆叠的N++型SiC衬底（1）以及N-型SiC漂移层（2）；
设置在所述N-型SiC漂移层（2）的左侧位置处的呈倒L型的伪源极沟槽，以及设置在所述N-型SiC漂移层（2）的右侧位置处的呈L型的源极沟槽；
设置在所述N-型SiC漂移层（2）中的包围所述伪源极沟槽的伪源极沟槽P+型屏蔽层（4），以及设置在所述N-型SiC漂移层（2）中的包围所述源极沟槽的源极沟槽P+型屏蔽层（5）；
依次设置在所述伪源极沟槽P+型屏蔽层（4）和所述源极沟槽P+型屏蔽层（5）之间的栅极沟槽和堆叠结构；
其中，所述伪源极沟槽P+型屏蔽层（4）包围所述栅极沟槽的左侧以及下方的部分位置；
其中，所述堆叠结构包括设置N型电流传导层（3）、P型基区（6）和N+型源区（7），所述N型电流传导层（3）包围所述源极沟槽P+型屏蔽层（5）的下方以及左侧的部分位置，所述N型电流传导层（3）的左侧延伸至所述栅极沟槽下方的部分位置，所述P型基区（6）位于所述N型电流传导层（3）上方且位于所述栅极沟槽与所述源极沟槽P+型屏蔽层（5）之间，所述N+型源区（7）位于所述栅极沟槽与所述源极沟槽之间，且位于所述P型基区（6）以及所述源极沟槽P+型屏蔽层（5）的上方；
在所述栅极沟槽下方的N型电流传导层（3）中设置栅极P+型渐变屏蔽环（8）。
2.根据权利要求1所述的非对称双沟槽SiC MOSFET元胞结构，其特征在于，所述结构还包括：
设置在所述栅极沟槽的底部和内侧壁上的栅介质层（9）以及设置在所述栅介质层（9）上的栅电极（10）；
设置在所述伪源极沟槽的底部、侧壁以及部分顶面位置处的第一源极欧姆接触电极（11）；
设置在所述源极沟槽的底部、侧壁以及顶面上方的N+型源区（7）上方的第二源极欧姆接触电极（12）；
设置在所述N++型SiC衬底（1）下方的漏极欧姆接触电极（13）；
设置在所述伪源极沟槽顶面上的第一源极欧姆接触电极（11）上方、裸露的伪源极沟槽P+型屏蔽层（4）上方、裸露的栅介质层（9）上方、栅电极（10）上方、裸露的N+型源区（7）上方、所述N+型源区（7）上方的第二源极欧姆接触电极（12）上方的隔离介质层（14）；
设置在裸露的第一源极欧姆接触电极（11）上、裸露的第二源极欧姆接触电极（12）上以及裸露的隔离介质层（14）上的金属层（15）。
3.根据权利要求1所述的非对称双沟槽SiC MOSFET元胞结构，其特征在于，所述N型电流传导层（3）的掺杂浓度高于所述N-型SiC漂移层（2）的掺杂浓度。
4.根据权利要求1所述的非对称双沟槽SiC MOSFET元胞结构，其特征在于，所述N型电流传导层（3）与所述伪源极沟槽P+型屏蔽层（4）之间的间距大于0.1µm。
5.根据权利要求1所述的非对称双沟槽SiC MOSFET元胞结构，其特征在于，所述栅极P+型渐变屏蔽环（8）的截面形状为半圆，所述栅极P+型渐变屏蔽环（8）的边缘与所述N型电流传导层（3）的边缘重合。
6.根据权利要求1所述的非对称双沟槽SiC MOSFET元胞结构，其特征在于，所述栅极P+型渐变屏蔽环（8）的掺杂浓度高于所述N型电流传导层（3）的掺杂浓度。
7.根据权利要求1所述的非对称双沟槽SiC MOSFET元胞结构，其特征在于，所述伪源极沟槽与所述源极沟槽的深度相同，且大于所述栅极沟槽的深度。
8.一种非对称双沟槽SiC MOSFET器件，其特征在于，包括如权利要求1-7中任一项所述的非对称双沟槽SiC MOSFET元胞结构。
9.一种如权利要求1-7任意一项所述的非对称双沟槽SiC MOSFET元胞结构的制备方法，其特征在于，所述方法包括：
步骤S1：提供依次堆叠的N++型SiC衬底（1）和N-型SiC漂移层（2），并在所述N-型SiC漂移层（2）中的右侧位置处形成N型电流传导层（3）；
步骤S2：在所述N-型SiC漂移层（2）中的左侧位置处形成伪源极沟槽P+型屏蔽层（4），并在所述N型电流传导层（3）中的右侧位置处形成源极沟槽P+型屏蔽层（5），以及在所述伪源极沟槽P+型屏蔽层（4）与所述源极沟槽P+型屏蔽层（5）之间形成P型基区（6），在所述源极沟槽P+型屏蔽层（5）和所述P型基区（6）中形成N+型源区（7）；
步骤S3：对所述伪源极沟槽P+型屏蔽层（4）的右侧进行部分刻蚀，并对所述N+型源区（7）的左侧以及所述N+型源区（7）左侧下方的P型基区（6）进行刻蚀，形成栅极沟槽；
步骤S4：在所述栅极沟槽下方的N型电流传导层（3）中形成栅极P+型渐变屏蔽环（8）；
步骤S5：在所述栅极沟槽的底部和内侧壁上形成栅介质层（9），并在所述栅介质层（9）上形成栅电极（10）；
步骤S6：对所述伪源极沟槽P+型屏蔽层（4）的左侧进行部分刻蚀，形成伪源极沟槽，并对所述N+型源区（7）的右侧以及所述N+型源区（7）右侧下方的源极沟槽P+型屏蔽层（5）进行部分刻蚀，形成源极沟槽；
步骤S7：在上述步骤形成的结构上分别形成第一源极欧姆接触电极（11）、第二源极欧姆接触电极（12）、漏极欧姆接触电极（13）、隔离介质层（14）和金属层（15）。
10.根据权利要求9所述的非对称双沟槽SiC MOSFET元胞结构的制备方法，其特征在于，步骤S7包括：
在所述伪源极沟槽的底部、侧壁以及部分顶面位置处形成第一源极欧姆接触电极（11），并在所述源极沟槽的底部、侧壁以及顶面上方的N+型源区（7）上方形成第二源极欧姆接触电极（12），以及在所述N++型SiC衬底（1）的下方形成漏极欧姆接触电极（13）；
在所述伪源极沟槽顶面上的第一源极欧姆接触电极（11）上方、裸露的伪源极沟槽P+型屏蔽层（4）上方、裸露的栅介质层（9）上方、栅电极（10）上方、裸露的N+型源区（7）上方、所述N+型源区（7）上方的第二源极欧姆接触电极（12）上方的隔离介质层（14）；
分别在裸露的第一源极欧姆接触电极（11）上、裸露的第二源极欧姆接触电极（12）上以及裸露的隔离介质层（14）上形成金属层（15）。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310855052.6A CN116581150B (zh) | 2023-07-13 | 2023-07-13 | 非对称双沟槽SiC MOSFET元胞结构、器件及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310855052.6A CN116581150B (zh) | 2023-07-13 | 2023-07-13 | 非对称双沟槽SiC MOSFET元胞结构、器件及制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116581150A CN116581150A (zh) | 2023-08-11 |
| CN116581150B true CN116581150B (zh) | 2023-09-05 |
Family
ID=87543526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310855052.6A Active CN116581150B (zh) | 2023-07-13 | 2023-07-13 | 非对称双沟槽SiC MOSFET元胞结构、器件及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116581150B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117525154B (zh) * | 2024-01-05 | 2024-03-22 | 南京第三代半导体技术创新中心有限公司 | 双沟槽碳化硅mosfet器件及其制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109920854A (zh) * | 2019-03-07 | 2019-06-21 | 中国科学院半导体研究所 | Mosfet器件 |
| CN110212020A (zh) * | 2019-05-29 | 2019-09-06 | 西安电子科技大学 | 一种碳化硅单侧深l形基区结构的mosfet器件及其制备方法 |
| CN114023810A (zh) * | 2022-01-05 | 2022-02-08 | 北京昕感科技有限责任公司 | 一种L型基区SiC MOSFET元胞结构、器件及制造方法 |
| CN114038908A (zh) * | 2021-11-30 | 2022-02-11 | 电子科技大学 | 集成二极管的沟槽栅碳化硅mosfet器件及制造方法 |
| CN114843332A (zh) * | 2022-04-27 | 2022-08-02 | 电子科技大学 | 低功耗高可靠性半包沟槽栅mosfet器件及制备方法 |
| CN116072710A (zh) * | 2023-04-04 | 2023-05-05 | 北京昕感科技有限责任公司 | 双沟槽型SiC MOSFET元胞结构、器件及制备方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9306061B2 (en) * | 2013-03-13 | 2016-04-05 | Cree, Inc. | Field effect transistor devices with protective regions |
-
2023
- 2023-07-13 CN CN202310855052.6A patent/CN116581150B/zh active Active
Patent Citations (6)
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| CN109920854A (zh) * | 2019-03-07 | 2019-06-21 | 中国科学院半导体研究所 | Mosfet器件 |
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| CN114038908A (zh) * | 2021-11-30 | 2022-02-11 | 电子科技大学 | 集成二极管的沟槽栅碳化硅mosfet器件及制造方法 |
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| CN114843332A (zh) * | 2022-04-27 | 2022-08-02 | 电子科技大学 | 低功耗高可靠性半包沟槽栅mosfet器件及制备方法 |
| CN116072710A (zh) * | 2023-04-04 | 2023-05-05 | 北京昕感科技有限责任公司 | 双沟槽型SiC MOSFET元胞结构、器件及制备方法 |
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|---|---|
| CN116581150A (zh) | 2023-08-11 |
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| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant |