CN111785636A - 并联栅极环绕结构鳍式晶体管及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 51
- 229920005591 polysilicon Polymers 0.000 claims abstract description 51
- 239000004065 semiconductor Substances 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims abstract description 30
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 235
- 239000000758 substrate Substances 0.000 claims description 30
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 239000011229 interlayer Substances 0.000 claims description 4
- 239000002070 nanowire Substances 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims 3
- 238000005516 engineering process Methods 0.000 abstract description 4
- 230000005669 field effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 4
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000011161 development Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N ZrO2 Inorganic materials O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 239000002135 nanosheet Substances 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 2
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 2
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002074 nanoribbon Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明涉及并联栅极环绕结构鳍式晶体管的制造方法，涉及半导体集成电路制造技术，形成的栅极结构中的靠近漏极一侧的栅介质层的厚度大于靠近源极一侧的栅介质层的厚度，而使靠近漏极一侧的栅介质层所覆盖的沟道区的第一阈值电压大于靠近源极一侧的栅介质层所覆盖的沟道区的第二阈值电压，在半导体器件导通时，第一阈值电压区的反型电流小于第二阈值电压区的反型电流，从而使第一阈值电压区功能上类似于LDMOS中的漂移区，并在具有不同厚度的栅介质层的形成过程中，无论光刻胶偏向任何一侧的多晶硅栅去除区域，最终形成的相邻两栅极结构中的靠近漏极一侧的栅介质层的总长度不变，使形成的并联栅极环绕结构鳍式晶体管的性能更优。
Description
技术领域
本发明涉及半导体集成电路制造技术，尤其涉及一种并联栅极环绕结构鳍式晶体管。
背景技术
在半导体集成电路领域，高漏极电压器件即高耐压半导体器件被广泛应用，如显示驱动器件、电源IC控制器以及微波和射频功率放大器等设备中均需用到高耐压半导体器件，所以如何提高半导体器件的耐压能力非常重要。
如图1所示，是现有MOSFET的结构示意图，以NMOS管为例，包括：形成于半导体衬底如硅衬底1表面的P型掺杂区如P阱2，半导体衬底1通常为P+掺杂；形成于P阱2上的栅极结构，其包括由栅介质层如栅氧化层3和多晶硅栅4叠加而成的结构；以及形成在所述栅极结构两侧的P阱2中的N+掺杂的源区5和漏区6。其中，被栅极结构所覆盖的所述P阱2的表面用于形成连接源区5和漏区6的沟道。图1所示的现有MOSFET的耐压能力较差，通常用于低压应用中。
为了提高器件的耐压能力，现有方法是在图1所示的半导体器件的基础上在靠近漏区端增加漂移区，通常采用图2所示的LDMOS结构。如图2所示，是现有LDMOS的结构示意图；以N型器件为例，现有LDMOS包括：形成于半导体衬底如硅衬底201中的N阱207；形成于N阱207中的P阱202；形成于N阱207上的栅极结构，其包括由栅介质层如栅氧化层203和多晶硅栅204叠加而成的结构；形成在所述栅极结构第一侧的P阱202中的N+掺杂的源区205，形成在所述栅极结构第二侧的N阱207中的N+掺杂的漏区206；形成在P阱202中的由P+区组成的体引出区208。其中，沟道区由被栅极结构所覆盖的所述P阱202的表面用于形成沟道，漂移区由位于所述沟道区和所述漏区206之间的所述N阱207组成。在所述漏区206加高电压时，所述漂移区会产生耗尽从而能承受高压。所以，相对图1所示的结构，图2所示的LDMOS相当于在沟道区中靠近漏区端插入了一个漂移区，通过漂移区的设置而实现耐压能力的提升。
如图1和图2所示的器件均为平面性器件，随着半导体技术的不断发展，如图1和同样2所示的平面性器件已经不能满足人们对高性能器件的需求。FinFET(Fin Field-EffectTransistor，鳍式场效应晶体管)应运而生，其是一种立体型器件，相对于平面式晶体管，鳍式场效应晶体管(FinFET)具有立体式沟道结构，故具有更好的导通电流和关断电流特性，也能改善短沟道效应(SCE)。鳍式晶体管通常包括鳍体，鳍体由形成于半导体衬底上的纳米条或纳米片组成。同一半导体衬底上的鳍体平行排列且各鳍体之间隔离有介质层。栅极结构覆盖在部分长度的鳍体的顶部表面和侧面，被栅极结构覆盖的鳍体的表面用于形成沟道，也即在鳍体的顶部表面和两个侧面都具有沟道。通常栅极结构包括叠加而成的栅介质层和栅导电材料层。源区和漏区形成在栅极结构两侧的鳍体中。
随着半导体技术的进一步发展及市场需求，器件尺寸不断缩小。5nm工艺节点以下时，鳍式场效应晶体管会应用采用了纳米线(nanowire)或纳米片(nanosheet)的栅极环绕(Gate-All-Around，GAA)结构，其可进一步改善短沟道效应(SCE)。请参阅图3，图3为栅极环绕结构的示意图，如图3所示，栅极环绕结构包括形成于半导体衬底上的鳍体110上的线体144。半导体器件的沟道区形成在线体144中，在沟道区即线体144的周侧形成有栅介质层122。在栅介质层122的周侧及栅介质层122与半导体衬底之间形成有功函数层133。GAA结构可有效改善器件的短沟道效应(SCE)。
现有栅极环绕结构的鳍式晶体管很难实现类似于图2所示的LDMOS结构，也即很难在由所述线体144组成的沟道区的靠近漏端一侧形成漂移区，原因包括：
第一、现有栅极环绕结构的鳍式晶体管的沟道区形成在所述线体144中，需要尽量降低对沟道区的离子注入剂量，这样有利于提高载流子的迁移率；而引入漂移区的掺杂后将会降低载流子的迁移率。
第二、所述线体144组成的所述沟道区需要被全部耗尽，引入漂移区后将会关闭沟道区的全部耗尽。
为迎合器件尺寸的不断缩小，并提高半导体器件的耐压能力，研发一种高耐压能力的栅极环绕结构的鳍式晶体管成为业界研究的方向。
发明内容
本发明提供的并联栅极环绕结构鳍式晶体管的制造方法，包括：S1：提供一半导体衬底，在半导体衬底上形成场氧化层，场氧化层隔离出有源区，在所述半导体衬底表面形成外延层，外延层包括锗硅外延层和硅外延层形成的至少一个叠加层，进行光刻刻蚀形成具有条状结构的多个鳍体，各鳍体平行排列，各鳍体包括所述至少一个叠加层，形成多条多晶硅栅，所述多晶硅栅分别覆盖鳍体的部分的顶部表面和侧面，在多晶硅栅的两侧形成侧墙，在鳍体上形成源极和漏极，源极和漏极位于多晶硅栅的两侧，相邻两多晶硅栅之间形成有一漏极；S2：形成层间介质层，并进行平坦化工艺，去除多晶硅栅，进行锗硅刻蚀工艺，去除锗硅外延层形成由硅外延层形成的线体；S3：形成界面层，界面层包覆多晶硅栅去除区域的线体的周侧并覆盖多晶硅栅去除区域的侧壁，形成第一层栅介质层，第一层栅介质层覆盖界面层的表面；S4：形成光刻胶，进行曝光显影以将靠近源极一侧的第一层栅介质层显开，并将靠近漏极一侧的相邻两多晶硅栅去除区域的第一层栅介质层均保护起来，并去除显开的第一层栅介质层；S5：去除光刻胶，形成第二层栅介质层，第二层栅介质层覆盖第一层栅介质层及裸露的界面层的表面，而使由第一层栅介质层和第二层栅介质层形成的栅介质层在靠近源极一侧具有第一厚度，在靠近漏极一侧具有第二厚度，并第二厚度大于第一厚度；以及S6：形成功函数层，功函数层覆盖栅介质层的表面，形成金属栅，金属栅填充多晶硅栅的去除区域，使金属栅与线体、栅介质层和功函数层形成两相邻的栅极环绕的栅极结构，两相邻的栅极环绕的栅极结构和共用漏极与两源极构成并联栅极环绕结构鳍式晶体管。
更进一步的，所述半导体衬底为硅衬底。
更进一步的，所述场氧化层采用浅沟槽隔离工艺形成。
更进一步的，所述界面层由氧化硅形成。
更进一步的，栅介质层包括高介电常数层。
本发明还提供一种并联栅极环绕结构鳍式晶体管，包括：两个栅极结构、两个源极和漏极，所述源极和所述漏极形成于由线体形成的鳍体上，并漏极位于所述两个栅极结构之间，两个源极分别位于所述两个栅极结构的与所述漏极相对的其中一侧，使一源极、一栅极结构和所述漏极形成一栅极环绕结构鳍式晶体管，使另一源极、另一栅极结构和所述漏极形成另一栅极环绕结构鳍式晶体管，两栅极环绕结构鳍式晶体管构成漏极共用的并联栅极环绕结构鳍式晶体管，其中，所述栅极结构包括界面层、栅介质层、功函数层和金属栅的叠加结构，界面层包覆所述栅极结构区域的线体的周侧，栅介质层叠加于界面层上，并靠近漏极一侧的栅介质层的厚度大于靠近源极一侧的栅介质层的厚度，而使靠近漏极一侧的栅介质层和靠近源极一侧的栅介质层所覆盖的沟道区分别为第一阈值电压区和第二阈值电压区，且第一阈值电压区的第一阈值电压大于第二阈值电压区的第二阈值电压，功函数层叠加于栅介质层上，金属栅叠加于功函数层上，使金属栅与线体、栅介质层和功函数层形成栅极环绕的栅极结构。
更进一步的，所述线体为硅纳米线。
更进一步的，所述线体由形成于半导体衬底表面的锗硅外延层和硅外延层形成的至少一个叠加层经锗硅刻蚀工艺去除锗硅外延层而形成。
更进一步的，所述栅介质层包括高介电常数层。
更进一步的，所述并联栅极环绕结构鳍式晶体管为5nm以下工艺节点的器件。
由于在并联栅极环绕结构鳍式晶体管中，栅极结构中的靠近漏极一侧的栅介质层的厚度大于靠近源极一侧的栅介质层的厚度，而使靠近漏极一侧的栅介质层和靠近源极一侧的栅介质层所覆盖的沟道区分别为第一阈值电压区和第二阈值电压区，且第一阈值电压区的第一阈值电压大于第二阈值电压区的第二阈值电压，在半导体器件导通时，第一阈值电压区的反型电流小于第二阈值电压区的反型电流，从而使第一阈值电压区在功能上类似于LDMOS中的漂移区，所以本发明实施例的第一阈值电压区能作为耐压区并提高器件的耐压，由于本发明实施例的第一阈值电压区的实现不需要通过改变沟道区的掺杂条件实现，故本发明实施例能在不改变沟道区掺杂的条件下提高器件的耐压，另本发明可通过调节靠近漏极一侧的栅介质层和靠近源极一侧的栅介质层的厚度来调节所对应的第一和第二阈值电压区的阈值电压大小而满足各种耐压器件的需求，并在具有不同厚度的栅介质层的形成过程中，无论光刻胶偏向任何一侧的多晶硅栅去除区域，最终形成的相邻两栅极结构中的靠近漏极一侧的栅介质层的总长度不变，使形成的并联栅极环绕结构鳍式晶体管的性能更优。
附图说明
图1为现有MOSFET的结构示意图。
图2为现有LDMOS的结构示意图。
图3为栅极环绕结构的示意图。
图4a为本发明一实施例的在并联栅极环绕结构鳍式晶体管的制造过程中沿一多晶硅栅的剖面示意图。
图4b为本发明一实施例的在并联栅极环绕结构鳍式晶体管的制造过程中沿一多晶硅栅的去除区域的剖面示意图。
图4c至图4f为本发明一实施例的在并联栅极环绕结构鳍式晶体管的制造过程中沿一线体的剖面示意图。
图4g为本发明一实施例的并联栅极环绕结构鳍式晶体管沿一线体的剖面示意图。
图中主要组件附图标记说明如下：
220、线体；221、源极；222、漏极；223、栅极结构；231、界面层；232、栅介质层；233、功函数层；234、金属栅。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明一实施例中，在于提供一种并联栅极环绕结构鳍式晶体管的制造方法，包括：S1：提供一半导体衬底，在半导体衬底上形成场氧化层，场氧化层隔离出有源区，在所述半导体衬底表面形成外延层，外延层包括锗硅外延层和硅外延层形成的至少一个叠加层，进行光刻刻蚀形成具有条状结构的多个鳍体，各鳍体平行排列，各鳍体包括所述至少一个叠加层，形成多条多晶硅栅，所述多晶硅栅分别覆盖鳍体的部分的顶部表面和侧面，在多晶硅栅的两侧形成侧墙，在鳍体上形成源极和漏极，源极和漏极位于多晶硅栅的两侧，相邻两多晶硅栅之间形成有一漏极；S2：形成层间介质层，并进行平坦化工艺，去除多晶硅栅，进行锗硅刻蚀工艺，去除锗硅外延层形成由硅外延层形成的线体；S3：形成界面层，界面层包覆多晶硅栅去除区域的线体的周侧并覆盖多晶硅栅去除区域的侧壁，形成第一层栅介质层，第一层栅介质层覆盖界面层的表面；S4：形成光刻胶，进行曝光显影以将靠近源极一侧的第一层栅介质层显开，并将靠近漏极一侧的相邻两多晶硅栅去除区域的第一层栅介质层均保护起来，并去除显开的第一层栅介质层；S5：去除光刻胶，形成第二层栅介质层，第二层栅介质层覆盖第一层栅介质层及裸露的界面层的表面，而使由第一层栅介质层和第二层栅介质层形成的栅介质层在靠近源极一侧具有第一厚度，在靠近漏极一侧具有第二厚度，并第二厚度大于第一厚度；以及S6：形成功函数层，功函数层覆盖栅介质层的表面，形成金属栅，金属栅填充多晶硅栅的去除区域，使金属栅与线体、栅介质层和功函数层形成两相邻的栅极环绕的栅极结构，两相邻的栅极环绕的栅极结构和共用漏极与两源极构成并联栅极环绕结构鳍式晶体管。
请参阅图4a至图4g，具体的，本发明的并联栅极环绕结构鳍式晶体管的制造方法，包括：
S1：提供一半导体衬底200，在半导体衬底200上形成场氧化层211，场氧化层隔离出有源区，在所述半导体衬200底表面形成外延层，外延层包括锗硅(SiGe)外延层213和硅(Si)外延层214形成的至少一个叠加层215，进行光刻刻蚀形成具有条状结构的多个鳍体210，各鳍体210平行排列，各鳍体210包括所述至少一个叠加层215，形成多条多晶硅栅230，所述多晶硅栅230分别覆盖鳍体210的部分的顶部表面和侧面，在多晶硅栅230的两侧形成侧墙，在鳍体上形成源极和漏极，源极和漏极位于多晶硅栅的两侧，相邻两多晶硅栅之间形成有一漏极，具体的可参阅图4a，图4a为本发明一实施例的在并联栅极环绕结构鳍式晶体管的制造过程中沿一多晶硅栅的剖面示意图。
在一实施例中，半导体衬底200为硅衬底。在一实施例中，场氧化层通常采用浅沟槽隔离(STI)工艺形成。
S2：如图4b所示，形成层间介质层，并进行平坦化工艺，去除多晶硅栅，进行锗硅刻蚀工艺，去除锗硅外延层形成由硅外延层形成的线体220。
具体的可参阅图4b，图4b为本发明一实施例的在并联栅极环绕结构鳍式晶体管的制造过程中沿一多晶硅栅的去除区域的剖面示意图，并请参阅图4c，图4c为本发明一实施例的在并联栅极环绕结构鳍式晶体管的制造过程中沿一线体的剖面示意图。如图4c所示，源极221和漏极222形成在鳍体上，并位于多晶硅栅去除区域224的两侧，相邻两多晶硅栅去除区域224之间具有一漏极222。
在本发明一实施例中，线体220的剖面结构包括圆形或多边形,多边形如正方形，长方形，Σ形。
S3：如图4d所示，图4d为本发明一实施例的在并联栅极环绕结构鳍式晶体管的制造过程中沿一线体的剖面示意图，形成界面层231，界面层231包覆多晶硅栅去除区域224的线体220的周侧并覆盖多晶硅栅去除区域的侧壁，形成第一层栅介质层241，第一层栅介质层241覆盖界面层231的表面。
本发明一实施例中，界面层231由氧化硅(如SiO2)形成。
S4：如图4e所示，图4e为本发明一实施例的在并联栅极环绕结构鳍式晶体管的制造过程中沿一线体的剖面示意图，形成光刻胶250，进行曝光显影以将靠近源极221一侧的第一层栅介质层241显开，并将靠近漏极222一侧的相邻两多晶硅栅去除区域224的第一层栅介质层均241保护起来，并去除显开的第一层栅介质层241。
S5：如图4f所示，图4f为本发明一实施例的在并联栅极环绕结构鳍式晶体管的制造过程中沿一线体的剖面示意图，去除光刻胶250，形成第二层栅介质层242，第二层栅介质层242覆盖第一层栅介质层241及裸露的界面层231的表面，而使由第一层栅介质层241和第二层栅介质层242形成的栅介质层232在靠近源极221一侧具有第一厚度，在靠近漏极222一侧具有第二厚度，并第二厚度大于第一厚度。
S6：如图4g所示，图4g为本发明一实施例的并联栅极环绕结构鳍式晶体管沿一线体的剖面示意图，形成功函数层233，功函数层233覆盖栅介质层232的表面，形成金属栅250，金属栅250填充多晶硅栅的去除区域，使金属栅250与线体220、栅介质层232和功函数层233形成两相邻的栅极环绕的栅极结构223，两相邻的栅极环绕的栅极结构223和共用漏极222与两源极221构成并联栅极环绕结构鳍式晶体管。
在一实施例中，栅介质层222包括高介电常数层，所述高介电常数层的材料包括二氧化硅，氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。
由于在并联栅极环绕结构鳍式晶体管中，栅极结构中的靠近漏极一侧的栅介质层的厚度大于靠近源极一侧的栅介质层的厚度，而使靠近漏极一侧的栅介质层和靠近源极一侧的栅介质层所覆盖的沟道区分别为第一阈值电压区和第二阈值电压区，且第一阈值电压区的第一阈值电压大于第二阈值电压区的第二阈值电压，在半导体器件导通时，第一阈值电压区的反型电流小于第二阈值电压区的反型电流，从而使第一阈值电压区在功能上类似于LDMOS中的漂移区，所以本发明实施例的第一阈值电压区能作为耐压区并提高器件的耐压，由于本发明实施例的第一阈值电压区的实现不需要通过改变沟道区的掺杂条件实现，故本发明实施例能在不改变沟道区掺杂的条件下提高器件的耐压，另本发明可通过调节靠近漏极一侧的栅介质层和靠近源极一侧的栅介质层的厚度来调节所对应的第一和第二阈值电压区的阈值电压大小而满足各种耐压器件的需求，并在具有不同厚度的栅介质层的形成过程中，无论光刻胶偏向任何一侧的多晶硅栅去除区域，最终形成的相邻两栅极结构中的靠近漏极一侧的栅介质层的总长度不变，使形成的并联栅极环绕结构鳍式晶体管的性能更优。
在一实施例中，并联栅极环绕(Gate-All-Around，GAA)结构场效应晶体管为并联n型栅极环绕(Gate-All-Around，GAA)结构场效应晶体管或并联p型栅极环绕(Gate-All-Around，GAA)结构场效应晶体管。在本发明一实施例中，所述源极221和所述漏极222都为嵌入式结构。并联n型栅极环绕(Gate-All-Around，GAA)结构场效应晶体管的源极和漏极由第一嵌入式外延层组成，所述第一嵌入式外延层的材料为SixPy，SimCn或SioCpPq，下标x，y，m，n，o，p，q分别表示对应原子在材料分子中的个数。并联p型栅极环绕(Gate-All-Around，GAA)结构场效应晶体管的源极和漏极由第二嵌入式外延层组成，所述第二嵌入式外延层的材料为SihGei，下标h，i分别表示对应原子在材料分子中的个数。
本发明一实施例中，还提供一种并联栅极环绕结构鳍式晶体管，具体的，可参阅图4g，图4g为本发明一实施例的并联栅极环绕结构鳍式晶体管沿一线体的剖面示意图。并联栅极环绕结构鳍式晶体管包括：两个栅极结构223、两个源极221和漏极222，所述源极221和所述漏极222形成于由线体220形成的鳍体上，并漏极222位于所述两个栅极结构223之间，两个源极221分别位于所述两个栅极结构223的与所述漏极222相对的其中一侧，使一源极221、一栅极结构223和所述漏极222形成一栅极环绕结构鳍式晶体管，使另一源极221、另一栅极结构223和所述漏极222形成另一栅极环绕结构鳍式晶体管，两栅极环绕结构鳍式晶体管构成漏极共用的并联栅极环绕结构鳍式晶体管，其中，所述栅极结构223包括界面层231、栅介质层232、功函数层233和金属栅234的叠加结构，界面层231包覆所述栅极结构223区域的线体220的周侧，栅介质层232叠加于界面层231上，并靠近漏极222一侧的栅介质层的厚度大于靠近源极221一侧的栅介质层的厚度，而使靠近漏极一侧的栅介质层和靠近源极一侧的栅介质层所覆盖的沟道区分别为第一阈值电压区和第二阈值电压区，且第一阈值电压区的第一阈值电压大于第二阈值电压区的第二阈值电压，功函数层233叠加于栅介质层232上，金属栅250叠加于功函数层233上，使金属栅250与线体220、栅介质层232和功函数层233形成栅极环绕的栅极结构223。
在本发明一实施例中，所述线体220为硅纳米线，由形成于半导体衬底表面的锗硅(SiGe)外延层和硅(Si)外延层形成的至少一个叠加层经锗硅刻蚀工艺去除锗硅外延层而形成。
在一实施例中，栅介质层222包括高介电常数层，所述高介电常数层的材料包括二氧化硅，氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。
在一实施例中，界面层231还形成于栅极结构形成区域的侧壁。
上述并联栅极环绕结构鳍式晶体管为5nm以下工艺节点的器件。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种并联栅极环绕结构鳍式晶体管的制造方法，其特征在于，包括：
S1：提供一半导体衬底，在半导体衬底上形成场氧化层，场氧化层隔离出有源区，在所述半导体衬底表面形成外延层，外延层包括锗硅外延层和硅外延层形成的至少一个叠加层，进行光刻刻蚀形成具有条状结构的多个鳍体，各鳍体平行排列，各鳍体包括所述至少一个叠加层，形成多条多晶硅栅，所述多晶硅栅分别覆盖鳍体的部分的顶部表面和侧面，在多晶硅栅的两侧形成侧墙，在鳍体上形成源极和漏极，源极和漏极位于多晶硅栅的两侧，相邻两多晶硅栅之间形成有一漏极；
S2：形成层间介质层，并进行平坦化工艺，去除多晶硅栅，进行锗硅刻蚀工艺，去除锗硅外延层形成由硅外延层形成的线体；
S3：形成界面层，界面层包覆多晶硅栅去除区域的线体的周侧并覆盖多晶硅栅去除区域的侧壁，形成第一层栅介质层，第一层栅介质层覆盖界面层的表面；
S4：形成光刻胶，进行曝光显影以将靠近源极一侧的第一层栅介质层显开，并将靠近漏极一侧的相邻两多晶硅栅去除区域的第一层栅介质层均保护起来，并去除显开的第一层栅介质层；
S5：去除光刻胶，形成第二层栅介质层，第二层栅介质层覆盖第一层栅介质层及裸露的界面层的表面，而使由第一层栅介质层和第二层栅介质层形成的栅介质层在靠近源极一侧具有第一厚度，在靠近漏极一侧具有第二厚度，并第二厚度大于第一厚度；以及
S6：形成功函数层，功函数层覆盖栅介质层的表面，形成金属栅，金属栅填充多晶硅栅的去除区域，使金属栅与线体、栅介质层和功函数层形成两相邻的栅极环绕的栅极结构，两相邻的栅极环绕的栅极结构和共用漏极与两源极构成并联栅极环绕结构鳍式晶体管。
2.根据权利要求1所述的并联栅极环绕结构鳍式晶体管的制造方法，其特征在于，所述半导体衬底为硅衬底。
3.根据权利要求1所述的并联栅极环绕结构鳍式晶体管的制造方法，其特征在于，所述场氧化层采用浅沟槽隔离工艺形成。
4.根据权利要求1所述的并联栅极环绕结构鳍式晶体管的制造方法，其特征在于，所述界面层由氧化硅形成。
5.根据权利要求1所述的并联栅极环绕结构鳍式晶体管的制造方法，其特征在于，栅介质层包括高介电常数层。
6.一种并联栅极环绕结构鳍式晶体管，其特征在于，包括：两个栅极结构、两个源极和漏极，所述源极和所述漏极形成于由线体形成的鳍体上，并漏极位于所述两个栅极结构之间，两个源极分别位于所述两个栅极结构的与所述漏极相对的其中一侧，使一源极、一栅极结构和所述漏极形成一栅极环绕结构鳍式晶体管，使另一源极、另一栅极结构和所述漏极形成另一栅极环绕结构鳍式晶体管，两栅极环绕结构鳍式晶体管构成漏极共用的并联栅极环绕结构鳍式晶体管，其中，所述栅极结构包括界面层、栅介质层、功函数层和金属栅的叠加结构，界面层包覆所述栅极结构区域的线体的周侧，栅介质层叠加于界面层上，并靠近漏极一侧的栅介质层的厚度大于靠近源极一侧的栅介质层的厚度，而使靠近漏极一侧的栅介质层和靠近源极一侧的栅介质层所覆盖的沟道区分别为第一阈值电压区和第二阈值电压区，且第一阈值电压区的第一阈值电压大于第二阈值电压区的第二阈值电压，功函数层叠加于栅介质层上，金属栅叠加于功函数层上，使金属栅与线体、栅介质层和功函数层形成栅极环绕的栅极结构。
7.根据权利要求6所述的并联栅极环绕结构鳍式晶体管，其特征在于，所述线体为硅纳米线。
8.根据权利要求7所述的并联栅极环绕结构鳍式晶体管，其特征在于，所述线体由形成于半导体衬底表面的锗硅外延层和硅外延层形成的至少一个叠加层经锗硅刻蚀工艺去除锗硅外延层而形成。
9.根据权利要求1所述的并联栅极环绕结构鳍式晶体管，其特征在于，所述栅介质层包括高介电常数层。
10.根据权利要求1所述的并联栅极环绕结构鳍式晶体管，其特征在于，所述并联栅极环绕结构鳍式晶体管为5nm以下工艺节点的器件。
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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| CN111785636A true CN111785636A (zh) | 2020-10-16 |
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| CN (1) | CN111785636A (zh) |
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106847914A (zh) * | 2015-12-07 | 2017-06-13 | 联华电子股份有限公司 | 鳍状结构上的横向扩散晶体管 |
| US20190287864A1 (en) * | 2018-03-19 | 2019-09-19 | International Business Machines Corporation | Inner spacer and junction formation for integrating extended-gate and standard-gate nanosheet transistors |
| CN110690290A (zh) * | 2019-09-18 | 2020-01-14 | 华东师范大学 | 一种非对称栅氧结构的纳米片环栅场效应晶体管 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106847914A (zh) * | 2015-12-07 | 2017-06-13 | 联华电子股份有限公司 | 鳍状结构上的横向扩散晶体管 |
| US20190287864A1 (en) * | 2018-03-19 | 2019-09-19 | International Business Machines Corporation | Inner spacer and junction formation for integrating extended-gate and standard-gate nanosheet transistors |
| CN110690290A (zh) * | 2019-09-18 | 2020-01-14 | 华东师范大学 | 一种非对称栅氧结构的纳米片环栅场效应晶体管 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112507491A (zh) * | 2020-12-14 | 2021-03-16 | 泉芯集成电路制造(济南)有限公司 | 一种参数化单元及其实现方法 |
| CN112507491B (zh) * | 2020-12-14 | 2022-12-30 | 泉芯集成电路制造(济南)有限公司 | 一种鳍式场效应晶体管中参数化单元及其实现方法 |
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