CN110277488A - 磁性器件 - Google Patents

Abstract

实施方式提供能够提升元件的特性的磁性器件。实施方式的磁性器件包括：第1电极(40)，其包括第1部分(41)、和在相对于基板(200)的表面平行的方向上与第1部分(41)相邻的第2部分(42)；第2电极(49)；第1电极(40)与第2电极(49)之间的第1磁性层(11)；第1磁性层(11)与第2电极(49)之间的第2磁性层(13)；以及第1磁性层(11)与第2磁性层(13)之间的非磁性层(12)，第1部分(41)的上表面位于比第2部分(42)的上表面靠基板(200)侧的位置。

Description

磁性器件

相关申请

本申请享有以日本专利申请2018-49302号(申请日：2018年3月16日)作为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。

技术领域

本发明的实施方式涉及磁性器件(device)。

背景技术

为了提升磁阻效应元件的特性而推进与元件的结构和元件的构成部件有关的研究和开发。

发明内容

实施方式提供能够提升元件的特性的磁性器件。

实施方式的磁性器件，包括：第1电极，其设置于基板的上方，包括第1部分和在相对于所述基板的表面平行的方向上与所述第1部分相邻的第2部分；所述第1电极的上方的第2电极；所述第1电极与所述第2电极之间的第1磁性层；所述第1磁性层与所述第2电极之间的第2磁性层；以及所述第1磁性层与所述第2磁性层之间的非磁性层，所述第1部分的上表面位于比所述第2部分的上表面靠所述基板侧的位置。

附图说明

图1是示出包括第1实施方式的磁性器件的存储器件(memory device)的构成例的图。

图2是示出存储器件的存储单元阵列(memory cell array)的构成例的图。

图3是示出第1实施方式的磁性器件的结构例的示意性剖面图。

图4是示意地示出第1实施方式的磁性器件的结构例的俯视图。

图5是示意地示出第1实施方式的磁性器件的结构例的剖面图。

图6是示出第1实施方式的磁性器件的制造方法的一工序的剖面工序图。

图7是示出第1实施方式的磁性器件的制造方法的一工序的剖面工序图。

图8是示出第1实施方式的磁性器件的制造方法的一工序的剖面工序图。

图9是示出第1实施方式的磁性器件的制造方法的一工序的剖面工序图。

图10是示出第1实施方式的磁性器件的制造方法的一工序的剖面工序图。

图11是示出第1实施方式的磁性器件的制造方法的一工序的剖面工序图。

图12是示出第1实施方式的磁性器件的制造方法的一工序的剖面工序图。

图13是示出第1实施方式的磁性器件的制造方法的一工序的剖面工序图。

图14是用于对第1实施方式的磁性器件的特性进行说明的图。

图15是示意地示出第2实施方式的磁性器件的结构例的剖面图。

图16是示意地示出第3实施方式的磁性器件的结构例的剖面图。

标号说明

400、400A、400B：磁性器件

40、49：电极

10：层叠体(磁隧道结)

11、11A、13、13A：磁性层

12、12A：非磁性层

具体实施方式

[实施方式]

以下，参照附图(图1～图16)对本实施方式详细地进行说明。在以下的说明中，对具有相同的功能和构成的要素标注相同的标号。

另外，在以下各实施方式中，标注了在末尾带有用于区别化的数字/英文的参照标号(例如，字线WL、位线BL、各种电压和信号等)的构成要素在不彼此区别也可以的情况下，使用省略末尾的数字/英文的记载(参照标号)。

(1)第1实施方式

参照图1～图14对第1实施方式的磁性器件及其制造方法进行说明。

(a)构成例

参照图1～图5对第1实施方式的磁性器件的构成例进行说明。

图1是用于对包括本实施方式的磁性器件的存储器件的构成例进行说明的框图。

在图1中，包括本实施方式的磁性器件的存储器件1电连接于例如控制器、处理器或主机器件等外部器件。

存储器件1接受来自外部器件的命令CMD、地址ADR、输入数据DIN以及各种控制信号CNT。存储器件1向外部器件发送输出数据DOUT。

如图1所示，存储器件1至少包括存储单元阵列100、行译码器120、字线驱动器(行线控制电路)121、列译码器122、位线驱动器(列线控制电路)123、开关电路124、写入电路(写入控制电路)125、读出电路(读出控制电路)126以及序列发生器127。

存储单元阵列100包括多个存储单元MC。

行译码器120对地址ADR所包含的行地址进行译码。

字线驱动器121基于行地址的译码结果选择存储单元阵列100的行(例如，字线)。字线驱动器121能够向字线供给预定的电压。

列译码器122对地址ADR所包含的列地址进行译码。

位线驱动器123基于列地址的译码结果选择存储单元阵列100的列(例如，位线)。位线驱动器123经由开关电路124连接于存储单元阵列100。位线驱动器123能够向位线供给预定的电压。

开关电路124将写入电路125和读出电路126中的任一方连接于存储单元阵列100和位线驱动器123。由此，MRAM1执行与命令对应的动作。

写入电路125在进行写入动作时向基于地址ADR的选择单元供给用于数据的写入的各种电压和/或电流。例如，数据DIN作为应该写入到存储单元阵列100的数据而被向写入电路124供给。由此，写入电路125将数据DIN写入存储单元MC内。写入电路125包括例如写入驱动器/接收器(sink)等。

读出电路126在进行读出动作时向基于地址ADR所选择的存储单元(选择单元)供给用于数据的读出的各种电压和/或电流。由此，读出保存于存储单元MC内的数据。

读出电路126将从存储单元阵列100读出的数据作为输出数据DOUT向存储器件1的外部输出。

读出电路126包括例如读出驱动器和感测放大(sense amplify，读出放大)电路等。

序列发生器127接受命令CMD和各种控制信号CNT。序列发生器127基于命令CMD和控制信号CNT控制存储器件1内的各电路120～126的动作。序列发生器127能够根据存储器件1内的动作状况来向外部器件发送控制信号CNT。

例如，序列发生器127将与写入动作和读出动作有关的各种信息作为设定信息进行保持。

此外，各种信号CMD、CNT、ADR、DIN、DOUT可以经由相对于存储器件1的芯片(package，封装体)另行设置的接口电路向存储器件1内的预定的电路供给，也可以从存储器件1内的输入输出电路(未图示)向各电路120～127供给。

例如，在本实施方式中，存储器件1是磁性存储器。在磁性存储器(例如，MRAM)中，本实施方式的磁性器件是磁阻效应元件。本实施方式的磁阻效应元件用于存储单元MC内的存储元件。

<存储单元阵列的内部构成>

图2是示出本实施方式的MRAM的存储单元阵列的内部构成的一个例子的等效电路图。

如图2所示，多条(n条)字线WL(WL<0>、WL<1>、···、WL<n-1>)设置于存储单元阵列100内。多条(m条)位线BL(BL<0>、BL<1>、···、BL<m-1>)以及多条(m条)位线bBL(bBL<0>、bBL<1>、···、bBL<m-1>)设置于存储单元阵列100内。1条位线BL和1条位线bBL形成1组位线对。以下，为了说明的明确化，位线bBL有时也被称为源线。

多个存储单元MC在存储单元阵列100内配置成矩阵状。

在x方向(行方向)上排列的多个存储单元MC连接于共通的字线WL。字线WL连接于字线驱动器121。字线驱动器121基于行地址控制字线WL的电位。由此，选择在行地址中所示的字线WL(行)，将其激活。

在y方向(列方向)上排列的多个存储单元MC共通地连接于属于一个位线对的2条位线BL、bBL。位线BL、bBL经由开关电路124连接于位线驱动器123。

开关电路124将与列地址对应的位线BL、bBL连接于位线驱动器123。位线驱动器123控制位线BL、bBL的电位。由此，选择在列地址中所示的位线BL、bBL(列)，将其激活。

另外，开关电路124根据对存储单元MC要求的动作将所选择的位线BL、bBL连接于写入电路125或读出电路126。

例如，存储单元MC包括一个磁阻效应元件400和一个单元晶体管600。

磁阻效应元件400的一端连接于位线BL。磁阻效应元件400的另一端连接于单元晶体管600的一端(源/漏中的一方)。单元晶体管600的另一端(源/漏中的另一方)连接于位线bBL。在单元晶体管600的栅连接有字线WL。

存储单元MC可以包括两个以上的磁阻效应元件400，也可以包括两个以上的单元晶体管600。

存储单元阵列100可以具有分级位线方式的结构。在该情况下，多个全局位线设置于存储单元阵列100内。各位线BL经由对应的开关元件连接于一方的全局位线。各源线bBL经由对应的开关元件连接于另一方的全局位线。全局位线经由开关电路124连接于写入电路125和读出电路126。

磁阻效应元件400作为存储元件而发挥功能。单元晶体管600作为存储单元MC的选择元件而发挥功能。

磁阻效应元件400的电阻状态(磁化排列)因向磁阻效应元件400供给某一大小的电压或电流而发生变化。由此，磁阻效应元件400能够得到多个电阻状态(电阻值)。相对于磁阻效应元件400的可得到的多个电阻状态，使1位以上的数据相关联。像这样，磁阻效应元件400作为存储元件而被利用。

<存储单元的结构例>

图3是示出本实施方式的MRAM的存储单元的结构例的剖面图。

如图3所示，存储单元MC设置于半导体基板200上。

单元晶体管600是任意类型的晶体管。例如，单元晶体管600是具有平面结构的场效应晶体管、像FinFET那样的三维结构的场效应晶体管或者具有埋入栅结构的场效应晶体管。以下，例示出具有平面结构的单元晶体管。

单元晶体管600设置于半导体基板200的有源区域(半导体区域)AA内。

在单元晶体管600中，栅电极61夹着栅绝缘膜62设置于有源区域AA上方。栅电极61沿图3中的进深方向(或跟前方向)延伸。栅电极61作为字线WL而发挥功能。

单元晶体管600的源/漏区域63A、63B设置于有源区域AA内。

接触插塞55设置于源/漏区域63B上。作为位线bBL的配线(金属膜)56设置于接触插塞55上。

接触插塞50设置于源/漏区域63A上。

磁阻效应元件400设置于接触插塞50上和层间绝缘膜80上。磁阻效应元件400设置于层间绝缘膜82内。

磁阻效应元件400包括两个电极40、49和两个电极40、49间的层叠体10。层叠体10是具有磁隧道结的多层膜。

在本实施方式中，具有磁隧道结的磁阻效应元件400被称为MTJ元件。

电极40设置于接触插塞50上。电极49夹着层叠体10设置于电极40上方。在电极49上设置有过孔插塞(via plug)51。作为位线BL的配线(金属膜)52设置于过孔插塞51上和层间绝缘膜82上。导电层(例如，金属膜)也可以设置于电极40与接触插塞50之间。

在本实施方式的磁阻效应元件400中，半导体基板200侧的电极40被称为下部电极40，半导体基板200侧的相反侧的电极49被称为上部电极49。

例如，绝缘膜(以下，也称为保护膜、侧壁绝缘膜)20覆盖MTJ元件400的侧面。保护膜20设置于层间绝缘膜82与隧道结10之间。保护膜20也可以设置于电极40、49与层间绝缘膜82之间。

保护膜20的材料从例如氮化硅、氮化铝以及氧化铝等中选择。保护膜20可以是单层膜，也可以是多层膜。

也可以不设置保护膜20。另外，在图3中所示的保护膜20的形状可以适当调整。

此外，图3是简易地示出磁阻效应元件的结构的图。在图3中，也简易地示出层叠体(磁隧道结)10和电极40、49。

即，在本实施方式中，存储单元阵列和存储单元的构成不限定于图2和图3所示的例子。

以下，对本实施方式的磁阻效应元件中的层叠体10和电极40、49更详细地进行说明。

<磁阻效应元件的结构例>

使用图4和图5对本实施方式的磁阻效应元件(MTJ元件)的结构进行说明。

图4是示出本实施方式的MTJ元件的结构例的示意性俯视图。图5是示出本实施方式的MTJ元件的结构例的示意性剖面图。在图4和图5中，为了图示的明确化，省略保护膜20和层间绝缘膜的图示。

图4和图5所示的实施方式的MTJ元件400具有圆锥台状的结构。

如图4所示，本实施方式的MTJ元件400具有圆形(或椭圆形)的俯视形状。如图5所示，本实施方式的磁阻效应元件400具有梯形的剖面形状。

此外，MTJ元件400的结构并不限定于圆锥台状。例如，MTJ元件400的俯视形状也可以是四边形(例如，正方形或长方形)。另外，在四边形的俯视形状的MTJ元件中，四边形的角有时也是圆的(成为圆形)。

例如，相对于基板200的表面平行的方向上的MTJ元件400的下部(基板200侧、电极40侧)的尺寸X2，比相对于基板200的表面平行的方向上的MTJ元件400的上部(基板200的相反侧、电极49侧)的尺寸X1大。

在MTJ元件400中，层叠体(磁隧道结)10至少包括两个磁性层11、13和非磁性层12。

非磁性层12设置于两个磁性层11、13之间。

一方的磁性层11设置于上部电极49与非磁性层12之间。另一方的磁性层13设置于非磁性层12与下部电极40之间。

磁隧道结在磁性层11、13与非磁性层12之间形成。

在MTJ元件400中，非磁性层12被称为隧道势垒层12。隧道势垒层12是例如含有氧化镁(MgO)的绝缘膜。

两个磁性层11、13具有磁化。一方的磁性层11是磁化的方向为可变的磁性层。另一方的磁性层13是磁化的方向为不变的磁性层。以下，磁化的方向为可变的磁性层11被称为存储层11，磁化的方向为不变的磁性层13被称为参照层13。存储层11有时也被称为自由层或磁化自由层。参照层13有时也被称为钉扎(pin)层、被钉扎(pinned)层、磁化固定层或磁化不变层。

此外，参照层13的磁化的方向“为不变”或“为固定状态”指的是：在向MTJ元件400供给了用于使存储层11的磁化的方向反转的电流或电压的情况下，在该电流/电压的供给的前后，参照层13的磁化的方向不发生变化。使得参照层13的磁化的方向不变地，分别控制存储层11的磁化反转阈值和参照层13的磁化反转阈值。例如，为了磁化反转阈值的控制，如果存储层与参照层为相同的材料系，则使参照层13的膜厚比存储层11的膜厚厚。

例如，存储层11和参照层13是具有垂直磁各向异性的磁性层。存储层11的磁化和参照层13具有相对于磁性层11、13的层面大致垂直的磁化。磁性层11、13的磁化方向(易磁化轴方向)是相对于两个磁性层11、13的层叠方向大致平行的方向。存储层11的磁化根据应该存储的数据朝向上部电极侧或下部电极侧中的任一侧。参照层13的固定状态的磁化按上部电极侧或下部电极侧中的任一方的方向被设定(固定)。

存储层11含有钴铁硼(CoFeB)或硼化铁(FeB)。

隧道势垒层12是例如氧化镁或含有氧化镁的绝缘性化合物。

参照层13含有例如钴铁硼(CoFeB)或硼化铁(FeB)。另外，参照层13也可以含有钴铂(CoPt)、钴镍(CoNi)或钴钯(CoPd)。例如，参照层13是使用这些材料而形成的合金膜或人工晶格膜。

移位消除(shift cancel)层19设置于参照层13与上部电极49之间。移位消除层19是用于降低参照层13的漏磁场的磁性层。移位消除层19的磁化的方向与参照层13的磁化的方向相反。由此，可抑制以参照层13的漏磁场为起因的对存储层11的磁化的不良影响(例如，磁场移位)。例如，移位消除层19的材料与参照层13的材料相同。

例如，参照层13的磁化的方向和移位消除层19的磁化的方向通过SAF(syntheticAntiferromagnetic：合成反铁磁性)结构而被设定为彼此相反的方向。

在SAF结构中，中间层190设置于参照层13与移位消除层19之间。借助于中间层190，参照层13与移位消除层19反铁磁性地耦合。中间层190是例如钌(Ru)等非磁性金属膜。此外，包括磁性层11、19和中间层190的层叠体(SAF结构)有时也被称为参照层。

图5的MTJ元件400是例如底部自由(bottom free)结构的MTJ元件。

在本实施方式的MTJ元件400中，存储层11位于比参照层13靠基板侧的位置。存储层11设置于参照层13与基板之间。例如，相对于基板的表面平行的方向上的存储层11的尺寸比相对于基板的表面平行的方向上的参照层13的尺寸大。

MTJ元件400的电阻状态(电阻值)相应于存储层11的磁化的方向与参照层13的磁化的方向的相对关系(磁化排列)而变化。

在存储层11的磁化的方向与参照层13的磁化的方向相同的情况下(在MTJ元件400的磁化排列是平行排列状态的情况下)，MTJ元件400具有第1电阻值R1。在存储层11的磁化的方向与参照层13的磁化的方向不同的情况下(在MTJ元件400的磁化排列是反平行排列状态的情况下)，MTJ元件400具有比第1电阻值R1高的第2电阻值R2。

在本实施方式中，MTJ元件400的平行排列状态也被记为P状态，MTJ元件400的反平行排列状态也被记为AP状态。

例如，在存储单元MC存储1位的数据(“0”数据或“1”数据)的情况下，相对于具有第1电阻值R1的状态(第1电阻状态)的MTJ元件400，使第1数据(例如，“0”数据)相关联。相对于具有第2电阻值R2的状态(第2电阻状态)的MTJ元件400，使第2数据(例如，“1”数据)相关联。

MTJ元件400也可以是面内磁化型的MTJ元件。在面内磁化型的MTJ元件中，存储层11和参照层13的磁化朝向相对于磁性层11、13的层叠方向垂直的方向。在面内磁化型MTJ元件中，存储层和参照层的易磁化轴方向是相对于磁性层11、13的层面平行的方向。

例如，层(以下为基底层)30设置于下部电极40与磁性层13之间。基底层30是能够提升磁性层13的特性(例如，磁性层的磁特性和/或结晶性)和/或磁隧道结的特性的层。

例如，基底层30包括材料不同的多个(例如，3个)层31、32、33。

基底层30含有金属、硼化物、氧化物以及氮化物等中的至少一者。

例如，在基底层30中所使用的金属选自铝(Al)、铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)、钪(Sc)、钇(Y)、镧(La)、硅(Si)、锆(Zr)、铪(Hf)、钨(W)、铬(Cr)、钼(Mo)、铌(Nb)、钛(Ti)、钽(Ta)以及钒(V)等。例如，这些金属的硼化物、氧化物以及氮化物被用于基底层30。用于基底层30的各种化合物可以是二元化合物，也可以是三元化合物。

例如，基底层30中的层31是硼化物层。例如，层32是金属层。例如，层33是氮化物层。

基底层30可以是由一种材料形成的单层膜，也可以是由两种不同的材料形成的双层膜，或者，也可以是由四种以上不同的材料形成的多层膜。

此外，用于基底层30的材料的绝缘性化合物也可以用于保护膜20的材料。

上部电极49设置于磁隧道结10的上方。上部电极49设置于移位消除层19上。上部电极49的材料含有例如钨(W)、钽(Ta)、氮化钽(TaN)、钛(Ti)以及氮化钛(TiN)等中的至少一者。

下部电极40设置于磁隧道结10的下方。下部电极40设置于接触插塞50与基底层30之间。下部电极40的材料例如含有例如钨、钽、氮化钽、钛以及氮化钛等中的至少一者。

此外，各电极40、49可以是单层结构，也可以是多层结构。

如图5(和图3)所示，在本实施方式的MTJ元件400中，层叠体(磁隧道结)10与基板200之间的下部电极40具有凹型的剖面形状。

下部电极40具有朝下(基板侧)凸的面。以下，将下部电极40的磁隧道结10侧的面(具有朝下凸的形状的面)称为下部电极40的上表面。相对于基板200的表面垂直的方向上的、下部电极40的与上表面相对的面被称为下表面(或底面)。

下部电极40的上表面弯曲。其结果是，在下部电极40的上部内设置有凹处。在下部电极40的由于弯曲而变圆的上表面的上方，形成有磁性层11、13和隧道势垒层12。

下部电极40的下表面相对于基板200(或层间绝缘膜80、或接触插塞50)的表面实质上是平行的。

像这样，下部电极40的上表面是曲面，下部电极40的下表面是平面。

下部电极40包括电极40的中央侧的部分(以下，称为中央部)41和电极40的外周侧的部分(以下，称为外周部)42。在相对于基板的表面平行的方向上，中央部41被外周部42包围。例如，外周部42设置于中央部41与图3的保护膜20之间。

中央部41的上表面位于比外周部42的上表面靠基板200侧的位置。

相对于基板200的表面垂直的方向上的、外周部42的上表面处最高的位置(端部)ZA，以接触插塞50(或基板200或层间绝缘膜80)的表面(上表面)为基准配置成高度H1。相对于基板200的表面垂直的方向上的、中央部41的上表面处最低的位置(端部)ZB，以接触插塞50的表面为基准配置成高度H2。例如，位置ZB设置于MTJ元件400的中心轴上。

外周部42的高度H1与中央部41的高度H2之差(下部电极40的上表面的凹处的深度)D1是例如从(0.5nm)到(3nm)的范围内的值。

例如，优选尺寸D1与尺寸X1之比(D1/X1)在从0.01到0.10的范围内。

此外，“H1”可以视为从外周部42的底面起到端部(下部电极40的上表面的最高的部分)ZA为止的膜厚。“H2”可以视为从中央部41的底面起到端部(下部电极40的上表面的最低的部分)ZB为止的膜厚。

从电极40的下表面起到端部ZA的膜厚H1比从电极40的下表面起到端部ZB的膜厚H2厚。例如，中央部41没有膜厚比膜厚H1厚的部分。

在下部电极40的弯曲的上表面(曲面)上形成有形成磁隧道结10的各层11、12、13、19、30。例如，下部电极40的上表面与基底层30接触。

下部电极40的上方的各层11、12、13、19、30相应于凹型的剖面形状的下部电极40而弯曲。

例如，各层11、12、13、19、30具有朝下凸的剖面形状。各层11、12、13、19、30的中央部位于比各层11、12、13、19、30的端部靠基板侧的位置。

相对于基板200表面平行的方向上的各层11、12、13、19、30的端部(边缘部)的上部，位于比各层11、12、13、19、30的中央部的上部靠上方(基板200侧的相反侧)的位置。相对于基板200表面平行的方向上的各层11、12、13、19、30的端部(边缘部)的底部(下部)，位于比各层11、12、13、19、30的中央部的底部靠上方(基板200侧的相反侧)的位置。

例如，在下部电极40的上表面的部分ZA与部分ZB的高度之差(高低差)在从到的范围内的情况下，向基板200侧凸地弯曲的磁性层11、13的端部(与“ZA”对应的部分)与中央部(与“ZB”对应的部分)的高低差、和向基板200侧凸地弯曲的隧道势垒层12的端部与中央部的高低差，具有大约从到的范围内的值。

在本实施方式中，通过上述的下部电极40的结构，提升MTJ元件400的特性。

此外，包括本实施方式的MTJ元件400的MRAM的动作可以适当地应用周知的数据的写入动作和周知的数据的读出动作。因此，在本实施方式中，省略包括本实施方式的MTJ元件400的MRAM的动作的说明。

(b)制造方法

参照图6～图13，对本实施方式的磁性器件的制造方法进行说明。此外，在此也适当地参照图3～图5。

图6～图13是示出本实施方式的磁阻效应元件(MTJ元件)的制造方法的各工序的剖面工序图。

如图6所示，在基板200上形成元件(例如，图3的单元晶体管)后，使用CVD(Chemical Vapor Deposition：化学气相沉积)法等膜形成技术在基板200上形成绝缘层(层间绝缘膜)80Z。绝缘层80Z是例如氧化硅(SiO₂)层。

绝缘层(层间绝缘膜)81Z例如通过CVD法形成于绝缘层80Z上。绝缘层81Z是例如氮化硅(SiN)层。

将具有预定的图形800的掩模层(例如，抗蚀剂掩模)90形成于绝缘层81Z上。掩模层90的图形800通过周知的光刻技术和蚀刻技术来形成。例如，掩模层90具备具有圆形的平面形状的开口图形800。开口图形800形成于接触插塞的形成区域内。

如图7所示，基于掩模层90的图形执行蚀刻。

由此，接触孔801形成于绝缘层80和绝缘层81内。

如图8所示，在除去掩模层后，导电体50Z以埋入接触孔内的方式形成于层间绝缘膜80上和绝缘层81上。导电体50Z是例如氮化钛(TiN)或钨(W)。

将绝缘层81的上表面用作阻挡层来对导电体执行CMP(Chemical MechanicalPolishing：化学机械研磨)法那样的平坦化处理。此外，在该工序中，绝缘层81的上表面根据CMP的条件有时也稍微被削去。

由此，如图9所示，导电体50X的上部的位置与绝缘层81的上部的位置一致。

如图10所示，对导电体执行凹槽形成处理(回蚀处理)。选择性地蚀刻导电体50的上表面。由此，导电体50的上表面的位置后退至比绝缘层81的上表面的位置靠绝缘层80侧(基板侧)的位置。

其结果是，接触插塞50形成于绝缘层80内。

如图11所示，导电层40Z形成于接触插塞50上和绝缘层81上。例如，导电层40Z的上表面相应于接触插塞50的上表面与绝缘层81的上表面的高低差而凹陷。由此，接触插塞50的上方的导电层40Z的上表面的位置，配置在比绝缘层80的上方的导电层40Z的上表面的位置靠基板侧200的位置。

导电层40Z的材料是从例如钨、钽、氮化钽、钛以及氮化钛中选择的一者以上的材料。

如图12所示，将绝缘层81的上表面用作阻挡层来对导电层40执行CMP处理。

在此，在本实施方式中，以使得在导电层40的上表面产生预定的大小(深度)D1的凹陷(dishing)的方式，设定对于导电层40的CMP处理的条件。

与绝缘层81的上表面相比，导电层40Z的上表面向基板200侧后退。

其结果是，凹处499形成于导电层40的上表面。由于凹陷的产生，导电层40Z的上表面在接触插塞50的上方弯曲。

凹处499的深度(外周部42的端部ZA的高度H1与中央部41的端部ZB的高度H2之差)D1例如具有从到的范围内的值。

像这样，形成凹型状的下部电极40。下部电极40在其上表面具有曲面。

如图13所示，基底层30Z例如通过溅射法形成于凹型状的下部电极40的上表面上。

在基底层30上，例如通过溅射法形成层叠体10Z。

层叠体10Z包括例如磁性层13Z、非磁性层12Z、磁性层11Z以及磁性层19Z。磁性层13Z形成于基底层30Z上。非磁性层12Z形成于磁性层13Z上。磁性层11Z形成于非磁性层12Z上。磁性层19Z形成于磁性层11Z上。

在接触插塞50的上方，各层11Z、12Z、13Z、19Z、30Z相应于下部电极40的上表面的形状(下部电极40的上表面的凹处)而弯曲。例如，各层11Z、12Z、13Z、19Z、30Z的接触插塞50的上方的部分具有朝下凸的剖面形状。

硬掩模49在接触插塞50的上方的位置形成于磁性层19Z上。硬掩模49通过光刻技术和蚀刻技术具有预定的图形。硬掩模49基于应该形成的MTJ元件的形状进行图形化。硬掩模49的材料是从例如钨、钽、氮化钽、钛以及氮化钛中选择的一者以上的材料。

将硬掩模49用作掩模来对层叠体10Z和基底层30Z执行蚀刻。

例如，层叠体10Z和基底层30Z通过离子束蚀刻被加工成与硬掩模49对应的形状。例如，离子束从相对于基板的表面倾斜的角度照射到层叠体10Z。

由此，如图4和图5所示，形成本实施方式的MTJ元件400。

此外，对于层叠体10Z和基底层30Z的蚀刻的种类并不限定于离子束蚀刻。

例如，如图3所示，绝缘膜(保护膜)20形成于MTJ元件400的侧面上。也可以是：在形成绝缘膜20之前，为了MTJ元件400的侧面上的附着物的绝缘化而执行氧化处理和氮化处理中的至少一方。此外，也可以通过MTJ元件400的侧面上的附着物的绝缘化来形成绝缘膜20。

绝缘层82以覆盖MTJ元件400的方式形成于绝缘层80和MTJ元件400上。位线BL(以及位线触点)以连接于MTJ元件400的方式形成于绝缘层82上。

通过以上的工序，形成本实施方式的MTJ元件。

此后，通过执行预定的制造工序，结束本实施方式的MTJ元件和包括本实施方式的MTJ元件的MRAM的制造工序。

(c)总结

本实施方式的磁阻效应元件(例如，MTJ元件)包括凹型的剖面形状的下部电极。下部电极的上表面具有朝下(基板侧)凸的形状。

在本实施方式的磁阻效应元件中，在下部电极上方配置多个磁性层和隧道势垒层。

图14是用于对第1实施方式的磁阻效应元件的特性的一个例子进行说明的图。

图14的(a)是示出本实施方式的磁阻效应元件中的下部电极的形状与不良率的关系的一个例子的图表。

在图14的(a)中，图表的横轴与下部电极的上表面(形成磁性层的一侧的面)的高低差的大小(单位：)对应，图表的纵轴与MTJ元件的写入错误率和分流(shunt)不良率(单位：任意单位)对应。

写入错误率(WER)是在数据的写入时不发生磁化反转的错误的发生率。写入错误率(WER)在图表中由线PR2表示。

分流不良率(SFR)是以MTJ元件中的存储层与参照层的短路为起因的不良的发生率。分流不良率(SFR)在图表中由线PR1表示。

图14的(b)是用于对图14的(a)的图表的横轴的值与下部电极的上表面的形状的对应关系进行说明的图。

如图14的(b)所示，在下部电极的上表面平坦的情况下，与图14的(a)的图表的横轴的0对应。在下部电极的上表面具有朝上凸的形状的情况下(下部电极具有凸型的剖面形状的情况下)，在图14的(a)的图表的横轴上与负的值对应。在下部电极的上表面具有朝下凸的形状的情况下，在图14的(a)的图表的横轴上与正的值对应。

如图14的(a)的图表所示，写入错误率PR2随着下部电极的上表面的形状从朝上凸的形状变化为朝下凸的形状而降低。

例如，在本实施方式的MTJ元件的下部电极的凹处的深度在从到的范围内的情况下，本实施方式的MTJ元件的写入错误率变得最低。

在下部电极具有朝下凸的上表面的情况下，与下部电极具有朝上凸的上表面的情况相比，MTJ元件的分流不良率PR1也降低。

如本实施方式那样，在下部电极具有朝下凸的上表面的情况下，通过以下部电极为起因的磁性层和隧道势垒层的弯曲，在磁性层和隧道势垒层产生的磁场的应力(stress)和漏磁场的影响得到缓和。

另外，在本实施方式中，以下部电极的上表面上的各层的弯曲为起因，在相对于磁性层和隧道势垒层的层面垂直的方向上作用的应力变得较大。通过这样的对磁性层和隧道势垒层施加的应力的作用来抑制磁性层和隧道势垒层的晶体缺陷的发生。

其结果是，本实施方式的MTJ元件能够降低写入错误率和短路不良率。

此外，垂直磁化膜的磁各向异性依赖于磁性层(和隧道势垒层)的相对于层面垂直的方向的结晶性。因此，与使用了面内磁化膜的MTJ元件的特性相比，使用了垂直磁化膜的MTJ元件的特性通过基于作用于垂直方向的应力的各层的结晶性的改善而进一步提升。

另外，与厚的层相比，在薄的层容易产生下部电极的弯曲的影响。

因此，像底部自由结构的MTJ元件那样，在具有较薄的膜厚的存储层设置于下部电极侧的情况下，MTJ元件的元件特性能够通过本实施方式的MTJ元件中的具有弯曲了的上表面的下部电极而进一步改善。

此外，在本实施方式的MTJ元件400中，存储层11与下部电极40之间的基底层也可以不设置。另外，在本实施方式中，移位消除层19可以不设置于上部电极49与参照层13之间。

如上所述，根据第1实施方式的磁性器件，能够提升磁性器件(磁阻效应元件)的特性。

(2)第2实施方式

参照图15，对第2实施方式的磁性器件进行说明。

图15是用于对第2实施方式的磁性器件(例如，MTJ元件)进行说明的示意性剖面图。

如图15所示，MTJ元件400A也可以在磁性层13与下部电极40之间不包括基底层。

在本实施方式的MTJ元件400A中，磁性层(例如，存储层)11设置于凹型状的下部电极40上。

磁性层11与下部电极40的上表面(凹处)直接接触。

此外，磁性层(移位消除层)19也可以不设置于上部电极49与磁性层13之间。

在本实施方式中，与第1实施方式同样地，下部电极40的上表面具有朝下凸的形状。

在凹型的剖面形状的下部电极40中，外周部42的上表面的上端(上表面的边缘)ZA的位置H1比中央部41的上表面的下端(上表面的底)ZB的位置H2高。

在本实施方式的MTJ元件400A中，下部电极40上方的各层11、12、13相应于下部电极40的形状而朝下凸地弯曲。

由此，在本实施方式的磁性器件(例如，磁阻效应元件)中，即使在存储层与下部电极之间不设置基底层也能够得到与第1实施方式的磁性器件实质上相同的效果。在本实施方式的MTJ元件400A中，移位消除层19也可以不设置于上部电极49与参照层13之间。

(3)第3实施方式

参照图16，对第3实施方式的磁性器件进行说明。

图16是用于对第3实施方式的磁性器件(例如，MTJ元件)进行说明的示意性剖面图。

如图16所示，在MTJ元件400B中，在上部电极49侧设置有存储层11A，在下部电极40侧设置有参照层13A(和移位消除层19A)。

在第3实施方式的MTJ元件400B中，参照层13A位于比存储层11A靠基板200侧的位置。参照层13A设置于存储层11A与基板200之间(隧道势垒层12A与下部电极40之间)。存储层11A设置于隧道势垒层12A与上部电极49之间。

例如，相对于基板200的表面平行的方向上的参照层13A的尺寸，比相对于基板200的表面平行的方向上的存储层11A的尺寸大。

在本实施方式的MTJ元件400B中，也可以在移位消除层19A与下部电极40之间设置在图5中所说明的基底层。另外，在本实施方式中，移位消除层19A也可以不设置于下部电极40与参照层13A之间。

在本实施方式中，与第1实施方式和第2实施方式同样地，下部电极40的上表面具有朝下凸的形状。下部电极40上方的各层11A、12A、13A、19A相应于下部电极40的形状而朝下(朝基板侧)凸地弯曲。

由此，在本实施方式的MTJ元件中，磁性层11A、13A、19A以及隧道势垒层12A具有朝基板侧凸的剖面形状。

因此，本实施方式的磁性器件能够得到与第1实施方式和第2实施方式的磁性器件实质上相同的效果。

(4)其他

在实施方式中，示出在使用本实施方式的磁性器件(磁阻效应元件)的存储器件中使用MRAM的例子。但是，本实施方式的磁性器件也可以应用于MRAM以外的磁性存储器。另外，本实施方式的磁性器件也可以应用于存储器件以外的装置。

对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而示出的，并非意在限定发明的范围。这些新颖的实施方式可以以其他各种各样的方式实施，在不脱离发明的要旨的范围内可以进行各种省略、替换、变更。这些实施方式和/或其变形包含于发明的范围和/或要旨中，并且包含于技术方案所记载的发明及与其等同的范围中。

Claims (5)

1.一种磁性器件，

具备：

第1电极，其设置于基板的上方，包括第1部分和第2部分，所述第2部分在相对于所述基板的表面平行的方向上与所述第1部分相邻；

所述第1电极的上方的第2电极；

所述第1电极与所述第2电极之间的第1磁性层；

所述第1磁性层与所述第2电极之间的第2磁性层；以及

所述第1磁性层与所述第2磁性层之间的非磁性层，

所述第1部分的上表面位于比所述第2部分的上表面靠所述基板侧的位置。

2.根据权利要求1所述的磁性器件，

所述非磁性层的端部的、相对于所述基板的表面垂直的方向上的位置，比所述非磁性层的中央部的、相对于所述基板的表面垂直的方向上的位置高。

3.根据权利要求1或2所述的磁性器件，

相对于所述基板的表面垂直的方向上的、所述第1部分的上表面的下端与所述第2部分的上表面的上端的间隔，是从0.5nm到3nm的范围内的值。

4.根据权利要求1或2所述的磁性器件，

所述第1电极的上表面具有朝下凸的形状。

5.根据权利要求1或2所述的磁性器件，

所述第1磁性层与所述第1电极的上表面接触。