CN103843248A

CN103843248A - 射频集成电路

Info

Publication number: CN103843248A
Application number: CN201280034977.4A
Authority: CN
Inventors: J·J·埃基南; J·J·瑞基; J·K·考科武里
Original assignee: Zyray Wireless Inc
Current assignee: Broadcom Corp; Zyray Wireless Inc
Priority date: 2011-05-19
Filing date: 2012-05-18
Publication date: 2014-06-04
Also published as: EP2710728A1; TW201249116A; WO2012156946A1

Abstract

本发明的实施例涉及可配置RFIC。在一个实施例中，提供一种包括一个或者多个可配置低噪声放大器电路的可配置射频集成电路（RFIC），所述一个或者多个可配置低噪声放大器电路中的每个可配置低噪声放大器电路在以下拓扑之间可配置：内部输入阻抗匹配拓扑，在内部输入阻抗匹配拓扑中，相应低噪声放大器电路包括适于将相应低噪声放大器的输入阻抗与给定的输入匹配的一个或者多个内部输入阻抗匹配部件，该一个或者多个内部输入阻抗匹配部件位于相应低噪声放大器电路内部；以及与该内部输入阻抗匹配拓扑不同的拓扑。

Description

射频集成电路

技术领域

本申请涉及射频集成电路（RFIC）。具体地、但是非唯一地，本申请涉及可配置RFIC。

背景技术

射频（RF）平台是包括用于音频、电源管理、无线电收发器等的若干集成电路（IC）的大量产品。IC可以给大规模生产的产品提供最佳经济数据，因为掩模成本是固定的，这造成单位成本随着制作的IC数目增加而减少。

空中接口（OTA）性能对RF平台的能力进行定义。针对潜在客户，OTA性能以及单位成本是重要卖点并且可以是关键选择标准。OTA性能是天线性能以及RFIC和基带IC的能力的函数。通常，天线的尺寸与RF频率相反地缩放、即当波长增加时天线变得更大。在用户设备（UE）内，由于小外形产品，因此天线的尺寸是有限的，因此造成次优天线性能。因此，在1GHz以下的频率处平台性能会被降低，从而造成降低的上行链路/下行链路性能。

当前技术的RFIC被设计用于在若干不同频带、例如全球移动通信系统（GSM）850、900、1800和/或1900、宽带码分多址（WCDMA）、高速分组接入（HSPA）和/或长期演进（LTE）频带1、2、3等操作。通常，在天线与RFIC之间放置有RF滤波器（或者在利用频分双工（FDD）的链路的情况下的双工滤波器）用于过滤掉不想要的无线电信号。由于不同上行链路/下行链路配置，有RF滤波器在其中具有明显插入损耗（IL）的若干频带。IL越大，接收器灵敏度将越低（噪声因数越高）。例如，WCDMA和LTE频带2和3具有窄双工频隙（在最高发送频率与最低接收频率之间的频率差）从而造成更高IL。由于在以上提到的频带中的接收器灵敏度相对更差，所以无线链路的范围更短。作为结果，网络设计变得更有挑战性并且更昂贵、例如需要更多基站。

因此，从网络运营商的观点来看，良好的参考灵敏度水平是相关品质因数。在不久的将来，预计在RF接收器的低噪声放大器（LNA）级之前的IL由于频带间载波聚合（CA）而增加，所以需要更复杂前端模块（FEM）设计。另外，将延伸现有频带中的一些现有频带以覆盖甚至更宽带宽并且可能具有更窄双工距离（例如频带2+G块，上行链路：1910-1915MHz，下行链路：1990-1995MHz）。在这样的情况下，预计由于双工器和开关损耗而有附加损耗，并且由于有挑战性的双工和共存场景而需要附加滤波。更一般而言，需要有包括相对于滤波器模块和材料的成本优化。

LNA通常是在RF接收器中的第一放大级。根据Friis等式，LNA设置接收器的最小噪声因数。低LNA噪声因数是关键参数，该参数确定整个收发器或者RF平台的参考灵敏度水平。LNA也是用于确定RFIC的输入阻抗的关键部分。需要与性能相匹配的足够的输入，因为如果LNA的输入未与某个输入阻抗恰好地匹配，则在LNA之前的RF滤波器的性能将下降。由于在LNA之前的RF滤波器通常具有固定频率范围，因此RFIC输入也将与特定频率匹配。取决于LNA结构，可能有需要利用片外匹配部件以设置与期望电平匹配的输入。取决于RFIC输入数目，外部匹配部件的计数可能变高、因此是一种昂贵而臃肿的解决方案。

RFIC性能是在确定无线电平台性能时的关键因素。在RFIC内，正是LNA对最小可能噪声因数进行定义，该最小可能噪声因数部分地对参考灵敏度水平进行定义。因为有（例如网络运营商、原始设备制造商（OEM）等的）若干客户级别以及各自对于相同芯片组可能具有不同要求的不同移动设备产品，所以与RFIC的可配置性相匹配的灵敏度性能和输入是固定的，并且这造成次优平台设计。由于个别IC的成本在单元数目增加时缩减，所以针对不同客户和/或产品设计单独优化的IC在经济上并不明智。

从上文可见当设计RFIC时有待考虑的多个不同设计因素并且同时适应这些因素中的一些或者所有因素可能证实有困难。因此有需要通过提供设计适应性来增强RFIC设计，该设计适应性包括改进的适应各种设计因素的方式。

发明内容

根据第一实施例，提供一种包括一个或者多个可配置低噪声放大器电路的可配置射频集成电路（RFIC），该一个或者多个可配置低噪声放大器电路中的每个可配置低噪声放大器电路在以下拓扑之间可配置：

内部输入阻抗匹配拓扑，在内部输入阻抗匹配拓扑中，相应低噪声放大器电路包括适于将相应低噪声放大器的输入阻抗与给定的输入匹配的一个或者多个内部输入阻抗匹配部件，该一个或者多个内部输入阻抗匹配部件位于相应低噪声放大器电路内部；以及

与该内部输入阻抗匹配拓扑不同的拓扑。

在一些实施例中，在不同的拓扑中，相应低噪声放大器电路不包括一个或者多个内部输入阻抗匹配部件中的至少一个内部输入阻抗匹配部件。

在一些实施例中，在不同的拓扑中，相应低噪声放大器电路不包括一个或者多个内部输入阻抗匹配部件中的任何内部输入阻抗匹配部件。

在各实施例中，不同的拓扑包括部分外部匹配拓扑或者全外部匹配拓扑，其中需要一个或者多个外部部件、即在可配置RFIC外部的部件用于输入阻抗匹配。外部匹配部件被置于印刷线路板（PWB）等上的RFIC外部。

可以根据客户的愿望来设计可配置RFIC。可以通过在内部输入阻抗匹配拓扑中配置RFIC中的一个或者多个LNA来提供成本效益以及高质量和高可靠性。可以通过在其中需要外部输入阻抗匹配部件的不同的拓扑中配置RFIC中的一个或者多个LNA来提供提高的灵敏度。各实施例因此提供用于对于单个RFIC设计权衡成本比对性能的能力。这造成一种更优工程设计和营销解决方案，因为可以使用相同RFIC来覆盖具有不同要求的多种产品。

在一些实施例中，一个或者多个可配置低噪声放大器电路中的至少一个可配置低噪声放大器电路包括开关装置，该至少一个可配置低噪声放大器电路经由相应开关装置在内部输入阻抗匹配拓扑与不同的拓扑之一之间可配置。因此，可以根据电路的所需性能在内部输入阻抗匹配拓扑或者不同的拓扑中来配置电路。

在一些实施例中，内部输入阻抗匹配拓扑包括电阻反馈低噪声放大器拓扑，并且不同的拓扑包括电感退化低噪声放大器拓扑。在一些实施例中，内部输入阻抗匹配拓扑包括共栅低噪声放大器拓扑，并且不同的拓扑包括电感退化低噪声放大器栅极拓扑。在一些实施例中，不同的拓扑包括电感退化低噪声放大器拓扑，并且内部输入阻抗匹配拓扑包括：阻抗匹配级，耦合到可配置低噪声放大器电路的输入，阻抗匹配级的输出提供用于阻抗匹配级的输入偏置电压；以及反馈级，耦合到阻抗匹配级的输出和电压源，反馈级提供用于阻抗匹配级的补偿操作电压。因此，RFIC可以支持LNA拓扑的若干不同组合，这些LNA拓扑在内部提供阻抗匹配能力或者需要外部匹配部件。

在一些实施例中，一个或者多个可配置低噪声放大器电路中的每个可配置低噪声放大器电路包括公共输出端子，在内部输入阻抗匹配拓扑或者不同的拓扑中配置时在公共输出端子提供相应可配置低噪声放大器电路的输出信号。将单个输出端子重用于两个LNA拓扑提供一种用于可配置RFIC的更低成本解决方案。在一些实施例中，可配置RFIC中的一个或者多个可配置低噪声放大器电路中的一些但并非所有可配置低噪声放大器电路包括公共输出端子，在内部输入阻抗匹配拓扑或者不同的拓扑中配置时在该公共输出端子提供相应可配置低噪声放大器电路的输出信号，而在其它实施例中，可配置RFIC中的一个或者多个可配置低噪声放大器电路中的所有可配置低噪声放大器电路包括公共输出端子，在内部输入阻抗匹配拓扑或者不同的拓扑中配置时在该公共输出端子提供相应可配置低噪声放大器电路的输出信号。

在一些实施例中，可配置RFIC包括被布置用于将一个或者多个可配置低噪声放大器电路中的至少一个可配置低噪声放大器电路连接到射频（RF）前端模块的接口。在一些实施例中，该接口包括被布置用于将一个或者多个可配置低噪声放大器电路中的至少第一个可配置低噪声放大器电路连接到RF前端模块的第一RF频带输出的至少第一输入连接。在一些实施例中，该接口包括被布置用于将一个或者多个可配置低噪声放大器电路中的至少第二个可配置低噪声放大器电路连接到RF前端模块的第二RF频带输出的至少第二输入连接，其中第二RF频带不同于第一RF频带。因此，可配置RFIC能够例如在载波聚合环境中将多个RF频带输入耦合到多个可配置LNA。

在一些实施例中，可配置RFIC包括被布置用于将一个或者多个可配置低噪声放大器电路中的至少一个可配置低噪声放大器电路连接到另一RF前端模块的另一接口。在一些实施例中，RF前端模块包括主天线RF前端模块，并且该另一RF前端模块接口包括分集天线RF前端模块。因此，在单个可配置RFIC上支持多个接收器支路环境、比如高速下行链路分组接入（HSDPA）和LTE。

在一些实施例中，另一接口包括：至少第三输入连接，被布置用于将一个或者多个可配置低噪声放大器电路中的至少第三个可配置低噪声放大器电路连接到另一RF前端模块的第三RF频带输出，其中第一RF频带包括第三RF频带；以及至少第四输入连接，被布置用于将一个或者多个可配置低噪声放大器电路中的至少第四个可配置低噪声放大器电路连接到另一RF前端模块的第四RF频带输出，其中第三RF频带不同于第四RF频带。在一些实施例中，第一RF频带包括第三RF频带，并且第二RF频带包括第四RF频带。因此，可配置RFIC例如在载波聚合环境中在主要和分集接收器支路二者中支持多个RF频带输入。

在各实施例中，可配置RFIC包括被布置用于将一个或者多个可配置低噪声放大器电路中的至少一个可配置低噪声放大器电路连接到至少一个天线的至少一个接口。

根据第二实施例，提供一种配置包括一个或者多个可配置低噪声放大器电路的可配置RFIC的方法，该方法包括应用以下各项之一：

向一个或者多个电路中的至少一个电路施加第一组一个或者多个控制信号以在内部输入阻抗匹配拓扑中配置至少一个电路，在内部输入阻抗匹配拓扑中，相应低噪声放大器电路包括适于将相应低噪声放大器的输入阻抗与给定的输入匹配的一个或者多个内部输入阻抗匹配部件，该一个或者多个内部输入阻抗匹配部件位于相应低噪声放大器电路内部；或者

向一个或者多个电路中的至少一个电路施加第二组一个或者多个控制信号以在不同的拓扑中配置至少一个电路，在不同的拓扑中，相应低噪声放大器电路不包括一个或者多个内部输入阻抗匹配部件。

根据第三实施例，提供一种制造根据第一实施例的可配置RFIC的方法。

根据第四实施例，提供一种RF模块，该RF模块包括耦合到一个或者多个根据第一实施例的可配置RFIC的一个或者多个RF前端模块。

根据第五实施例，提供一种芯片组，该芯片组包括一个或者多个根据第一实施例的可配置RFIC。

根据第六实施例，提供一种设备，该设备包括一个或者多个根据第一实施例的可配置RFIC。该设备可以例如包括移动/蜂窝电话。

根据第七实施例，提供一种包括一个或者多个可配置低噪声放大器电路的可配置射频集成电路（RFIC），一个或者多个可配置低噪声放大器电路中的每个可配置低噪声放大器电路在以下拓扑之间可配置：

内部输入阻抗匹配拓扑，在内部输入阻抗匹配拓扑中，相应低噪声放大器电路包括适于将相应低噪声放大器的输入阻抗与给定的输入匹配的一个或者多个内部输入阻抗匹配部件，一个或者多个内部输入阻抗匹配部件位于相应低噪声放大器电路内部；以及全外部匹配拓扑，在全外部匹配拓扑中，相应低噪声放大器电路不包括一个或者多个内部输入阻抗匹配部件中的任何内部输入阻抗匹配部件。

更多特征和优点将从参照附图进行的仅通过示例给出的优选实施例的以下描述中变得清楚。

附图说明

图1图示根据现有技术的包括RF模块和天线的示例接收器。

图2图示根据现有技术的用于接收器的PWB上的RF芯片组。

图3图示根据现有技术的用于接收器的PWB上的RF芯片组。

图4图示根据实施例的用于包括可配置RFIC的接收器的PWB上的RF芯片组。

图5图示根据实施例的用于包括可配置RFIC的接收器的PWB上的RF芯片组。

图6图示根据实施例的用于包括可配置RFIC的接收器的PWB上的RF芯片组。

图7图示根据实施例的用于包括可配置RFIC的接收器的PWB上的RF芯片组。

图8图示根据实施例的用于包括可配置RFIC的接收器的PWB上的RF芯片组。

图9图示根据实施例的用于包括可配置RFIC的接收器的PWB上的RF芯片组。

图10图示根据实施例的用于包括可配置RFIC的接收器的PWB上的RF芯片组。

图11是根据实施例的电感退化LNA的电路图。

图12是根据实施例的共栅LNA的电路图。

图13是根据实施例的可配置LNA的电路图。

图14是根据实施例的电阻反馈LNA的电路图。

图15是根据实施例的可配置LNA的电路图。

图16是根据实施例的信号重用低噪声放大器的框图。

图17图示根据实施例的共模反馈放大器。

图18是根据实施例的信号重用低噪声放大器的电路图。

图19是根据实施例的可配置低噪声放大器的电路图。

图20是根据实施例的在电感退化拓扑中配置的可配置低噪声放大器的电路图。

具体实施方式

接收器通常包括位于天线与形成接收器的第一放大级的LNA之间的一个或者多个射频（RF）滤波器。图1图示包括RF模块100和天线130的示例接收器。RF模块100包括RF前端模块132，该RF前端模块又包括对由天线130收集的射频信号进行滤波的一个或者多个（上至共计n个）RF滤波器110-112。RF模块100还包括RFIC134，该RFIC又包括对由RF滤波器110-112生成的滤波信号进行放大的一个或者多个（上至共计m个）LNA120-122。

图2图示用于接收器的PWB上的RF芯片组。接收器包括连接到RF前端模块（FEM）的高频带（HB）天线和低频带（LB）天线。RF FEM连接到一个或者多个功率放大器模块（PA）和RFIC。PA模块可以提供除了放大功能之外的更多功能。RFIC包括发送器（TX）和接收器（RX），该发送器包括一个或者多个放大器，该接收器包括一个或者多个LB LNA和一个或者多个HB LNA。HB可以例如包括频带I、II、III、IV、VII、IX、XI以及PCS和DCS。LB可以例如包括频带V、VI、VIII、XII、XIII和XIV；以及GSM850和EGSM900。

图3图示用于接收器的PWB上的RF芯片组。接收器包括连接到主RF FEM的HB天线和LB天线。接收器还包括连接到DIVFEM的分集（DIV）天线。RF FEM连接到一个或者多个PA和RFIC。RFIC包括TX和RX，该TX包括一个或者多个放大器，该RX包括一个或者多个LB LNA、一个或者多个HB LNA和一个或者多个DIVLNA。DIV天线是例如在HSDPA和LTE环境中使用的为了提高RF接收器链路的接收质量和可靠性而包括的附加天线。

当前技术的RFIC支持若干不同频带。由于通常为了固定并且窄的频率范围而优化在天线与RFIC之间的RF滤波器，所以RFIC输入与特定频率相匹配。因此，RFIC包含专用于不同频率区域的若干输入。此外，例如在高速下行链路分组接入（HSDPA）和LTE中，需要有分集（DIV）接收器。因此，在RFIC内支持的RF输入的数目特别是在需要有DIV接收器时进一步增加。

LNA通常是RFIC接收器中的第一个块。根据LNA拓扑，该输入匹配可以由内部片上部件无源和/或有源构成，或者该输入匹配可以用放置于PWB上的外部部件实现。一般而言，片上部件具有比外部部件更差的品质因数。然而因为应当最小化应用板的尺寸和成本，所以应当在可能时避免外部部件。外部部件计数往往在覆盖若干频带的多频带和多模收发器中更高。此外，例如在蜂窝HSDPA和LTE中需要分集接收器可能增加在应用板上需要的外部匹配部件的数目。

考虑接收器性能，由外部部件构成的匹配网络通常给予在LNA之前的某个无源电压增益、因此减少LNA输入晶体管的噪声成分并且因此减少接收器的总噪声因数。这一般意味着包含外部匹配部件的LNA拓扑与具有内部匹配的LNA比较可以实现更佳噪声因数。此外，可以用无源匹配部件提高LNA的选择性。例如可以抑制频分双工（FDD）系统中的发送器（TX）的影响。此外，利用提高的选择性，可以减轻多无线电环境中的减敏。由于比对其它无线电通信系统的有限衰减并且由于在降频转换中使用的本地振荡器信号中的3次谐波分量，例如在接收器将非所需信号从所需信号频率的三倍的频率降频转换时减敏可能产生。

因此，遭遇到明显的性能与成本（包括额外PWB/管芯面积和外部部件的材料的清单）、与电流消耗（电池寿命）以及与尺寸的权衡。然而，在当前现有技术的收发器中，LNA和RFIC拓扑是固定的。

本文描述的实施例涉及有能力被自适应地修改、因此避免非最优和不灵活的设计的RFIC。这样的可配置RFIC提供有助于不同种类的需要的、性能优化并且有成本效益的RF平台。

各实施例包括一种包括一个或者多个可配置低噪声放大器电路的可配置RFIC。该一个或者多个可配置低噪声放大器电路中的每个可配置低噪声放大器电路在内部输入阻抗匹配拓扑与不同的拓扑之间可配置。

在内部输入阻抗匹配拓扑中，低噪声放大器电路包括适于使相应低噪声放大器的输入阻抗与给定的输入匹配的一个或者多个内部输入阻抗匹配部件。该一个或者多个内部输入阻抗匹配部件位于相应低噪声放大器电路内部。

在实施例中，在不同的拓扑中，相应低噪声放大器电路不包括一个或者多个内部输入阻抗匹配部件中的至少一个内部输入阻抗匹配部件。

在实施例中，在不同的拓扑中，相应低噪声放大器电路不包括一个或者多个内部输入阻抗匹配部件中的任何内部输入阻抗匹配部件。

在不同的拓扑中，低噪声放大器电路没有内部输入阻抗匹配拓扑的输入阻抗匹配能力，因此需要位于低噪声放大器电路外部的一个或者多个部件用于输入阻抗匹配。在以下关于图4至10描述的实施例中，不同的拓扑被称为外部输入阻抗匹配拓扑、即需要一个或者多个外部部件用于输入阻抗匹配的拓扑。

在外部输入阻抗匹配拓扑中，LNA具有更佳噪声因数、因此在平台级别上造成更佳参考灵敏度水平。然而由于需要外部匹配部件（其造成PWB面积增加）因此成本更高。

在内部输入阻抗匹配拓扑中，无需外部匹配部件，但是LNA噪声性能比外部输入阻抗匹配拓扑的外部匹配LNA相差上至1dB。根据IL，由于RF滤波器/FEM或者在更低RF频率的有限天线性能，可以通过使用以上提到的可配置RFIC来补偿链路损耗的部分。如果客户注意到无需在任何频带提高灵敏度性能，则可以赋予最廉价解决方案。在各实施例中，由于可以优化PWB上的组装部件的数目，所以可以赋予具有高产量和高可靠性的器件。

现在关于图4至图10来描述若干实施例。在这些实施例中，将从FEM的RF频带输出到可配置LNA的RFIC接口的输入连接描绘为空三角形，该可配置LNA被配置成内部输入阻抗匹配拓扑，即该内部输入阻抗匹配拓扑利用内部阻抗匹配。将从FEM的RF频带输出到可配置LNA的RFIC接口的输入连接描绘为阴影（或者‘实心’）三角形，该可配置LAN被配置成外部输入阻抗匹配拓扑，即该外部输入阻抗匹配拓扑利用外部阻抗匹配。

如果LNA被配置成内部输入阻抗匹配拓扑，则它的在RFIC接口中的输入连接（或者‘端口’或者‘管脚’）可以直接连接到FEM的适当RF频带输出。

如果LNA被配置成外部输入阻抗匹配拓扑，则它的在RFIC接口中的输入连接将经由一个或者多个外部匹配部件连接到FEM的适当RF频带输出。

图4图示根据实施例的用于包括可配置RFIC的接收器的PWB上的RF芯片组。图4的实施例描绘具有从主FEM到可配置RFIC的单个接收器（RX）支路的超低成本场景。可配置RFIC包括被布置用于将一个或者多个可配置LNA连接到主FEM的接口。该接口包括若干输入连接，每个输入连接将可配置LNA的输入连接到主FEM的RF频带输出。本文未利用外部阻抗匹配部件，并且在RFIC内的所有LNA被配置成内部输入阻抗匹配拓扑，其中在每个LNA电路内部实现输入匹配。

图5图示根据实施例的用于包括可配置RFIC的接收器的PWB上的RF芯片组。图5的实施例描绘具有从主FEM到可配置RFIC的主RX支路和从DIV FEM到相同可配置RFIC的DIV RX支路的低成本场景。

图5的实施例的可配置RFIC包括被布置用于将一个或者多个可配置LNA连接到主FEM的第一接口。第一接口包括若干输入连接，每个输入连接将可配置LNA的输入连接到主FEM的RF频带输出。可配置RFIC也包括被布置用于将一个或者多个可配置LNA连接到DIV FEM的第二接口。该第二接口包括若干输入连接，每个输入连接将可配置LNA的输入连接到DIV FEM的RF频带输出。本文未利用外部阻抗匹配部件，并且在RFIC内的所有LNA被配置成内部输入阻抗匹配拓扑，其中在每个LNA电路内部实现输入匹配。

在图4和图5二者中，由于PWB上的组装部件数目相对小，所以配置可以给某些客户赋予高收益和高可靠性器件。这可以例如涉及到如下产品，在这些产品中遇到高温度变化从而产生机械应力、凝结水可能损坏电子部件/器件并且引起腐蚀或者焊接可能比预期早得多地变得被破坏、因此缩短产品寿命。另外，机器到机器（M2M）设备可以例如针对LTE设备类0设想的那样受益于这样的超低成本RF性能而无需按照图4的分集支路。

与以上描述的图5的可配置RFIC的实施例相似，以下描述的图6至图10的可配置RFIC的实施例也包括第一接口和第二接口，这些接口被布置用于分别将一个或者多个可配置LNA的输入连接到主和DIV FEM的RF频带的输出。

图6图示根据实施例的用于包括可配置RFIC的接收器的PWB上的RF芯片组。图6的实施例描绘如下场景，在该场景中，欧洲网络运营商希望提高RF频带1的灵敏度。

连接到主FEM的频带1RF输出的可配置LNA被配置成外部输入阻抗匹配拓扑，其中使用外部输入阻抗匹配部件来提高噪声性能并且因此提高主RX的灵敏度。此外，可以用这样的外部匹配来抑制主接收器支路的TX的泄漏。

然而在分集支路中，没有TX连接到RF（双工）滤波器。由于主和div接收器在相同频率操作，但是天线在物理上不同并且相互分离，所以在两个天线之间有例如从10到15dB的有限隔离。这意味着因为天线隔离数量抑制TX泄漏，所以TX的影响在DIV支路中比在主支路中更少。这意味着外部匹配部件在DIV支路中非必需。连接到DIV FEM的频带1RF输出的可配置LNA因此被配置成内部输入阻抗匹配拓扑，其中内部阻抗匹配部件用来保持部件计数和成本尽可能低。

在图6的实施例中，连接到主FEM的RF频带1输出的可配置LNA被配置成外部输入阻抗匹配拓扑，而连接到DIV FEM的RF频带1输出的可配置LNA被配置成内部输入阻抗匹配拓扑。这意味着在PWB上，将在主FEM的频带1RF输出与RFIC的主接口中的适当可配置LNA的输入之间连接一个或者多个外部匹配部件，而将DIV FEM的频带1RF输出直接连接到RFIC的DIV接口中的适当可配置LNA的输入。

图7图示根据实施例的用于包括可配置RFIC的接收器的PWB上的RF芯片组。图7的实施例描绘如下场景，在该场景中，US网络运营商想要补偿由于在RF频带2的FEM所致的插入损耗。

连接到主FEM的频带2RF输出的可配置LNA被配置成需要外部匹配部件的外部输入阻抗匹配拓扑。连接到DIV FEM的频带2RF输出的可配置LNA也被配置成需要外部匹配部件的外部输入阻抗匹配拓扑。这意味着在PWB上，将在主FEM的频带2RF输出与RFIC的主接口中的适当可配置LNA的输入之间连接一个或者多个外部匹配部件。相似地，将在DIV FEM的频带2RF输出与RFIC的DIV接口中的适当可配置LNA的输入之间连接一个或者多个外部匹配部件。

在这一具体示例中，在主和分集接收器二者中使用外部匹配部件。在不久的将来，RF频带2将延伸以还覆盖G块（上行链路频率：1910-1915MHz，下行链路频率：1990-1995MHz）、因此为双工器形成甚至更有挑战性的滤波场景。作为结果，预计有甚至更高的插入损耗，这需要使用按照图7的实施例的高性能配置。

图8图示根据实施例的用于包括可配置RFIC的接收器的PWB上的RF芯片组。图8的实施例描绘如下场景，在该场景中，利用RF频带20（791MHz-821MHz）的网络运营商想要提高灵敏度水平。这里，RF频带（2373-2463MHz）的三次谐波与2.4GHz工业、科学和医学（ISM）频带部分地重叠。因此，为了减轻来自三次谐波的降频转换并且最小化所需信道的减敏，可以用外部输入阻抗匹配部件提供的更佳选择性来提高干扰与信号之比（ISR）性能。

连接到主FEM的频带20RF输出的可配置LNA被配置成需要外部匹配部件的外部输入阻抗匹配拓扑。连接到DIV FEM的频带20RF输出的可配置LNA也被配置成需要外部匹配部件的外部输入阻抗匹配拓扑。这意味着在PWB上，将在主FEM的频带20RF输出与RFIC的主接口中的适当可配置LNA的输入之间连接一个或者多个外部匹配部件。相似地，将在DIV FEM的频带20RF输出与RFIC的DIV接口中的适当可配置LNA的输入之间连接一个或者多个外部匹配部件。

与图8的实施例相似的配置可以用来抑制在1.7-1.9GHz附近操作的蜂窝频带和5GHz WLAN的共存。

图9图示根据实施例的用于包括可配置RFIC的接收器的PWB上的RF芯片组。图9的实施例描绘载波聚合（CA）场景，其中用外部匹配部件部分地补偿由于复杂FEM和滤波设置所致的附加损耗。

主FEM和DIV FEM二者使用RF频带3和RF频带7二者来工作，其中来自RF频带3和RF频带7二者的可配置RFIC处理信号相应地来自主FEM和DIV FEM中的每个FEM。

连接到主FEM的频带3RF输出的可配置LNA被配置成需要外部匹配部件的外部输入阻抗匹配拓扑。连接到主FEM的频带7RF输出的可配置LNA也被配置成需要外部匹配部件的外部输入阻抗匹配拓扑。

连接到DIV FEM的频带3RF输出的可配置LNA被配置成需要外部匹配部件的外部输入阻抗匹配拓扑。连接到DIV FEM的频带7RF输出的可配置LNA也被配置成需要外部匹配部件的外部输入阻抗匹配拓扑。

这意味着在PWB上，将在主FEM的频带3RF输出与RFIC的主接口中的适当可配置LNA的输入之间连接一个或者多个外部匹配部件。另外，将在主FEM的频带7RF输出与RFIC的主接口中的适当可配置LNA的输入之间连接一个或者多个外部匹配部件。

相似地，在PWB上，将在DIV FEM的频带3RF输出与RFIC的DIV接口中的适当可配置LNA的输入之间连接一个或者多个外部匹配部件，并且将在DIV FEM的频带7RF输出与RFIC的DIV接口中的适当可配置LNA的输入之间连接一个或者多个外部匹配部件。

图10图示根据实施例的用于包括可配置RFIC的接收器的PWB上的RF芯片组。图10的实施例描绘最昂贵和高性能场景，在该场景中，RFIC内的所有LNA被配置成外部输入阻抗匹配拓扑，其中使用外部输入匹配部件来实现输入匹配。

连接到主FEM的输出、比如RF频带输出的所有可配置LNA被配置成需要外部匹配部件的外部输入阻抗匹配拓扑。相似地，连接到DIV FEM的各种输出、比如RF频带输出的所有可配置LNA被配置成需要外部匹配部件的外部输入阻抗匹配拓扑。

这意味着在PWB上，将在主FEM的RF频带输出与RFIC的主接口中的适当可配置LNA的输入之间连接一个或者多个外部匹配部件。相似地，将在DIV FEM的RF频带输出与RFIC的DIV接口中的适当可配置LNA的输入之间来连接一个或者多个外部匹配部件。

可以根据客户的期望自适应地配置根据实施例的可配置RFIC。如果需要则可以以使用外部匹配部件并且增加PWB面积为代价来提高灵敏度。可以实现提高的灵敏度以抑制TX泄漏或者其它无线电系统（例如2.4GHz或者5GHz连接无线电）。由于可以匹配在RFIC内的可配置LNA而无需外部输入阻抗匹配部件，所以可配置RFIC实施例提供一种具有高质量和可靠性的有成本效益的解决方案。因此，各实施例提供在价格与性能之间权衡的能力。

可以使用单个RFIC来实施图4至10中所示所有实施例，该RFIC可以根据优选使用实例而被配置成不同设置。作为结果，可以用相同IC设计来覆盖从最低成本的芯片组配置到具有高性能选项的芯片组配置的品种繁多的芯片组配置。因为可以用相同RFIC覆盖具有不同要求的若干移动设备产品，所以这引起更多最优工程设计和营销解决方案。

在各实施例中，一个或者多个可配置低噪声放大器电路中的每个可配置低噪声放大器电路包括开关装置。电路中的每个电路可以经由相应开关装置而在内部输入阻抗匹配拓扑中的一个内部输入阻抗匹配拓扑与不同的拓扑之间来配置。不同的拓扑可以包括其中针对输入阻抗匹配而需要一个或者多个外部部件的拓扑。

开关装置可以包括一个或者多个拓扑开关装置，该一个或者多个拓扑开关装置可以例如包括开关晶体管和/或偏置电压开关装置。以下关于图11至图20描述用于在多对不同内部输入阻抗匹配与外部输入阻抗匹配拓扑之间开关的开关装置。

可以在本文描述的可配置RFIC实施例中运用多个不同可配置LNA电路。

在一些实施例中，内部输入阻抗匹配拓扑包括共栅低噪声放大器拓扑，并且不同的拓扑包括电感退化低噪声放大器拓扑。以下关于图11至图13描述用于这样的实施例的示例可配置LNA。

在一些实施例中，内部输入阻抗匹配拓扑包括电阻反馈低噪声放大器拓扑，并且不同的拓扑包括电感退化低噪声放大器拓扑。以下关于图11、图14和图15描述用于这样的实施例的示例可配置LNA。

在一些实施例中，不同的拓扑包括电感退化低噪声放大器拓扑，并且内部输入阻抗匹配拓扑包括：阻抗匹配级，耦合到可配置低噪声放大器电路的输入，阻抗匹配级的输出给阻抗匹配级提供输入偏置电压；以及反馈级，耦合到阻抗匹配级的输出和电压源，反馈级给阻抗匹配级提供补偿操作电压。后一个拓扑在本文以下被称为信号重用拓扑。以下关于图11和16至20描述用于这样的实施例的示例可配置LNA。

在各实施例中，一个或者多个可配置低噪声放大器电路中的每个可配置低噪声放大器电路包括公共输出端子，在内部输入阻抗匹配拓扑或者不同的拓扑中配置时在该公共输出端子提供相应可配置低噪声放大器电路的输出信号。

例如在非差动放大器、比如仅运用图13的可配置低噪声放大器的正侧的情况下，在输出端子260产生在第一拓扑中配置电路时的输出，并且在输出端子260也产生在第二拓扑中配置电路时的输出。这样将单个输出端子重用于两个拓扑给可配置LNA本身和连接到它的其它部件二者都提供比需要多个输出端子的解决方案更低成本的解决方案。相似地，可以对于差动放大器的情况运用单对公共输出端子而不是用于不同配置的多对输出端子。这样的公共输出端子特征在本文描述的其中存在多个可配置LNA的可配置RFIC实施例中尤其有益。

已知若干LNA结构，这些LNA结构中的每个LNA结构关于它们的噪声性能、总成本和输入匹配能力具有某些益处和缺点。

已知的LNA拓扑是电感退化LNA拓扑，例如已经在D.K.Shaeffer和T.H.Lee的在IEEE J.of Solid-State Circuits,vol.32,no.5,May1997,pp.745-759中的“A1.5-V,1.5-GHz CMOS low noiseamplifier”中给出该电感退化LNA拓扑的具体分析。

在图11中描绘示例电感退化LNA电路。图11的LNA是差动放大器，其中晶体管M2_p和M3_p形成差动放大器的正或者“+”侧，并且晶体管M2_m和M3_m形成差动放大器的负或者“-”侧。差动放大器的“+”和“-”侧各自布置于共源共栅配置中，其中各自布置于共源配置中的晶体管M2_p和M2_m分别形成“+”和“-”侧的输入（或者‘增益’）晶体管，并且晶体管M3_p和M3_m分别形成“+”和“-”侧的共源共栅晶体管（或者‘电流共源共栅’）。在这一情况下，晶体管M2_p、M2_m、M3_p、M3_m中的每个晶体管是增强模式n沟道金属氧化物半导体场效应晶体管（MOSFET）（也称为‘NMOS’）。

差动放大器放大在向它的输入端子220和222施加的两个输入信号inp、inm之间的差值，其中向输入端子222施加的信号是具有与向输入端子220施加的信号相同的量值、但是与该信号异相180度的信号（即具有相反相位的信号）。差动放大器可以能够抑制它的两个输入信号公共的信号分量而放大在两个信号之间的差值。共模抑制比（CMRR）度量可以测量差动放大器抑制它的输入信号公共的信号分量而放大在两个信号之间的差值的程度。

在放大器的“+”侧上的输入晶体管M2_p的栅极端子经由第一偏置电阻器Rb1p连接到偏置电压源vbias_1deg。输入晶体管M2_p的栅极端子也经由去耦合电容器acc1p连接到外部匹配部件Lextp。输入端子220连接到外部匹配部件Lextp。外部匹配部件Lextp位于与包含图11的LNA的电路分离的电路或者器件上、即匹配部件Lextp为‘片外’（图11中的虚线包围框所示）。在这一情况下，匹配部件Lextp是电感器。

相似地在放大器的“-”侧上，输入晶体管M2_m的栅极端子经由第二偏置电阻器Rb1m连接到偏置电压源vbias_1deg。输入晶体管M2_m的栅极端子也经由去耦合电容器acc1m连接到外部匹配部件Lextm。输入端子222连接到外部匹配部件Lextm。同样，匹配部件Lextm位于片外并且在这一情况下是电感器。

输入晶体管M2_p和M2_m的栅极端子因此各自形成它们的相应输入晶体管的输入端子。输入晶体管M2_p和M2_m的源极和漏极端子因此形成输入晶体管的输出端子。

两个输入晶体管M2_p和M2_m中的每个输入晶体管的源极端子连接到电感器Ldeg的不同相应端子。电感器Ldeg是具有互耦合的中心抽头差动电感器器件。电感器Ldeg提供两个增益晶体管M2_p和M2_m的源极端子的电感退化。电感器Ldeg的中心抽头端子连接到地。

在差动放大器的“+”侧上的增益晶体管M2_p的漏极端子连接到共源共栅晶体管M3_p的源极端子。相似地，在差动放大器的“-”侧上的增益晶体管M2_m的漏极端子连接到共源共栅晶体管M3_m的源极端子。

共源共栅晶体管M3_p和M3_m的栅极端子二者连接到电路电压源Vdd（DC电压）。注意可以将栅极端子DC电压设置成除了Vdd之外的电平，从而可以将漏极晶体管M2_p,m的漏极电压设置成期望电平以便增加在共源共栅晶体管M3_p,m的漏极端子的可用电压摆动。

共源共栅晶体管M3_p和M3_m的漏极端子分别连接到输出端子260和262，其中260是差动放大器的“+”侧的输出端子，在该输出端子产生输出信号outp，并且262是差动放大器的“-”侧的输出端子，在该输出端子产生输出信号outm。共源共栅晶体管M3_p和M3_m的漏极端子也各自经由可配置负载连接到电压源Vdd；在这一情况下，可配置负载包括并联连接的电感器280和可变电容器270。电感器280是中心抽头差动电感器器件，并且它的中心抽头端子连接到电压源Vdd。图11的LNA的输出端子260和262因此连接到可配置负载。

图11中描绘的LNA拓扑的噪声性能通常以输入晶体管M2_p和M2_m的噪声性能为主。可以通过优化输入匹配网络（例如包括增益晶体管M2_p和M2_m以及外部匹配部件Lextp和Lextm）来提高噪声性能。在这一拓扑中，在输入晶体管之前的输入匹配网络提供无源电压增益，可以将该无源电压增益测量为在对应输入晶体管、例如M2_p的栅极到源极端子结观测的电压摆动与在LNA输入的电压摆动之比。这一比值的高值——在本文中称为输入匹配网络的Q值——有益于减少输入晶体管M2_p的漏极电流噪声，但是它增加输入晶体管的感应栅极电流噪声。然而电感退化LNA需要若干片外外部匹配部件Lextp和Lextm并且因此往往相对昂贵。

第二已知LNA拓扑是共栅LNA，已经在Hooman Darabi和Asad A.Abidi的在IEEE Journal of Solid-State Circuits,Vol.35,No.8,August2000中发表的、标题为“A4.5-mW900-MHz CMOS Receiverfor Wireless Paging”的期刊出版物中给出该共栅LNA的具体分析。

在图12中描绘示例共栅LNA电路。与图11的电感退化LNA一样，图12的LNA是差动放大器，其中晶体管M1_p和M3_p是差动放大器的正或者“+”侧，并且晶体管M1_m和M3_m形成差动放大器的负或者“-”侧。

图12的共栅LNA包括共栅LNA级（在图12中标注为cg_core），该共栅LNA包括输入晶体管M1_p,m，将适当偏置电压经由偏置电阻器Rb2p,m从电压源vbias_cg向这些输入晶体管M1_p,m提供。共栅LNA级还包括共源共栅晶体管M3_p,m和电感器250p,m。图12的共栅LNA级还包含在每个输入晶体管的栅极与它们的输出源极端子之间的电容器cfbp,m。

在图12的共栅LNA中没提供外部匹配部件Lextp和Lextm。输入晶体管M1_p和M1_m因此经由去耦合电容器acc2p和acc2m分别直接连接到输入端子220、222。

图12的共栅LNA在LNA内能够内部匹配连接到输入端子220和222的阻抗而无需外部匹配部件以便匹配连接到输入端子220和222的阻抗（其中待匹配的阻抗例如是在LNA之前的RF滤波器的输出阻抗）。

因为在输入晶体管的源极的阻抗与跨导g_m成反比，所以共栅LNA、比如图12中描绘的共栅LNA具有用于内部输入阻抗匹配的能力。通常，单端终端阻抗是50Ω，因此需要近似20mS的跨导。需要朝着信号接地的大阻抗以便向输入晶体管的源极端子中导引信号，这可以用连接到相应源极节点的电流源来实现。然而由于关联不良噪声性能而通常不利用这样的电流源拓扑，并且堆叠若干晶体管可能造成技术限制。相反，通过如图12中所描绘的在输入晶体管M1_p,m的源极节点使用电感器250p,m来实现更佳噪声性能。

在理想阻抗匹配（1/g_m=R_S）的情况下，共栅低噪声放大器的电压增益变成输出负载除以源极阻抗、即Z_L/R_S。如果输入晶体管的漏极到源极电阻r_ds比在相应漏极端子的负载电阻大得多，则这样的假设有效。由于共栅低噪声放大器的电压增益限于负载/源极阻抗比值，所以实现高电压增益指数可能有挑战性。另外，需要高输出阻抗也要求对接口设计加以特别关注。

在现有技术中通常呈现的理想匹配共栅LNA的最小噪声因数是

NF = 10 \lg (1 + \frac{γ}{α}) = 10 \lg (\frac{5}{3}) = 2.2 dB .

对于短沟道器件，噪声参数γ可以比一（unity）大得多，并且α可以比一（unity）小得多。在实践中，可实现噪声因数往往约3dB或者更大。这意味着将共栅LNA与电感退化共源LNA比较而言噪声因数有些更高。

概括而言，共栅LNA可以提供宽带匹配而无需外部匹配部件。此外，共栅LNA赋予良好的线性。另外，如果使用两个独立源极电感器，则在共模中还实现良好输入匹配，这也造成良好的共模线性。与图11的电感退化LNA比较，共栅LNA具有更差噪声性能，并且根据应用，它可能需要关于接口设计的特别关注。

各实施例涉及一种可以在第一拓扑与第二拓扑之一之间配置的LNA电路，在该第一拓扑中，低噪声放大器电路包括退化电感级使得低噪声放大器电路能够作为电感退化低噪声放大器操作，在该第二拓扑中，低噪声放大器电路包括共栅低噪声放大器级，使得低噪声放大器电路能够作为共栅低噪声放大器操作。在第一拓扑中，外部匹配部件与LNA结合用于输入阻抗匹配目的。在第二拓扑中，使用在LNA拓扑内部的部件来实现输入阻抗匹配；在第二拓扑中无需外部匹配部件。输入阻抗匹配可以例如涉及到与LNA的一个或者多个输入连接的RF滤波器的输出阻抗的匹配。

在图13中图示根据本发明的示例可配置LNA电路。与图11和图12的LNA一样，图13的示例LNA是差动放大器，其中晶体管M1_p、M2_p和M3_p形成差动放大器的正或者“+”侧，并且晶体管M1_m、M2_m和M3_m形成差动放大器的负或者“-”侧。

图13的示例可配置LNA电路包含按照图12的电路的共栅LNA级的共栅LNA级（标注为cg_core）。

图13的可配置LNA的拓扑必然包含图11的电感退化LNA和图12的共栅LNA二者的一些相似特征；然而有包括以下各项的若干重要不同：

第一，图13的可配置LNA包含用于在第一拓扑与第二拓扑之一之间配置LNA的开关装置。开关装置包含拓扑开关装置、在这一情况下在退化电感级的输入与可配置LNA的输入之间连接的开关晶体管SW1p,m。在这一情况下，SW1p,m的源极端子连接到共栅LNA级的输入晶体管M1_p,m的源极端子，并且SW1p,m的漏极端子连接到去耦合电容器acc2p,m。开关晶体管SW1p,m的源极端子还连接到电感退化LNA级的输入晶体管M2_p,m的源极端子。开关晶体管SW1p,m的栅极端子连接到例如在图13中标注为xLdeg的配置控制信号端子。

第二，取代包括按照图11的电感退化LNA在差动放大器的每侧中的退化电感器以及按照图12的共栅LNA级在差动放大器的两侧中的输入晶体管M1_p的源极的电感器，图13的可配置LNA仅包括电感器250p,m。另外，图11中的电感器（Ldeg）包括单个中心抽头电感器，而在图12和13中有两个分离的电感器250p,m。在第一拓扑与第二拓扑之间共享这些电感器并且在任一拓扑中配置可配置LNA时有效地运用这些电感器。这样的部件重用有助于减少成本和管芯面积。

通过向配置控制端子xLdeg施加适当配置控制信号，开关晶体管SW1p,m可以在开启状态与闭合状态之间切换，在该开启状态中，在第一拓扑中配置图13的可配置LNA，在该闭合状态中，在第二拓扑中配置图13的可配置LNA。

可以根据所需使用实例来配置可配置LNA。如果需要则可以在第一电感退化配置中以需要外部匹配部件为代价来提高灵敏度。然而，由于在第二共栅配置中可以匹配可配置LNA而无需外部输入阻抗匹配部件，所以提供了有成本效益的解决方案。第二共栅配置也提供比第一电感退化配置更佳的线性。因此，各实施例提供在价格与性能之间权衡的可能性。

现在将更具体描述第一拓扑和第二拓扑，在该第一拓扑和第二拓扑之间可以使用拓扑开关装置来配置可配置LNA。

在开启状态中时，开关晶体管在它的漏极与源极端子之间提供高电阻，该高电阻将漏极端子和源极端子有效断开（或者‘开路’）。可以通过向相应配置控制信号端子施加适当控制信号、使得在开关晶体管的栅极端子与源极端子之间的电压（即电压V_gs）能够小于（或者近似小于）开关晶体管的阈值电压（即电压V_t）来将开关晶体管置于开启状态中、即因此可以描述开关晶体管为在截止模式中。用于将开关晶体管配置到开启状态中的配置控制信号可以例如包括数字“0”信号（比如包括第一电压电平的信号）。

在闭合状态中，开关晶体管在它的漏极与源极端子之间提供低电阻，该低电阻将漏极端子与源极端子有效连接（或者‘短路’）。可以通过向它的控制信号端子施加配置控制信号、使得在开关晶体管的栅极端子与源极端子之间的电压（即电压V_gs）能够大于开关晶体管的阈值电压（即电压V_t）来将开关晶体管置于闭合状态中，即开关晶体管因此可以描述为在三极管模式中。用于将开关晶体管配置到闭合状态中的配置控制信号可以例如包括数字‘1’信号（比如包括第二电压电平的信号）。

在第一拓扑中，开关晶体管SW1p,m被配置到开路状态。

开关装置还包括适于将偏置电压vbias_ldeg设置成相对高或者相对低的偏置电压的第一偏置电压开关装置。可配置低噪声放大器电路通过使用第一偏置电压开关装置以将偏置电压vbias_ldeg设置成相对高的偏置电压而在第一拓扑中可配置。向电感退化LNA级的输入晶体管M2_p,m施加相对高的偏置电压而将M2_p,m晶体管偏置到闭合状态。构成相对高的偏置电压的内容依赖于使用的拓扑技术。通常，相对高的偏置电压包括电源电压的约三分之一至一半的电压，但是可以运用除此之外的电压。在各实施例中，电源电压是1.25V，并且相对高的偏置电压包括450-500mV。

开关装置也包括适于将偏置电压vbias_cg设置成相对高或者相对低的偏置电压的第二偏置电压开关装置。可配置低噪声放大器电路通过使用第二偏置电压开关装置以将偏置电压vbias_cg设置成相对高的偏置电压而在第一拓扑中可配置。向共栅LNA级的输入晶体管M1_p,m施加相对低的偏置电压在开启状态中偏置M1_p,m。相对低的偏置电压可以例如包括零偏置电压。

通过将开关晶体管SW1p,m配置到开启状态并且在开启状态中偏置共栅LNA级的输入晶体管M1_p,m，电感退化级的输入晶体管M2_p,m的源极端子经由电感器250p,m而连接。电感器250p,m因此如在图11的电感退化LNA中那样提供输入晶体管M2_p的源极端子的电感退化。

可配置LNA因此在开关晶体管SW1p,m被切换到开启状态时、即在第一拓扑中配置可配置LNA时作为电感退化LNA操作。

因此，在第一拓扑中配置时，可配置LNA没有提供内部输入阻抗匹配、例如与连接到输入端子220和222的在前RF滤波器的输出阻抗匹配。作为结果，可以通过连接适当外部阻抗匹配部件来匹配图13的可配置LNA的输入阻抗与例如在前RF滤波器。外部匹配部件可以例如包括分别在去耦合电容器acc1p,m与输入端子220和222之间连接的外部匹配部件Lextp和Lextm。

图13的可配置LNA的第一拓扑因此提供图11的电感退化LNA的益处中的至少一些益处、包括相对低噪声因数、但是需要使用外部匹配部件以便提供输入阻抗匹配。

在第二拓扑中，开关晶体管SW1p,m被配置到闭合状态。

可配置低噪声放大器电路通过使用第一偏置电压开关装置以将偏置电压vbias_ldeg设置成相对低的偏置电压而在第二拓扑中可配置。向电感退化LNA级的输入晶体管M2_p,m施加相对低的偏置电压而将M2_p,m晶体管偏置到开启状态。

可配置低噪声放大器电路通过使用第二偏置电压开关装置以将偏置电压vbias_cg设置成相对高的偏置电压而在第二拓扑中可配置。向共栅LNA级的输入晶体管M1_p,m施加相对高的偏置电压而在闭合状态中偏置M1_p,m晶体管。

通过将开关晶体管SW1p,m配置到闭合状态并且在闭合状态中偏置共栅LNA级的输入晶体管M1_p,m，经由连接到地的电感器250p,m连接共栅LNA级的输入晶体管M1_p,m的源极端子。连接到输入晶体管M1_p,m源极的源极端子的电感器250p,m在操作频率为高阻抗并且作为用于第二拓扑的通向地的DC电流路径工作。

电感器250p,m在第一拓扑和第二拓扑二者中保持于电路中，从而实施例将昂贵（在面积方面）集成电感器的面积用于两个不同目的。相同集成电感用作电感退化拓扑中的退化电感器和共栅LNA拓扑中的DC馈送电感器。在两个拓扑中使用单个电感器避免需要一个昂贵片上部件用于一个拓扑并且需要另一昂贵片上部件用于另一拓扑。

图13的可配置LNA因此提供一种可以根据所需使用实例或者设计要求而配置的LNA。

如果以需要外部匹配部件、例如Lextp和Lextm为代价而需要具有更佳噪声因数的更灵敏LNA，则可以在第一拓扑中配置LNA以便给可配置LNA的输入提供阻抗匹配。备选地，可以在第二拓扑中配置LNA以便提供一种具有更佳线性的更成本有效解决方案。

另一已知LNA拓扑是电阻反馈（或者‘分流电阻器’）LNA，C.-F.Liao和S.-I.Liu已经在IEEE Journal of Solid-State Circuits,vol.42,no.2,Feb.2007,pp.329-339中的“A broadband noise-cancellingCMOS LNA for 3.1–10.6-GHz UWB receivers”中给出该电阻反馈（或者‘分流电阻器’）LNA的具体分析。

在图14中描绘示例电阻反馈LNA电路。与图11的电感退化LNA一样，图14的LNA是差动放大器，其中晶体管200和210形成差动放大器的正或者“+”侧，并且晶体管202和212形成差动放大器的负或者“-”侧。

在图14的电阻反馈LNA的拓扑与图11的电感退化LNA的拓扑之间的若干不同包括以下各项：

第一，无电感器Ldeg存在于图14的电阻反馈LNA中，该电感器提供图11的电感退化LNA中的输入晶体管M2_p,m的源极端子的电感退化。相反，图14的电阻反馈LNA的输入晶体管200和202的源极端子直接连接到地。

第二，输出端子260、即差动放大器的“+”侧的输出端子经由反馈电阻器300连接到输入端子220、即差动放大器的“+”侧的输入。相似地，输出端子262、即差动放大器的“-”侧的输出端子经由反馈电阻器302连接到输入端子222、即差动放大器的“-”侧的输入端子。反馈电阻器300和302因此分别向差动放大器的“+”和“-”侧提供电阻反馈。

第三，在这些LNA拓扑之间的重要不同是输入匹配频率的可配置性。在电阻反馈拓扑中，最优输入匹配频率跟随在输出的输出摆动。通过调节向输出施加的谐振器负载而将在电阻反馈LNA输出的增益设置成期望频率时，在相同频率观测输入匹配。这可以通过计算电阻反馈拓扑的按照Z_in=(R_fb+Z_L)/(1+G_m*Z_L)近似定义的输入阻抗值来理解，其中R_fb是反馈电阻器值，Z_L是负载阻抗，并且G_m是输入设备的跨导。这与一般更多地固定到某个频率的电感退化LNA拓扑的输入匹配形成对比。

最后，在图14的电阻反馈LNA中没有提供外部匹配部件Lextp和Lextm。输入晶体管200和202因此分别经由去耦合电容器240和242分别直接连接到220和222输入端子。

图14的电阻反馈LNA在LNA内能够内部匹配连接到输入端子220和222的阻抗而不是需要外部匹配部件以便匹配连接到输入端子220和222的阻抗（其中待匹配的阻抗例如是在LNA之前的RF滤波器的输出阻抗）。

图14的电阻反馈LNA中没有如以上对于图11的电感退化LNA描述的在电容器240和242之前提供无源电压增益的外部匹配部件Lextp和Lextm，因此没有减轻输入晶体管200和202的噪声影响。此外，由于在图14的电阻反馈LNA的输出端子260和262与输入端子220和222之间的反馈回路而在该LNA中有附加噪声源。来自可配置负载和反馈回路二者的输入参考噪声随着反馈电阻器300和302的电阻减少而增加。

一般而言，图14的电阻反馈LNA的噪声性能与图11的电感退化LNA的噪声性能相比更差。然而由于图14的电阻反馈LNA无需外部匹配部件Lextp和Lextm、也无需用于电感退化的电感器Ldeg，所以图14的电阻反馈LNA的总成本与图11的电感退化LNA的总成本相比更低。

各实施例涉及一种可以在第一拓扑与第二拓扑之一之间配置的LNA电路，在该第一拓扑中，低噪声放大器电路包括退化电感使得低噪声放大器电路能够作为电感退化低噪声放大器操作，在该第二拓扑中，低噪声放大器电路包括反馈电阻使得低噪声放大器电路能够作为电阻反馈低噪声放大器操作。在第一拓扑中，外部匹配部件与LNA结合用于输入阻抗匹配目的。在第二拓扑中，使用在LNA拓扑内部的部件来实现输入阻抗匹配；在第二拓扑中无需外部匹配部件。输入阻抗匹配可以例如涉及到与连接到LNA的一个或者多个输入的RF滤波器的输出阻抗匹配。

在图15中图示根据本发明的示例可配置LNA电路。与图11和图14的LNA一样，图15的示例LNA是差动放大器，其中晶体管200和210形成差动放大器的正或者“+”侧，并且晶体管202和212形成差动放大器的负或者“-”侧。

图15的可配置LNA的拓扑必然包含与图11的电感退化低噪声放大器和图14的电阻反馈LNA二者相似的一些特征；然而有包括以下各项的若干重要不同：

第一，图15的可配置LNA包含用于在第一拓扑与第二拓扑之一之间配置LNA的开关装置。在实施例中，开关装置包含多个拓扑开关装置。

第二，与图14的电阻反馈LNA相似，图15的可配置LNA包括在差动放大器的“+”侧上的反馈电阻器300。然而，反馈电阻器300连接到拓扑开关装置、在这一情况下为开关电阻器400，而不是在差动放大器的“+”侧上的反馈电阻器300直接连接到输入端子220，该拓扑开关装置又连接到输入端子220。开关晶体管400的漏极端子和源极端子之一连接到反馈电阻器300，而另一端子连接到输入端子220。开关晶体管400的栅极端子连接到配置控制信号端子421。拓扑开关装置400因此连接于输入晶体管200的栅极（经由去耦合电容器240）与反馈电阻器300之间。

第三，与图14的电阻反馈LNA相似，图15的可配置LNA包括在差动放大器的“-”侧上的反馈电阻器302。然而，反馈电阻器302连接到拓扑开关装置、在这一情况下为开关晶体管402，而不是在差动放大器的“-”侧上的反馈电阻器302直接连接到输入端子222，该拓扑开关装置又连接到输入端子222。开关晶体管402的漏极端子和源极端子之一连接到反馈电阻器302，而另一端子耦合到输入端子222。开关晶体管402的栅极端子连接到配置控制信号端子423。拓扑开关装置402因此连接于输入晶体管202的栅极（经由去耦合电容器242）与反馈电阻器302之间。

第四，与图11的电感退化LNA相似，电感器250存在于图15的可配置LNA中。

第五，拓扑开关装置、在这一情况下为开关晶体管410连接于输入晶体管200和202的源极端子之间。开关晶体管410的漏极端子和源极端子之一连接到输入晶体管200的源极端子，而另一端子连接到输入晶体管202的源极端子。开关晶体管410的栅极端子连接到配置控制信号端子425。

第六，去耦合电容器430和432根据电源电压提供DC去耦合以便分别增加开关晶体管400和402的开关性能。

通过向配置控制端子421、423和425的适当配置控制信号，开关晶体管400、402和410可以在开启状态与闭合状态之间切换，在该开启状态中，在第一拓扑中配置图15的可配置LNA，在该闭合状态中，在第二拓扑中配置图15的可配置LNA。

现在将更具体描述第一拓扑和第二拓扑，可以使用拓扑开关装置在该第一拓扑和第二拓扑之间配置可配置LNA。

在第一拓扑中，开关晶体管400、402和410被配置到开启状态。通过将开关晶体管400和402配置到开启状态，分别从向输入端子220和222施加的输入信号有效断开反馈电阻器300和302。作为结果，在输出端子260和262与输入端子220和222之间都没有反馈回路。

通过将开关晶体管410配置到开启状态，仅经由电感器250有效连接输入晶体管200和202的源极端子，该电感器的中心抽头连接到地。电感器250因此如图11的电感退化LNA中那样提供输入晶体管200和202的源极端子的电感退化。

可配置LNA因此在开关晶体管400、402和410被切换到开启状态时、即在第一拓扑中配置可配置LNA时作为电感退化LNA操作。

因此，在第一拓扑中配置时，可配置LNA没有提供内部输入阻抗匹配、例如与连接到输入端子220和222的在前RF滤波器的输出阻抗的匹配。作为结果，应当通过分别在去耦合电容器240、242与输入端子220和222之间连接外部阻抗匹配部件、例如如图11的电感退化LNA中所示外部匹配部件230和232来将图15的可配置LNA的输入阻抗与例如在前RF滤波器匹配。

图15的可配置LNA的第一拓扑因此提供图11的电感退化LNA的益处、即相对低噪声因数、但是需要使用外部匹配部件以便提供输入阻抗匹配。

在第二拓扑中，开关晶体管400、402和410被配置到闭合状态。通过将开关晶体管400和402配置到闭合状态，反馈电阻器300和302分别有效连接到输入端子220和222。作为结果，反馈回路分别存在于输出端子260和262与输入端子220和222之间（并且因此经由去耦合电容器240和242分别存在于输入晶体管200和202的输入端子之间）。

可配置LNA因此在开关晶体管400、402和410被配置到闭合状态时、即在第二拓扑中配置可配置LNA时作为电阻反馈LNA操作。

因此，在第二拓扑中配置时，可配置LNA提供内部输入阻抗匹配、例如与连接到输入端子220和222的在前RF滤波器的输出阻抗匹配。作为结果，在第二配置状态中配置可配置LNA时无需外部匹配部件、例如如图11的电感退化LNA中所示外部匹配部件Lextp和Lextm。

在第二拓扑中配置图15的可配置LNA时，开关晶体管410被配置到闭合状态；这提供如现在将描述的附加益处。

通过将开关晶体管410配置到闭合状态，将输入晶体管200和202的源极端子有效连接（即短路）。开关晶体管410在输入晶体管200和202的源极端子之间形成的连接与连接输入晶体管200和202的源极端子的电感器250并联。

如图11的电感退化LNA中那样，电感器250是具有互耦合的差动电感器器件。差动电感器器件的互耦合致使电感器对于向差动放大器施加的共模信号而与向差动放大器施加的差模信号相比不同地操作。

向差动放大器施加的共模信号是向输入端子220和222施加的相应输入信号中的具有相同量值和相同相位的信号分量。对照而言，差模信号是向输入端子220和222施加的相应输入信号中的具有相同量值和相反相位的信号分量。

对于向输入端子220和222施加的差模信号，在第二拓扑中配置可配置LNA时，开关晶体管410在输入晶体管200和202的源极端子之间形成的连接形成用于差动信号的虚拟接地。

然而相对于向输入端子220和222施加的共模信号，在第二拓扑中配置可配置LNA时，电感器250保持活跃从而提供在输入晶体管200和202的源极端子与接地（连接到电感器250的中心抽头）之间的与下式等效的电感：

(1-k)/2*L_n (1)，

其中k是电感器250的互耦合系数，并且L_n是基于电感器250的电长度的标称电感。

因此，在第二拓扑中配置可配置LNA时，电感器250相对于共模信号（按照上式（1））提供的电感形成阻抗，该阻抗有助于衰减来自接地电压源的干扰和其它噪声。因此提高可配置LNA在第二拓扑中配置时的电源电压噪声抑制性能，例如如更高功率电源电压抑制比（PSRR）度量表现的电源电压噪声抑制性能。电感器250提供的退化电感因此适于在第二拓扑中配置可配置LNA时提供电源电压噪声抑制阻抗。

可配置LNA通过从电感退化LNA拓扑‘借用’电感器Ldeg来在电阻反馈LNA拓扑中实现这样的PSRR提高。‘借用’电感器Ldeg还确保在可配置LNA的两个配置中使用来自可配置LNA的第一拓扑的昂贵（在芯片面积方面）片上部件。

此外，在第二拓扑中配置可配置LNA时，电感器250相对于共模信号（按照上式（1））提供的电感形成用于输入晶体管200和202的源极端子的退化电感器。如以上关于图11的电感退化LNA描述的那样，这样的退化电感器有助于提高可配置LNA在第二拓扑中配置时的共模抑制性能，例如如更高CMRR度量表现的共模抑制性能。电感器250提供的退化电感因此适于在第二拓扑中配置可配置LNA时相对于向输入端子220和222施加的输入信号公共的信号分量来提供共模信号抑制阻抗。

可配置LNA通过从图11的电感退化LNA‘借用’电感器Ldeg来在电阻反馈LNA拓扑中实现这样的CMRR提高。‘借用’电感器Ldeg还确保在可配置LNA的两个配置中使用来自可配置LNA的第一拓扑的昂贵（在芯片面积方面）片上部件。

图15的可配置LNA因此提供一种可以根据所需使用实例或者设计要求而配置的LNA。

如果以需要一个或者多个外部匹配部件、例如Lextp和Lextm以便给可配置LNA的输入提供阻抗匹配为代价而需要具有更佳噪声因数的更灵敏LNA则可以在第一拓扑中配置LNA。

备选地，可以在第二拓扑中配置LNA以便提供一种更有成本效益的解决方案。

此外，在第二拓扑中配置可配置LNA时，使用电感器250提供与图14的电阻反馈LNA的PSRR和CMRR比较而言提高的LNA的PSRR和CMRR。这造成可能消耗可配置LNA的大量芯片面积的昂贵片上电感器部件的重用。

各实施例涉及到一种提供输入阻抗匹配能力而无需使用外部输入阻抗匹配部件的LNA拓扑。这一拓扑本文称为‘信号重用’拓扑，以下将参照图16至18说明这一点的原因。

信号重用LNA具有用于差模信号以及用于共模信号的宽带匹配。因此，对于共模信号也保持良好差动线性。与输入阻抗匹配级并联的另一增益级增加LNA增益。重用在输入阻抗匹配级的输出的放大信号以便减少在后晶体管的噪声成分。此外，可以将信号重用LNA偏置而无需在LNA输入的大值AC耦合电容器。因为在信号重用LNA输入级之前缺乏无源电压增益，所以噪声因数与电感退化LNA比较更高。另外，除了增益晶体管之外还有附加噪声源。然而由于信号重用LNA无需外部部件、也无需用于输入阻抗匹配的附加片上源极电感器，所以总成本与电感退化LNA比较低得多。

信号重用拓扑提供一种有成本效益的解决方案。本公开内容的某些示例实施例实现高增益并且因此减少在LNA之后的处理级的噪声成分。可以在应用Friis等式时看见这一点：用于后续部件的噪声因子除以在前LNA的功率因子。差动LNA的某些示例实施例在用于差模信号以及用于共模信号的宽的带宽内提供良好输入阻抗匹配，这又造成良好共模线性。根据一些实施例的LNA具有对于温度、过程、凸角和老化影响的补偿并且在选择与混频器和模拟基带部件的接口时没有赋予限制。在一些实施例中，LNA无需用于输入晶体管器件的直流（DC）“-”耦合电容器，这造成在与现有技术的LNA比较时使用更小管芯面积。

图16示出根据实施例的信号重用LNA的差动放大器的各侧中的一侧中的一级或者多级的示意图。省略差动放大器的某些特征、比如与差动放大器的另一侧和地的耦合以更好地表现实施例的概念方面。

图16中所示级具有在输入端子220施加的信号inp。输入端子耦合到阻抗匹配级410。阻抗匹配级410作用于匹配在输入端子220所见的输入阻抗。例如阻抗匹配级410的一个或者多个部件可以具有与在LNA上游的接收器处理级、比如前端模块、RF滤波器、双工滤波器等的任何阻抗匹配的组合阻抗。

输入端子220还电耦合到增益级420、即阻抗匹配级410和增益级420二者并联耦合到输入端子220。让增益级420与阻抗匹配级410并联来增加LNA的增益。如图16中的级的相对尺寸近似地所示，增益级420的增益大于阻抗匹配级410提供的任何增益。增益级420耦合到输出端子260，在该输出端子260产生输出信号outp。

阻抗匹配级410的输出（节点A）耦合到反馈级430。阻抗匹配级410的输出在本例中经由第二增益、信号处理或者信号重用级440也对系统的输出outp有贡献。在其它实施例中，阻抗匹配级410可以例如经由在节点A维持高阻抗的其它部件来耦合到输出端子260而无需信号重用级440，从而LNA仍然提供充分阻抗匹配。在图16的示例中，将信号重用级440和增益级420的输出组合以产生输出信号outp。这可以通过在节点B耦合两级的输出、从而构造性地组合两个输出电流信号来实现。在一些实施例中，增益级420和信号重用级共享相同DC电流路径，因此优化LNA的电流消耗。

通过例如经由信号重用级440将阻抗匹配级410的输出耦合到输出端子260，可以说阻抗匹配级410的结果被“重用”、即随后用来在本示例中经由另一增益级来产生放大器的输出。例如可以提供阻抗匹配级410的阻抗匹配功能而无需将阻抗匹配级410电耦合到输出端子260、例如无需节点A与节点B之间的任何耦合。在某些实施例中，阻抗匹配级410已经处理信号的重用和在一些情况下信号的放大来减少实施LNA的一个或者多个晶体管提供的噪声成分、即对噪声因子的贡献。例如阻抗匹配级410提供的放大减少了LNA中的在后级、例如电流缓冲器或者负载级以及其它级的噪声成分。在某些实施例中，在输出之前、即在节点B与输出端子260之间提供电流缓冲器级（未示出）。这一缓冲器级可以缓冲来自增益级420和信号重用级440的电流信号。在一个差动实施例中，通常在用于输入信号inm的差动放大器的第二、“-”侧中复制图16的概念特征。

在一些实施例中，阻抗匹配级410使用反馈级430。在图16的示例中，反馈级430包括反馈放大器，然而可以在其它实现方式中使用有增益或者无增益的其它功能相似反馈装置。在图16中，阻抗匹配级410的输出——该输出可以包括在点A的电流和电压——耦合到反馈放大器的反相输入434。

在图17中更具体示出反馈放大器（在图中标注为X1）的一个实施例。放大器的非反相输入432耦合到提供可配置电压偏置vbias的电压源435。电压偏置vbias可以是内部或者外部创建的偏置电压（从集成LNA的观点来看）。可以例如使用电阻器和恒定电流来生成它。它也可以使用与绝对温度成比例（PTAT）电流或者电压参考以适应温度改变。反馈级430的输出436耦合到用于阻抗匹配级410的电压偏置415、即用来为阻抗匹配级410设置操作点的电压。因此，由反馈级430提供的反馈在使用中并且随时间将在节点A的（DC）电压设置成施加的电压偏置vbias。例如可以在稳态操作中实现这一点。

在某些实施例中，在节点A的电压定义了用于阻抗匹配级410和增益级420的输入偏置电压（参见以下图18的描述）。这具有的优点为避免使用任何AC耦合电容器和偏置电阻器以使级410和420的输入电压偏置、因此减少集成LNA的成本和尺寸。反馈级430补偿组成LNA的一个或者多个晶体管器件、比如实施阻抗匹配级410的晶体管的温度和拐角变化。通过改变至少阻抗匹配级410的电压偏置415，LNA可以补偿拐角影响和老化。这在大规模生产的电路（即大规模生产的LNA）中是重要的，在这些电路中，电路需要是鲁棒的以补偿在大规模生产过程中固有的变化。反馈级430也通过使得LNA的配置能够例如通过补偿可能减少性能的拐角、温度和老化变化中的至少一个变化而优化性能来提高生产率。通过使用反馈级，可以提供用于阻抗匹配级410和增益级420的输入偏置电压而在向LNA的输入无需大值交流（AC）耦合电容器或者偏置电阻器。由于大值AC耦合电容器通常为大的尺寸，所以这进一步避免需要大管芯面积。此外，没有偏置电阻器造成在阻塞条件中的更佳噪声因子性能。

图17示出例如适合于在以下描述的图18的LNA中使用的反馈级430的实现方式。这一实现方式使用反馈放大器X1以提供共模反馈功能。放大器X1的非反相输入432耦合到电压源、例如图16中的电源435，该电压源提供可配置电压偏置vbias。反馈级430的输出436耦合到用于实施阻抗匹配级410的PMOS（P沟道金属氧化物半导体场效应晶体管，PMOS是针对P-MOSFET的简写）晶体管的电压偏置415。PMOS电压偏置pmos_vbias和共模反馈输入cm_fb可以如以下描述的那样耦合到图18中的等效点。共模反馈电路X1补偿组成LNA的一个或者多个晶体管器件、比如NMOS晶体管中的温度和拐角变化。通过改变PMOS电压偏置pmos_vbias，可以跨越不同温度、老化和过程影响而保持NMOS/PMOS比值恒定。如以上描述的那样，这赋予一种更鲁棒的解决方案。

现在将参照图18来描述公开内容的一个实施例的具体电路实现方式。应当注意对LNA的变化可以是可能的而保持相同功能效果、例如可以用串联的两个电阻器替换一个电阻器或者可以重新布置部件而仍然维持等效电路。因此，图18的具体电路实现方式不应视为限制。

图18的LNA电路具有一起形成差动放大器的两侧605和610。差动侧605被布置用于处理在端子220提供的输入信号inp而差动侧610被布置用于处理在端子222提供的输入信号inm。差动侧605在输出端子260产生输出信号outp并且差动侧610在输出端子262产生输出信号outm。图18的拓扑是对称的、即在第二差动放大器侧610中复制第一差动放大器侧605的配置。第一差动放大器侧605可以涉及LNA的非反向、“+”或者正侧而第二差动放大器侧610可以涉及反向、“-”或者负侧（或者反之亦然）。在以下描述中，将仅仅具体讨论第一差动放大器侧605，但是该功能同样适用于对应的第二差动放大器侧610。在某些实施例中，可以备选地实施第一差动放大器侧的功能而无需第二差动放大器侧以提供单端放大器。

在图18中，阻抗匹配级、比如图16中的级410由晶体管M1_p和M3_p和反馈电阻器Rfb实施。在这一示例中，晶体管M1_p是NMOS晶体管并且晶体管M3_p是PMOS晶体管。晶体管M1_p和M3_p形成LNA的反馈部分。晶体管M1_p的栅极端子耦合到输入端子220。晶体管M1_p的源极端子耦合到地。晶体管M1_p的漏极端子经由节点A耦合到晶体管M3_p的漏极端子。晶体管M3_p的源极端子耦合到电压源Vdd。晶体管M3_p的栅极端子经由AC耦合电容器acc1_p耦合到输入端子220并且也经由电阻器Rpv耦合到反馈放大器X1提供的PMOS电压偏置pmos_vbias。AC耦合电容器acc1_p使得AC信号能够从输入端子220向晶体管M3_p的栅极直通、但是阻塞任何DC分量以便使在晶体管M1_p的栅极所见DC电压偏置与在晶体管M3_p的栅极所见DC电压偏置隔离。这使得在晶体管M3_p的栅极所见DC电压偏置能够由pmos_vbias设置。在这一示例中，如以上关于图16描述的那样，向PMOS晶体管M3_p的栅极施加PMOS电压偏置pmos_vbias实现了向阻抗匹配级410施加电压偏置。

电阻器Rpv用作将两个差动放大器侧605和610（即p和m）分离。在每个差动放大器侧中没有这一电阻器，每个差动放大器侧的PMOS栅极将经由M3_p和M3_m的栅极连接而短路。在图18的示例中，pmos_vbias如图17中所示耦合到放大器X1的输出pmos_vbias。也向另一差动侧施加相同pmos_vbias，即将两个pmos_vbias节点耦合到反馈放大器X1的pmos_vbias输出。为了提供它们的AC耦合功能，AC耦合电容器acc1_p仅需要具有小电容、例如少于1pF。这使在电路内的关键节点的寄生电容最小化并且使电路电容器所需成本和管芯面积最小化。

具有反馈电阻器Rfb的器件M1_p和M3_p的跨导将图18中所示LNA的输入阻抗与期望的源极阻抗进行匹配。例如在某些实现方式中，这一输入阻抗可以是差动为100欧姆、单端为50欧姆。节点A可以视为晶体管M1_p和M3_p以及反馈电阻器Rfb实施的阻抗匹配级的输出。节点A也经由电阻器Rcm如图17中所示耦合到放大器X1的共模反馈输入cm_fb。可以使用电阻器Rcm来感测在节点A的任何电压信号而不干扰在节点A存在的任何AC信号。这然后如图17中所示为反馈放大器X1提供电压输入信号cm_fb。如以上描述的那样，向放大器X1施加电压偏置vbias。实现了共模反馈级430的反馈放大器X1用作对使得PMOS晶体管M3_p偏置的PMOS电压偏置信号pmos_vbias进行修改（例如通过在晶体管的栅极设置电压来为晶体管设置操作点），在使用中使得在节点cm_fb的电压能够等于电压偏置vbias。由于在节点A的电压如以下描述的那样定义了用于M1_p的输入偏置电压和用于增益晶体管M2_p的输入偏置电压，所以用于阻抗匹配级410和增益级420的输入偏置电压在这一示例中基于vbias。

在图18中，增益级由差动放大器侧605中的增益晶体管M2_p和差动放大器侧610中的增益晶体管M2_m实施。在图18中，这些晶体管是NMOS晶体管。增益晶体管M2_p的栅极端子耦合到输入端子220。因此，栅极端子受到如在点A的电压和反馈电阻器Rfb设置的（DC）电压偏置、即为晶体管M1_p设置的相同电压偏置。增益晶体管M2_p的源极端子耦合到地。增益晶体管M2_p的漏极端子耦合到节点B。通过使用在节点A的电压来为在本示例中分别实施阻抗匹配级410和增益级420的晶体管M1_p和M2_p提供输入偏置电压，可以避免使用偏置电阻器和/或AC耦合电容器以使M1_p和M2_p偏置（即为M1_p和M2_p的栅极提供偏置输入电压）。这如以上讨论的那样不仅减少集成LNA的成本和尺寸并且避免增添LNA的噪声因子。

在图18中，信号重用级由晶体管M4_p实施。晶体管M4_p的源极端子也耦合到节点B。晶体管M4_p的栅极端子经由电阻器Rm4耦合到栅极电压源vdd。在其它实施例中，可以用备选偏置电压、例如vdd的比例（比如0.75*vdd）来替换用于晶体管M4_p的电压偏置。通常选择栅极电压偏置、在这一情况下为vdd使得晶体管M4_p能够作为线性放大器来操作。晶体管M4_p的栅极端子还经由AC耦合电容器acc2_p耦合到节点A。同样，电容器acc2_p仅需是小的、例如<1pF以便从节点A的DC电压隔离向晶体管M4_p的栅极端子施加的DC电压偏置、但是以便允许AC信号分量通过晶体管M4_p并且由晶体管M4_p放大。以这一方式，M4_p、acc2_p和Rm4实施的信号重用级将在点A的电压信号缓冲至向点B输入的电流信号。如从图18可见，每个差动放大器侧仅需最少两个AC耦合电容器，这减少成本和所需管芯面积。

除了提供阻抗匹配功能之外，通过它的布置，阻抗匹配级还放大输入信号inp、即充当恒定跨导（gm）放大器以在节点A产生放大（AC）信号。将这一放大的信号在第一增益级中“重用”。在图18中，向晶体管M4_p的栅极端子施加在节点A的放大信号，该晶体管进一步放大信号以在节点B产生具有高电流和低噪声特性的另一放大信号。在其它比较示例中，节点A无需耦合到差动侧605的另一部分、即可以实现阻抗匹配功能而不将节点A和晶体管M4_p的栅极端子耦合。然而某些实施例使用（在将第一使用视为阻抗匹配功能的部分时“重用”）在节点A的信号以提供更佳LNA性能。在某些备选实施例中，可以使用除了缓冲器或者放大晶体管之外的另一形式的耦合使得能够在B重用在A的信号。

在图18中，电流共源共栅或者电流缓冲器级由晶体管M5_p实施。在图18中，晶体管M5_p是NMOS晶体管。晶体管M5_p的源极端子电耦合到节点B。晶体管M5_p的漏极端子电耦合到节点C。晶体管M5_p的栅极端子耦合到电压源vdd（以及形成第二差动侧610的部分的晶体管M5_p的栅极端子）。为了充分性能，晶体管M5_p的栅极偏置电压应当跟随晶体管M4_m的栅极偏置电压。例如，如果用备选偏置电压、比如0.75*vdd替换用于晶体管M4_p的电压偏置，则也应当用备选偏置电压（例如0.75*vdd）替换用于晶体管M5_p的电压偏置。节点C至少耦合到输出端子260和可调谐LC谐振器270、280。可调谐LC谐振器实施可配置负载，该负载至少电耦合到晶体管M5_p,m的两个漏极端子。在实施例中，可调谐LC谐振器包括与中心抽头差动电感器并联的可变电容器；中心抽头差动电感器电耦合到电压源vdd。

注意可以将用于晶体管M5_p,m的栅极端子DC电压设置成除了vdd之外的电平，从而可以将增益晶体管M2_p的漏极电压设置成期望电平以便增加在晶体管M5_p的漏极端子的可用电压摆动。如果将改变用于晶体管M5_p的栅极端子DC电压，则推荐也相应地改变用于晶体管M4_p的栅极端子DC电压以便维护充分性能特性。在一些实现方式中，可以在晶体管M5_p,m中的每个晶体管的漏极端子与可调谐LC谐振器/每个输出之间提供电流导引共源共栅X2。电流导引共源共栅可以用来在M5_p与输出端子260之间添加增益控制或者如果需要则用来提供进一步电流缓冲。

在图18中，因此在共源共栅配置中布置晶体管M5_p和M2_p而M2_p提供共源放大器并且M5_p提供共栅放大器。M2_p还与M4_p和M5_p二者共享公共DC电流路径。晶体管M2_p具有NMOS晶体管的最大跨导（和最高漏极电流）。经过晶体管M4_p和M2_p的信号电流在点B被构造性地相加，这增加电流增益。节点B因此从增益级向共源共栅或者缓冲器级输出具有低噪声的高信号电流，然后馈送该信号电流为经过M5_p共源共栅晶体管的电流，该电流然后被可调谐LC谐振器270、280跟随。

至少电阻器Rcm、Rpv和Rm4具有大值、即具有约10千欧姆数量级的值。可以基于实施规范而使用标准设计实践来选择本文描述的电阻器和电容器的确切值。

通过重用作为阻抗匹配级的部分而生成的信号，可以减少LNA的电流消耗。

本文描述的某些实施例提供的优点为实现良好噪声性能、即具有低噪声因数而无外部匹配部件。某些实施例也例如在与已知电阻反馈LNA比较时具有低电流消耗。各实施例可以包括在单个芯片上的全集成差动放大器。通过适当偏置增益和阻抗匹配级、具体为实施那些级的晶体管，无论不同制造过程、温度影响、电源电压变化和老化条件中的至少一项如何都可以实现准确增益、线性、噪声和输入阻抗匹配中的至少一项。某些实施例使MOSFET器件的跨导能够被准确设置以减轻前述变化。在一个实施例中，这通过使用电阻反馈和DC偏置点而将晶体管M1和M2偏置来实现，该DC偏置点是用恒定跨导电路和共模反馈级来设置的。使用至少电阻反馈还避免需要使用附加DC偏置电阻以偏置由晶体管M1和M2所见电压。本文描述的实施例减轻偏置电阻器和AC耦合电容器数目，使得成本和管芯面积、即集成芯片在衬底上占用的面积能够最小化。这使某些实施例对于需要多个LNA用于不同频带的实现方式有吸引力。

本文呈现的某些LNA实施例提供共模匹配和良好共模线性。它们还提供宽带输入阻抗匹配、即跨越宽RF信号频率范围的阻抗匹配。出现这一宽带匹配而无需具体频率校准。例如图18的拓扑能够匹配范围为0至3GHz的频率。这归因于在拓扑中没有频率选择部件并且没有如例如对于电感退化LNA发现的作为源极负载的任何电感器。这如例如与已知电阻反馈LNA比较对于远离信号阻塞器、比如发送器、无线网络和蓝牙^TM信号造成更佳衰减。宽带匹配还避免如果匹配阻抗未在双工滤波器处理的频率范围内出现则可能出现的双工滤波器性能下降。它也避免接收器前端减敏和互调产物。

图18的信号重用LNA的拓扑带有与图11的电感退化LNA的拓扑的一些相似性；然而有如下若干不同：

第一，在图18的信号重用LNA中不存在电感器Ldeg，该电感器提供图11的电感退化LNA中的增益晶体管M2_p,m的源极端子的电感退化。相反，图18的信号重用LNA的增益级的输入晶体管M2_p,m的源极端子直接连接到地。

第二，输出端子260、即差动放大器的“+”侧的输出端子经由输入阻抗匹配、反馈和信号重用级连接到输入端子220、即差动放大器的“+”侧的输入。差动放大器的“-”侧相似地连接。

第三，在图18的信号重用LNA中没有提供外部匹配部件Lextp和Lextm。输入晶体管M2_p,m因此分别直接耦合到输入端子220和222。

图18的信号重用LNA能够在LNA内内部与连接到输入220和222的阻抗匹配而不是需要外部匹配部件以便匹配输入端子220和222被连接到的阻抗（其中待匹配的阻抗例如是在LNA之前的RF滤波器的输出阻抗）。

在图18的信号重用LNA中不存在如以上对于图11的电感退化LNA描述的在晶体管M1_p,m、M2_p,m之前提供无源电压增益的外部匹配部件Lextp和Lextm，因此未减轻增益晶体管M2_p,m的噪声影响。此外，在图18的信号重用LNA中还有在LNA的输出端子260和262与输入端子220和222之间的附加噪声源。

一般而言，图18的信号重用LNA的噪声性能与图11的电感退化LNA比较更差。然而由于图18的信号重用LNA无需外部匹配部件Lextp和Lextm、也无需用于电感退化的电感器Ldeg，所以图18的信号重用LNA的总成本与图11的电感退化LNA的总成本相比更低。

一些实施例涉及一种可以在第一拓扑与第二拓扑之一之间配置的LNA电路，在该第一拓扑中，低噪声放大器电路包括退化电感使得低噪声放大器电路能够作为电感退化低噪声放大器操作，该第二拓扑本文称为信号重用拓扑。

该信号重用拓扑包括耦合到可配置低噪声放大器电路的输入的阻抗匹配级以及耦合到阻抗匹配级的输出和电压源的反馈级。阻抗匹配级的输出为阻抗匹配级的输入提供偏置电压。反馈级为阻抗匹配级提供补偿操作电压。

在第一拓扑中，一个或者多个外部输入阻抗匹配部件与LNA结合用于输入阻抗匹配目的。在第二拓扑中，使用在LNA拓扑内部的部件来实现输入阻抗匹配；在第二拓扑中无需外部匹配部件。输入阻抗匹配可以例如涉及与连接到LNA的一个或者多个输入的RF滤波器的输出阻抗匹配。

在图19中图示根据实施例的示例可配置LNA电路。与图11和图18的LNA一样，图19的示例可配置LNA是差动放大器；其它实施例可以同样适用于非差动放大器。

图19的可配置LNA的拓扑必然包含与图11的电感退化低噪声放大器和图18的信号重用LNA二者相似的一些特征；然而有包括以下各项的若干重要不同：

第一，图19的可配置LNA包含用于在第一电感退化拓扑与第二信号重用拓扑之一之间配置LNA的开关装置。开关装置包括多个拓扑切合装置。

第二，与图18的信号重用LNA相似，图19的可配置LNA包括输入阻抗级410、反馈级430和信号重用级440。然而输入阻抗匹配级410连接到拓扑开关装置、在这一情况下为开关晶体管SW2p，该拓扑开关装置又耦合到输入端子220，而不是在差动放大器的“+”侧上的输入阻抗匹配级410直接连接到输入端子220。具体而言，开关晶体管SW2p的漏极端子连接到反馈电阻器Rfb和AC耦合电容器acc1_p，而源极端子连接到输入端子220。开关晶体管SW2p的栅极端子连接到配置控制信号端子xLdeg2。拓扑开关装置SW2p因此连接于晶体管M1_p的栅极与反馈电阻器Rfb和AC耦合电容器acc1_p之间。差动放大器的“-”侧相似地与连接到晶体管M1_m的栅极的拓扑开关装置SW2m连接。

第三，拓扑开关装置、在这一情况下为开关晶体管SW1连接于增益晶体管M2_p和M2_m的源极端子之间。开关晶体管SW1的漏极端子和源极端子之一连接到M2_p的源极端子，而另一端子连接到M2_m的源极端子。开关晶体管SW1的栅极端子连接到配置控制信号端子xLdeg1。

第四，拓扑开关装置、在这一情况下为开关晶体管SW3p连接于第一偏置电阻器Rbp与偏置电压源vbias之间，而不是在差动放大器的“+”侧上的增益晶体管M2_p的栅极端子经由第一偏置电阻器Rbp直接连接到偏置电压源vbias。具体而言，开关晶体管SW3p的漏极端子连接到Rbp，而源极端子连接到vbias。相似地，在差动放大器的“-”侧上，拓扑开关装置、在这一情况下为开关晶体管SW3m连接于第二偏置电阻器Rbm与偏置电压源vbias之间。

通过向配置控制端子xLdeg1、xLdeg2和Ldeg3施加适当配置控制信号，开关晶体管SW1、SW2p,m可以被切换到开启状态，并且SW3p,m可以被切换到闭合状态，其中在第一电感退化拓扑中配置图19的可配置LNA。反言之，通过向配置控制端子xLdeg1、xLdeg2和Ldeg3施加适当配置控制信号，开关晶体管SW1、SW2p,m可以被切换到闭合状态，并且SW3p,m可以被切换到开启状态，其中在第二信号重用拓扑中配置图19的可配置LNA。

可以通过使用开关装置而在第一拓扑与第二拓扑之间配置可配置低噪声放大器。该开关装置包括在实施例中包括开关晶体管的多个拓扑开关装置。

在第一电感退化拓扑中，开关晶体管SW1和SW2p,m被配置到开启状态，并且开关晶体管SW3p,m被配置到闭合状态。

通过将开关晶体管SW2p配置到开启状态，这防止电流通过晶体管M1_p,m流动。这意味着从向相应输入端子220和222施加的输入信号inp、inm有效断开差动放大器的每侧的阻抗匹配级410。

开关晶体管SW3p,m通过施加适当控制信号Ldeg3而被配置到闭合状态以便向增益晶体管M2_p,m的栅极直接施加偏置电压vbias。

可配置低噪声放大器电路通过将在差动放大器的“+”和“-”侧二者上的反馈级430的反馈放大器X1的输出耦合到正电源电压vdd以便开启M3_p,m晶体管而在第一拓扑中可配置。在各实施例中，由于反馈放大器X1未在第一拓扑中使用，所以在差动放大器的“+”和“-”侧二者上的共模反馈放大器X1通过将它的启用输入连接到适当控制信号而被禁用。

可配置低噪声放大器电路通过开启信号重用M4_p,m晶体管而在第一拓扑中可配置。这可以通过向M4_p,m晶体管的栅极施加适当控制信号、例如与在第二拓扑中配置可配置低噪声放大器电路时比较的相对低控制信号来实现。

在图20中描绘这一配置模式。晶体管M1_p,m、M3_p,m和M4_p,m被开启并且因此不影响电路操作（在图20中灰色而不是黑色示出这样的部件）。此外，反馈放大器X1的共模反馈被禁用，并且除了电阻器Rfb之外也连接到X1的偏置电阻器Rpv和Rcm不影响可配置低噪声放大器的操作。由于在这一配置中，输入阻抗匹配级（在图19和图20中表示为XMATCH）被禁用，所以使用外部匹配部件Lextp和Lextm来实现输入阻抗匹配。

通过将开关晶体管SW1配置到开启状态，仅经由电感器Ldeg有效连接输入晶体管M2_p,m的源极端子，该电感器的中心抽头连接到地。电感器Ldeg因此如图11的电感退化LNA中那样提供输入晶体管M2p,m的源极端子的电感退化。

可配置LNA因此在开关晶体管SW1和SW2p,m被配置到开启状态并且开关晶体管SW3p,m被配置到闭合状态时、即在第一拓扑中配置可配置LNA时作为电感退化LNA操作。

因此，在第一拓扑中配置时，可配置LNA不提供内部输入阻抗匹配、例如与连接到输入端子220和222的在前RF滤波器的输出阻抗匹配。作为结果，应当通过连接外部阻抗匹配部件、例如如图11的电感退化LNA中所描绘的外部匹配部件Lextp和Lextm来将图20的可配置LNA的输入阻抗与例如在前RF滤波器匹配。

图19的可配置LNA的第一拓扑因此提供图11的电感退化LNA的益处、即相对低噪声因数、但是需要使用外部匹配部件以便提供输入阻抗匹配。

在第二信号重用拓扑中，开关晶体管SW1和SW2p,m被配置到闭合状态并且开关晶体管SW3p,m被配置到开启状态。在这一操作模式中，连接输入阻抗匹配级410和反馈级430（在图19中统一表示为XMATCH）和信号耦合级440，使得电路操作能够与图18中所示信号重用LNA的电路操作相同。（经由XMATCH）实现输入阻抗匹配而不使用任何外部匹配部件、比如Lextp和Lextm。

在实施例中，可配置低噪声放大器电路通过从正电源电压vdd去耦合在差动放大器的“+”和“-”侧二者上的反馈级430的反馈放大器X1的输出、从而闭合M3_p,m晶体管而在第二拓扑中可配置。另外，在差动放大器的“+”和“-”侧二者上的共模反馈放大器X1通过向它的启用输入施加适当控制信号来被启用。

可配置低噪声放大器电路通过闭合信号重用M4_p,m晶体管而在第二拓扑中可配置。这可以通过向M4_p,m晶体管的栅极施加适当控制信号、例如与在第一拓扑中配置可配置低噪声放大器电路时比较的相对高控制信号来实现。

在第二拓扑中配置时，可配置LNA提供内部输入阻抗匹配、例如与连接到输入端子220和222的在前RF滤波器的输出阻抗匹配。作为结果，无需外部匹配部件、例如如图11的电感退化LNA中所描绘的外部匹配部件Lextp和Lexpm。

在第二拓扑中配置图19的可配置LNA时，开关晶体管SW1被配置到闭合状态；这提供现在将描述的附加益处。

通过将开关晶体管SW1配置到闭合状态，将增益晶体管M2_p,m的源极端子有效连接（即短路）。开关晶体管SW1在增益晶体管M2_p,m的源极端子之间形成的连接与连接增益M2_p,m的源极端子的电感器Ldeg并联。

如图11的电感退化LNA中那样，电感器Ldeg是具有互耦合的差动电感器器件。差动电感器器件的互耦合使电感器对于向差动放大器施加的共模信号与向差动放大器施加的差模信号相比而不同地操作。

向差动放大器施加的共模信号是向输入端子220和222施加的相应信号inp、inm中的具有相同量值和相同相位的信号分量。对照而言，差模信号是向输入端子220和222施加的相应输入信号中的具有相同量值和相反相位的信号分量。

对于向输入端子220和222施加的差模信号，在第二拓扑中配置可配置LNA时，开关晶体管在输入晶体管M2_p,m的源极端子之间形成的连接形成用于差动信号的虚拟接地。

然而相对于向输入端子220和222施加的共模信号，在第二拓扑中配置可配置LNA时，电感器Ldeg保持活跃从而提供在增益晶体管M2_p,m的源极端子与地（连接到电感器Ldeg的中心抽头）之间的与下式等效的电感：

(1–k)/2*L_n (2)，

其中k是电感器Ldeg的互耦合系数，并且L_n是基于电感器Ldeg的电长度的标称电感。

因此，在第二拓扑中配置可配置LNA时，电感器Ldeg提供的电感（按照上式（2））形成阻抗，该阻抗有助于衰减来自接地电压源的干扰和其它噪声。因此提高可配置LNA在第二拓扑中配置时的例如如更高电源电压抑制比（PSRR）度量表现的电源电压噪声抑制性能。电感器Ldeg提供的退化电感因此适于在第二拓扑中配置可配置LNA时提供电源电压噪声抑制阻抗。

可配置LNA通过从电感退化LNA拓扑‘借用’电感器Ldeg来在信号重用LNA拓扑中实现PSRR提高。‘借用’电感器Ldeg也确保可以在可配置LNA的两个配置中使用来自可配置LNA的第一拓扑的昂贵（在芯片面积方面）的片上部件。

此外，在第二拓扑中配置可配置LNA时，电感器Ldeg（按照上式（2）相对于共模信号提供的电感形成用于增益晶体管M2_m,p的源极端子的退化电感器。如以上关于图11的电感退化LNA描述的那样，这样的退化电感器有助于提高可配置LNA在第二拓扑中配置时的如更高CMRR度量表现的共模抑制性能。电感器Ldeg提供的退化电感因此适于在第二拓扑中配置可配置LNA时相对于向输入端子220和222施加的输入信号公共的信号分量而提供共模信号抑制阻抗。

可配置LNA通过从图11的电感退化LNA‘借用’电感器Ldeg来在信号重用LNA拓扑中实现CMRR提高。‘借用’电感器Ldeg也确保可以在可配置LNA的两个配置中使用来自可配置LNA的第一拓扑的昂贵（在芯片面积方面）片上部件。

图19的可配置LNA因此提供一种可以根据所需使用实例或者设计要求而配置的LNA。

如果以需要外部匹配部件、例如Lextp和Lextm以便为可配置LNA的输入提供阻抗匹配为代价而需要具有更佳噪声因数的更灵敏LNA，则可以在第一拓扑中配置LNA。

备选地，可以在第二拓扑中配置LNA以便提供一种更成本有效解决方案。

此外，在第二拓扑中配置可配置LNA时，使用电感器Ldeg提供LNA较图18的信号重用LNA而言的PSRR和CMRR提高。这造成重用可能消耗可配置LNA的大量芯片面积的昂贵片上电感器部件（即电感器Ldeg）。

将理解以上实施例为本发明的示例。设想本发明的更多实施例。

在图9的实施例中，使用单个RFIC来实施频带间CA（在该情况下为在RF频带3与7之间）。在备选实施例中，可以延伸该设计以包括两个单独RFIC，一个RFIC用于处理来自主FEM的信号而一个RFIC用于处理来自DIV FEM的信号，或者一个RFIC用于处理主和DIV FEM二者中的来自RF频带3的信号而另一RFIC用于处理主和DIV FEM二者中的来自RF频带7的信号。备选地，可以使用单个RFIC和仅单个（主）FEM而不是主FEM和DIV FEM二者来实现频带间CA。

实施例的可配置RFIC可以由它的制造商或者由例如在设备或者其模块中安装一个或者多个可配置RFIC的第三方配置；这可能涉及到一种配置包括一个或者多个可配置低噪声放大器电路的可配置RFIC的方法。该配置方法可以包括以下各项之一：向一个或者多个电路中的至少一个电路施加第一组一个或者多个控制信号以在内部输入阻抗匹配拓扑中配置至少一个电路，在内部输入阻抗匹配拓扑中，相应低噪声放大器电路包括适于将相应低噪声放大器的输入阻抗与给定的输入匹配的一个或者多个内部输入阻抗匹配部件，一个或者多个内部输入阻抗匹配部件位于相应低噪声放大器电路内部；或者向一个或者多个电路中的至少一个电路施加第二组一个或者多个控制信号以在不同的拓扑中配置至少一个电路，在不同配置中，相应低噪声放大器电路不包括一个或者多个内部输入阻抗匹配部件。可以例如向一个或者多个开关晶体管和/或偏置电压开关装置施加一组控制信号。

可以在包括一个或者多个RF滤波器的RF模块中包括实施例的可配置RFIC，该一个或者多个RF滤波器位于在RFIC之前的RF前端模块中。RFIC可以包括用于在RFIC的可配置LNA与RF滤波器之间连接外部匹配部件的输入和输出管脚和/或接线。RFIC可以备选地包括连接到一个或者多个可配置LNA的一个或者多个RF滤波器。

可以在多个不同设备中并入实施例的可配置RFIC。这样的设备可以包括用户设备、比如移动站、个人数字助理或者蜂窝电话设备等；例如可以在这样的用户设备的接收器中包括可配置RFIC。另外，这样的设备可以包括将附着到用户设备的调制解调器设备、例如通用串行总线（USB）调制解调器。另外，这样的设备可以包括可以向另一设备、比如膝上型计算机或者具有通信能力的其它设备（例如贩卖机）中插入的通信模块、比如机器到机器（M2M）模块。另外，这样的设备可以包括芯片组，该芯片组可以包括无线电和基带部分。

将理解关于任何一个实施例描述的任何特征可以单独或者与描述的其它特征组合使用或者也可以与任何其它实施例的一个或者多个特征或者任何其它实施例的任何组合进行组合使用。另外，也可以运用以上未描述的等效和修改而不脱离在所附权利要求中限定的实施例范围。

Claims

1.一种可配置射频集成电路（RFIC），包括一个或者多个可配置低噪声放大器电路，所述一个或者多个可配置低噪声放大器电路中的每个可配置低噪声放大器电路在以下拓扑之间可配置：

内部输入阻抗匹配拓扑，在所述内部输入阻抗匹配拓扑中，相应低噪声放大器电路包括适于将所述相应低噪声放大器的输入阻抗与给定的输入匹配的一个或者多个内部输入阻抗匹配部件，所述一个或者多个内部输入阻抗匹配部件位于所述相应低噪声放大器电路内部；以及

与所述内部输入阻抗匹配拓扑不同的拓扑。

2.根据权利要求1所述的可配置RFIC，其中在所述不同的拓扑中，所述相应低噪声放大器电路不包括所述一个或者多个内部输入阻抗匹配部件中的至少一个内部输入阻抗匹配部件。

3.根据权利要求1或者2所述的可配置RFIC，其中在所述不同的拓扑中，所述相应低噪声放大器电路不包括所述一个或者多个内部输入阻抗匹配部件中的任何内部输入阻抗匹配部件。

4.根据权利要求1至3中的任一权利要求所述的可配置RFIC，其中所述一个或者多个可配置低噪声放大器电路中的至少一个可配置低噪声放大器电路包括开关装置，所述至少一个可配置低噪声放大器电路经由所述相应开关装置在所述内部输入阻抗匹配拓扑与所述不同的拓扑之一之间可配置。

5.根据权利要求1至4中的任一权利要求所述的可配置RFIC，其中所述内部输入阻抗匹配拓扑包括电阻反馈低噪声放大器拓扑，并且所述不同的拓扑包括电感退化低噪声放大器拓扑。

6.根据权利要求1至4中的任一权利要求所述的可配置RFIC，其中所述内部输入阻抗匹配拓扑包括共栅低噪声放大器拓扑，并且所述不同的拓扑包括电感退化低噪声放大器拓扑。

7.根据权利要求1至4中的任一权利要求所述的可配置RFIC，其中所述不同的拓扑包括电感退化低噪声放大器拓扑，并且所述内部输入阻抗匹配拓扑包括：

阻抗匹配级，耦合到所述可配置低噪声放大器电路的输入，所述阻抗匹配级的输出为所述阻抗匹配级提供输入偏置电压；以及

反馈级，耦合到所述阻抗匹配级的输出和电压源，所述反馈级为所述阻抗匹配级提供补偿操作电压。

8.根据任一前述权利要求所述的可配置RFIC，其中所述一个或者多个可配置低噪声放大器电路中的每个可配置低噪声放大器电路包括公共输出端子，在所述内部输入阻抗匹配拓扑或者所述不同的拓扑中配置时在所述公共输出端子提供所述相应可配置低噪声放大器电路的输出信号。

9.根据任一前述权利要求所述的可配置RFIC，包括被布置用于将所述一个或者多个可配置低噪声放大器电路中的至少一个可配置低噪声放大器电路连接到射频（RF）前端模块的接口。

10.根据权利要求9所述的可配置RFIC，其中所述接口包括被布置用于将所述一个或者多个可配置低噪声放大器电路中的至少第一个可配置低噪声放大器电路连接到所述RF前端模块的第一RF频带输出的至少第一输入连接。

11.根据权利要求10所述的可配置RFIC，其中所述接口包括被布置用于将所述一个或者多个可配置低噪声放大器电路中的至少第二个可配置低噪声放大器电路连接到所述RF前端模块的第二RF频带输出的至少第二输入连接，其中所述第二RF频带不同于所述第一RF频带。

12.根据权利要求9至11中的任一权利要求所述的可配置RFIC，包括被布置用于将所述一个或者多个可配置低噪声放大器电路中的至少一个可配置低噪声放大器电路连接到另一RF前端模块的另一接口。

13.根据权利要求12所述的可配置RFIC，其中所述RF前端模块包括主天线RF前端模块，并且所述另一RF前端模块接口包括分集天线RF前端模块。

14.根据权利要求12或者13所述的可配置RFIC，其中所述另一接口包括：

至少第三输入连接，被布置用于将所述一个或者多个可配置低噪声放大器电路中的至少第三个可配置低噪声放大器电路连接到所述另一RF前端模块的第三RF频带输出，其中所述第一RF频带包括所述第三RF频带；以及

至少第四输入连接，被布置用于将所述一个或者多个可配置低噪声放大器电路中的至少第四个可配置低噪声放大器电路连接到所述另一RF前端模块的第四RF频带输出，其中所述第三RF频带不同于所述第四RF频带。

15.根据权利要求14所述的可配置RFIC，其中所述第一RF频带包括所述第三RF频带，并且所述第二RF频带包括所述第四RF频带。

16.根据任一前述权利要求所述的可配置RFIC，包括被布置用于将所述一个或者多个可配置低噪声放大器电路中的至少一个可配置低噪声放大器电路连接到至少一个天线的至少一个接口。

17.根据任一前述权利要求所述的可配置RFIC，其中所述不同的拓扑包括全外部匹配拓扑，在所述全外部匹配拓扑中，所述相应低噪声放大器电路不包括所述一个或者多个内部输入阻抗匹配部件中的任何内部输入阻抗匹配部件。

18.一种配置可配置RFIC的方法，所述可配置RFIC包括一个或者多个可配置低噪声放大器电路，所述方法包括应用以下各项之一：

向所述一个或者多个电路中的至少一个电路施加第一组一个或者多个控制信号以在内部输入阻抗匹配拓扑中配置所述至少一个电路，在所述内部输入阻抗匹配拓扑中，相应低噪声放大器电路包括适于将所述相应低噪声放大器的输入阻抗与给定的输入匹配的一个或者多个内部输入阻抗匹配部件，所述一个或者多个内部输入阻抗匹配部件位于所述相应低噪声放大器电路内部；或者

向所述一个或者多个电路中的至少一个电路施加第二组一个或者多个控制信号以在不同的拓扑中配置所述至少一个电路，在所述不同的拓扑中，所述相应低噪声放大器电路不包括所述一个或者多个内部输入阻抗匹配部件。

19.一种制造根据权利要求1至17中的任一权利要求所述的可配置RFIC的方法。

20.一种RF模块，包括耦合到一个或者多个根据权利要求1至17中的任一权利要求所述的可配置RFIC的一个或者多个RF前端模块。

21.一种芯片组，包括一个或者多个根据权利要求1至17中的任一权利要求所述的可配置RFIC。

22.一种设备，包括一个或者多个根据权利要求1至17中的任一权利要求所述的可配置RFIC。

23.一种可配置射频集成电路（RFIC），包括一个或者多个可配置低噪声放大器电路，所述一个或者多个可配置低噪声放大器电路中的每个可配置低噪声放大器电路在以下拓扑之间可配置：

全外部匹配拓扑，在所述全外部匹配拓扑中，所述相应低噪声放大器电路不包括所述一个或者多个内部输入阻抗匹配部件中的任何内部输入阻抗匹配部件。