CN102598248B - 半导体器件 - Google Patents

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Abstract

本发明的目的是提供具有新结构的半导体器件。公开了半导体器件，其包括第一晶体管，其包括位于含有半导体材料的衬底中的沟道形成区、沟道形成区插入之间的杂质区、位于沟道形成区上的第一栅绝缘层、位于第一栅绝缘层上的第一栅电极、以及电连接至该杂质区的第一源电极和第一漏电极；以及第二晶体管，其包括位于含有半导体材料的衬底上的第二栅电极、位于该第二栅电极上的第二栅绝缘层、位于该第二栅绝缘层上的氧化物半导体层、以及电连接至该氧化物半导体层的第二源电极和第二漏电极。

Description

半导体器件
技术领域
本发明的技术领域涉及半导体器件以及该半导体器件的制造方法。注意，此处，半导体器件是指利用半导体特性而起作用的通用元件和器件。
背景技术
有众多种类的金属氧化物，且金属氧化物具有各种应用。氧化铟是众所周知的材料，且已经被用于液晶显示设备等中所需要的透明电极。
一些金属氧化物具有半导体特性。具有半导体特性的金属氧化物的示例为氧化钨、氧化锡、氧化铟、和氧化锌等。已经描述了具有由这样的金属氧化物中的任意制成的沟道形成区的薄膜晶体管(见专利文献1到4以及非专利文献1等)。
附带地，不仅是单组分氧化物，还有多组分氧化物也被称为金属氧化物。例如，已知同系列化合物InGaO3(ZnO)m(m是自然数)是含有In、Ga和Zn的多组分氧化物(如，见非专利文献2到4等)。
含有这样的In-Ga-Zn-基氧化物的氧化物半导体也被已知为可应用于薄膜晶体管的沟道形成层(如，见专利文献5、非专利文献5和6等)。
[参考文献]
[专利文献]
[专利文献1]日本公开专利申请No.S60-198861
[专利文献2]日本公开专利申请No.H8-264794
[专利文献3]PCT国际申请的日本翻译H11-505377
[专利文献4]日本公开专利申请No.2000-150900
[专利文献5]日本公开专利申请No.2004-103957
[非专利文献1]M.W.Prins、K.O.Grosse-Holz、G.Muller、J.F.M.Cillessen、J.B.Giesbers、R.P.Weening、和R.M.Wolf，“A ferroelectric transparentthin-film transistor(铁电透明薄膜晶体管)”，Appl.Phys.Lett.，1996年6月17日，68卷，3650-3652页
[非专利文献2]M.Nakamura，N.Kimizuka和T.Mohri，“The PhaseRelations in the In2O3-Ga2ZnO4-ZnO System at 1350℃(在1350℃的In2O3-Ga2ZnO4-ZnO系统中的相位关系)”，J.SolidState Chem.，1991，93卷，298-315页
[非专利文献3]Kimizuka，M.Isobe和M.Nakamura，“Syntheses andSingle-Crystal Data of Homologous Compounds，In2O3(ZnO)m(m＝3，4，and 5)，InGaO3(ZnO)3，and Ga2O3(ZnO)m(m＝7，8，9，and 16)in the In2O3-ZnGa2O4-ZnOSystem(In2O3-ZnGa2O4-ZnO系统中的同系列化合物、In2O3(ZnO)m(m＝3、4、和5)、InGaO3(ZnO)3、以及Ga2O3(ZnO)m(m＝7、8、9、和16)的合成与单晶数据)”，J.Solid State Chem.，1995，116卷，170-178页
[非专利文献4]M.Nakamura，N.Kimizuka，T.Mohri和M.Isobe，“Syntheses and crystal structures of new homologous compounds，indium ironzinc oxides(InFeO3(ZnO)m)(m：natural number)and related compounds(新的同系列复合物，包括氧化锌(InFeO3(ZnO)m)(m：自然数)和相关复合物的合成与晶体结构)”，KOTAIBUTSURI(SOLID STATE PHYSICS)，1993，28卷，第5期，317-327页
[非专利文献5]K.Nomura，H.Ohta，K.Ueda，T.Kamiya，M.Hirano和H.Hosono，“Thin-film transistor fabricated in single-crystalline transparent oxidesemiconductor(在单晶透明氧化物半导体中制造的薄膜晶体管)”，SCIENCE，2003，300卷，1269-1272页
[非专利文献6]K.Nomura，H.Ohta，K.Ueda，T.Kamiya，M.Hirano和H.Hosono，“Room-temperature fabrication of transparent flexible thin-filmtransistors using amorphous oxide semiconductors(使用非晶氧化物半导体的对透明柔性薄膜晶体管的室温制造)”，NATURE，2004，432卷，488-492页
本发明的公开内容
场效应晶体管(是半导体器件的典型示例)一般使用诸如硅之类的材料形成。然而，使用硅等的半导体器件并不具有充足的开关特性；如，一项问题在于，在CMOS反相器电路的情况下，半导体器件由极高的流经电流所损坏，且功耗被极高的流经电流所增加。
另外，使用硅等的半导体器件的截止态电流(也被称为漏电流)并不如基本为零这样低。
因此，不管半导体器件所意在的行为如何，微小电流会发生，且因此难以确保在诸如存储器或液晶显示器之类的电荷保留半导体器件的制造情况中电荷保留的充足时间段。
进一步的问题在于截止态电流增加了功耗。由于此，本发明的一个实施例的目的在于提供具有解决上述问题的新结构的半导体器件。
本发明的一个实施例是具有使用氧化物半导体的晶体管和使用非氧化物半导体的材料的晶体管的堆叠的半导体。例如，该半导体器件可采用如下结构。
本发明的一个实施例是半导体器件，其包括第一晶体管，其包括位于含有半导体材料的衬底中的沟道形成区、杂质区(沟道形成区夹在杂质区中间)、位于沟道形成区上的第一栅绝缘层、位于第一栅绝缘层上的第一栅电极、以及电连接至该杂质区的第一源电极和第一漏电极；以及第二晶体管，其包括位于含有半导体材料的衬底上的第二栅电极、位于该第二栅电极上的第二栅绝缘层、位于该第二栅绝缘层上的氧化物半导体层、以及电连接至该氧化物半导体层的第二源电极和第二漏电极。
优选地，在上述结构中，第一栅电极和第二栅电极彼此电连接，且第一源电极或第一漏电极中的一个电连接至第二源电极或第二漏电极中的一个。此外，优选地，第一晶体管是p-型晶体管(p-沟道晶体管)，且第二晶体管是n-型晶体管(n-沟道晶体管)。
可选地，在上述结构中，第一栅电极电连接至第二源电极或第二漏电极。
优选地，在上述结构中，含有半导体材料的衬底是单晶半导体衬底或SOI衬底。特定地，半导体材料优选为硅。
优选地，在上述结构中，氧化物半导体层含有In-Ga-Zn-O基的氧化物半导体材料。具体地，氧化物半导体层优选含有In2Ga2ZnO7晶体。此外，优选地，氧化物半导体层的氢浓度为5×1019/cm3或更小。此外，优选地，第二晶体管的截止态电流为1×10-13A或更小。
在上述结构中，可在与第一晶体管交迭的区中提供第二晶体管。
注意，可使用与第二源电极或第二漏电极一样的半导体层形成第一源电极或第一漏电极。换言之，第二源电极或第二漏电极可部分地用作第一源电极或第一漏电极，且第一源电极或第一漏电极可部分地用作第二源电极或第二漏电极。
注意在本说明书中，像“之上”和“之上”之类的术语并不必须分别表示在组件之间的物理关系的描述中的“直接地之上”和“直接地之下”。例如，表达“在第一栅绝缘层上的第一栅电极”可对应于这样的情况：栅绝缘层和第一栅电极之间有附加组件。术语“之上”和“之上”仅被用于解释的便利，且它们可被互换，除非有其他规定。
在本说明书中，术语“电极”或“引线”不限制组件的功能。例如，可使用“电极”作为部分的“引线”，且可使用“引线”作为部分的“电极”。此外，例如，术语“电极”或“引线”还可表示多个“电极”和“引线”的组合。
通常，术语“SOI衬底”指的是在绝缘表面上具有硅半导体层的一种衬底。在本文说明书中，术语“SOI衬底”还表示一种衬底，其具有在绝缘表面上的使用除硅以外材料的半导体层。换言之，包括在“SOI衬底”中的半导体层并不限于硅半导体层。此外，“SOI衬底”中的衬底并不限于诸如硅晶片之类的半导体衬底，且可能是诸如玻璃衬底、石英衬底、兰宝石衬底、以及金属衬底之类的非半导体衬底。换言之，“SOI衬底”还包括具有绝缘表面的导电衬底或具有在绝缘衬底上的半导体材料层的衬底。此外，在本说明书等中，“半导体衬底”指示仅有半导体材料的衬底，并且还指示含有半导体材料的材料的一般衬底。换言之，在本说明书中，“SOI衬底”也属于半导体衬底的宽泛类别中。
本发明的一个实施例提供了半导体器件，在其下部有使用氧化物半导体之外的材料的晶体管、在其上部有使用氧化物半导体的晶体管。
使用氧化物半导体之外的材料的晶体管和使用氧化物半导体的晶体管的组合允许制造出要求不同于使用氧化物半导体的晶体管的电特性的电特性的半导体器件(如，在载流子特性方面不同，这对于元件的行为有影响)。
进一步，使用氧化物半导体的晶体管具有良好的开关特性，所以利用这些特性可制成优秀的半导体器件。例如，CMOS反相器电路可将流经电流减少至充分程度，藉此减少半导体器件的功耗并防止由于高电流对于半导体器件的损坏。进一步，使用氧化物半导体的晶体管具有极低的截止态电流，且因此这个晶体管的使用可减少半导体器件的功耗。
附图简述
图1A是示出半导体器件的截面图且图1B是其平面图。
图2是示出半导体器件的电路图。
图3A是示出半导体器件的截面图且图3B是其平面图。
图4A至图4H示出半导体器件的制造方法的截面图。
图5A至图5G示出半导体器件的制造方法的截面图。
图6A至图6D示出半导体器件的制造方法的截面图。
图7A是示出半导体器件的截面图且图7B是其平面图。
图8是示出半导体器件的电路图。
图9A是示出半导体器件的截面图且图9B是其平面图。
图10是示出半导体器件的电路图。
图11A至图11F是用于解释使用半导体器件的电子电器的图。
用于实现本发明的最佳模式
在下文中，将参考附图描述本发明的各实施例。注意，本发明不限于以下描述，并且本领域技术人员将容易理解，可在不背离本发明精神与范围的情况下进行各种改变和修改。因此，本发明不应被解释为限于诸实施例的以下描述。
注意，在一些情况下，在附图等中，每一个组件的位置、尺寸、排列并不是实际的，以此帮助理解。
要注意，在本说明书中，为了避免组件之间的混淆使用诸如“第一”、“第二”和“第三”的序数，这些术语并不在数量上限制组件。
(实施例1)
在本实施例中，根据本发明的一个实施例的半导体器件的结构和制造方法将参考图1A和1B、图2、图3A和3B、图4A到4H、图5A到5G、以及图6A到6D而描述。
<半导体器件的结构>
图1A示出根据这个实施例的半导体器件的截面图。图1B示出根据这个实施例的半导体器件的平面图。此处，图1A对应于图1B中所示的截面A1-A2和D1-D2。图1A和1B中所示的半导体器件包括在其下部的p-型晶体管160和在其上部使用氧化物半导体的n-型晶体管162。
p-型晶体管160包括在含有半导体材料的衬底中的沟道形成区116；杂质区114和重掺杂区120、杂质区114和重掺杂区120的组合可简单地被称为杂质区，在杂质区之间插入有沟道形成区116；在沟道形成区116上的栅绝缘层108a；在栅电极层108a上的栅电极110a；电连接至位于沟道形成区116的一侧上的第一杂质区114的源或漏电极130a；以及电连接至位于沟道形成区116的另一侧上的第二杂质区114的源或漏电极130b。
此处，侧壁绝缘层118形成在栅电极110a侧边上。另外，当从上面看时，侧壁绝缘层118的至少部分被包括在形成于衬底100区中的重掺杂区120之间，且金属化合物区124呈现于重掺杂区120上。进一步，元件隔离绝缘层106形成在衬底100上从而围绕着p-型晶体管160，且形成层间绝缘层126和层间绝缘层128来覆盖p-型晶体管160。通过层间绝缘层126和层间绝缘层128中的开口，源或漏电极130a电连接至位于沟道形成区116的一侧上的第一金属化合物区124，且源或漏电极130b电连接至位于沟道形成区116的另一侧上的第二金属化合物区124。换言之，源或漏电极130a通过位于沟道形成区116的一侧上的第一金属化合物区124电连接至第一重掺杂区120和第一杂质区114，且源或漏电极130b通过位于沟道形成区116的另一侧上的第二金属化合物区124电连接至第二重掺杂区120和第二杂质区114。
n-型晶体管162包括在层间绝缘层128上的栅电极136c；在栅电极136c上的栅绝缘层138；在栅绝缘层138上的氧化物半导体层140；以及位于氧化物半导体层140上且电连接至氧化物半导体层140的源或漏电极142a和源或漏电极142b。
此处，形成n-型晶体管162的栅电极136c以使其被嵌入在位于层间绝缘层128上的绝缘层132中。进一步，与栅电极136c的情况一样，形成电极136a和电极136b位于p-型晶体管160的源和漏电极130a和130b上。
在n-型晶体管162上形成保护绝缘层144，以使其与氧化物层140的部分相接触。在保护绝缘层144上形成层间绝缘层146。此处，保护绝缘层144和层间绝缘层146被设置有达到源或漏电极142a和源或漏电极142b的开口。电极150c和电极150d每一个通过开口与源或漏电极142a和源或漏电极142b中的一个相接触。与电极150c和电极150d的情况一样，形成电极150a和电极150b，通过栅绝缘层138、保护绝缘层144、以及层间绝缘层146中的开口分别与电极136a和电极136b相接触。
氧化物半导体层140优选地具有高纯度，通过对诸如氢之类的杂质的充分移除而制成。具体地，氧化物半导体层140的氢浓度为5×1019/cm3或更小。优选地，氧化物半导体层140的氢浓度为5×1018/cm3或更小，且更有选地为5×1017/cm3或更小。通过使用由充分降低氢浓度制成的具有高纯度的氧化物半导体层140，n-型晶体管162可具有良好的截止态电流特性。例如，当漏电压Vd为+1或+10V且栅电压Vg从-20到-5V范围时，截止态电流为1×10-13A或更小。因此，n-型晶体管162的截止态电流通过使用由充分降低氢浓度制成的具有高纯度的氧化物半导体层140而减少，藉此导致具有良好特性的半导体器件。注意，上述氧化物半导体层中的氢浓度通过SIMS(二次离子质谱法)来测量。
在层间绝缘层146上形成绝缘层152。形成电极154a、电极154b、以及电极154c来嵌在绝缘层152中。此处，电极154a与电极150a相接触，电极154b与电极150b和150c相接触，且电极154c与电极150d相接触。
换言之，在图1A和1B中所示的半导体器件中，通过电极136b、电极150b、电极154b、以及电极150c，p-型晶体管160的源或漏电极130b电连接至n-型晶体管162的源或漏电极142a。
另外，通过层间绝缘层126和层间绝缘层128中所内建的电极，p-型晶体管160的栅电极110a电连接至n-型晶体管162的栅电极136c。
注意，p-型晶体管160的源或漏电极130a，通过电极154a、150a、以及电极136a，电连接至用于提供第一电势的电源线。n-型晶体管162的源或漏电极142b，通过电极154c和电极150d，电连接至用于提供第二电势的电源线。
图2示出其中p-型晶体管160以互补方式连接至n-型晶体管162的CMOS反相器电路的等效电路。图2示出图1A和1B中所示的半导体器件的示例，其中正电势VDD被施加到电极154a且接地电势GND被施加到电极154c。注意，接地电势GND还可被称为负电势VDL。
接着，将参考图3A和3B而描述半导体器件，其中n-型晶体管或p-型晶体管与前述半导体器件一样的衬底单独使用的。图3A示出在下部的p-型晶体管164和在上部的使用氧化物半导体的n-型晶体管166的截面图。图3B示出其平面图。注意，图3是示出图3B中的截面B1-B2和截面C1-C2的截面图。在图3A和3B中，与图1A和1B中一样的组件用图1A和1B中组件一样的参考标号来表示。
首先，将描述p-型晶体管164的结构和电连接。p-型晶体管164的源或漏电极130c和源或漏电极130d分别电连接至电极136d和电极136e，136d和电极136e被形成以将其自身嵌入在绝缘层132中。电极136d和电极136e分别连接至电极150e和电极150f，电极150e和电极150f被形成从而嵌入栅绝缘层138、保护绝缘层144、以及层间绝缘层146中。电极150e和电极150f分别电连接至电极154d和电极154e中，电极154d和电极154e被形成从而嵌入绝缘层152中。因此，p-型晶体管164的源或漏电极130c，通过电极136d、电极150e、以及电极154d，电连接至提供第一电势的电源线，且源或漏电极130d，通过电极136e、电极150f、以及电极154e，电连接至提供第二电势的电源线。因此，可单独使用p-型晶体管164。
接着，将描述n-型晶体管166的结构和电连接。在元件隔离绝缘层106上形成栅绝缘层108b。在栅绝缘层108b上提供栅引线110b。栅引线110b电连接至电极130e，电极130e被形成从而嵌在层间绝缘层126和层间绝缘层128中。电极130e电连接至栅电极136f，栅电极136f被形成从而嵌在绝缘层132中。因此，n-型晶体管166的栅电极136f，通过电极130e，电连接至栅引线110n，所以可单独使用n-型晶体管166。
<半导体器件的制造方法>
接着，将描述上述半导体器件的制造方法的示例。首先，是在下部中的p-型晶体管的制造方法，然后将描述上部中的n-型晶体管的制造方法。
<p-型晶体管的制造方法>
首先，制备含有半导体材料的衬底100(见图4A)。具有硅、碳化硅等的单晶半导体衬底；微晶半导体衬底；具有硅锗等的化合物半导体衬底；以及SOI衬底等可被用作含有半导体材料的衬底100。此处，描述了使用单晶硅衬底作为含有半导体材料的衬底100的情况。注意，一般，术语“SOI衬底”指的是在其绝缘表面上具有硅半导体层的半导体衬底。在本文说明书等中，术语“SOI衬底”还表示一种衬底，其具有在其绝缘表面上的使用除硅以外材料的半导体层。换言之，包括在“SOI衬底”中的半导体层并不限于硅半导体层。SOI衬底的示例包括诸如玻璃之类的绝缘衬底，在其表面上具有半导体层、在半导体层和绝缘衬底之间有绝缘层。
用于形成绝缘元素绝缘层的掩模的保护层102被形成于衬底100之上(见图4A)。氧化硅、氮化硅、氮氧化硅等的绝缘层可被用作保护层102。注意，在这个步骤前后，可给衬底100添加给出n-型导电率的杂质元素或给出p-型导电率的杂质元素以控制晶体管的阈值电压。在用硅作为半导体的情况下，可使用磷、砷等作为给出n-型导电率的杂质。另一方面，可使用硼、铝、镓等作为给出p-型导电率的杂质。
接着，使用保护层102作为掩模而蚀刻未覆盖有保护层102的衬底100的区(暴露区)。因此，形成孤立的半导体区104(参见图4B)。尽管优选采用干法蚀刻作为蚀刻，也可采用湿法蚀刻作为蚀刻。可根据所要蚀刻的层的材料而适当地选择蚀刻气体和蚀刻剂。
接着，形成绝缘层从而覆盖半导体区104，且选择性地蚀刻与半导体区104交迭的绝缘层的区，形成元件隔离绝缘层106。使用氧化硅、氮化硅、氮氧化硅等形成绝缘层。在半导体区104上移除绝缘层的方法包括蚀刻、诸如CMP之类的抛光、等，且这些的任意都可被应用。注意，在形成半导体区104之后或形成元件隔离绝缘层106之后，移除保护层102。
接着，在半导体区104上形成绝缘层，且在绝缘层上形成含有导电材料的层。
推荐的是，将要成为栅绝缘层的绝缘层，具有通过CVD、溅射等获得的，含有氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、氧化钽等的膜的单层结构或层叠结构。可选地，绝缘层可通过经高密度等离子体处理或热氧化处理来氧化或氮化半导体区104的表面而被形成。可使用例如诸如He、Ar、Kr、或Xe之类的稀有气体，以及氧、氧化氮、氨、氮、氢等之类的混合气体，来执行高密度等离子体处理。对于绝缘层的厚度没有特别限制；例如，绝缘层的厚度可在从1至100nm范围内。
可使用诸如铝、铜、钛、钽和钨之类的金属材料形成含有导电材料的层。可选地，含有导电材料的层可使用诸如含有导电材料的多晶硅的半导体材料而被形成。对于形成含有导电材料的层的方法没有特别限制；可应用各种沉积方法，诸如蒸镀沉积、CVD、溅射、以及旋涂。注意在这个实施例中，描述了使用金属材料形成含有导电材料的层的情况。
此后，选择性地蚀刻绝缘层和含有导电材料的层，藉此形成栅绝缘层108a和栅电极110a(见图4C)。注意，图3A和3B中所示的栅引线110b可在此处的同一个成形步骤中被形成。
接着，形成覆盖栅电极110a的绝缘层112(见图4C)。然后将硼(B)、铝(Al)等添加到半导体区104，形成具有浅结深度的杂质区114(见图4C)。注意，通过形成杂质区114，半导体区104的低于栅绝缘层108a的部分成为沟道形成区116(见图4C)。此处，所添加的杂质的浓度可适当地设置；优选地根据半导体元件的小型化程度而提升浓度。此处，采用了在绝缘层112形成之后形成杂质区114的工艺；可选地，可采用在杂质区114形成之后形成绝缘层112的工艺。
接着，形成侧壁绝缘层118(见图4D)。通过形成覆盖绝缘层112的绝缘层且然后在该绝缘层上执行高度各向异性的蚀刻，可以自对齐的方式形成侧壁绝缘层118。此处，部分地蚀刻了绝缘层112，所以暴露了栅电极110a的顶部表面和杂质区114的顶部表面。
接着，形成绝缘层从而覆盖栅电极110a、杂质区114、侧壁绝缘层118等。然后，将硼(B)、铝(Al)等添加到绝缘层与杂质区114相接触的区，藉此形成高掺杂区120(见图4E)。此后，移除绝缘层，且形成金属层122从而覆盖栅电极110a、侧壁绝缘层118、高掺杂区120等(见图4E)。通过多种方法可形成金属层122，诸如蒸镀沉积、溅射、旋涂。优选的是使用金属材料形成金属层122，通过将金属材料与包括在半导体区104中含有的半导体材料反应，可成为具有低电阻的金属化合物。这样的金属材料的示例包括钛、钽、钨、镍、钴和铂。
接着，执行热处理，所以金属层122与半导体材料反应。因此，形成与重掺杂区120相接触的金属化合物区124(见图4F)。注意，当使用多晶硅等作为栅电极110a时，还在栅电极110a与金属层122相接触的部分中形成了金属化合物区。
例如，用闪光灯的照射可被用于上述热处理。当然，别的热处理是可接受的；优选地使用实现热处理的简短时间的方法，从而改进涉及金属化合物形成的化学反应的可控性。注意，金属化合物区具有足够高导电率，因为它们是通过金属材料和半导体材料的反应而形成的。金属化合物区可充分地减少电阻并改进元件特性。注意，在金属化合物区124形成之后，移除金属层122。
接着，形成层间绝缘层126和层间绝缘层128从而覆盖在上述步骤中形成的元件(见图4G)。使用包括无机绝缘材料(诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、以及氧化钽)的材料形成层间绝缘层126和128。可选地，可使用诸如聚酰亚胺和丙烯酸之类的有机绝缘材料。尽管此处层间绝缘层126和层间绝缘层128形成了两层结构，层间绝缘层的结构并不限于此。在形成层间绝缘层128之后，其表面优选地用CMP、蚀刻等使其变平。
在下一个步骤中，在层间绝缘层中形成接触到金属化合物区124的开口，且在开口中形成源或漏电极130a和源或漏电极130b(其每一个也被称为源引线或漏引线)(见图4H)。例如，以如下方式形成源或漏电极130a和源或漏电极130b：在含有开口的区中用PVD、CVD等形成导电层，然后通过蚀刻或CMP部分地移除该导电层。
注意，在通过移除导电层的部分形成源或漏电极130a和源或漏电极130b的情况下，优选的是处理其表面使其变平。例如，在含有开口的区中已经形成了薄钛膜或薄氮化钛膜之后形成被嵌在开口中的钨膜的情况下，其后执行的CMP可移除钨膜、钛膜、氮化钛膜等的不需要的部分，且改进表面的平面度。在之后的步骤中通过对于源或漏电极130a和源或漏电极130b的表面的平面度的这样的改进，可形成足够的电极、引线、绝缘层、半导体层等。
尽管此处仅示出与金属化合物区124相接触的源或漏电极130a和源或漏电极130b，可在同一个成形步骤中形成与栅电极110a等相接触的引线。进一步，在这个时候，可形成图3A和3B中示出的与栅引线110b相接触的连接电极130e。对于源或漏电极130a和源或漏电极130b的材料没有特殊限制；各种导线材料都可应用。例如，诸如钼、钛、铬、钽、钨、铝、铜、钕、和钪之类的导电材料可应用。
上述工艺允许使用含有半导体材料的衬底100的p-型晶体管被形成。在上述工艺之后，可形成附加引线等。使用层间绝缘层和导电层的层叠结构的多层互连结构提供了高度集成的半导体器件。
<N-型晶体管的制造方法>
接着，将参考图5A到5G以及图6A到6D而描述在层间绝缘层128上形成n-型晶体管的工艺。图5A到5G以及图6A到6D说明了n-型晶体管的制造方法且示出沿在图1A和1B中的截面A1-A2以及截面D1-D2的截面图。注意，在图5A到5G以及图6A到6D中省略了位于n-型晶体管下的p-型晶体管。
首先，在层间绝缘层128、源或漏电极130a、以及源或漏电极130b上形成绝缘层132(见图5A)。可通过PVD、CVD等形成绝缘层132。可使用包括无机绝缘材料(诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、以及氧化钽)的材料形成绝缘层132。
接着，在绝缘层132上形成达到源或漏电极130a的开口、以及达到源或漏电极130b的开口。此时，在将要形成栅电极的区中形成附加开口。然后，形成导电层134从而充填这些开口(见图5B)。可通过蚀刻等使用掩模形成开口。例如，通过使用光掩模的暴露制成掩模。无论湿法蚀刻或干法蚀刻都可被用作蚀刻；考虑到做精细图案，干法蚀刻是优选的。可通过诸如PVD和CVD之类的沉积方法形成导电层134。导电层134的材料的示例包括诸如钼、钛、铬、钽、钨、铝、铜、钕、以及钪之类、以及这些材料中的任意合金和化合物(如，氮化)的导电材料。
具体地，该方法可采用在含有开口的区中通过PVD形成的薄钛膜、由CVD形成的薄氮化钛膜、以及所形成的钨膜来充填开口。此处，通过PVD形成的钛膜具有减少位于与低电极(此处，源或漏电极130a或源或漏电极130b)的界面处的氧化物膜的功能，且因此减少了与低电极的接触电阻。其后要形成的氮化钛膜具有阻挡导电材料的扩散的阻挡件功能。
在导电层134形成之后，通过蚀刻或CMP移除导电层134的一部分，且因此暴露了绝缘层132，藉此形成电极136a、电极136b、以及栅电极136c(见图5C)。注意当通过移除导电层134的一部分而形成电极136a、电极136b、以及栅电极136c时，优选的是绝缘层132、电极136a、电极136b、以及栅电极136c的表面被处理为平的。在之后的步骤中通过对于绝缘层132、电极136a、电极136b、以及栅电极136c的表面的平面度的这样的改进，可形成足够的电极、引线、绝缘层、半导体层等。
接着，形成栅绝缘层138以覆盖绝缘层132、电极136a、电极136b、以及栅电极136c(见图5D)。可通过CVD、溅射等形成栅绝缘层138。栅绝缘层138优选地含有氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝等。注意，栅绝缘层138具有单层结构或层叠结构。例如，可通过使用硅烷(SiH4)、氧、和氮作为源气的等离子体CVD形成氧氮化硅的栅绝缘层138。对于栅绝缘层138的厚度没有特别限制；例如，绝缘层的厚度可从20变化至500nm。当采用层叠结构时，栅绝缘层138优选地具有从50到200nm的厚度的第一栅引线层、和具有从5到300nm厚度的覆盖在第一栅引线层上的第二栅引线层。
通过移除杂质获得i-型或基本i-型的氧化物半导体(具有高纯度的氧化物半导体)非常敏感于界面态密度或界面电荷。因此，氧化物半导体层和栅绝缘层之间的界面在使用这样的氧化物半导体用于氧化物半导体层的情况下是非常重要的因素。换言之，与具有高纯度的氧化物半导体层相接触的栅绝缘层138需要具有高质量。
例如，使用微波(2.45GHz)的高密度等离子体CVD优选的是，其产生具有高耐受电压的紧凑的高质量栅绝缘层138。这是由于具有高纯度的氧化物半导体层和高质量栅绝缘层之间的紧密接触减少了界面态密度并产生足够的界面特性。
毋庸置疑，即使当使用了具有高纯度的氧化物半导体时，如果能产生良好质量的栅绝缘层，可应用诸如溅射和等离子体CVD之类的另一种方法。可选地，通过在沉积绝缘层之后执行热处理，可形成绝缘层，以使改善栅绝缘层的质量以及栅绝缘层与氧化物半导体层之间的界面特性。在任何情况下，只要可使用该层用作栅绝缘层，可减少栅绝缘层和氧化物半导体层之间的界面态密度，且可提供良好的界面，该层就是可接受的。
另外，当氧化物半导体中有杂质时，在85℃下通过2×106V/cm的电场强度达12小时的偏置温度测试(BT测试)中，可通过强电场(B：偏置)和高温(T：温度)来切断杂质和氧化物半导体的主要组分之间的键，因此所生成的悬空键导致阈值电压(Vth)的偏移。
另一方面，本发明的一个实施例可提供即使当经受BT测试时也稳定的晶体管，通过移除氧化物半导体中的杂质，尤其是氢或水，并给出栅绝缘层和氧化物半导体层之间的良好的界面特性，如上所述。
接着，在栅绝缘层138上形成氧化物半导体层，且通过使用掩模等的蚀刻来处理氧化物半导体层，形成岛状的氧化物半导体层140(见图5E)。
这样的氧化物半导体层优选为氧化物半导体层，尤其是使用如下氧化物半导体之一的非晶氧化物半导体层：In-Ga-Zn-O-基氧化物半导体、In-Sn-Zn-O-基氧化物半导体、In-Al-Zn-O-基氧化物半导体、Sn-Ga-Zn-O-基氧化物半导体、Al-Ga-Zn-O-基氧化物半导体、Sn-Al-Zn-O-基氧化物半导体、In-Zn-O-基氧化物半导体、Sn-Zn-O-基氧化物半导体、Al-Zn-O-基氧化物半导体、In-O-基氧化物半导体、Sn-O-基氧化物半导体、以及Zn-O-基氧化物半导体。在这个实施例中，通过溅射，使用In-Ga-Zn-O-基氧化物半导体形成非晶氧化物半导体层作为氧化物半导体层。将硅添加至非晶氧化物半导体层抑制了层的晶化；因此，可使用含有在2到10wt.％的SiO2靶形成氧化物半导体层。
通过溅射用于形成氧化物半导体的这样的靶可以是意在氧化物半导体的沉积的靶，且其主要组分为氧化锌，或者是意在氧化物半导体的沉积的靶且其含有In、Ga和Zn(组分比率为In2O3∶Ga2O3∶ZnO＝1∶1∶1(摩尔比))。意在氧化物半导体的沉积且含有In、Ga和Zn的靶的组分比率可以是In2O3∶Ga2O3∶ZnO＝1∶1∶2(摩尔比)或In2O3∶Ga2O3∶ZnO＝1∶1∶4(摩尔比)。意在氧化物半导体的沉积的靶的填充系数为90到100％，且优选的是95到99.9％。具有高填充系数的意在氧化物半导体的沉积的靶产生紧凑的氧化物半导体层。
用于沉积的气氛优选是稀有气体(通常是氩气)气氛、氧气气氛、或稀有气体(通常是氩气)和氧气的混合气氛等。具体地，高纯度气体(其中诸如氢、水、羟基、以及氢化物之类的杂质的浓度被减少为约每百万数份(优选地是每十亿数份))是优选的。
对于氧化物半导体层的沉积，以减少的气压在室中设置衬底，且设置衬底温度为被包括在100到600℃之间，且优选地在200和400℃之间。在加热衬底的同时沉积减少了所沉积的氧化物半导体层中所含有的杂质浓度且还减少了由于溅射对层的损害。然后，在将溅射气体(从中移除氢和湿气)引入使用金属氧化物作为靶的处理室的同时移除处理室中剩余的湿气，藉此形成氧化物半导体层。为了移除处理室中剩余的湿气，优选使用吸附真空泵。可使用低温泵、离子泵、或钛升华泵。排气单元可以是设置有冷阱的涡轮泵。当用低温泵排气时，氢原子、含有氢原子的化合物，诸如(H2O)，(更有选地也是含有碳原子的化合物)等被从沉积室中移除，藉此减少了形成在沉积室中的氧化物半导体层的杂质浓度。
例如，沉积条件如下：衬底和靶之间的距离是100mm，压力是0.6Pa，直流(DC)功率是0.5kW，且气氛是氧气(氧流速中氧的比例是100％)。注意，使用脉冲直流(DC)电源是优选的，其减少了可能在沉积时发生的粉末物质(也被称为颗粒或灰尘)，且其使得膜厚度均匀。氧化物半导体层的厚度优选地从2到200nm，优选为5到30nm。注意，合适的厚度取决于所使用的氧化物半导体材料而变化，且因此取决于所用材料而适当地选择厚度。
注意，在通过溅射形成氧化物半导体层之前，优选地通过由引入氩气而产生的等离子体的反溅射来移除粘附在栅绝缘层138表面的灰尘。此处反溅射是指用于通过离子击打表面改进表面质量的方法，而一般的溅射是过离子击打溅射靶而获得的。用于使离子击打表面的方法包括在氩气气氛下对表面施加高频电压，且在衬底附近产生等离子体。要注意，可使用氮气气氛、氦气气氛、氧气气氛等来替代氩气气氛。
氧化物半导体膜的蚀刻可以是干法蚀刻或湿法蚀刻。当然，可选地，蚀刻可以是干法蚀刻和湿法蚀刻的组合。根据材料，为了使材料被蚀刻为理想的形状而适当地选择蚀刻条件(诸如蚀刻气体、蚀刻剂、蚀刻时间、以及温度)。
例如，可使用含氯的气体(诸如氯气(Cl2)、三氯化硼(BCl3)、四氯化硅(SiCl4)或四氯化碳(CCl4)的氯基气体)作为用于干法蚀刻的蚀刻气体。可选地，可使用含氟气体(诸如四氟化碳(CF4)、氟化硫(SF6)、氟化氮(NF3)或三氟甲烷(CHF3)之类的氟基气体)、溴化氢(HBr)、氧气(O2)、添加了诸如氦气(He)或氩气(Ar)之类的稀有气体的这些气体中的任一种等。
平行板RIE(反应离子蚀刻)或ICP(感应耦合等离子体)蚀刻可被采用作为干法蚀刻。为了将膜蚀刻成期望形状，可适当地调整蚀刻条件(施加到线圈状电极的电功率量、施加到基板侧上的电极的电功率量、基板侧上电极的温度等)。
可使用磷酸、乙酸、以及硝酸等混合溶液用作湿法蚀刻的蚀刻剂。可选地，可使用ITO07N(Kanto化学有限公司制造)等。
接着，将氧化物半导体层经受第一热处理。第一热处理允许氧化物半导体层进行脱水或脱氢。第一热处理的温度被包括在300到750℃之间，且优选地大于400℃且小于衬底的应变点。例如，衬底被引入使用电阻加热元件等之类的电炉中，且氧化物半导体层140在450℃在氮气气氛中经受热处理达一小时。在处理过程中，氧化物半导体层140没有暴露给空气从而放置空气中存在的水或氢的污染。
热处理装置不限于电炉；热处理装置可以是使用通过诸如被加热的气体等的媒介所给的热传导或热辐射加热对象的装置。例如，可应用诸如GRTA(气体快速热退火)装置或LRTA(灯快速热退火)装置之类的RTA(快速热退火)装置。LRTA装置是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯、或高压汞灯之类的灯发射的光(电磁波)的辐射对物体加热的装置。GRTA装置是用于使用高温气体来进行热处理的装置。可使用在热处理过程中不与物体反应的惰性气体(诸如，氮气或诸如氩气之类的稀有气体)。
例如，第一热处理可采用GRTA，其中将衬底移动到的惰性气体中被加热至650到700℃且在那里被加热达数分钟，且然后将衬底移出惰性气体。GRTA确保短时高温热处理。进一步，即使在超过衬底应变点的温度，这样短时间的热处理是可应用的。
注意，在第一热处理中，优选地使用含有氮或稀有气体(氦、氖、氩等)作为其主要组分且不含有水、氢等的气氛。例如，向热处理装置中引入的氮气或诸如氦气、氖气或氩气的稀有气体的纯度优选为6N(99.9999％)或更高，更优选为7N(99.99999％)或更高(即，杂质浓度优选为1ppm或更低，更优选为0.1ppm或更低)。
取决于第一热处理的条件和氧化物半导体层的成分，氧化物半导体层晶化为微晶或多晶。例如，在一些情况下，氧化物半导体层晶化为变成结晶度为90％或更大、或者80％或更大的微晶氧化物半导体层。进一步，取决于第一热处理的条件和氧化物半导体的组分，氧化物半导体层变为不含结晶组分的非晶氧化物半导体膜。
在一些情况下，氧化物半导体层变为其中微晶部分(具有晶粒直径为1到20nm，一般2到4nm)被混合到非晶氧化物半导体(如，氧化物半导体层的表面)中的氧化物半导体层。例如，在使用意在氧化物半导体的沉积的In-Ga-Zn-O基的靶形成氧化物半导体层的情况下，可通过提供其中具有电各向异性的In2Ga2ZnO7的晶粒被对齐的微晶部分而可改变氧化物半导体层的电特性。通过形成其中In2Ga2ZnO7的晶粒在氧化物半导体层的表面对齐的微晶部分，氧化物半导体层在与该表面平行的方向中表现出增强的电导率，在与该表面垂直的方向中表现出增强的电阻率。进一步，这样的微晶部分具有防止诸如水和氢之类的杂质进入氧化物半导体层的功能。注意，上述氧化物半导体层可通过由GRTA加热氧化物半导体层的表面而获得。使用含有比Zn更多的In或Ga的溅射靶允许以优选方式形成上述氧化物半导体层。
在还未被处理成岛状氧化物半导体层140的氧化物半导体层上执行在氧化物半导体层140上执行的第一热处理。在此情况下，在第一热处理之后从加热装置取出衬底，并且随后经受光刻处理。
注意，第一热处理还被称为脱水或脱氢处理，因为它有效地对氧化物半导体层140进行了脱水或脱氢。可能在形成氧化物半导体层后、在氧化物半导体层140上形成源或漏电极层后、或者在源或漏电极上形成保护绝缘层之后，执行这样的脱水处理或脱氢处理。可进行多于一次的这样的脱水处理或脱氢处理。
接着，形成源或漏电极142a和源或漏电极142b从而与氧化物半导体层140相接触(见图5F)。通过形成导电层从而导电层覆盖氧化物半导体层140并且然后选择性地蚀刻导电层，而形成源或漏电极142a和源或漏电极142b。
可通过诸如溅射之类的PVD或诸如等离子体CVD之类的CVD来形成导电层。导电层的材料的示例包括选自铝、铬、铜、钽、钛、钼、及钨中的元素；以及含有这些元素中的任意作为组分的合金。可选地，对于导电层，可使用从锰、镁、锆、铍和钕中选择的一种或多种材料。可选地，对于导电层，可选择铝与选自钛、钽、钨、钼、铬、钕、和钪中的一个或多个元素的组合。导电层可具有单层结构或包含两层或更多层的层叠结构。例如，可给出包括硅的铝膜的单层结构、其中在铝膜上堆叠钛膜的双层结构、其中以此顺序堆叠第一钛膜、铝膜、以及第二钛膜的三层结构作为示例。
此处，有限地使用紫外线、KrF激光束、或者ArF激光束用于制造蚀刻掩膜的暴露。晶体管的沟道长度(L)由将氧化物半导体140上的源或漏电极142a和源或漏电极142b分开的距离所确定。在沟道长度(L)小于25nm的情况下，在具有数纳米到数十纳米的极短波长的极紫外范围中执行制造掩模的暴露。在极紫外范围内的暴露获得高分辨率和很大的焦点深度。因此，晶体管(之后形成的)的沟道长度(L)，可以是10到1000nm，且因此可增加电路的运行率。进一步，由于截止态电流极低，即使在精细图案(fine patterning)的情况下也不增加功耗。
适当地调节每一个材料和蚀刻条件，以使氧化物半导体层140在导电层的蚀刻过程中可不被移除。在这个步骤中，取决于氧化物半导体层的组分和蚀刻条件，可部分地蚀刻氧化物半导体层140成为具有槽(降低的部分)的氧化物半导体层。
可在氧化物半导体层140和源或漏电极142a之间、或者在氧化物半导体层140和源或漏电极142b之间，形成氧化物导电层。可能连续地形成将成为源或漏电极142a或源或漏电极142b的氧化物导电层和金属层(连续沉积)。氧化物导电层可用作源或漏区。这样的氧化物导电层导致源区或漏区电特性的下降，且因此实现晶体管的高速操作。
为了减少所使用的掩模的数量或制造步骤的数量，可使用用灰色调掩模制成的抗蚀剂掩模来执行蚀刻，灰色调掩模是曝光掩模从而通过该掩模透射的光具有多个亮度。通过灰色调掩模制成的抗蚀剂掩模具有多个厚度且可通过灰化在形状上进一步变化；因此，可在用于不同图案的多个蚀刻步骤中使用这样的抗蚀剂掩模。换言之，可通过单个灰色调掩模制成可应用于至少两个或更多种类的不同图案的抗蚀剂掩模。这减少了暴露掩模的数量以及对应的光刻步骤，藉此简化了工艺。
注意，优选地在上述处理之后进行使用诸如N2O、N2、和Ar之类的气体的等离子体处理。该等离子体处理移除了粘附于氧化物半导体被暴露的表面上的水等。等离子体处理可使用氧和氩的混合气体。
接着，在成形步骤过程中在不暴露于空气的情况下形成与氧化物半导体层140的部分相接触的保护绝缘层144(见图5G)。
将保护绝缘层144形成为厚度1nm或更大，且可使用合适的方法来形成，诸如溅射，通过该方法可防止诸如水或氢之类的杂质进入保护绝缘层144。保护绝缘层144的材料的示例包括氧化硅、氮化硅、氧氮化硅、以及氮氧化硅。其结构可以是单层结构或层叠结构。用于保护绝缘层144的沉积的衬底温度优选为室温或更大且小于300℃。用于保护绝缘层144的沉积的气氛优选是稀有气体(通常是氩气)气氛、氧气氛、或稀有气体(通常是氩)和氧的混合气氛。
混入保护绝缘层144的氢导致氧化物半导体层由于氢的污染、由于氢引起的氧与氧化物半导体层的剥离等，由此将会减少氧化物半导体层的背沟道的电阻且可形成寄生沟道。因此，重要的是当形成保护绝缘层144时不使用氢气，从而使得进入保护绝缘层144的氢气最小化。
优选的是在移除处理室中剩余湿气的同时形成保护绝缘层144。这是为了防止氢、羟基、或水进入氧化物半导体层140和保护绝缘层144。
为了移除处理室中剩余的湿气，优选使用吸附真空泵。例如，优选地使用低温泵、离子泵、或钛升华泵。排气单元可以是设置有冷阱的涡轮泵。当用低温泵排气时，氢原子、含有氢原子的化合物，诸如(H2O)等被从沉积室中移除，藉此减少了形成在沉积室中的保护绝缘层144的杂质浓度。
用于保护绝缘层144的沉积的溅射气体优选地是高纯度空气，其中诸如氢、水、羟基、和氢化物之类的杂质的浓度被减少为大约每百万数份(优选地是大约每十亿数份)。
接下来，优选地在惰性气体气氛或氧气氛(优选在200℃到400℃，例如，在250℃且到350℃)中进行第二热处理。例如，在氮气氛中，在250℃下进行第二热处理达1小时。第二热处理可减少晶体管之间电特性方面的不同。
可在空气气氛中在100到200℃进行热处理达1到30小时。可在混合的加热温度或如下的温度循环中进行这个热处理：温度重复地从室温上升至100到200℃的加热温度后从加热温度降至室温。可在减少的压力下在保护绝缘层的沉积之前执行这个热处理。在减少的压力下的热处理缩短了加热时间。注意，这个热处理可替代第二热处理或者在第二热处理之后执行。
接着，在保护绝缘层144上形成层间绝缘层146(见图6A)。可通过PVD、CVD等形成层间绝缘层146。此外，可使用包括无机绝缘材料(诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、以及氧化钽)的材料形成层间绝缘层146。在形成层间绝缘层146之后，其表面优选地用CMP、蚀刻等使其变平。
接着，在层间绝缘层146、保护绝缘层144、以及栅绝缘层138中形成达到电极136a、电极136b、源或漏电极142a、源或漏电极142b的开口。然后，形成导电层148从而嵌在这些开口中(见图6B)。可通过使用掩模的蚀刻形成开口。例如，通过使用光掩模的暴露制成掩模。无论湿法蚀刻或干法蚀刻都可被用作蚀刻；在精细图案的情况下，干法蚀刻是优选使用的。可通过诸如PVD和CVD之类的沉积方法形成导电层148。导电层148的材料的示例包括诸如钼、钛、铬、钽、钨、铝、铜、钕、以及钪之类、以及这些材料中的任意合金和化合物(如，氮化)的导电材料。
具体地，该方法可采用：在含有开口的区中通过PVD形成的薄钛膜、由CVD形成的薄氮化钛膜、以及被形成用来充填开口的钨膜。此处，通过PVD形成的钛膜具有减少位于与低电极(此处，电极136a、电极136b、源或漏电极142a、或源或漏电极142b)的界面处的氧化物膜的功能，且因此减少了与低电极的接触电阻。其后要形成的氮化钛膜具有阻挡导电材料的扩散的阻挡件功能。
在导电层148形成之后，通过蚀刻或CMP移除导电层148的一部分，且因此暴露出层间绝缘层146，藉此形成电极150a、电极150b、电极150c、以及电极150d(见图6C)。注意当通过移除导电层148的一部分形成电极150a、电极150b、电极150c、以及电极150d时，优选的是表面被处理为平坦的。通过对于层间绝缘层146、电极150a、电极150b、电极150c、以及电极150d的表面的平面度的这样的改进，在之后的步骤中可形成足够的电极、引线、绝缘层、半导体层等。
进一步，形成绝缘层152，且在绝缘层152中形成达到电极150a、电极150b、电极150c、以及电极150d的开口。然后，形成导电层从而填充这些开口。此后，通过蚀刻或CMP移除导电层的一部分，且因此暴露了绝缘层152，藉此形成电极154a、电极154b、以及电极154c(见图6D)。这个处理类似于上述的形成电极150a等的处理，因此省略了细节。
当用上述方式形成n-型晶体管162时，氧化物半导体层140的氢浓度为5×1019atoms/cm3或更低，且该n-型晶体管162的截止态电流是1×10-13A或更低且优选地是100zA/μm或更低。具有使用通过充分地减少氢浓度而产生的高纯度的这样的氧化物半导体层140的使用产生具有优秀特性的n-型晶体管163，还产生了具有优秀特性的半导体器件，在其下部具有p-型晶体管且在其上部具有使用氧化物半导体的n-型晶体管。
使用氧化物半导体之外的材料的晶体管和使用氧化物半导体的晶体管的组合允许制造出要求不同于使用氧化物半导体的晶体管的电特性的电特性的半导体器件(如，在载流子特性方面不同，这对于元件的行为有影响)。
使用氧化物半导体的晶体管具有良好的开关特性，所以可制成利用这些特性的优秀的半导体器件。例如，CMOS反相器可充分地减少流经电流，藉此减少半导体器件的功耗并防止由于高电流对于半导体器件的损坏。另一方面，使用氧化物半导体的晶体管具有极低的截止态电流，藉此减少了半导体器件的功耗。
注意，尽管在这个实施例中，描述了堆叠p-型晶体管160和n-型晶体管162的情况作为示例，根据这个实施例的半导体器件不限于此；可在同一个衬底上形成p-型晶体管160和n-型晶体管162。另外，尽管在这个实施例中描述了p-型晶体管160的沟道长度方向垂直于n-型晶体管162的沟道长度方向作为示例，p-型晶体管160和n-型晶体管162之间的物理关系并不限于此。此外，p-型晶体管160和n-型晶体管162可彼此交迭。
在这个实施例中所描述的方法和结构可适当地与在其他实施例中描述的方法和结构中的任意而组合。
(实施例2)
在这个实施例中，参考图7A和7B和图8而描述根据所公开的本发明的另一个实施例的半导体器件的结构。注意，在这个实施例中，描述了可被用作存储器元件的半导体器件的结构。
图7A示出根据这个实施例的半导体器件的截面图。图7B示出根据这个实施例的半导体器件的平面图。此处，图7A示出图7B的截面E1-E2和截面F1-F2。图7A和7B中示出的半导体器件包括位于其下部的晶体管260(该晶体管用氧化物半导体之外的材料形成)以及位于其上部的晶体管262，该晶体管使用氧化物半导体形成。
使用氧化物半导体之外的材料的晶体管260包括：在含有半导体材料的衬底200中的沟道形成区216、杂质区214以及重掺杂区220(被一起简称为杂质区)，杂质区之间插入有沟道形成区216、位于沟道形成区216上的栅绝缘层208a；在栅绝缘层208a上的栅电极210a；电连接至位于沟道形成区216的一侧上的第一杂质区214的源或漏电极230a；以及电连接至位于沟道形成区216的另一侧上的第一杂质区214的源或漏电极230b。注意，优选地，源或漏电极230a通过在沟道形成区216一侧上的第一金属化合物区224电连接至位于沟道形成区216一侧上的第一杂质区214，且源或漏电极230b通过在沟道形成区216另一侧上的第二金属化合物区224电连接至位于沟道形成区216另一侧上的第二杂质区214。如上所述，晶体管260的结构类似于实施例1中所描述的p-型晶体管160的结构，且因此晶体管260的其他细节可参看实施例1。注意晶体管260可以是p-型晶体管或n-型晶体管。
使用氧化物半导体的晶体管262包括：在绝缘层228上的栅电极236c、在栅电极236c上的栅绝缘层238、在栅绝缘层238上的氧化物半导体层240、以及在氧化物半导体层240上且电连接至氧化物半导体层240的源或漏电极242a和242b。如上所述，晶体管262的结构类似于实施例1中所描述的n-型晶体管162的结构，且因此晶体管262的其他细节可参看实施例1。注意晶体管262可以是n-型晶体管或p-型晶体管。
接着，将描述晶体管260和晶体管262的电连接。晶体管260中的源或漏电极230a通过电极236a、电极250a、电极254a等电连接至第一引线。晶体管260中的源或漏电极230b通过电极236b、电极250b、电极254b等电连接至第二引线。
晶体管262的源或漏电极242a通过电极250d、电极254c、电极250c、电极236b、以及电极230c电连接至晶体管260的栅电极210a。晶体管262中的源或漏电极242b通过电极250e、电极254d等电连接至第三引线。
注意在图7A和7B中，元件隔离绝缘层206对应于实施例1中的元件隔离绝缘层106；侧壁绝缘层218对应于实施例1中的侧壁绝缘层118；层间绝缘层226对应于实施例1中的层间绝缘层126；绝缘层232对应于实施例1中的绝缘层132；保护绝缘层244对应于实施例1中的保护绝缘层144；层间绝缘层246对应于实施例1中的层间绝缘层146；且绝缘层252对应于实施例1中的绝缘层152。
图8示出使用上述半导体器件作为存储器元件的电路示图的示例。
使用氧化物半导体之外的材料的晶体管260的源电极电连接至第一源引线(源极1)。使用氧化物半导体之外的材料的晶体管260的漏电极电连接至漏引线(漏极)。使用氧化物半导体之外的材料的晶体管260的栅电极电连接至使用氧化物半导体的晶体管262的漏电极。
使用氧化物半导体的晶体管262的源电极电连接至第二源引线(源极2)。使用氧化物半导体的晶体管262的栅电极电连接至栅引线(栅极)。
此处，使用氧化物半导体的晶体管262其特征在于极低的截止态电流。因此，当晶体管262处于截止状态时，晶体管260的栅电极的电势可被保持达极长的时间段。
通过使用晶体管262的特性，即保持栅电极的电势，半导体器件可作为存储器元件，例如通过执行下列操作来实现。首先，栅引线(栅极)的电势成为打开导通晶体管262的电势，且因此晶体管262被导通。这允许第二源引线(源极2)的电势被施加到晶体管260的栅电极(写入操作)。此后，栅引线(栅极)的电势成为截止晶体管262的电势，且因此晶体管262被截止。
由于晶体管262的截止态电流极低，晶体管260的栅电极的电势可被保持达极长的时间段。具体地，例如，当晶体管260的栅电极的电势是导通晶体管260的电势时，晶体管260被保持在导通状态达长时间段。另一方面，当晶体管260的栅电极的电势是截止晶体管260的电势时，晶体管260被保持在截止状态达长时间段。
因此，漏引线(漏极)的电势的值取决于被晶体管260的栅电极所保持的电势而变化。例如，当晶体管260的栅电极的电势是导通晶体管260的电势时，晶体管260被保持在导通状态，所以漏引线(漏极)的电势变得与第一源引线(源极1)的电势相等。如上所述，漏引线(漏极)的电势的值取决于被晶体管260的栅电极所保持的电势而变化，且通过读取这个变化的值(读操作)，该半导体器件用作存储器元件。
可能使用根据这个实施例的半导体器件作为基本非易失性存储元件，因为利用晶体管262的截止态电流特性，该半导体器件能使数据被保持极长的时间段。
注意，尽管在这个实施例中，为了便于理解仅描述了存储器元件的基本单位，半导体器件的结构并不限于此。还可能用适当地彼此互连的多个存储器元件制成更先进的半导体器件。例如，可能通过使用多于一个的上述存储器元件而制成NAND-型或NOR-型半导体器件。此外，引线连接并不限于图8中的这些，且可适当地被改变。
如上所述，本发明的一个实施例形成利用晶体管262的截止态电流特性的基本非易失性存储单元。因此，本发明的一个实施例提供了具有新结构的半导体器件。
在这个实施例中所描述的方法和结构可适当地与在其他实施例中描述的方法和结构中的任意项相组合。
(实施例3)
在这个实施例中，参考图9A和9B和图10而描述根据所公开的本发明的另一个实施例的半导体器件的结构。注意，在这个实施例中，描述了可被用作存储器元件的半导体器件的结构。
图9A示出根据这个实施例的半导体器件的截面图。图9B示出根据这个实施例的半导体器件的平面图。此处，图9A示出图9B中的截面G1-G2和截面H1-H2。图9A和9B中所示的半导体器件包括，在其下部，使用氧化物半导体材料之外的材料形成的p-型晶体管460和n-型晶体管464，且包括，在其上部，使用氧化物半导体的晶体管462。
使用氧化物半导体材料之外的材料形成的p-型晶体管460和n-型晶体管464具有与实施例1和2中的p-型晶体管160、晶体管260等的结构类似的结构。使用氧化物半导体的晶体管462具有与实施例1和2中的n-型晶体管162、晶体管262等的结构类似的结构。因此，也基于实施例1和2中的那些晶体管的组件而描述这些晶体管的组件。细节可参见实施例1和2。
注意在图9A和9B中，衬底400对应于实施例1中的衬底100；元件隔离绝缘层406对应于实施例1中的元件隔离绝缘层106；栅绝缘层408a对应于实施例1中的栅绝缘层108a；栅电极410a对应于实施例1中的栅电极110a；栅引线410b对应于实施例1中的栅引线110b；杂质区414对应于实施例1中的杂质区114；沟道形成区416对应于实施例1中的沟道形成区116；侧壁绝缘层418对应于实施例1中的侧壁绝缘层118；重掺杂区420对应于实施例1中的重掺杂区120；金属化合物区424对应于实施例1中的金属化合物区124；层间绝缘层426对应于实施例1中的层间绝缘层126；层间绝缘层428对应于实施例1中的层间绝缘层128；源或漏电极430a对应于实施例1中的源或漏电极130a；源或漏电极430b对应于实施例1中的源或漏电极130b；且源或漏电极430c对应于实施例2中的源或漏电极130e。
此外，绝缘层432对应于实施例1中的绝缘层132；电极436a对应于实施例1中的电极136a；电极436b对应于实施例1中的电极136b；栅电极436c对应于实施例1中的栅电极136c；栅绝缘层438对应于实施例1中的栅绝缘层138；氧化物半导体层440对应于实施例1中的氧化物半导体层140；源或漏电极442a对应于实施例1中的源或漏电极142a；源或漏电极442b对应于实施例1中的源或漏电极142b；保护绝缘层444对应于实施例1中的保护绝缘层144；层间绝缘层446对应于实施例1中的层间绝缘层146；电极450a对应于实施例1中的电极150a；电极450b对应于实施例1中的电极150b；电极450c对应于实施例1中的电极150b；电极450d对应于实施例1中的电极150c；电极450e对应于实施例1中的电极150d；绝缘层452对应于实施例1中的绝缘层152；电极454a对应于实施例1中的电极154a；电极454b对应于实施例1中的电极154b；电极454c对应于实施例1中的电极154b；且电极454d对应于实施例1中的电极154c。
根据这个实施例的半导体器件不同于根据实施例1或2的半导体器件，在于：具有彼此电连接的晶体管462的漏电极、p-型晶体管460的栅电极、以及n-型晶体管464的栅电极(见图9A和9B)。这个结构允许CMOS反相器电路的输入信号(INPUT)被暂时地保持。
在这个实施例中所描述的方法和结构可适当地与在其他实施例中描述的方法和结构中的任意而组合。
(实施例4)
在这个实施例中，将参考图11A到11F而描述装配有根据实施例1、2和3中的任意的半导体器件的电子器具的示例。根据实施例1、2和3中的任意的半导体器件包括使用具有良好开关特性的氧化物半导体的晶体管，且因此降低了电子器具的功耗。此外，利用了氧化物半导体的特性的具有新结构的半导体器件(如，存储器元件)允许具有新结构的器具的实现。注意，根据实施例1、2和3中的任意的半导体器件可被单独或与其他组件相结合地安装在电路衬底等上，且因此被构建入电子器具。
在很多情况下，结合了半导体器件的集成电路，除了包括根据实施例1、2和3中的任意的半导体器件之外，还包括诸如电阻器、电容器和线圈之类的多种电路组件。集成电路的示例有被高度集成算法电路、反相器电路、放大器电路、存储器电路、以及涉及这些电路中的任意的电路。可以说，MPU(微处理器单元)和CPU(中央处理器单元)是上述的典型示例。
此半导体器件可被应用于显示设备中的开关元件等。在这个情况下，优选地在同一个衬底上提供半导体器件和驱动器电路。当然，还可能仅对显示设备的驱动器电路使用半导体器件。
图11A示出含有根据实施例1、2和3中的任意的半导体器件的笔记本PC。该笔记本PC包括主体301、外壳302、显示部分303、键盘304等。
图11B示出含有根据实施例1、2和3中的任意的半导体器件的个人数字助理(PDA)。个人数字助理包括设置有显示部分313、外部界面315、操作键314等的主体311。此外，个人数字助理包括作为用于操作的附件的指示笔312。
图11C示出作为含有根据实施例1、2和3中的任意的半导体器件的电子纸的示例的电子书320。电子书320包括两个外壳：外壳321和外壳323。外壳321和外壳323通过枢纽337组合，从而该电子书320可使用枢纽337为轴打开和关闭。这样的结构允许电子书320如纸书一样的使用。
外壳321包括显示部分325、而外壳323含有显示部分327。显示部分325和显示部分327可显示连续图像或不同图像。用于显示不同图像的结构能使文字显示在右显示部分(图11C中的显示部分325)上，且图像显示在左显示部分(图11C中的显示部分327)上。
图11C示出外壳321含有操作部分的情况的示例。例如，外壳321包括电源按扭331、控制键333、扬声器335等。控制键333可允许翻页。注意，还可在作为显示部分的同一面上设置键盘、指向装置等。进一步，可在外壳的背面或侧面上设置外部连接端子(耳机端子、USB端子、可连接至诸如AC适配器和USB电缆之类的各种电缆的端子等)、记录介质插入部分等。电子书320还可用作电子词典。
此外，电子书320可无线地发送并接收信息。通过无线通信，可从电子书服务器购买和下载想要的图书数据等。
注意，电子纸可用被于所有领域的电子器具，只要它们显示数据。例如，为了显示数据，除了电子书外，可将电子纸应用于海报、诸如火车等车辆中的广告、诸如信用卡之类的多种卡、等。
图11D示出含有根据实施例1、2和3中的任意的半导体器件的移动电话。该移动电话包括两个外壳：外壳340和外壳341。外壳341包括显示面板342、扬声器343、麦克风344、指向设备346、摄像机透镜347、外部连接端子348等。外壳340包括对移动电话进行充电的太阳能电池349、外部存储槽350等。天线内建在外壳341中。
显示面板342包括触摸面板。被显示为图像的多个控制键345在图11D中用虚线表示。注意，移动电话包括用于将从太阳能电池349输出的电压增至每一个电路所需要的电压的升压电路。除了上述结构外，可能对于移动电话使其具有其中形成非接触式IC芯片、小型记录设备等的结构。
显示面板342的显示取向根据应用模式而适当地变化。进一步，摄像头透镜347被提供在与显示面板342同一面上，所以可将移动电话用作视频电话。可将扬声器343和麦克风344用作视频呼叫、录音、以及播放声音等。另外，图11D中示为未折叠的外壳340和341可通过滑动彼此交迭。因此，该移动电话可为用于便携式使用的合适尺寸。
外部连接端子348可连接至AC适配器和诸如USB线的多种线，其能实现使移动电话的充电以及移动电话与个人计算机等之间的数据通信。另外，通过插入记录介质到外部存储器槽350中可保存和移动大量数据。除了上述之外，移动电话可进行红外通信、电视接收等。
图11E示出含有根据实施例1、2和3中的任意的半导体器件的数字照相机。数字照相机包括主体361，显示部分A367、目镜363、操作开关364、显示部分B365、电池366等。
图11F示出含有根据实施例1、2和3中的任意的半导体器件的电视机。电视机370有含有显示部分373的外壳371。可在显示部分373上显示图像。这里，外壳371由支架375支承。
可由包括在外壳371中的操作开关或遥控器380操作电视机370。可通过包括在遥控器380中的控制键379控制频道和音量，且因此可控制显示在显示部分373上的图像。此外，遥控器380可设置有用于显示来自遥控器380的数据的显示部分377。
注意，电视机370优选地含有接收器、调制解调器等。接收器允许电视机370接收一般的电视广播。此外，当电视机370通过经由调制解调器的有线或无线连接被连接至通信网络时，能单向(从发射器到接收器)或双向(发射器与接收器之间、接收器之间等)数据通信。
在这个实施例中所描述的方法和结构可适当地与在其他实施例中描述的方法和结构中的任意而组合。
本申请基于2009年10月21日向日本专利局提交的日本专利申请号2009-242689，该申请的全部内容通过引用结合于此。

Claims (21)

1.一种半导体器件，包括：
第一晶体管，包括：
位于含有半导体材料的衬底中的沟道形成区；
所述沟道形成区插入其间的杂质区；
位于所述沟道形成区上的第一栅绝缘层；
位于所述第一栅绝缘层上的第一栅电极；以及
电连接至所述杂质区的第一源电极和第一漏电极；
位于所述第一晶体管上的绝缘层；以及
位于所述绝缘层上的第二晶体管，该第二晶体管包括：
位于所述衬底上的第二栅电极；
位于所述第二栅电极上的第二栅绝缘层；
位于所述第二栅绝缘层上的氧化物半导体层；以及
电连接至所述氧化物半导体层的第二源电极和第二漏电极，
其中所述第一栅电极和所述第二栅电极彼此电连接，且
其中所述第一源电极和所述第一漏电极中的一个电连接至所述第二源电极和所述第二漏电极中的一个。
2.一种半导体器件，包括：
第一晶体管，包括：
位于含有半导体材料的衬底中的沟道形成区；
所述沟道形成区插入其间的杂质区；
位于所述沟道形成区上的第一栅绝缘层；
位于所述第一栅绝缘层上的第一栅电极；以及
电连接至所述杂质区的第一源电极和第一漏电极；
位于所述第一晶体管上的绝缘层；以及
位于所述绝缘层上的第二晶体管，该第二晶体管包括：
位于所述衬底上的第二栅电极；
位于所述第二栅电极上的第二栅绝缘层；
位于所述第二栅绝缘层上的氧化物半导体层；以及
电连接至所述氧化物半导体层的第二源电极和第二漏电极，
其中，所述第一栅电极电连接至所述第二源电极和所述第二漏电极中的一个。
3.一种半导体器件，包括：
第一晶体管，包括：
位于含有半导体材料的衬底中的沟道形成区；
所述沟道形成区插入其间的杂质区；
位于所述沟道形成区上的第一栅绝缘层；
位于所述第一栅绝缘层上的第一栅电极；以及
电连接至所述杂质区的第一源电极和第一漏电极；
位于所述第一晶体管上的绝缘层；以及
位于所述绝缘层上的第二晶体管，该第二晶体管包括：
位于所述衬底上的第二栅电极；
位于所述第二栅电极上的第二栅绝缘层；
位于所述第二栅绝缘层上的氧化物半导体层；以及
电连接至所述氧化物半导体层的第二源电极和第二漏电极；以及
第三晶体管，所述第三晶体管包括：
位于所述衬底中的第二沟道形成区；
所述第二沟道形成区插入其间的第二杂质区；
位于所述沟道形成区上的第三栅绝缘层；
位于所述第三栅绝缘层上的第三栅电极；以及
电连接到所述第二杂质区的第三源电极和第三漏电极，
其中所述第一栅电极和所述第三栅电极电连接至所述第二漏电极。
4.一种半导体器件，包括：
第一晶体管，包括：
位于含有半导体材料的衬底中的沟道形成区；
所述沟道形成区插入其间的杂质区；
位于所述沟道形成区上的第一栅绝缘层；
位于所述第一栅绝缘层上的第一栅电极；以及
电连接至所述杂质区的第一源电极和第一漏电极；
位于所述第一栅电极上的第一绝缘层；
位于所述第一晶体管上的第二绝缘层；以及
位于所述第一绝缘层上的第二晶体管，该第二晶体管包括：
位于所述衬底上的第二栅电极，该第二栅电极内嵌在所述第二绝缘层中；
位于所述第二栅电极上的第二栅绝缘层；
位于所述第二栅绝缘层上的氧化物半导体层；以及
电连接至所述氧化物半导体层的第二源电极和第二漏电极，
其中所述第一栅电极和所述第二栅电极彼此电连接，且
其中所述第一源电极和所述第一漏电极中的一个电连接至所述第二源电极和所述第二漏电极中的一个。
5.一种半导体器件，包括：
第一晶体管，包括：
位于含有半导体材料的衬底中的沟道形成区；
所述沟道形成区插入其间的杂质区；
位于所述沟道形成区上的第一栅绝缘层；
位于所述第一栅绝缘层上的第一栅电极；以及
电连接至所述杂质区的第一源电极和第一漏电极；
位于所述第一栅电极上的第一绝缘层；
位于所述第一晶体管上的第二绝缘层；以及
位于所述第一绝缘层上的第二晶体管，该第二晶体管包括：
位于所述衬底上的第二栅电极，该第二栅电极内嵌在所述第二绝缘层中；
位于所述第二栅电极上的第二栅绝缘层；
位于所述第二栅绝缘层上的氧化物半导体层；以及
电连接至所述氧化物半导体层的第二源电极和第二漏电极，
其中，所述第一栅电极电连接至所述第二源电极和所述第二漏电极中的一个。
6.一种半导体器件，包括：
第一晶体管，包括：
位于含有半导体材料的衬底中的沟道形成区；
所述沟道形成区插入其间的杂质区；
位于所述沟道形成区上的第一栅绝缘层；
位于所述第一栅绝缘层上的第一栅电极；以及
电连接至所述杂质区的第一源电极和第一漏电极；
位于所述第一栅电极上的第一绝缘层；
位于所述第一晶体管上的第二绝缘层；以及
位于所述第一绝缘层上的第二晶体管，该第二晶体管包括：
位于所述衬底上的第二栅电极，该第二栅电极内嵌在所述第二绝缘层中；
位于所述第二栅电极上的第二栅绝缘层；
位于所述第二栅绝缘层上的氧化物半导体层；以及
电连接至所述氧化物半导体层的第二源电极和第二漏电极；以及第三晶体管，所述第三晶体管包括：
位于所述衬底中的第二沟道形成区；
所述第二沟道形成区插入其间的第二杂质区；
位于所述沟道形成区上的第三栅绝缘层；
位于所述第三栅绝缘层上的第三栅电极；以及
电连接到所述第二杂质区的第三源电极和第三漏电极，
其中所述第一栅电极和所述第三栅电极电连接至所述第二漏电极。
7.一种半导体器件，包括：
第一晶体管，包括：
位于含有半导体材料的衬底中的沟道形成区；
所述沟道形成区插入其间的杂质区；
位于所述沟道形成区上的第一栅绝缘层；
位于所述第一栅绝缘层上的第一栅电极；以及
电连接至所述杂质区的第一源电极和第一漏电极；
位于所述第一栅电极上的第一绝缘层；
位于所述第一晶体管上的第二绝缘层；
内嵌在所述第二绝缘层中的第一电极；
位于所述第一绝缘上的第二晶体管，该第二晶体管包括：
位于所述衬底上的第二栅电极，该第二栅电极内嵌在所述第二绝缘层中；
位于所述第二栅电极上的第二栅绝缘层；
位于所述第二栅绝缘层上的氧化物半导体层；以及
电连接至所述氧化物半导体层的第二源电极和第二漏电极；
在所述氧化物半导体层上的第三绝缘层；
位于所述第三绝缘层上的第四绝缘层；以及
内嵌在所述第四绝缘层中的第二电极，
其中所述第一栅电极和第二栅电极彼此电连接，且
其中所述第一源电极和所述第一漏电极中的一个通过所述第一电极和所述第二电极电连接至所述第二源电极和所述第二漏电极中的一个。
8.一种半导体器件，包括：
第一晶体管，包括：
位于含有半导体材料的衬底中的沟道形成区；
所述沟道形成区插入其间的杂质区；
位于所述沟道形成区上的第一栅绝缘层；
位于所述第一栅绝缘层上的第一栅电极；以及
电连接至所述杂质区的第一源电极和第一漏电极；
位于所述第一栅电极上的第一绝缘层；
位于所述第一晶体管上的第二绝缘层；
内嵌在所述第二绝缘层中的第一电极；
位于所述第一绝缘层上的第二晶体管，该第二晶体管包括：
位于所述衬底上的第二栅电极，该第二栅电极内嵌在所述第二绝缘层中；
位于所述第二栅电极上的第二栅绝缘层；
位于所述第二栅绝缘层上的氧化物半导体层；以及
电连接至所述氧化物半导体层的第二源电极和第二漏电极；
在所述氧化物半导体层上的第三绝缘层；
位于所述第三绝缘层上的第四绝缘层；
内嵌在所述第四绝缘层中的第二电极，
其中所述第一栅电极通过所述第一电极和所述第二电极电连接至所述第二源电极和所述第二漏电极中的一个。
9.如权利要求2、3以及5至8中任一项所述的半导体器件，其特征在于，
所述半导体器件是非易失性存储器。
10.如权利要求1至8中任一项所述的半导体器件，其特征在于，
其中所述第一晶体管是p-型晶体管；且
其中所述第二晶体管是n-型晶体管。
11.如权利要求1至8中任一项所述的半导体器件，其特征在于，所述衬底是单晶半导体衬底或SOI衬底。
12.如权利要求1至8中任一项所述的半导体器件，其特征在于，所述半导体材料是硅。
13.如权利要求1至8中任一项所述的半导体器件，其特征在于，所述氧化物半导体层含有In-Ga-Zn-O基的氧化物半导体材料。
14.如权利要求1至8中任一项所述的半导体器件，其特征在于，所述氧化物半导体层含有In2Ga2ZnO7晶体。
15.如权利要求1至8中任一项所述的半导体器件，其特征在于，所述氧化物半导体的氢浓度为5×1019atoms/cm3或更小。
16.如权利要求1至8中任一项所述的半导体器件，其特征在于，所述第二晶体管的截止态电流是1×10-13A或更小。
17.如权利要求1至8中任一项所述的半导体器件，其特征在于，
其中所述杂质区包括电连接至所述第一源电极和所述第一漏电极的金属化合物区。
18.如权利要求1至8中任一项所述的半导体器件，其特征在于，
其中所述第一晶体管还包括位于所述第一栅电极侧上的侧壁绝缘层。
19.如权利要求1或4所述的半导体器件，其特征在于，还包括：
位于所述衬底上的第四栅绝缘层；以及
位于所述第四栅绝缘层上的栅引线，
其中所述栅引线电连接至所述第二栅电极。
20.如权利要求1至8中任一项所述的半导体器件，其特征在于，
其中所述杂质区包括硼或铝。
21.如权利要求4至6中任一项所述的半导体器件，其特征在于，还包括：
内嵌在所述第二绝缘层中的第一电极；
在所述氧化物半导体层上的第三绝缘层；
位于所述第三绝缘层上的第四绝缘层；以及
内嵌在所述第四绝缘层中且与所述第一电极电接触的第二电极。
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