TWI781747B - 柱狀半導體裝置及其製造方法 - Google Patents

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Abstract

以包圍頂部第一遮罩材料層7a、7b、7c、和Si柱10a、10b、10c之相對於Si柱10a、10b、10c自行對準地形成的SiN層12a、12b、12c和SiO2層11a作為蝕刻遮罩，而形成屬於底部雜質區域的N+層3aa、P+層4aa。然後，形成在N+層3aa、P+層4aa的底部具有上表面的SiO2層14。然後，在露出的N+層3aa、P+層4aa側面選擇性地形成W層16。然後，於俯視觀察時，在W層16上設置用以與配線金屬層連接的接觸孔。

Description

柱狀半導體裝置及其製造方法
本發明係關於一種柱狀半導體裝置及其製造方法。
近年來，已於LSI(Large Scale Integration，大型積體電路)中使用了三維構造電晶體(transistor)。其中，屬於柱狀半導體裝置的SGT(Surrounding Gate Transistor，環繞閘極電晶體)，係作為提供高集積度之半導體裝置的半導體元件而受到矚目。此外，具有SGT之半導體裝置之更進一步的高集積化、高性能化亦受到要求。
在通常的平面(planar)型MOS(Metal Oxide semiconductor，金屬氧化物半導體)電晶體中，其通道(channel)係朝沿著半導體基板之上表面的水平方向延伸。相對於此，SGT的通道係朝相對於半導體基板之上表面為垂直的方向延伸(例如，參照專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT更可達成半導體裝置的高密度化。
圖7係顯示N通道SGT的示意構造圖。在具有P型或i型(本徵型)導電型之Si柱100(以下，將矽半導體柱稱為「Si柱」)內之上下的位置，形成有當一方成為源極(source)時另一方成為汲極(drain)的N+層 101a、101b(以下，將含有高濃度供體(donor)雜質的半導體區域稱為「N+層」)。成為此源極、汲極之N+層101a、101b間之Si柱100的部分即成為通道區域102。閘極絕緣層103係以包圍此通道區域102之方式形成。閘極導體層104係以包圍此閘極絕緣層103之方式形成。在SGT中，係由成為源極、汲極的N+層101a、101b、通道區域102、閘極絕緣層103、閘極導體層104整體形成為柱狀。因此，於俯視觀察時，SGT的佔有面積，係相當於平面型MOS電晶體之單一源極或汲極N+層的佔有面積。因此，具有SGT的電路晶片，相較於具有平面型MOS電晶體的電路晶片，能夠實現晶片尺寸更進一步的縮小化。
在圖7中，係形成有一個SGT。在實際的LSI晶片中，係在該晶片上形成有多個SGT。此時，必須將位於各SGT之底部的源極、汲極半導體區域、及與該等半導體區域相連的配線導體層予以低電阻連接。而且，亦要求此等SGT電路形成的高集積度。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
[非專利文獻]
非專利文獻1: Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
必須將位於各SGT之底部的源極、汲極雜質區域、及與該等雜質區域相連的配線導體層予以低電阻連接。而且，亦要求此等SGT電路形成的高集積度。
解決上述問題之本發明之柱狀半導體裝置的製造方法，該柱狀半導體裝置包含第一SGT(Surrounding Gate Transistor，環繞閘極電晶體)，該第一SGT係具有：
第一半導體柱，係相對於基板朝垂直方向形成；
第一閘極絕緣層，係包圍前述第一半導體柱；
第一閘極導體層，係包圍前述第一閘極絕緣層；
第一雜質區域，係形成於前述第一半導體柱之上部之成為源極或汲極；及
第二雜質區域，係形成於前述第一半導體柱之下部之成為汲極或源極；
該柱狀半導體裝置的製造方法係包含下列步驟：
在至少於上部具有第一半導體層的前述基板上，形成在其頂部上具有第一遮罩材料層之前述第一半導體柱的步驟；
以包圍前述第一遮罩材料層、和前述第一半導體柱之側面之方式形成第二遮罩材料層的步驟；
以前述第一遮罩材料層和前述第二遮罩材料層作為蝕刻遮罩，將前述第一半導體層進行蝕刻，而於俯視觀察時在前述第一半導體柱之下方的外周部形成露出第一半導體面的步驟；
在前述露出第一半導體面選擇性地形成由金屬或合金層所構成之第一導體層的步驟：及
於俯視觀察時，在前述第一導體層上，形成將前述第二雜質區域、和配線導體層相連之第一接觸孔的步驟；
前述第二雜質區域係相連至前述露出第一半導體面，且與前述第一導體層相接。
上述柱狀半導體裝置的製造方法更包含下列步驟：
至少形成包圍著前述第一半導體柱之第一材料層的步驟；
在前述第一材料層上，形成包圍著前述第一遮罩材料層，或是包圍著前述第一遮罩材料層和前述第一半導體柱之頂部之第三遮罩材料層的步驟；及
以前述第三遮罩材料層作為遮罩，將前述第一材料層進行蝕刻而形成第四遮罩材料層的步驟；
前述第一遮罩材料層係由前述第三遮罩材料層、和前述第四遮罩材料層所構成。
上述柱狀半導體裝置的製造方法更包含下列步驟：
以前述第一遮罩材料層和前述第二遮罩材料層作為蝕刻遮罩，在將前述第一半導體層進行蝕刻而形成前述露出第一半導體面之後，將前述露出第一半導體面的側面進行蝕刻而形成露出半導體凹部的步驟；及
在前述露出半導體凹部選擇性地形成由金屬或合金層所構成之前述第一導體層的步驟。
上述柱狀半導體裝置的製造方法係更包含下列步驟：
形成在前述基板上鄰接於前述第一半導體柱，且在其頂部上具有第五遮罩材料層之第二半導體柱的步驟；
以包圍前述第五遮罩材料層、和前述第二半導體柱之側面之方式形成第六遮罩材料層的步驟；
以前述第五遮罩材料層和前述第六遮罩材料層作為蝕刻遮罩，將前述第一半導體層進行蝕刻，而於俯視觀察時在前述第二半導體柱的外周部形成露出第二半導體面的步驟；
在前述露出第一半導體面和前述露出第二半導體面選擇性地形成由金屬或合金層所構成之前述第一導體層的步驟：及
於前述俯視觀察時，在前述第一導體層上，形成前述第一接觸孔的步驟；
前述第一導體層係與形成於前述第二半導體柱之底部之成為第二SGT之源極或汲極的第三雜質區域相連，且相接。
上述柱狀半導體裝置的製造方法更包含下列步驟：
以分離之方式形成前述第一SGT之底部之前述第二雜質區域、和前述第二SGT之底部之前述第三雜質區域的步驟；及
以與前述露出第一半導體面和前述露出第二半導體面相接之方式形成前述第一導體層的步驟。
上述柱狀半導體裝置的製造方法更包含下列步驟：將前述第一導體層以在相對面之前述第二雜質區域和前述第三雜質區域之間相連之方式形成。
上述柱狀半導體裝置的製造方法更包含下列步驟：
在前述基板上，以與前述第二雜質區域分離之方式，在與前述第二雜質區域相同高度處形成第二材料層的步驟；及
於俯視觀察時以包圍前述第二雜質區域和前述第二材料層之外周整體而且相接之方式形成前述第一導體層的步驟；
於俯視觀察時，前述第一接觸孔係形成於包圍著前述第二材料層之外周整體的前述第一導體層上。
上述柱狀半導體裝置的製造方法更包含下列步驟：將前述第二材料層由包含有供體雜質或受體(acceptor)雜質的半導體層所形成。
上述柱狀半導體裝置的製造方法更包含下列步驟：
在前述基板上，以與前述第二雜質區域分開之方式，在位於與前述第二雜質區域相同的高度且與前述第二材料層分離的場所形成第三材料層的步驟；及
於俯視觀察時，以包圍前述第二雜質區域、前述第二材料層和前述第三材料層之外周整體而且相接之方式形成前述第一導體層的步驟；
於俯視觀察時，在包圍著前述第三材料層的前述第一導體層上形成有第二接觸孔。
上述柱狀半導體裝置的製造方法更包含下列步驟：
在垂直方向上，位於與前述第二雜質區域、前述第三雜質區域相同的高度，而且與前述第二雜質區域、前述第三雜質區域鄰接而形成第四材料層的步驟；及
形成與前述第二雜質區域、前述第三雜質區域、和前述第四材料層的側面相接而且相連之第三導體層的步驟。
解決上述問題之本發明的柱狀半導體裝置係具備：
第一半導體柱，係相對於基板朝垂直方向站立；
第一閘極絕緣層，係包圍前述第一半導體柱；
第一閘極導體層，係包圍前述第一閘極絕緣層；
第一雜質區域，係屬於位於前述第一半導體柱之上部之第一SGT之源極或汲極；
第二雜質區域，係屬於相連於前述第一半導體柱的下部，而且於俯視觀察時比前述第一半導體柱之外周更寬廣之前述第一SGT的源極或汲極；
第一材料層，係鄰接於前述第一半導體柱，而且在垂直方向上，位於與前述第二雜質區域相同的高度；及
第一導體層，係包圍前述第二雜質區域之側面和前述第一材料層之側面的全周；
彼此相對面之前述第二雜質區域的側面和前述第一材料層的側面之間，係以前述第一導體層相連；
於俯視觀察時，在包圍著前述第一材料層之部分的前述第一導體層上，具有將前述第一導體層、和第一外部配線導體層相連的第一接觸孔。
上述柱狀半導體裝置係具有：
第二半導體柱，係在前述基板上鄰接於前述第一半導體柱，且朝垂直方向站立；
第二閘極絕緣層，係包圍前述第二半導體柱；
第二閘極導體層，係包圍前述第二閘極絕緣層；
第三雜質區域，係屬於位於前述第二半導體柱之上部之第二SGT的源極或汲極；
第四雜質區域，係屬於相連於前述第二半導體柱的下部，而且於俯視觀察時比前述第二半導體柱之外周更寬廣之前述第二SGT的源極或汲極；及
前述第一導體層，係與前述第二雜質區域的側面整體、和前述第四雜質區域的側面整體相接。
在上述柱狀半導體裝置中，前述第一導體層係由至少包圍著前述第二雜質區域之側面整體的第三導體層、和包圍著前述第四雜質區域之側面整體的第四導體層所構成，而前述第三導體層和前述第四導體層之相對面的側面係相接。
上述柱狀半導體裝置係具有第二材料層，該第二材料層係與前述第二雜質區域和前述第四雜質區域中的一方、或前述第二雜質區域和前述第四雜質區域的兩者鄰接，且於與前述第一材料層分離的場所，在垂直方向上位於與前述第二雜質區域、前述第四雜質區域和前述第一材料層相同的高度；
前述第一導體層係包圍前述第二材料層的側面整體；
前述第一導體層係在前述第二雜質區域、前述第四雜質區域、和前述第二材料層之間相連。
上述柱狀半導體裝置係將前述第一導體層在彼此相對面的前述第二雜質區域、和前述第四雜質區域之間相連；
於俯視觀察時，在包圍著前述第二材料層的前述第一導體層上，具有將第二外部配線導體層和前述第一導體層相連的第二接觸孔。
上述柱狀半導體裝置係具有：於俯視觀察時，屬於包圍前述第二雜質區域之整體之前述第一導體層的第五導體層、屬於包圍前述第四雜質區域之整體之前述第一導體層的第六導體層、及屬於包圍前述第二材料層之整體之前述第一導體層的第七導體層；
於俯視觀察時，前述第五導體層和前述第六導體層之相對面之兩者的側面係呈現分離；
於俯視觀察時，前述第五導體層、前述第六導體層和前述第七導體層係以彼此相對面之側面的至少一部分相連。
1,1a,1c,1d:P層基板
2,2a,21a,21b,21ba,21bb:N層
3,3a,3aa,22b,26a,27a,N1,22ba,22bb,36b,37b,101a,101b:N+層
4,4a,4aa,22a,26b,26c,27b,27c,36a,36b,P1,P2:P+層
6:P層
7:材料層
7a,7b,7c,14,14A,23a,23b:遮罩材料層
10a,10b,10c,24a,24b,100:Si柱
11,11a,15,18,22,26bb,24,26a,26b,27,27a,30,33,39,221,241,301:SiO2層
12a,12b,12c,25a,25b,231:SiN層
16,16a,16A,16aa,16ab,16ac,16b,28,28a,28b,28c,28A,28B,28C,28D,38a,38b,281a,281b,281c:W層
20:HfO2層
211:TiN層
102:通道區域
103:閘極絕緣層
104:閘極導體層
151:露出N+層凹部
C1,C2,C3,C4,C5,Ca,Cb,Cc,Cd,Cdd,Cee,Cff:接觸孔
Vss:基板配線金屬層
Vdd:電源配線金屬層
Vin:輸入配線金屬層
Vout:輸出配線金屬層
圖1A係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1B係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1C係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1D係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1E係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1F係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1G係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1H係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1I係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1J係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1K係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖2A係用以說明具有第二實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖2B係用以說明具有第二實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖3A係用以說明具有第三實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖3B係用以說明具有第三實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖3C係用以說明具有第三實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖4A係用以說明具有第四實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖4B係用以說明具有第四實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖5係用以說明具有第五實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖。
圖6係用以說明具有第六實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖7係用以說明習知技術的立體構造圖。
以下參照圖式來說明本發明之柱狀半導體裝置的製造方法。
(第一實施型態)
以下參照圖1A至圖1K來說明本發明之第一實施型態之反相器(inverter)電路的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面構造圖，(c)係沿著Y-Y’線的剖面構造圖。
如圖1A所示，在P層基板1(申請專利範圍之「基板」的一例)上形成N層2。再者，在N層2上形成N+層3、和P+層4。再者，在N+層3、P+層4上，形成含有少量受體雜質的P層6。再者，在P層6上，形成由氧化矽(SiO2)層、氮化矽(SiN)等單層或複數層所構成的材料層7。另外，P層6亦可為含有少量供體雜質的N層。此外，亦可為雜質濃度極低的I(Intrinsic，本徵)層。
接著，如圖1B所示，使用微影(lithography)法和RIE(Reactive Ion Etching，反應離子蝕刻)法，將材料層7進行蝕刻，而形成遮罩材料層7a、7b、7c(申請專利範圍之「第一遮罩材料層」的一例)。再者，以遮罩材料層7a、7b、7c作為遮罩，將P層6、和N+層3、P+層4的上部進行RIE蝕刻，而形成Si柱10a、10b、10c(申請專利範圍之「第一半導體柱」、「第二半導體柱」的一例)。
接著，如圖1C所示，形成上表面的位置比Si柱10a、10b、10c的上表面更上方的SiO2層11。另外，亦可形成由與Si柱10a、10b、10c的側面、和Si柱10a、10b、10c之外周部相連之SiN層、SiO2層等複數層所構成的層，以取代SiO2層11。
接著，整體堆積SiN層(未圖示)。再者，藉由RIE蝕刻，如圖1D所示，在遮罩材料層7a、7b、7c的外周部形成SiN層12a、12b、12c。於俯視觀察時，SiN層12a、12b、12c係相對於Si柱10a、10b、10c自行對準地形成。由於未使用微影法來形成，故可相對於Si柱10a、10b、10c，在沒有通常所稱之遮罩對位偏移的狀態下形成SiN層12a、12b、12c。
接著，如圖1E所示，形成俯視觀察時與Si柱10a、10b、10c之一部分重疊的遮罩材料層14。
接著，如圖1F所示，以SiN層12a、12b、12c(申請專利範圍之「第三遮罩材料層」的一例)、遮罩材料層7a、7b、7c、14作為蝕刻遮罩，將SiO2層11進行蝕刻，而形成SiO2層11a(申請專利範圍之「第四遮罩材料層」的一例)。接著，以SiN層12a、12b、12c、SiO2層11a(以SiN層12a、12b、12c、SiO2層11a的兩材料層作為申請專利範圍之「第二遮罩材料層」的一例)、遮罩材料層14作為蝕刻遮罩，將N+層3a、P+層4a、N層2、和P層基板1的上部進行蝕刻，而形成N+層3aa、P+層4aa(申請專利範圍之「第二雜質區域」的一例)、N層2a、P層基板1a。N+層3aa、P+層4aa的側面係露出。於俯視觀察時，SiN層12a、12b、12c係相對於Si柱10a、10b、10c自行對準地形成。藉此，位於SiN層12a、12b、12c之下部的N+層3aa、P+層4aa的側面位置，相對於Si柱10a、10b、10c係呈自行對準。SiN層12a、12b、12c和SiO2層11a，係具有作為用以將N+層3a、P+層4a、N層2、和P層基板1之上部予以蝕刻之蝕刻遮罩的作用。亦可藉由其他方法來形成該蝕刻遮罩層。例如，在圖1C中，係以覆蓋遮罩材料層7a、7b、7c之整體之方式堆積SiO2層11。再者，藉由CMP(Chemical Mechanical Polishing，化學機械研磨)，將上表面予以平坦化直到遮罩材料層7a、7b、7c的上表面。再者，亦可藉由RIE將SiO2層11進行蝕刻，在Si柱10a、10b、10c、遮罩材料層7a、7b、7c的側面，以與Si柱10a、10b、10c自行對準地形成成為遮罩材料層的SiO2層(申請專利範圍之「第二遮罩材料層」的一例)。
接著，將遮罩材料層14予以去除。再者，如圖1G所示，以上表面位置成為N層2a之上表面位置之方式，於P層基板1a上形成SiO2層15。藉此，形成露出之N+層3aa、P+層4aa的側面(申請專利範圍之「露出第一半導體面」的一例)。此時，Si柱10a、10b、10c、N層2a、P層基板1a係被絕緣層包圍。
接著，如圖1H所示，藉由選擇磊晶(epitaxial)結晶成長法在N+層3aa、P+層4aa的外周側面形成鎢層(W層)16(申請專利範圍之「第一導體層」的一例)。如圖1H(d)所示，於俯視觀察時，包圍著N+層3aa、P+層4aa的W層16，係由包圍著Si柱10a、10b、10c之外周部的W層16aa、16ab、16ac、和以連接其外周部且與N+層3aa、P+層4aa之側面相連的W層16b所構成。W層16aa、16ab、16ac係相對於Si柱10a、10b、10c自行對準地形成。另外，亦可在W層16、與N+層3aa、P+層4aa之間，形成用以減小W層16與N+層3aa、P+層4aa間之接觸電阻之Ti、Ta等阻障(barrier)金屬層。
接著，如圖1I所示，將SiN層12a、12b、12c、SiO2層11a予以去除。再者，將SiO2層18形成為使其上表面位置成為N+層3aa、P+層4aa的上表面位置附近。
接著，如圖1J所示，以包圍Si柱10a、10b、10c之方式，且在SiO2層18上形成屬於閘極絕緣層的氧化鉿層(HfO2層)20(申請專利範圍之「第一閘極絕緣層」的一例)。再者，以包圍Si柱10a、10b、10c之外周部之HfO2層20之方式，形成屬於閘極導體層之TiN層211(申請專利範圍之「第一閘極導體層」的一例)和SiO2層221。再者，在HfO2層20、 TiN層211、SiO2層221上形成SiN層231。再者，以包圍Si柱10a、10b、10c之方式形成N+層27a、P+層27b、27c。再者，進行熱處理，在Si柱10a、10b、10c的頂部形成N+層N1、P+層P1、P2(申請專利範圍之「第一雜質區域」的一例)。再者，在N+層27a、P+層27b、27c上形成W層281a、281b、281c。另外，屬於閘極絕緣層的HfO2層20，亦可為和SiO2的二層構成。此外，亦可藉由單層或複數層的其他材料層來形成。屬於閘極導體層的TiN層211，亦可為TiN層和W層的二層構成。此外，亦可藉由單層或複數層的其他材料層來形成。
如圖1K所示，整面形成SiO2層301。再者，在W層281a上形成接觸孔C1、在W層281b上形成接觸孔C2、在W層281c上形成接觸孔C3、底部與W層16相接的接觸孔C4(申請專利範圍之「第一接觸孔」的一例)、底部與TiN層211相接的接觸孔C5。再者，形成經由接觸孔C1而與W層281a相連的基板配線金屬層Vss、經由接觸孔C2、C3而與W層281b、281c相連的電源配線金屬層Vdd、經由接觸孔C4而與W層16相連的輸出配線金屬層Vout、及經由接觸孔C5而與TiN層211相連的輸入配線金屬層Vin。藉此，在P層基板1a上形成反相器電路。
另外，在本實施型態的說明中，雖使用俯視觀察時為圓形的Si柱10a、10b、10c進行了說明，但亦可為長方形、橢圓等形狀。此外，亦可使俯視觀察時為不同形狀的Si柱混合存在於相同的P層基板1a上。
此外，如圖1A所示，N+層3aa、P+層4aa係例如由利用了磊晶法而來的N+層3、P+層4所形成。相對於此，亦可最先不形成此等N+層3、P+層4而使Si柱10a、10b之外周部的P層6側面露出，且在將W 層16形成於該露出部之前形成含有供體或受體雜質的半導體層，且藉由熱處理在P層6側面形成雜質區域。亦可在此之後形成W層16。此外，亦可藉由其他方法來形成N+層3aa、P+層4aa。
此外，在本說明中，N+層N1、P+層P1、P2係藉由來自N+層27a、P+層26b、26c的熱擴散來形成。相對於此，N+層N1、P+層P1、P2亦可藉由圖1A中之在形成材料層7之前所形成的N+層、P+層來形成。此外，亦可藉由其他方法來形成N+層N1、P+層P1、P2。
本實施型態係提供下列特徵。
1、如圖1H所示，於俯視觀察時，屬於包圍著N+層3aa、P+層4aa之低電阻導體層的W層16，係使源極或汲極的串聯電阻減小。再者，包圍著N+層3aa、P+層4aa的W層16，係由包圍著Si柱10a、10b、10c之外周部的W層16aa、16ab、16ac、及以連接其外周部之方式和N+層3aa、P+層4aa之側面相連的W層16b所構成。W層16aa、16ab、16ac係與Si柱10a、10b、10c自行對準地形成。藉此，可在XX’方向、和Y方向上謀求高密度化。
2、如圖1K所示，用以將N+層3aa、P+層4aa、和輸出配線金屬層Vout予以電性連接的接觸孔C4，係可在與包圍N+層3aa、P+層4aa之側面之W層16重疊的任何場所。當無W層16的情形下，接觸孔C4係被限定於包含N+層3aa和P+層4aa之兩者之交界的場所，但藉由本發明提供的方法，可提高對於接觸孔C4之形成位置之設計的自由度。此將關係到使用SGT之電路的高集積度。
(第二實施型態)
以下參照圖2A、圖2B來說明本發明之第二實施型態之反相器電路的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面構造圖，(c)係沿著Y-Y’線的剖面構造圖。
首先執行第一實施型態之圖1A至圖1G所示的步驟。再者，如圖2A所示，以SiO2層11a、15為遮罩，將N+層3aa、P+層4aa露出的側面進行蝕刻而形成露出N+層凹部151(申請專利範圍之「露出半導體凹部」的一例)。
接著，如圖2B所示，藉由選擇磊晶法在該凹部形成W層16A。再者，執行第一實施型態之圖1I至圖1K所示的步驟。藉此，在P層基板1a上與第一實施型態同樣地形成反相器電路。
在本實施型態中，形成於N+層3aa、P+層4aa之外周部的W層16A，係可將俯視觀察時寬度設為比第一實施型態中的W層16更大。藉此，即可降低在W層16A形成後之步驟中之因為剝落等所導致的缺陷產生。
(第三實施型態)
以下參照圖3A至圖3C來說明本發明之第三實施型態之反相器電路的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面構造圖，(c)係沿著Y-Y’線的剖面構造圖。
基本的步驟係執行第一實施型態之圖1A至圖1G的步驟，且如圖3A所示，於P層基板1c上形成N層21a、21b、P+層22a、N+層22b、及Si柱24a、24b。Si柱24a、24b係俯視觀察時呈現矩形的形狀。Si柱24a、24b係以遮罩材料層23a、23b作為蝕刻遮罩來形成。包圍遮罩 材料層23a、23b的SiN層25a、25b，係與第一實施型態同樣地相對於Si柱24a、24b自行對準地形成。再者，將對應圖1E所示之遮罩材料層14的遮罩材料層(未圖示)，形成為俯視觀察時重疊於SiN層25b的一部分，且從Si柱24b往Y-Y’方向延伸的形狀。藉此，如(c)圖所示，於俯視觀察時，SiO2層26b係形成為比SiN層25b更朝Y-Y’方向延伸的形狀。再者，藉由以SiN層25a、25b、SiO2層26a、26b、遮罩材料層23a、23b作為蝕刻遮罩進行與圖1F相同的蝕刻，形成N層21a、21b、P+層22a、N+層22b。此蝕刻係以使底部成為比P層基板1c之上表面更為下方之方式進行。
接著，如圖3B所示，以包圍P+層22a、N+層22b之方式，在P層基板1c上形成上表面位置位於P+層22a、N+層22b之底部位置的SiO2層27。再者，在P+層22a、N+層22b露出的側面，藉由選擇磊晶結晶成長法而形成W層28。此時，W層28係以在P+層22a與N+層22b之間相連之方式形成。藉由W層28將P+層22a、和N+層22b在Si柱24a、24b之長邊方向(Y-Y’方向)的側面彼此電性連接。
接著，如圖3C所示，將SiO2層30以其上表面位置成為P+層22aa、N+層22b之上表面位置附近之方式形成。再者，以包圍Si柱24a、24b且覆蓋SiO2層30之方式形成屬於閘極絕緣層的HfO2層31。再者，以包圍Si柱24a、24b之外周部之HfO2層31之方式形成屬於閘極導體層的TiN層32和SiO2層33。再者，在HfO2層31、TiN層32、SiO2層33上形成SiN層34。再者，以包圍Si柱24a、24b之頂部之方式形成P+層36a、N+層36b。再者，進行熱處理，在Si柱24a、24b的頂部形成P+層37a、N+層37b。再者，在P+層36a、N+層36b上形成W層38a、38b。再 者，整面形成SiO2層39。再者，在W層38a上形成接觸孔Ca，在W層28b上形成接觸孔Cb、形成底部與TiN層32相接的接觸孔Cc、形成底部與W層28相接的接觸孔Cd。再者，形成經由接觸孔Ca而與W層38a相連的電源配線金屬層Vdd、經由接觸孔Cb而與W層38b相連的基板配線金屬層Vss、經由接觸孔Cc而與TiN層32相連的輸入配線金屬層Vin、及經由接觸孔Cd而與W層28相連的輸出配線金屬層Vout。藉此，在P層基板1c上形成反相器電路。
依據本實施型態，提供下列特徵。
1、在如本實施型態所示為Y-Y’方向上較長的Si柱24a、24b的情形下，當如第一實施型態般，Si柱24a下方的P+層22a、與Si柱24b下方的N+層22b在Si柱24a、24b間相連時，在Si柱24a、24b間不會形成W層28。亦即，在俯視觀察的X-X’方向上，W層28係僅形成於Si柱24a、24b的單側。相對於此，在本實施型態中，於俯視觀察的X-X’方向上，W層28係形成於Si柱24a、24b各者的兩側。藉此，相較於如第一實施型態般Si柱24a下方的P+層22a、與Si柱24b下方的N+層22b在Si柱24a、24b間相連的情形，在本實施型態中，可將P+層22a、N+層22b之與W層28間的接觸電阻減小。再者，可使P+層22a、N+層22b的電場分布均勻。此將關係到SGT動作之汲極、源極間電流的增加。
2、在本實施型態的說明中，係使用在Si柱24a形成P通道SGT，且在Si柱24b形成N通道SGT之例進行了說明。相對於此，即使是在將Si柱24a、24b於俯視觀察時朝X-X’方向或Y-Y’方向分別排列複數個而成的電路形成中，亦可於位於各個Si柱之底部之成為源極或汲極的雜質區域作 成均勻的電場分布、且減小各SGT之電性特性的變動。此外，此點將關係到使利用SGT的電路設計變得容易。
(第四實施型態)
以下參照圖4A、圖4B來說明本發明之第四實施型態之反相器電路的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面構造圖，(c)係沿著Y-Y’線的剖面構造圖。
執行與第三實施型態之圖3A相同的步驟。如圖4A所示，N層21a、P+層22a、Si柱24a、24b、SiO2層26a、SiN層25a、25b、遮罩材料層23a、23b係與圖3A相同。不過，圖3A的SiO2層26b係區分為二個區域，而如圖4A所示成為SiO2層26ba、26bb。再者，P+層22b係區分為二個區域，成為P+層22ba、22bb。再者，N層21b係區分為二個區域，成為N層21ba、21bb。再者，P層基板20係配合N層21ba、22bb的形狀而形成凹陷的P層基板1d。SiO2層26bb、P+層22bb、N層21bb，係以具有與圖1F中遮罩材料層14相同作用的遮罩材料層14A作為蝕刻遮罩而形成。
接著，如圖4B所示，以上表面位置成為P+層22a、N+層22ba之底部位置之方式形成SiO2層27a。再者，以與P+層22a、N+層22ba、22bb露出的側面相接之方式形成W層28a。藉此，W層28a係以將P+層22a、N+層22ba、N+層22bb之各者之外周繞一圈包圍的狀態而形成。再者，藉由進行與圖3C相同的步驟，在P層基板1d上形成反相器電路。此時，在與圖3C之接觸孔Cd相同的場所，形成連接於W層28a的接觸孔 Cdd。另外，此接觸孔Cdd係如第一實施型態中所述，可配置在俯視觀察時與W層28a相接的任何場所。
另外，在上述說明中，係已說明了在和第三實施型態的比較中，N+層22bb係為了藉由W層28a將Si柱24b之N+層22ba之外周整體予以均等地包圍者。當要將接觸孔Cdd形成於與Si柱24a、24b鄰接的其他場所時，只要相應地移動N+層22bb即可。此外，在圖4B中，接觸孔Cdd雖於俯視觀察時設於N+層22ba與N+層22bb之間，但此接觸孔Cdd亦可設於包圍N+層22bb之W層28a之一部分區域上的任何位置。此外，當Si柱24a、24b在俯視觀察時Y-Y’方向上之相同長度的情形下，N+層22bb可設置於鄰接於P+層22a、N+層ba之任何的場所。
此外，N+層22bb係用以於俯視觀察時將N+層22ba之外周整體利用W層28a予以均等地包圍者，且為用以確保用於設置與外部配線連接用之接觸孔Cdd的區域者。因此，此N+層22bb不需為雜質層，亦可為其他材料層。
依據本實施型態，提供下列特徵。
1、在第三實施型態中，如圖3B所示，Si柱24b下方的N+層22b，俯視觀察時係以比等寬地包圍Si柱24b之SiN層25b更朝Y-Y’方向上方延伸之方式形成。因此，在Si柱24a的外周，W層28會隔開相同的距離均勻地形成，相對於此，在Si柱24b中，上方部的W層28會比其他側面更分離而形成。相對於此，在本實施型態中，如4B所示，W層28a係以對Si柱24a、24b一同地以分離相同距離之方式均勻地形成。藉此，在本實施型態中，可減小N+層22ba之與W層28的接觸電阻。再者，可使N+層 22ba內的電場分布均勻，此將關係到SGT動作之汲極、源極間電流的增加。
2、此外，在上述說明中，係針對二個Si柱24a、24b之P+層22a、N+層22ba之藉由W層28a的連接、和接觸孔Cdd的設置進行了說明。若應用本實施型態，在半導體柱為一個、或三個以上的連接中，均可於俯視觀察時均等地形成W層28a於各半導體柱之底部雜質區域的外周整體。
3、在本實施型態中，為了設置接觸孔Cdd所形成的N+層22bb，係以鄰接於Si柱24a、24b之方式設置即可。藉此，即可增大關於接觸孔Cdd之設置之設計的自由度。
(第五實施型態)
茲參照圖5來說明本發明之第五實施型態之反相器電路的製造方法。另外，在以下的實施型態中，係對於先前所說明之實施型態中相同的部分賦予相同的符號且省略說明。
如圖5所示，於俯視觀察時，在圖4B所示之W層28a的外側，與N+層22bb同樣地形成N+層22cc、22dd。再者，與W層28a同樣地形成W層28b、28c。W層28b、28c係與W層28a相連地形成。W層28a、28b、28c係同時地形成。再者，將接觸孔Cee形成於俯視觀察時W層28b上。同樣地在W層28c上形成接觸孔Cff。再者，經由接觸孔Cdd、Cee、Cff連接W層28a、28b、28c和外部配線。
另外，N+層22bb、22cc、22dd的形狀亦可不同。此外，N+層22bb、22cc、22dd與W層28a、28b、28c的距離，係設定為同時形成W層28a、28b、28c時，W層28a、28b、28c以相連之方式形成。
依據本實施型態，提供下列特徵。
1、接觸孔Cdd、Cee、Cff係用以將外部配線、和彼此相連的W層28a、28b、28c予以連接者。與外部配線的連接，必須要作成依據與形成於同一基板上之周邊電路的配置關係，不使整體集積度降低。例如，當如圖4B所示僅從接觸孔Cdd的一個位置進行與外部配線之連接的情形下，在與複數個周邊電路的連接中，與一部分電路的配線路徑會變長，而有對於高集積度產生問題的情形。相對於此，如本實施例所示，藉由依據所連接之周邊電路的配置來配置N+層22bb、22cc、22dd，即可易於進行高集積度設計。另外，N+層22bb、22cc、22dd的數量係可易於視需要進行變更。
(第六實施型態)
茲參照圖6來說明本發明之第六實施型態之SGT電路的製造方法。
如圖6所示，Si柱24a與Si柱24b係分離地形成。步驟係與第五實施型態相同。此時，包圍著Si柱24a、24b之外周的W層28D和W層28E，未在彼此相對面的側面相接。相對於此，W層28D和W層28E，係形成為與包圍N+層22c之外周的W層28b相接。藉此，W層28D和W層28E係經由W層28b而連接。
另外，在本實施型態的說明中，於俯視觀察時，雖未在W層28b上設有與外部配線相連的接觸孔，但在電路設計上若有必要，亦可在W層28b上設置與外部配線連接用的連接用接觸孔。
依據本實施型態，提供下列特徵。
例如，在Si柱24a與Si柱24b的閘極導體層電性獨立地連接於外部配線的電路形成中，必須使兩者的閘極導體層分離地形成。因此，必須使 Si柱24a與Si柱24b分離地形成。此時，W層28D、28E將會分離。相對於此，在本實施型態中，係藉由包圍N+層22cc的W層28b來連接W層28D、28E。此時，在W層28b上可具有圖5所示的接觸孔Cee，亦可不具有圖5所示的接觸孔Cee。藉此，即可易於進行W層28D、28E的連接。
(其他實施型態)
另外，在本發明的實施型態中，雖於一個半導體柱形成有一個SGT，但在形成二個以上的電路形成中，本發明亦可適用。
此外，在第一實施型態中，雖形成了Si柱10a、10b、10c，但亦可為由此以外之半導體材料所構成的半導體柱。此點在本發明的其他實施型態中亦復相同。
此外，第一實施型態中之N+層3aa、27a、P+層4aa、27b、27c，亦可由含有供體或受體雜質的Si、或其他半導體材料層所形成。此外，N+層3aa、27a、P+層4aa、27b、27c亦可由不同的半導體材料層所形成。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，W層16係使用選擇磊晶結晶成長法而形成。亦可藉由包含反復CDE(Chemical Dry Etching，化學乾式蝕刻)和通常的磊晶結晶成長而形成W層16的方法在內的其他方法而選擇性地形成。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，遮罩材料層7a、7b、7c若為符合本發明之目的的材料，亦可使用含有由單層或複數層所構成的有機材料或無機材料的其他材料層。此點在本發明的其他實施型態中亦復相同。
此外，第一實施型態中之各種配線金屬層Vin、Vout、Vdd、Vss的材料，不僅為金屬，亦可為合金、含有許多受體或供體雜質之半導體層等導體材料層，再者，亦可將該等予以單層或複數層組合來構成。此點在本發明的其他實施型態中亦復相同。
在第一實施型態中，係使用了TiN層211作為閘極導體層。此TiN層211若為符合本發明之目的的材料，亦可使用由單層或複數層所構成的材料層。TiN層211係可由至少具有所期望之功函數之單層或複數層之金屬層等導體層來形成。亦可在TiN層211的外側，形成例如W層等其他導電層。此時，W層係進行連接閘極金屬層之金屬配線層的作用。除W層以外亦可使用單層、或複數層的金屬層。此外，雖使用了HfO2層20作為閘極絕緣層，但亦可使用分別由單層或複數層所構成的其他材料層。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，Si柱10a、10b、10c之俯視觀察時的形狀係圓形。再者，在第三實施型態中，Si柱24a、24b之俯視觀察時的形狀為矩形。此等Si柱之俯視觀察時的形狀，不僅圓形、矩形，亦可為橢圓、或ㄈ形形狀。此外，此等形狀亦可混合存在地形成於相同的P層基板1a上。此點在本發明的其他實施型態中亦復相同。
此外，在第三實施型態的說明中，係使用在Si柱24a形成P通道SGT，且於Si柱24b形成N通道SGT之例進行了說明。相對於此，即使是在將Si柱24a、24b於俯視觀察時朝X-X’方向或Y-Y’方向分別排列複數個而成的電路形成中，亦可於位於各個Si柱之底部之成為源極或汲極的雜質區域作成均勻的電場分布、且減小各SGT之電性特性的變動。此 外，此點將關係到使利用SGT的電路設計變得容易。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態的說明中，係以N+層3aa、P+層4aa形成於Si柱10a、10b、10c之底部之整體的反相器電路為例進行了說明。相對於此，在例如使用SGT作為選擇電晶體的DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)中，於俯視觀察時，係於Si柱之底部的一部分形成N+層、或P+層。此時，亦可僅在露出的N+層、或P+層的側面選擇性地形成W層。或者，亦可在相連於Si柱之底部的側面形成W層，將該W層僅留下於N+層、或P+層的側面，且將其他予以去除。此點在本發明的其他實施型態中亦復相同。
此外，在本實施型態中，係針對將本發明應用於使用二個SGT之反相器電路上的情形進行了說明。相對於此，本發明亦可應用於使用一個SGT的反相器電路。再者，亦可應用於使用SGT的邏輯電路上。此外，本發明亦可應用於在記憶體單元(memory cell)中使用SGT的SRAM(Static Random Access Memory，靜態隨機存取記憶體)、DRAM、MRAM(Magnetic Random Access Memory，磁性隨機存取記憶體)、ReRAM(Resistive Random Access Memory，電阻式隨機存取記憶體)、PCM(Phase Change Memory，相變化記憶體)等電路。
此外，在第一實施型態中，雖於P層基板1上形成有SGT，但亦可使用SOI(Silicon On Insulator，絕緣體上矽薄膜)基板以取代P層基板1。或者，若為進行作為基板的作用者，亦可使用其他材料基板。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，雖針對在Si柱10a、10b、10c的上下，使用具有相同極性之導電性的N+層3aa、N1、P+層4aa、P1、P2而構成源極、汲極的SGT進行了說明，但本發明亦可適用於具有極性不同之源極、汲極的通道型SGT。此點在本發明的其他實施型態中亦復相同。
本發明在不脫離本發明之廣義的精神與範圍下，亦可進行各種實施型態及變更。此外，上述的實施型態，係用以說明本發明之一實施例者，非限定本發明的範圍。上述實施例及變形例係可任意地組合。再者，視需要而去除上述實施型態之構成要件的一部分亦屬本發明之技術思想的範圍內。
[產業上的可利用性]
依據本發明之柱狀半導體裝置的製造方法，可獲得高密度且高性能的柱狀半導體裝置。
1a:P層基板
2a:N層
3aa:N+層
4aa:P+層
7a,7b,7c:遮罩材料層
10a,10b,10c:Si柱
11a,15:SiO2層
12a,12b,12c:SiN層
16,16aa,16ab,16ac,16b:W層

Claims (16)

  1. 一種柱狀半導體裝置的製造方法，該柱狀半導體裝置包含第一SGT(Surrounding Gate Transistor，環繞閘極電晶體)，該第一SGT係具有：
    第一半導體柱，係相對於基板朝垂直方向形成；
    第一閘極絕緣層，係包圍前述第一半導體柱；
    第一閘極導體層，係包圍前述第一閘極絕緣層；
    第一雜質區域，係形成於前述第一半導體柱之上部而成為源極或汲極；及
    第二雜質區域，係形成於前述第一半導體柱之下部而成為汲極或源極；
    該柱狀半導體裝置的製造方法係包含下列步驟：
    在至少於上部具有第一半導體層的前述基板上，形成在其頂部上具有第一遮罩材料層之前述第一半導體柱的步驟；
    以包圍前述第一遮罩材料層和前述第一半導體柱之側面之方式形成第二遮罩材料層的步驟；
    以前述第一遮罩材料層和前述第二遮罩材料層作為蝕刻遮罩，將前述第一半導體層進行蝕刻，而於俯視觀察時在前述第一半導體柱之下方的外周部形成露出第一半導體面的步驟；
    在前述露出第一半導體面選擇性地形成由金屬或合金層所構成之第一導體層的步驟：及
    於俯視觀察時，在前述第一導體層上，形成將前述第二雜質區域和配線導體層相連之第一接觸孔的步驟；
    前述第二雜質區域係相連至前述露出第一半導體面，且與前述第一導體層相接。
  2. 如請求項1所述之柱狀半導體裝置的製造方法，係包含下列步驟：
    至少形成包圍著前述第一半導體柱之第一材料層的步驟；
    在前述第一材料層上，形成包圍著前述第一遮罩材料層，或是包圍著前述第一遮罩材料層和前述第一半導體柱之頂部之第三遮罩材料層的步驟；及
    以前述第三遮罩材料層作為遮罩，將前述第一材料層進行蝕刻而形成第四遮罩材料層的步驟；
    前述第一遮罩材料層係由前述第三遮罩材料層和前述第四遮罩材料層所構成。
  3. 如請求項1所述之柱狀半導體裝置的製造方法，係包含下列步驟：
    以前述第一遮罩材料層和前述第二遮罩材料層作為蝕刻遮罩，將前述第一半導體層進行蝕刻而形成前述露出第一半導體面之後，將前述露出第一半導體面的側面進行蝕刻而形成露出半導體凹部的步驟；及
    在前述露出半導體凹部選擇性地形成由金屬或合金層所構成之前述第一導體層的步驟。
  4. 如請求項1所述之柱狀半導體裝置的製造方法，更包含下列步驟：
    形成在前述基板上鄰接於前述第一半導體柱，且在其頂部上具有第五遮罩材料層之第二半導體柱的步驟；
    以包圍前述第五遮罩材料層和前述第二半導體柱之側面之方式形成第六遮罩材料層的步驟；
    以前述第五遮罩材料層和前述第六遮罩材料層作為蝕刻遮罩，將前述第一半導體層進行蝕刻，而於俯視觀察時在前述第二半導體柱的外周部形成露出第二半導體面的步驟；
    在前述露出第一半導體面和前述露出第二半導體面選擇性地形成由金屬或合金層所構成之前述第一導體層的步驟：及
    於前述俯視觀察時，在前述第一導體層上，形成前述第一接觸孔的步驟；
    前述第一導體層係與形成於前述第二半導體柱之底部之成為第二SGT之源極或汲極的第三雜質區域相連，且相接。
  5. 如請求項4所述之柱狀半導體裝置的製造方法，係包含下列步驟：
    以分離之方式形成前述第一SGT之底部之前述第二雜質區域、和前述第二SGT之底部之前述第三雜質區域的步驟；及
    以與前述露出第一半導體面和前述露出第二半導體面相接之方式形成前述第一導體層的步驟。
  6. 如請求項5所述之柱狀半導體裝置的製造方法，係包含下列步驟：
    前述第一導體層係以在相對面之前述第二雜質區域和前述第三雜質區域之間相連之方式形成。
  7. 如請求項1所述之柱狀半導體裝置的製造方法，係包含下列步驟：
    在前述基板上，以與前述第二雜質區域分離之方式，在與前述第二雜質區域相同高度處形成第二材料層的步驟；及
    於俯視觀察時以包圍前述第二雜質區域和前述第二材料層之外周整體而且相接之方式形成前述第一導體層的步驟；
    於俯視觀察時，前述第一接觸孔係形成於包圍著前述第二材料層之外周整體的前述第一導體層上。
  8. 如請求項7所述之柱狀半導體裝置的製造方法，係包含下列步驟：
    前述第二材料層係由包含有供體雜質或受體雜質的半導體層所形成。
  9. 如請求項7所述之柱狀半導體裝置的製造方法，係包含下列步驟：
    在前述基板上，以與前述第二雜質區域分離之方式，在位於與前述第二雜質區域相同的高度且與前述第二材料層分離的場所形成第三材料層的步驟；及
    於俯視觀察時，以包圍前述第二雜質區域、前述第二材料層和前述第三材料層之外周整體而且相接之方式形成前述第一導體層的步驟；
    於俯視觀察時，在包圍著前述第三材料層的前述第一導體層上形成有第二接觸孔。
  10. 如請求項7所述之柱狀半導體裝置的製造方法，係包含下列步驟：
    在垂直方向上，位於與前述第二雜質區域、前述第三雜質區域相同的高度，而且與前述第二雜質區域、前述第三雜質區域鄰接而形成第四材料層的步驟；及
    形成與前述第二雜質區域、前述第三雜質區域和前述第四材料層的側面相接而且相連之第三導體層的步驟。
  11. 一種柱狀半導體裝置，係具備：
    第一半導體柱，係相對於基板朝垂直方向站立；
    第一閘極絕緣層，係包圍前述第一半導體柱；
    第一閘極導體層，係包圍前述第一閘極絕緣層；
    第一雜質區域，係屬於位於前述第一半導體柱之上部之第一SGT之源極或汲極；
    第二雜質區域，係屬於相連於前述第一半導體柱的下部，而且於俯視觀察時比前述第一半導體柱之外周更寬廣之前述第一SGT的源極或汲極；
    第一材料層，係鄰接於前述第一半導體柱，而且在垂直方向上，位於與前述第二雜質區域相同的高度；及
    第一導體層，係包圍前述第二雜質區域之側面和前述第一材料層之側面的全周；
    彼此相對面之前述第二雜質區域的側面和前述第一材料層的側面之間，係以前述第一導體層相連；
    於俯視觀察時，在包圍著前述第一材料層之部分的前述第一導體層上，具有將前述第一導體層和第一外部配線導體層相連的第一接觸孔。
  12. 如請求項11所述之柱狀半導體裝置，係具有：
    第二半導體柱，係在前述基板上鄰接於前述第一半導體柱，且朝垂直方向站立；
    第二閘極絕緣層，係包圍前述第二半導體柱；
    第二閘極導體層，係包圍前述第二閘極絕緣層；
    第三雜質區域，係屬於位於前述第二半導體柱之上部之第二SGT的源極或汲極；
    第四雜質區域，係屬於相連於前述第二半導體柱的下部，而且於俯視觀察時比前述第二半導體柱之外周更寬廣之前述第二SGT的源極或汲極；及
    前述第一導體層，係與前述第二雜質區域的側面整體和前述第四雜質區域的側面整體相接。
  13. 如請求項12所述之柱狀半導體裝置，其中，
    前述第一導體層係由至少包圍著前述第二雜質區域之側面整體的第三導體層、和包圍著前述第四雜質區域之側面整體的第四導體層所構成，
    前述第三導體層和前述第四導體層之相對面的側面係相接。
  14. 如請求項12所述之柱狀半導體裝置，係具有第二材料層，該第二材料層係與前述第二雜質區域和前述第四雜質區域中的一方、或前述第二雜質區域和前述第四雜質區域的兩者鄰接，且於與前述第一材料層分離的場所，在垂直方向上位於與前述第二雜質區域、前述第四雜質區域和前述第一材料層相同的高度；
    前述第一導體層係包圍前述第二材料層的側面整體；
    前述第一導體層係在前述第二雜質區域、前述第四雜質區域和前述第二材料層之間相連。
  15. 如請求項14所述之柱狀半導體裝置，其中，
    前述第一導體層係在彼此相對面的前述第二雜質區域和前述第四雜質區域之間相連；
    於俯視觀察時，在包圍著前述第二材料層的前述第一導體層上，具有將第二外部配線導體層和前述第一導體層相連的第二接觸孔。
  16. 如請求項14所述之柱狀半導體裝置，係具有：
    於俯視觀察時，屬於包圍前述第二雜質區域之整體之前述第一導體層的第五導體層、屬於包圍前述第四雜質區域之整體之前述第一導體層的第六導體層、及屬於包圍前述第二材料層之整體之前述第一導體層的第七導體層；
    於俯視觀察時，前述第五導體層和前述第六導體層之相對面之兩者的側面係呈現分離；
    於俯視觀察時，前述第五導體層、前述第六導體層和前述第七導體層係以彼此相對面之側面的至少一部分相連。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015068226A1 (ja) * 2013-11-06 2015-05-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置と、その製造方法
US20160197181A1 (en) * 2013-06-13 2016-07-07 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device with an sgt and method for manufacturing the same
US20200119193A1 (en) * 2015-12-18 2020-04-16 Unisantis Electronics Singapore Pte. Ltd. Method for producing a pillar-shaped semiconductor device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008140996A (ja) 2006-12-01 2008-06-19 Elpida Memory Inc 半導体装置及びその製造方法
CN110476230B (zh) * 2017-03-27 2023-03-28 新加坡优尼山帝斯电子私人有限公司 柱状半导体装置与其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160197181A1 (en) * 2013-06-13 2016-07-07 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device with an sgt and method for manufacturing the same
WO2015068226A1 (ja) * 2013-11-06 2015-05-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置と、その製造方法
US20200119193A1 (en) * 2015-12-18 2020-04-16 Unisantis Electronics Singapore Pte. Ltd. Method for producing a pillar-shaped semiconductor device

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