TWI271742B - Semiconductor memory device and information processing system - Google Patents

Description

1271742 九、發明說明： L· Λ Jt 相關申請案之交互參照 本專利申請案係根據並要求於2005年6月7日提出，七 來 5自習知日本專利申請案第2005-166782號之優先權的_ 益，其完整内容合併於本文中以供參考。

J 發明領域 本發明係有關一半導體記憶體裝置及一資訊處 統，並且更特別適合用於一僞SRAM(靜態隨機存取記 ^ 1¾ 10 體）。 I：先前技術】 相關技術說明 15

20 身為一半導體記憶體裝置其中之一元件的僞SRam是 一個記憶體，其用於儲存資料之記憶體晶胞是由類似 DRAM(動態隨機存取記憶體）之晶胞所組成，而其一外部介 面與一 SRAM相容。該僞SRAM具有該DRAM之特性，與 SRAM相較下，其具有低位元成本的大容量，以及與該 SRAM等效的可用性，因此可實現系統設計的簡易性與大容 量。例如，一低功率（低功率耗損^SRAM可用來當作，例 如一行動電話或PDA(個人數位助理）之一記憶體。 第11圖是一顯示傳統僞SRAM之組配的一方塊圖。該僞 SRAM具有一記憶體晶胞陣列、一陣列控制電路、一刷新控 制電路、一晶片控制電路、一位址解碼器、一資料信號控 制電路、以及一介面電路。 5 1271742 該記憶體晶胞陣列是由以一列方向與一行方向來放置 於陣列狀態的多個記憶體晶胞所組成。如上所述，個別的 記憶體晶胞是類似該DRAM之1T-1C類型（一電晶體一電容 器類型）記憶體晶胞。該陣列控制電路於該記憶體晶胞陣列 5中，對该記憶體晶胞執行一資料讀取操作、一資料寫入操 作、以及一刷新操作。 忒刷新控制電路根據包括於其中之一計時器的值，來 輸出要求保持儲存於該記憶體晶胞的資料之刷新操作的要 求。 10 該晶片控制電路經由該介面電路，將來自外部（外部命 令)供應之一命令信號CMD解碼，並根據來自該刷新控制電 路之刷新要求，來將該解碼結果與一控制信號輸出至該陣 列控制電路。如稍後所述，該命令信號CMD是由一晶片允 許信號/CE、-位址有效信號/ADV、一輸出允許信號細、 I5與-寫入允許信號/WE所組成（附加於每一個信號之符號後 的標記、、/〃表示該信號是一個負邏輯）。 此外，該晶片控制電路於該命令信號CMD的存取要求 (資料讀取與寫人）與該刷新要求之間實行仲裁（仲裁程 序）。此仲裁中，冑者產生之要求會優先處理。 20 触置解碼器經由該介面電路，將來自外部供應之一 位址信f⑽D解碼，並輪出該解碼結果至該陣列控制祕。 忒貝料栺號控制電路根據該命令信號CMD在執行讀取 操作與寫人#作時，於_記憶體之内部與外部之間來控制 資料信號之傳送與接收。 1271742 附帶一提，用於同步該命令信號CMD與一資料信號;〇卩 之一輸入/輸出時序的一時鐘信號CLK，會從外部來輸入至 該介面電路，並且供應至位於該之每一功能單 元0 5 傳統僞SRAM之操作將參照第12A圖與第12B圖來敘 述。第12A圖與第12B圖+，一核心操作是該記憶體晶胞陣 列之-選擇操作，換言之，其為該陣列控制電路對該記憶 體晶胞陣魏行的操作。此外…Pe_作是週邊電路之操 作’諸如有關該記憶體晶胞陣列之晶片控制電路與該資料 1〇信號控制電路（陣列控制電路）。 、 第12A圖是於傳統偽訊鹰中，解釋一資料讀取操作之 一時序圖表。首先’時間T31時，使一裝置⑽她)位於 操作狀態之該晶片允許信號/CE、顯示該位址錢ADD為有 效之該位址有效信號/ADV、以及該輸出允許信號/〇e會變 15為L。該晶片控制電路將該命令信號cmd解碼， 來自外部之-存取要求是―資料讀取操作rd(a)。此外， 該位址解碼器承接並對該位址信號add解碼。 然而，當接收到來自外部之存 20 新控制電路之刷新要求於時間τ3& γ :該刷 REF合於曰的圭 刖產生，則一刷新操作 曰於該s己眺日胞陣列中執行(時間τ32)。 刷新操作REF終止時，該資料读 田該 門 、；"貝取知作奶（A)會從時間T33 ^始於該記憶體晶胞陣列中執行= =結果的記憶體晶胞之資料w，被= 來輸出作為該資料信號Dq。 、被靖取 7 1271742 日守間134時’當該晶片允許信號/CE變為、、『，該b曰片 控制電路會指出該陣列控制電路之資料讀取操作rd(:)終 止。錯此，於該記憶體晶胞陣列中執行之資料讀取操作奶 (A)會終止（時間T35)。 5 此外’時間T35時，當該晶片允許信號/CE與該位址有 ^ 雜號/ADV㈣、、L〃，科該晶片㈣電路會對該命令信 ，號CMD解碼，並判斷來自外部之存取要求是一資料讀取操 似D⑻。再者，該位址解碼器承接並對該位址信號add 解碼。 1〇 接著，時間T36時，當一刷新項術語TERN從時間T35 開始偏離，該資料讀取操作RD (B)會於該記憶體晶胞陣列 中執行，而該資料心邛、犯、犯、與5料輸出作為該資 料信號DQ。附帶一提，該刷新項術語tern會經常提供於 來自外部存取要求的資料讀取/寫入操作之間，藉此當刷新 15要求產生時，該記憶體晶胞陣列之刷新操作便可執行。 # 接著，如同該資料讀取操作RD (A)，該晶片允許信號 - /CE於時間T37時變為、、H"，因此，於該記憶體晶胞陣列中° . 執行之資料讀取操作RD (B)會終止（時間T38)。 第12B圖是於傳統僞SRAM中，解釋一資料寫入操作之 20 一時序圖表。除了該寫入允許信號/WE變為、、L〃以及該輸 出允許信號/0E保持為、、IT此點，以及提供作為該資料信 號DQ之資料1As3A以及1B至5B會寫入至該等記憶體晶胞 (第12B圖之時間T41至T48個別對應至第12A圖之時間τ3ι 至T38)之外，第12B圖所示之資料寫入操作與第12入圖所示 8 1271742 之資料碩取操作皆相同，因此不再詳加說明。 傳統僞SRAM中，該資料讀取操作、資料寫入操作、 等等會如第12A圖與第12B圖所示來執行。 再者，近幾年來，具有大容量且即時之資料通訊會實 5行於有關移動影像資料等等，因此，對於用來當作資二通 訊裝置之記憶體的僞SRAM而言，其需要一高速操作貝該= 資料通訊裝置包括一蜂巢式電話等等。 μ [專利文件1]日本專利申請案先行公開第Η 號。 Κ16346 1〇 [專利文件2]國際性出版品第98/56004號手冊。 然而，傳統僞SRAM中，如第12Α圖與第12β圖所示， 該刷新項術語TERN會因此經常提供來作為一潛伏，有關來 自外部之存取要求的-存取時間，會被定義來包括當該刷 新要求預先產生之-案例，其為最差情況之案例。/ 15 當有一種方法可於該僞8反八撾中實現一高速操作時， 可理解到該方法可減少潛伏以縮短該存取時間。然而，若 該潛伏減少時，介於來自外部之存取要求的讀取/寫入操= 之時間間隔會減少，便有可能無法保障對應至該刷新項術 語TERN之術語。亦即，若該潛伏減少，即使該刷新要求產 20生時，該刷新操作亦可能無法於有關來自外部之存取要求 的操作之間執打，因此，儲存於該記憶體晶胞之資料可能 會遺失。 【發明内容3 發明概要 9 1271742 5 10 15 20 作。本發明之目的是於一僞sram中實現一高速存取操 本《明之—半導體記惶體 料之多個記憶體〜、匕括·設置用於儲存資 元，指出根據要^己憶體晶胞陣列；一刷新控制單胞之資料的刷新:之執行用=待储存於該等記龍晶據來自該刷新控制單元之指二一==’其根 行該刷新操作。一刷新 胞陣列中執 之輸入至一自我刷新允許要求之 2 ::控制單元根據該外部刷新要求或該内部刷新要:：付以心_晶胞_之麟操作可切換為是否需執行。 根據上述配置’當該記憶體晶胞陣列之刷新操^艮據 該外部刷新要求來執行時，便不需保障執行該刷新操作所 需之時間必須於-存取時間内，當執行根據來自外部之存 取要求的記憶體晶胞陣列之操作時。 圖式簡單說明 第1圖是-根據本發明之-實施例，顯示_半導體記憶 體裝置之一配置範例的方塊圖； Ό艮 第2圖是-根據本實施例來說明該半導體記憶 的一狀態控制之圖形； ~ 第3Α圖與第3Β圖是顯示一刷新控制 的圖形； 單元之配置範例 10 1271742 第4圖是一顯示一潛伏計數器之配置範例的圖形； 第5圖是一顯示一陣列控制電路之配置範例的圖形； 第6A圖是一顯示於一記憶體晶胞陣列與週邊電路之一 記憶體晶胞的配置範例之圖形， 5 第6B圖是一顯示有關該記憶體晶胞之一資料讀取順序 的圖形， 第7A圖與第7B圖是顯示根據本實施例之半導體記憶 體裝置的操作範例之時序圖； 第8圖是一顯示根據本實施例之半導體記憶體裝置的 10 命令範例之圖形； 第9A圖與第9B圖是根據本實施例來說明應用該半導 體記憶體裝置之一資訊處理系統的圖形； 第10圖是一根據本實施例來說明該半導體記憶體裝置 的狀態控制之另一範例的圖形； 15 第11圖是一顯示一傳統偽SRAM之一配置的方塊圖；以 及 第12A圖與第12B圖是顯示該傳統偽SRAM之操作的時 序圖。 I：實施方式3 20 詳細說明 下文中，本發明之一實施例將參照圖式來敘述。 第1圖是一根據本發明之一實施例，顯示一半導體記憶 體裝置1之一配置範例的方塊圖。該半導體記憶體裝置1是 一個偽SRAM，並且具有一配置暫存器2、一刷新計時器3、 11 1271742 制電路4、—位址解瑪器5、—資料信號控制電路 6路^列控制電路7、一記憶體晶胞陣列8、以及—介面電 該配置暫存以是設定該半導體記憶體裝置丨之摔 式(操作狀態)的-暫存器。介於一非同步模式與—同步模式 Ζ之切換，以及於—斷電模式中之操作 置暫 存器2之設定來得以控制。 配置暫 之 在此，該非同步赋是與輸人至解導軌憶體 時鐘信號(系統時鐘信號)不同步操作 ： 10該同步模式是與該時鐘信號同步操作 、'而 =:Γ “有，„’_命=: 之觸發益。轉同步模式中，諸如_ 之一操作週期並不由一時鐘數字等等來定'日伏=) 15時，該半導體記憶體裝置1會根據一時序來操作。同 同步模式中，諸如該存取時間（潛伏時間）之一 : 由使用該時鐘來定義。 、週期可猎 該刷新計時器3藉由使用—測量方法，諸如 測量時間，並且每當-狀週期偏離時，會輸出-自我二 0新（内部刷新)信號S咖至該晶片控制電路4。該 號變是-㈣峨__咖 ^ 個別記憶•财㈣料之1新操作的㈣。該刷^ ㈣3於本發明中對應至—刷新要求單元，而 號SREF於本發明中對應至一内部刷新要求。_ 12 1271742 =晶片控制電路4具有—刷新控制單元u、—存取控制 置Γ之俩Γ及—命令暫扣13，並可於料導體記憶體裝 1之個別電路的操作上達到全面的控制。具體而言，該晶 5 10 15 =树4具有一個未顯示之解碼器，並對來自外部(外 )之-命令信號CMD解碼，該外部命令經由該介面電 之^來提供。此外，該晶片控制電路4根據該命令信號CMD ^結果與來自該刷新計時器3之自我刷新信號·, 剧出-控制信號至該陣列控制電路7。 =裝置:於一自我刷新模式中執行一自二 :，該曰曰片控制電路4會於有關該外部命令信號⑽ y貝料讀取/寫人的存取要求，與該自我刷新信號8卿的刷 新要求之間實行仲裁(仲裁程序）。 袖該刷新控制單元11會達到有關於該記憶體晶胞陣列8 料之-刷新操作的控制’以保有儲存之資料。該刷新控 制早7011根據經由該介面電路9從外部輸入之一命令信號 CMD(其詳細:#訊為，外部騎錢(命令)ExRef _、 以及來自該刷新計時器3之自我顯信號sref，來輸出有 關該刷新操作之一控制信號至該陣列控制電路7。在此，該 20 要求。 外部刷新命令臟F CMD於本發明中對應至該外部刷新 要求。 忒存取控制單几12根據經由該介面電路9從外部提供 之該命令信號CMD，來達到有_記憶體晶胞_8之一資 ^讀取操作與—資料寫人操作的控制。該命令暫存器13是 暫存器’其用於保有藉由將來自外部提供之命令信號 13 1271742 CMD解碼來取得#解碼結果。 位崎·5根據該陣列控制電路7之解碼結果，來 將、屋由該介面電路9從外 ㉝ ㈣抑供之-位址信號ADD解碼，並 5 二广疋立址㈣。此外，該位址解碼器5具有一位址暫 餘财藉由㈣她«add解騎取得之解 碼結果。該健暫存器14財之解碼結果以及該命令暫存 =3保有之解碼結果會與相同的要求有關，而該命令暫存 裔13與該位址暫存器14財之解碼結果會㈣ 號Trig作同步輸出。 10 _貝料信號控制電路6根據來自外部之命令信號 CMD’於該記憶體晶_列8執行讀取操作與寫人操作中經 由。亥；I面電路9，在該半導體記憶體裝以之内部與外部間 來控制資料信號DQ之傳送/接收。 該陣列控制電路7根據從該晶片控制電路4提供之控制 I5信號，以及觀健解·、5提供之敎位址錢，於該記 憶體晶胞陣列8中執行記憶體晶胞之讀取操作、寫入操作、 以及刷新操作。 该記憶體晶胞陣列8具有放置於一列方向與一行方向 之陣列狀態的多個記憶體晶胞。具體而言，該記憶體晶胞 20陣列8具有多個位元線以及提供來與該等位元線相交之多 個字線，而該等多個記憶體晶胞放置於該等位元線與該等 字線之相交部位。該等個別記憶體晶胞是由與dram相同 的me類型（-個電晶體與一個電容器的類型）之記憶體晶 胞所組成，而其個別儲存一個位元之資料。另外，該記憶 14 1271742 體晶胞陣列8具有設置於對應該等位元線之感測放大器。 該介面電路9是用來傳送與接收介於該半導體記憶體 裳置丄之内部與外部間的每-個信號。該命令信號cmd與該 位址信號娜從外部輸人至該介面電路9,而該資料作號 5 DQ會於外部之間輸入/輸出。此外，同步該命令信號⑽ 與該資料信號DQ之輸入/輸出時序的—時鐘信號clk會從 外部輪入，並於該半導體記憶體裝置i中提供至該個別的電

路。 現將敘述根據本實施例之半導體記憶體裝幻的操作 1〇 ^式(操作狀態）。第2圖是說明該半導體記憶體裝置丨之一狀 態控制的圖形。附帶一提，下述之說明中，來自外部要求 該半導體記憶體裝置i(記憶體晶胞陣列8)之讀取操作與寫 入操作的命令信號CMD，稱為—讀取命令與—寫入料.。 Μ再者’來自外部用於在低功率耗損(將操作模式設為省電模 15式，其功率耗損低於正常操作模式）中操作該半導體奶 裝置^命令信號⑽，稱為一斷電命令，而從外部^至 献常操作模式之命令信號CMD，稱為—斷電釋放命令。 電源供應開始(Power ON)後，亦即在致動時間，該半 導體記憶體裝置遺為一非同步模式之借用狀態（非同=備 20用/w自我刷新)21A。此非同步模式中，會執行—所謂自我 刷新操作，其中該記憶體晶胞陣列8之刷新操作 自該丰逡辦a 胃很豫术 。4導體线體裝置1内部之刷新計_器3的自我刷新信 號SREF來執行。 當該半導體記憶體裝置1於狀態21A接收該讀取命令或 15 1271742 /寫P 7 k ’其執行對應之讀取操作或寫人操作(讀取/ 寫入)21B，而操作終止後’其返回至該備用狀態21A。當該 +導體記憶體裝置1於狀態21A接收該斷電命令(PD Entry) 寺-轉交至-斷電模式(斷電、省電模式口ic，並執行低 5功率耗損操作。當該斷電釋放命令⑽脑)於該斷電模式 加接收時，其轉變至該非同步模式之備用狀態21A。 A八此外田一預定設定碼連同一配置暫存器設定(CR_Set) φ 命令22於該非同步模式之備用狀態21A輸入，因而該配置暫 存器2之設枝變為—預定設料，料導航憶體裝 1〇會轉變至具有自我賴之同步模式的備用狀態(下文中，亦 稱為自我刷新模 < )(同步備用w/自我刷新)23a。在此， $自我刷新；^式疋同步模式，並且它是該記憶體晶胞陣列8 之刷新操作，根據來自該半導體記憶體裝置^内部之刷新計 時器3的自我刷新㈣SREF來執行之操作模式。順帶一 15提，藉由在該自我刷新模式之備用狀肋A中，類似使用該 _ S&置暫存☆②定22 ’來將該配置暫存ϋ2之狀改變為該預 ' 定設定’即可將該半導敎‘隨裝置i之操倾式轉變為該 -* 非同步模式之備用狀態21A。 & * ^取命令或寫人命令於該自我刷新模式之備用狀 〇心23A中接收日$ ’轉導體記憶體裝置丨會執行對應之讀取 操作或寫入操作(讀取/寫入)23β，並在操作終止後返回該備 用狀〜'23A此外，§该斷電命令(pD Entry)於該備用狀態 23A接收時’該半導體記憶體裝置丨會轉變至一斷電模式 (Power Down)23C ’而該斷電釋放命令(pD馳)於該斷電模 16 1271742 式接收時其轉變至該自我刷新模式之備用狀態23A。 5 10 15 20 再者挪部刷新命令(ExREF CMD)於該自我刷新模 式之備用狀悲23轉收，該半導體記憶财置1於該記憶體 日日胞陣列8中執行一刷新操作(Refresh)24C，之後，其自動 轉交為不’、有自我刷新之同步模式的-備用狀態（下文 '、稱為外^刷新模式，，）(同步備用w/自我刷新)24A。 在此’斜部刷新命令取卿CMD)是來自外部要求該半 導體。己U體裝置ι(記憶體晶胞陣列8)之刷新要求的命令信 號CMD &外’该外部刷新模式是同步模式，並且是根據 來自該半導體記憶體裝置1之外部的該外部刷新命令 (fxREF CMD) ’來執行該記憶體晶胞陣列8之刷新操作的一 操作模式此外部卿模式巾，該記憶體晶胞㈣8之刷新 #作僅由該外部刷新命令來執行，而其他非該外部刷新命 7所要求=刷新_作，例如，該自我刷新操作並不執行。

At田Hp令或寫入命令於該外部刷新模式之備用狀 悲、24A中接收時，該半導體記憶體裝置1會執行對應之讀取 ㈣«入操作(讀取/寫入_，並在操作完成後返回該備 用狀悲24八。此外，當該外部刷新命令(Εχ聊cmd)於該 備用狀態24钟麵時，其會於該記憶體晶 刷新操作⑽，然後返回該備用狀跡 田u卜_新模式之備用狀態24A接收該斷電命令 PDE卿)時，該半導體記憶體裝置丨會轉換至斷電模式 此，、在自我刷新模不中接收該斷電命令的案例相同。 ’、即’田於料部刷新模式之備綠態嫩接收該斷電命令 17 1271742 時’ 4半導體兄憶體裝置#以自我刷新轉換至斷電模式 、口果疋田該斷電釋放命令(PD Exit)於之後接收時， 其轉變至該自我顯模式之制狀態23A。 此外’虽執仃該自我刷新操作之一自我刷新致動命令 5 (SREFEN CMD)於該外部刷新模式之備用狀態24A中接收 時，該半導體記憶體裝置1會轉變至該自我顯模式之備用 狀態23A。

再者，該半導體記憶體裝£1會於㈣我刷新模式與該 10 外部刷新模式中初始化(配置暫存器初始化），因而該半導體 記憶體裝置1會轉變至該非同步模式（圖式中重置至 sync)亦即，當該系統於同步模式初始化時，該半導體 己It體#置1不*是否使用自我刷新，皆會轉變至該非同步 模式。 在此，本實施例之半導體記憶體裝置1中的斷電模式 15 21C與23C ’是用於執行該刷新操作，用來保持僅用於該配 置暫存器2之容量組的資料之操作模式，總共有、、部分刷新 斷電與深入斷電〃兩種斷電模式的類型。該、、部分刷 斷電模式執行例如，該記憶體晶胞陣列8中每一個位元 心里之四分之—或八分之—部分的預定區域之記憶體晶胞 20的刷新操作，而該、、深入斷電"模式完全不執行任何刷新 操作。 第3A圖是一顯示第丨圖所示之刷新控制單元丨丨的配 之方塊圖。 該刷新控制單元11具有一 RS正反器31、一刷新控制器 18 1271742 32、以及開關SWAO與SWA1。 該外部刷新命令ExREF CMD輸入至該RS正反器31之 設定輸入(S)，而該自我刷新致能命CMD與該斷 電命令PD Entry輸入至該RS正反器31之重置輸入(R)。該RS 5 正反器31之輸出提供至該等開關SWAO與SWA1。 此外’該外部刷新命令ExREF CMD能夠經由該開關 SWAO輸入至該刷新控制器32。來自該刷新計時器3之自我 刷新信號S RE F能夠經由該開關s WA丨輸入至該刷新控制器 32。该RS正反器31之輸出會輸出至該陣列控制電路7，當作 10於該記憶體晶胞陣列8中執行該刷新操作之一刷新執行信 號REFE。 該等開關SWAO與SWA1是由該RS正反器31之輸出來 控制開啟與關閉（開/關控制）。組成該等開關s WA〇與 SWA1’藉此其中每一個開關可根據該尺8正反器31之輸出來 15導通，換言之，可單獨被導通。在此，該RS正反器31與該 等開關SWAO與SWA1於本發明中組成一刷新要求選擇器。 第3B圖是一顯示該刷新控制器32之配置的圖形。該刷 新控制器32具有N〇R(負邏輯總和操作）電路33、34、以及一 脈寬延伸電路35。

20 該外部刷新命令ExREF CMD與該自我刷新信號SREF 能夠經由該等開關SWA(^SWA1輸入至該恥&電路％。此 外，該N〇R電路34之輸出輸入至該NOR電路33。顯示該記 憶體晶胞陣列8之操作的—記憶體核心操作終止信號cter έ被、、止，而该NOR電路33之輸出會輸入至該?^〇11電路 19 1271742 34。亦即，該等NOR電路33、34組成一RS正反器，該外部 刷新命令ExREF CMD與該自我刷新信號SREF輸入作為其 叹定輪入，而該記憶體核心操作終止信號CTER輸入作為該 重置輪入。 10 15 20 再者’該NOR電路34(該等NOR電路33、34組成之RS 正反器）之輸出經由該脈寬延伸電路35來輸出作為該刷新 執行信號REFE。在此，該脈寬延伸電路35是爲了防止該輸 入k唬通過，並輸出作為當該輸入信號變為觸鬚狀態，而 該輪入信號之脈寬可增大輸出。順帶一提，本案並不侷限 於該脈寬延伸電路35 ’但是若可防止觸鬚狀態之輸入信號 輪出，則適合使⑽脈寬延伸電路35，而—脈波濾波器可 用來移除觸鬚狀態之脈波。 在此，半導體記憶體裝置1之刷新操作(記憶體晶胞陣 列8)可由從外部輸入之外部刷新命令EXREF CMD，或由來 自該半導體記紐裝置i㈣之顯料器3、將成為該觸 發器的自我刷新信號麵來執行。第3A圖與示之 刷新控鮮幻十她t料部顯命令EXREFC_ 該ί我刷新信號驗之選定，亦即，成為__之觸 發器的命令(信號)切換。 首先’该RS正反器31會初如各 ^ °化’糈此該開關SWA0會 ^止，該開關剛會導通，而該自我刷新信號漏會成 =刷新操作之觸發器。此狀態會維持到接收該外部刷新 命令ExREF CMD為止。之後，該丰 _ , ^ Λ牛導體記憶體裝置1中， 该自我刷新信號SREF會被選定並 I备入至該刷新控制器 20 1271742 32 ’直到該外部刷新命令ExREF CMD從外部輸入為止。 當輸入該外部刷新命令EXREF CMD時，會設定該RS 正反器31，並導通該開關SWAO，其輸出會使該開關SWA1 截止。藉此，該外部刷新命令ExREF CMD可有效作為該刷 5新操作之觸發器，並輸入至該刷新控制器32。 隨後’當輸入該自我刷新致動命令SREFEN CMD時， 會重置該RS正反器31，而該開關SWA0會截止，其輸出會使 該開關SWA1導通。藉此，該自我刷新信號8以£1?可有效作 • 為該刷新操作之觸發器，並輸入至該刷新控制器32。順帶 10 一提，此與當輸入該斷電命令PD entry而非輸入該自我刷新 致動命令SREFEN時相同。 如上所述，當該外部刷新命令ExREF CMD或該自我刷 新信號SREF被選定，並輸入至該刷新控制器32時，其會被 該等NOR電路33、34組成之RS正反器閂鎖住。因此，該刷 15新執行#號REFE會經由該脈寬延伸電路35，從由該等nor • 電路33、34組成之RS正反器輸出。隨後，當根據該刷新執 行“號REFE之記憶體晶胞陣列8的刷新操作終止時，合輸 ： 入該記憶體核心操作終止信號CTER，而由該等!^〇尺電路 33、34組成之RS正反器會重置。 2〇 在此，藉由該自我刷新模式中之外部刷新命令ExRef CMD的輸入’當該半導體記憶體裝置！之操作模式從該自我 刷新模式轉變為外部刷新模式時，可理解到該外部刷新命 令ExREF CMD與該自我刷新信號SREF會彼此競爭。若執^ 根據個別命令(信號)之刷新操作，則會有該刷新所需之時^ 21 1271742 變為正常案例的兩倍之負面效應，而來自外部之命令信號 CMD的存取要求於此週期期間必須等待。因此，本實施例 中，該存取要求得以受控制，藉此一先前的命令(信號)是有 效而重複的命令（於先前命令之後的命令）會被該刷新控制 5 單元11忽略。 具體而言’當該外部刷新命令以处^ CMD與該自我刷 新# 5虎SREF彼此競爭時，個別的命令(信號）會輸入至該刷 新控制器32中，該等N0R電路33、34組成之RS正反器的設 定輸入。經過一段足夠的週期藉由該外部刷新命 10 CMD來安定該等n〇R電路33、34組成之RS正反器的狀態 後’則會致動用於控制該等開關SWA(^sWAkRS正反器 31的輸出。該相對之核心操作終止後，該刷新控制器32中 由该RS正反器閂鎖之命令會重置，但因為重置後該開關 SWA0導通而该開關SWA1截止，所以該自我刷新信$SREF 15 並不輸入至該刷新控制器32。 順帶一提，當該自我刷新致能命令SREFENCMD或該 斷電命令PD Entry輸入，而該自我刷新信號動時， 會有該等開關SWA0與SWA1之開/關可被切換的案例。然 而，此案例中，並不保證該控制器32中，由該等N〇R電路 20 33、34組成之RS正反器可回應的脈寬會受到保障，而該觸 鬚狀態之輸入信號可通過此RS正反器。因而提供該脈寬延 伸電路35來防止之後連接電路的麻煩事件發生。 如上所述，該自我刷新模式中，該刷新操作根據來自 該半導體記憶體裝置丨内部之刷新計時器3的自我刷新信號 22 1271742 就CMD並發出該讀取摔作沐兮會 5存取要求，並假物消要求事先操作之 :::新所需之潛伏時間__。因此；外::執 有闕該讀取操作或該寫人操作之命令㈣^外錢入 起，該存取時間會變為對應 0车，從此時 或寫入資料所需之時間的總和。之核作時間與讀取 10 另—方面，該外部刷新模式t， 半導體記憶體裝置!外部輸入刷二新操作根據從該 來執行，因此，由來自外部之命令；^令臟F_ 作或寫入操作之存取時間，不需; = CMD要求的讀取操 間。因此，該外部刷新模式中之存取=該刷=需的時 15之命令信號CMD要求讀取或寫入夺間，只疋來自外部 自我刷新模式，該潛伏時間的時間’而相較於該 作時紐為對應該刷新之核心操 取操作。％卩了在辭導體記憶體裝置1中實現高速存 如制，可藉新模式、外部刷新模式）之潛伏控 了糟由使用弟4圖所示之一潛 =暇-顯示該潛伏職的 Γ11Τ之存取控制單如中。該潛伏計數器具 =:=—潛伏計數器切、一潛伏計數_、 以及開關SWBO與SWBi。 23 1271742 該外部刷新命令ExREF CMD輸入至該RS正反器41之 設定輸入(S)，而該自我刷新致能命令SREFEN CMD與該斷 電命令PDEntry輸入至該RS正反器41之重置輸入(11)。該1^ 正反器41之輸出提供至該等開關SWB0與SWB1。 5 該潛伏計數器A 42是用於計算由來自外部之命令信號 CMD執行的存取操作所需之時間的一計數器，並輸入該半 導體圮憶體裝置1内部使用之一系統時鐘信號INT_CLK。該 ’曰伏汁數器A 42之輸出能夠經由該開關8^^〇而輸入至該 ’曰伏叶數器R 43，而其亦可經由該開關SWB1而輸出作為一 1〇資料時鐘DQ-CLK。 戶干此外，該潛伏計數器R 43是用於計算執行該刷新操作 名二而之時間的—計數器，而其輸出能夠輸出作為該資料時 ·· Q CLK：。順帶一提，當該資料信號Dq於該讀取操作或 該寫入操作期間變為有效時，該資料時鐘叫clk是顯示時 間之一信號。 . °亥等開關SWBO與SWB1可藉由該rS正反器41之輸出 開啟/關閉控制（開/關控制），組成該等開關藉此其中 個開關可根據該&8正反器41之輸出來導通，換士 可單獨被導通。 、" 20 於一、 s魏Ζ初始狀態中，該RS正反器41初始化藉此該開關 通，而該開關SWB1截止。此狀態會維持， ^亥外部刷新命令ExREF CMD為止，而第4圖所 叶數考Φ，4 、曰 W 该潛伏計數器A 42與該潛伏計數器R 43會實行 s异。因此，辭㈣雜縣置1巾，會計算執行二存取 24 1271742 操作與該刷新操作所需之潛伏時間，直到該外部刷新命令 ExREF CMD從外部輪入為止。 當輸入該外部刷新命令ExREF CMD時，會設定該RS 正反器41 ’並藉由其輪出來使該開關SWBO截止與該開關 5 SWB1導通。因此，第4圖所示之潛伏計數器中，用於計算 執行該刷新操作所需之時間的潛伏計數HR 43便不需計 算，而僅實行該潛伏計數器A 43之計算。亦即，會計算執 行該存取操作所需之潛伏時間。 此外，當輸入該外部刷新命令ExREFCMD或該斷電命 U)令PD Entry時，會重置該Rs正反器4卜而藉由其輸出該開 關SWBO導通並且該開齡侧截止。因此，第4圖所示之潛 料數器巾，該潛伏計數做歸伏計數紅43會^ 订什异’並計算執行該存取操作與該刷新操作所需之潛伏 時間。 m 15 20 如上所述，該外部刷新模式中，會計算執行來自外部 之命令信號CMD要求的存取操作所需之潛伏時間，而於 該外部刷新模式之操作模式中，會計算執行該_摔作所 需之潛伏_，以輯算執㈣要求的絲操作所需之、、既 伙時間。亦即，於非該外部刷新模式(具體而言，二 新模式）之操作模式中，-顯順序會包括在—存路 中，而於該外部刷新模式中，該刷新順序不會 取通路中，於是’該外部刷新模式可比其鱗 = 一更高速的存取操作。 供式貫現 第5圖是顯示第1圖所示之陣列控制電路7之配置範例 25 1271742 的方塊圖，而該陣列控制電路7除了具有第5圖所示之記憶 體陣列晶胞8之外，還具有個別的電路51至61。 第5圖中，一方塊選定指示電路51、一字線(WL)選定指 示電路52、一感測放大器（SA)選定指示電路53、一行線(CL) 5 選定指示電路54、以及一放大器（AMP)致動指示電路55用 來控制個別對應之一方塊選定電路56、一字線選定電路 57、一感測放大器致動電路58、一行線選定電路59、以及 — 一放大器致動控制電路60的操作時序。 ® 該方塊選定電路56根據從該位址解碼器5提供之一方 10塊選定位址信號BLSA，來選擇性致動一位元線轉換信號 βΤ ’與不致動一預充電信號線BRS。該字線選定電路57根 據從該位址解碼器5提供之一字線選定位址信號WLSA，來 選擇性致動該字線WL。該感測放大器致動電路58會致動一 感測放大器驅動信號線LE。 15 該行線選定電路59根據從該位址解碼器5提供之一行 ^ 線選定位址信號(：：1^人，來選擇性致動該行線CL。該放大器 • 致動控制電路60致動用於致動一放大器61之一放大器驅動 ' #號線AEN。該放大器61放大並輸出從該記憶體晶胞陣列8 讀取之資料至該資料信號控制電路6。 20 在此’上述致動該等信號線（包括選定操作）之個別電路 56至60的操作，會根據來自個別的對應指示電路^至“之 指示來依序執行。 具體而言，首先，根據從該晶片控制電路4提供之一控 制信號，與從純址解碼ϋ5提供之_陣贿定位址信號 26 1271742 ARSA，該指示會從該方塊選定指示電路51發出至該方塊選 定電路56。之後，在該指示從該方塊選定指示電路51發出 的情況下，該指示會從該字線選定指示電路52發出至該字 線選定電路57。 5 之後，該指示會依序同樣地從該感測放大器選定指示 電路53發出至該感測放大器致動電路58、從該行線選定指 示電路54發出至該行線選定電路59、以及從該放大器致動 指示電路55發出至該放大器致動控制電路60。然而，在指 示從該感測放大器選定指示電路53與該行線選定指示電路 10 54兩者發出的情況下，會發出從該放大器致動指示電路55 至該放大器致動控制電路60之指示。 第6A圖是一電路圖，其顯示第1圖所示之記憶體晶胞陣 列8的配置，並於圖式中由該等多個記憶體晶胞組成之記憶 體晶胞陣列8中，顯示一個記憶體晶胞及其週邊電路。第6B 15 圖是一說明第6A圖所示之電路中的資料讀取操作之時序 圖。 第6A圖中，C1表示一電容，NT1至NT17表示N通道類 型的電晶體，PT1至PT3表示P通道類型的電晶體。該電容 C1與該電晶體NT1構成一個記憶體晶胞（1T1C類型的記憶 20體晶胞）。NT3至NT5的電晶體群組與NT13至NT15的電晶體 群組，個別構成預充電電路72與75。該等電晶體NT11、 NT12、PT2、與PT3構成一感測放大器73。一參考數字74 表示一反換器。 一個位元的資訊儲存於該記憶體晶胞71之電容C1。當 27 1271742 讀取儲存於該記憶體晶胞71(電容Cl)中之資料時，其操作 將參照第6B圖來說明。 順帶一提，當無任何資料讀取操作、資料寫入操作、 或刷新操作執行時，會致動位元線轉換信號線BTO、BT1以 5 及預充電信號線BRS0、BRS1並且其位於、、IT狀態。因此， 位於預充電電路72、75之電晶體NT3至NT5、NT13至NT15， 以及電晶體NT6、NT7、NT16、與NT17會導通，而該等位 元線BL與/BL之電位會變為相等的電位。 當讀取資料時，首先，除了對應該記憶體晶胞71之位 10 元線轉換信號線BTO(第6A圖所示之電路中的位元線轉換 信號線BT1)與該預充電信號線BRSO之外，其他位元線轉換 信號線會不致動變為、、I/7狀態。因此，該預充電電路72 會變為一非操作狀態，而電晶體NT16'NT17會變為非導通 狀悲（釋放該感測放大器73之重置狀態）。該位元線轉換信號 15 線BTO維持在〃狀態。 接著，當該字線WL選擇性致動變為、、Η〃狀態時，該 電晶體ΝΤ1導通，而儲存於該電容C1之資料會讀取至該位 元線BL。藉此，該位元線BL之電位會根據儲存於該電容C1 之資料而改變（SQ1)。在此，電晶體NT6、NT7會位於導通 2〇 狀態，電晶體NT16、NT17會位於非導通狀態，於是，位元 線BL、/BL之資料（電位）會經由該電晶體NT6、NT7提供至 該感測放大器73。 接著，當一感測放大器驅動信號線LE致動變為 狀態時，電晶體NT8、PT1會導通來實行一電源供應，而唁 28 1271742 感測放大器73開始操作，因而放大該等位元線bl、/BL之 資料(SQ2)。隨後，當該行線CL選擇性致動變為、、η〃狀態 時，作為行閘極之電晶體ΝΤ9、ΝΤ10導通，而該等位元線 BL、/BL之放大資料會輸出至該等資料匯流排db、 5 /DB(SQ3) 〇 之後，該行線CL會不致動變為、、L〃狀態，並實行將 该頊取資料重新寫入至該記憶體晶胞71(電容c1)(Sq4)，接 著，該字線WL會不致動變為、、L〃狀態。再者，該感測放 大器73藉由將該感測放大器驅動信號線LE不致動變為、、1/ 1〇狀態來變為非操作狀態之後，該資料讀取操作可藉由致動 °亥荨所有的位元線轉換信號線ΒΤ0、BT1、以及預充電彳古號 線BRS0、BRS1來終止。 、順帶一提，該記憶體晶胞71之資料寫入操作與習知方 式相同，其說明將不再重述。

第7A圖與第7B圖是顯示根據本實施例之半導體記憶 體裝置1的操作範例之時序圖。第7A圖與第7B圖中，當一 口貝取才呆作根據來自外部之一命令信號復〇而執行的案 中，其顯示來作為一範例。 第7A圖是顯示於該自我刷新模式中之讀取操作的 圏 Ο 1 當於時間T10,接收來自外部之—命令信於 作之存取要求時’該半導體記憶體裝置1;執行4 操作。在此’當接收該命令信號CMD : …當該記憶體晶胞陣列8之刷新操作根據來自該刷新計 29 1271742 時器3之自我刷新信號SREF來要求或執行時，^、 新操作後，該半導體記賴裝置丨會執 ^ ^一刷 作。 受求之碩取操 5 10 15 因此，如第7A圖所示，該自我刷新模 的-潛伏時間LTS，是由用於執行該刷新操作之—= 週期(所示範财之四個_)，與執行根據來 轉 令信號⑽的讀取操作之一週期(所二之1 所組成。因此，當接收該命令信號咖作出之中之二個循環） 從時㈣剩該潛料_之_Ti7pJ，由要 刼作讀取之貧料ΙΑ、2A、與从會從該半 ο 輸出作為資料信號DQ。 、思體裝置1 第糊是顯示該外部刷新模式中之讀取操作的 圖 Ο Τ 當於時間T20,接收來自外部之一命令 棘操^存取要求時，該半導體記憶體裝置^立即= 外3作。該記憶體晶胞陣列8之刷新操作會於該 卜⑽新料t，根據來自外部之外部騎命令來執行。 20 期 的刷新考量有關該命令信號⑽作出之讀取操作 期。$ ’並且也不需要使鋪新射可執行的-個週 A —二 A外邛刷新模式之讀取操作的潛伏時間LTE，僅 产取二丁根據該來自外部如第78圖所示之命令信號CMD的 接收:作之趨期(所示範例尹之三個循環)所組成。因此，當 〜命令imcMD作出之存取要求時，從時間T2〇經過 30 1271742 該潛伏時間LTS之時間T23開始，由該讀取操作讀取之資料 ΙΑ、2A、與3A會從該半導體記憶體裝置1輪出作為該等資 料信號DQ。 第8圖是一顯示根據本實施例之半導體記憶體裝置1的 5 命令範例之圖形。 第8圖中，CLK表示一系統時鐘信號，CE2表示一第二 曰曰片允許j吕號，/CE1表示一第一晶片允許信號，表示一 刷新#號，/ADV表示一位址有效信號，/〇E表示一輸出允 許信號，/WE表示一寫入允許信號，/UB表示一上位元組允 10許信號，/LB表示一下位元組允許信號。順帶一提，附加於 4吕號標記之符號、、/〃顯示該信號是一負邏輯。

在此，該第一晶片允許信號/CE1於習知著名的SRAAM 或偽SRAM中，對應至該晶片允許信號/CE，而該第二晶片 允許信號CE2用於控制該斷電模式是否有效，並亦稱為一信 15 號、'ZZ"。 本實施例中，該外部刷新命令ExREF CMD與該自我刷 新允許命令SREFEN CMD會重新提供。該等命令可藉由重 砂入該刷新信號/RF，並組合多個該刷新信號/rf以及諸 如讀取或寫人(合法命令)之現存命令來實現。藉此，當該外 2〇部刷新不存在時，具有該現存命令之一等效命令系統可得 以維持1¾即可使用該現存之解碼電路(解碼邏輯），等等。 因此，即可以較小變化量，亦即以該現存命令之些許設計 量來加人該外部刷新命令EXREF CMD與該自我刷新允許 命令 SREFEN CMD。 31 1271742 第9A圖是一根據本實施例來顯示安裝於該半導體記憶 體裝置1之一資訊處理系統91的方塊圖。該資訊處理系統91 是由第1圖所示之半導體記憶體裝置（記憶體}1、一記憶體控 制器92、與一處理器（CPU)93所組成。 5 該記憶體控制器92根據來自該處理器（cpu)93等等之 一要求，來控制該半導體記憶體裝置丨。例如，當該記憶體 控制器92從該處理器93接收對該半導體記憶體裝置丨之一 存取要求(資料之s胃取或寫人)時’其根據該半導體記憶體裝 置1之存取要求，來輸出該命令信號^^!)與該位址信號 10 ADD 〇 該處理器93可達到該資訊處理系統91之全面控制，並 發出對該半導體記憶體裝置i之存取要求至該記憶體控制 器92。此外，該資訊處理⑽91中，其他週邊電路料根據 其應用之蜂巢式電話系統等等之一使用等等來設置，而該 15處理器93亦可達到該週邊電路94之控制等等。該等週邊電 路94中，例如，具有一基頻處理電路、一圖形處理電路、 等等。 如第9B圖所示，第9A圖所示之資訊處理系統91中，當 其系統準位之一操作狀態從一致動狀態轉變為一備甩狀態 2〇時，該處理器93將該自我刷新允許命令SREFEN CMD輸入 至該半導體記憶體裝置1(98)，並控制藉此該半導體記憶體 裝置1之操作模式會在該自我刷新模式(96)中。此外，當其 系統準位之操作狀態從該備用狀態轉變為致動狀態時，該 處理器93會將該外部刷新命令ExREF CMD輸入至該半導 32 1271742 體記憶體裝置1(99)，並控制藉 作模式會在該外部刷新模式(97)中㈣體‘以置1之知 資訊辨導體記憶體裝置1之操作模式會根據該 5 10 15 20 系絲=、統91之系統準位的操作狀態來得以控制。當該 7'位之操作狀態於備用狀態時，會執行該自我刷新操 ’而當該线準位之操作狀態於致動狀㈣，會執行該 °刷，作’因而可縮短潛伏時間並實現高速存取操作。 提，當於該外部刷新模式24a中接收該斷電命令 =Entry)時’上述說明中，根據本實施例之半導體記憶體 、1會轉換成具有自我刷新之斷電模式！，其與於該自 我刷新模式中接收該斷電命令之案例相同，而之後接收到 該斷電釋放命令(PD触)時，其轉換成該自我刷新模式 23A。亦即，於該斷電模式中接收該斷電釋放命令㈣触） 時’不論其轉換成該斷電模式前的狀態，根據本實施例之 半導體記憶體裝置i會受控制來轉換成該自我刷 23A。 因此，在該半導體記憶體裝置丨從該外部刷新模式轉換 成該斷電模式之後，需輸入該等斷電釋放命令(pD _)與 外部刷新命令(ExREF CMD)兩個命令，來控制其再次轉換 成該外部刷新模式。

因此，如第10圖所示，可組配來進一步設置對應該外 部刷新模式之斷電模式24D，藉此於該斷電模式24D中接收 該斷電釋放命令(PD Exit)時，即可轉換成該外部刷新模式 24A。亦即，當於該斷電模式中接收該斷電釋放命令(pD 33 1271742 電模式之前來轉換成

Exit)時，其可組配藉此於轉換成該斷 該操作模式。 第關是-根據本實施例來說明該半導體記憶體裝置 1的狀態控制之另-範例的圖形。第10圖中， 之參考數字與標記是时指·叫相對應之元件:而: 説明將不再重述。 /

10 弟10圖所示之圖形中，當於該外部刷新模式之備用狀 態24A接收該斷電命令(PD Entry)的一時間點時，並轉換成 該斷電模式㈣而叫職卿^且當於該斷電横式施接 收該斷電釋放命令(PD Exit)時，其轉換成該外部刷新模式 之備用狀,％24A，這與第2圖所示之圖形不同。順帶—提， 該斷電模式24D中，該自我刷新操作會於該半導體記憶體裝 置1内部執行。 如上所述，會設置對應該外部刷新模式之斷電模式 15 24D，0此在該半導體記憶體裝41從該外部刷和莫式轉換 成§亥斷電模式之後，即可僅藉由輸入該斷電釋放命令

Exit)，來控制該半導體記憶體裝置丨再次轉換成該外部刷新 模式。 順帶一提，當該半導體記憶體裝置丨之狀態控制設定為 20如第10圖所示時，該斷電命令PD Entry並不會輸入至如第 3A圖所示之刷新控制單元丨丨，以及如第4圖所示潛伏計時器 中之該等個別RS正反器31、41的重置輸入(R)，但僅有該自 我刷新致能命令SREFENCMD會輸入。藉此，該等RS正反 器31、41之輸出並不會由該斷電命令PD Entry來重置，並 34 1271742 且即使輪入該斷電命令Ρϋ Entry但尚未轉換成該斷電模式 之前，仍可保持其狀態。 此外’於該同步模式中通常需要一高速存取，於是， 上述說明中，於該自我刷新模式與該外部刷新模式間切 5換，換言之，根據該自我刷新信號SREF或該外部刷新命令

ExREF CMD是否可能只在該同步模式中來切換執行該刷 新操作，但其亦可設定為藉此可以在該非同步模式中進行 切換。 具體而言，該刷新操作根據該外部刷新命令ExRef 10 CMD來執仃之外部刷新模式，以及該刷新操作根據該自我 刷新㈣SREF|執行之自我刷新模式，亦可重新設置於該 非同步模式中，㈣狀態控制可與該同步模式同樣來達 成。此案例中，即可藉由縮短亦於該非同步模式中之存取 時間來實現高速存取操作。 --------丨ή以工列平几的該等個別開 關SWA0、SWA卜以及第4圖所示之潛伏計數㈣該等個別 開關SWBG、SWB卜可由例如，轉換閘極所組成。此外， 該等開關SWA0、勒、s_、與麵可實現選擇 20 作，而該選擇性操作在不侷限於該等開關之下，可藉由使 用一選定器或一邏輯電路來實現。 根據本發明，當該刷新操作根據來自外部之 來執行時，根據來自外部、僅且右勒斤要未 僅/、有執仃该刼作所需之時間 的存取要求，或是根據不包括執行該卿操作所需之時門 的存取要求，即可執行該記憶體晶胞陣列之存取操作^ 35 1271742 此’當該刷新操作根據來自外部之刷新要求來執行時 車父於該刷新操作根據該内部刷新要求來執行的案例，'…目 執行該刷新操作所需之時間而言，即可縮短有關該來自、 部之記憶體晶胞陣列的存取要求之潛伏時間，因此即可 現一半導體記憶體裝置之高速存取操作。 順帶一提，上述之本實施例在各方面均視為舉例解▲兒 而非限制，而該申請專利範圍之等效元件中的意義與矿 之任何改變，皆意欲包括在其中。本發明在不達背其2 = 特性之精神下，可於其他特定型式中來具體化。 土 10 15 20 【陶式簡單說明】 第1圖是一根據本發明之一實施例，顯示一半導體i 體裝置之一配置範例的方塊圖； ―己隐 第2圖是一根據本實施例來說明該半導體記憶體 的一狀態控制之圖形； ~、置 第3A圖與第3B圖是顯示一刷新控制單元之配 的圖形； -罝钝例 第4圖是一顯示一潛伏計數器之配置範例的圖形； 第5圖是-顯示，列控制電路之配置範例的圖形； 第6A圖是一顯示於一記憶體晶胞陣列與週邊電路之 記憶體晶胞的配置範例之圖形； 一 的圖Γ.Β圖是—顯村關該記憶體日日日胞之—㈣讀取顺序 第7A圖與第7B圖是顯示根據本實施例之半 體裝置的操作範例之時序圖； °己憶 36 1271742 第8圖是一顯示根據本實施例之半導體記憶體裝置的 中令範例之圖形； 第9Α圖與第9Β圖是根據本實施例來說明應用該半導 體^己憶體裝置之一資訊處理系統的圖形； 第10圖是一根據本實施例來說明該半導體記憶體裝置 的狀態控制之另一範例的圖形； 第11圖是一顯示一傳統偽SRAM之一配置的方塊圖；以 及 第12 A圖與第丨2 B圖是顯示該傳統偽s R A Μ之操作的時 10序圖。 【主要元件符號說明】 b··半導體記憶體裝置 lA、2A、3A··.資料 2···配置暫存器 3···刷新計時器 4···晶片控制電路 5···位址解碼器 6···資料信號控制電路 7···陣列控制電路 8···記憶體晶胞陣列 9···介面電路 11…刷新控制電路 12…位址控制電路 13…命令暫存器 14…位址暫存器 21A…非同步模式 21B、23B、24B…讀取操作或 寫入操作 21C、23C· · ·電源切斷、省電模式 22…配置暫存器設定命令 23A···同步備用w/自我刷新 24A…同步備用w/0自我刷新 24C···刷新操作 24D…電源切斷模式 31、 41〜rs正反器 32、 "刷新控制器 33、 34···非或閘電路 37 1271742 35…脈寬延伸電路 60···放大器啟動控制電路 42…潛伏計數器A 61···放大器 43…潛伏計數器R 71…記憶體晶胞 51…方塊選定指示電路 72、75…欲充電電路 52…字線選定指示電路 73…感測放大器 53…感測放大器選定指示電路 74…參考數字 54…行線選定指示電路 9l···資訊處理系統 55…放大器啟動指示電路 92…記憶體控制器 56…方塊選定電路 93…處理器 57…字線選定電路 94···週邊電路 58…感測放大器啟動電路 59…行線選定電路 96、97、98、99…方塊 38

Claims (1)

1271742 十、申請專利範圍·· L —種半導體記憶體裝置，包含： 記憶體晶 叹置有儲存資料之多個記憶體晶胞的一 胞陣列； 7刷新控制單元，能夠根據從外部輸入之一外部刷 新要求、或内部產生之一_刷新要求，來切換是否執 ^用於保持儲存於該等記憶體晶胞内之f料的—刷新 操作’並根據該刷新要求來指出該刷新操作之執行；以 及 …-陣顺制單元，用以根據來自朗新控制單元之 該W ’於該記憶體晶胞陣列中執行該刷新操作；而 t該刷新控制單元具有—刷新要求選擇器，用以 =該半導體記憶體裝置之一操作狀態來選定該外部 刷新要求或該内部刷新要求，並且 其中該刷新要求選擇器會於從該外部刷新要求之 二到允許—自我刷新操作之—自我麟允許要求 =輸入為止之一週期期間選定該外部刷新要求，並於 忒週期以外選定該内部刷新要求。 2·如申請專利範圍第1項之半導體記憶體裝置， 其中該刷新控制單元會根據一先前之刷新要求來 =該顯操作之執行，Μ射卜部鑛要求與該内部 3刷新要求互相競爭時，—後續的刷新要求會被忽略。 .Μ請專利朗第1項之何體記憶體裝置 ，更包含： 一内部刷新要求單元，其具有-計時器功能 ’並且 39 1271742 每當-預定週期結束時會產生並輸出該内部刷新要求。 4·如申請專利範圍第1項之半導體記憶體裝置，更包含： '伏期延遲控制單元，用以絲_新操作是否 根據該外部顯要求或勒部職要求來執行，來控制 與針對該記憶體晶胞陣列來自外部的一存取要求有關 之一潛伏期延遲時間。 5·如申請專利範圍第4項之半導體記憶體裝置，

其中該潛伏期延遲控制單元具有用以測量處理來 自外部之該存取要求所需的時間之—第—計數器、與用 以測量處理該刷新操作所需的時間之—第二計數器，以 及根據執行__作之_新要求，來切換除了該第 -計數器外，是否使用該第二計數器。 6·如申請專利朗第1項之半導體記憶體褒置， 7. -中有省電模式能夠設為—操作狀態，於該省電 模式下，該卿操作僅針職記憶體晶_列預先設定 之一個部份區域中的記憶體晶胞來執行。 如申請專利範圍第6項之半導體記憶體襄置， 當該操作狀態從該省電模式轉變到一正常操 挪新控制旱兀根據該内部刷新要求來指出 3新操作之執行，Μ管機_省電模式前之操作 〇·戈口 :寻利範圍第6項之半導體記憶體褒置， 作模式作狀態從該省電模式轉變到-正常操 '該刷新控制單元會根據與轉變至該省電模式 40 1271742 前在該操作狀態中選定之該刷新要求相同的刷新要 求，來指出該刷新操作之執行。 9.如申請專利範圍第1項之半導體記憶體裝置， 其中該外部刷新要求是藉由組合一新提供信號與 一現存命令信號來發出。 η ΐθ.如申請專利範圍第1項之半導體記憶體裝置， 、^中有—相步操作模式與—时操作模式能夠 U並切換為_操作狀態，其巾於該非同步操作模式 下’來自外部針對該記憶體晶胞陣列之存取操作係盘一 輸入日非同步執行，砂制 存取操㈣與該時鐘信號同步執行，而且式下，該 其中該_控制單元能㈣於該 下，切換是否根據該外部刷新要求或=作核式 執行該刷新操作。 冏4刷新要求來 U·如申請專利範圍第Η)項之半導體記憶體裝置， /、中該知作狀態可任音從# ΡΙ + 4σ 該非同步摔作料_ 足5亥同步知作楔式切換到 々呆作核式，而該刷新操作於 下係根據該内部刷新要求來執行。Θ步操作模式 12·如申請專利範圍第购 JL中兮導體心隐體裝置， -中該刷新控制單元能夠進_ 模式下，切換是隸同步操作 求來執行_新操作。 椅要求_内部刷新要 13.-種資訊處理系統，包含： 如申請專利範圍第6項所述之 卞等體記憶體裝 41 1271742 置； 一控制裝置，用於控制與管理該半導體記憶體裝置 之一操作狀態，並能夠輸出一外部刷新要求給該半導體 記憶體裝置。 14.如申請專利範圍第13項之資訊處理系統， 其中該半導體記憶體裝置之該操作狀態係根據該 資訊處理系統之操作狀態來控制。

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