KR960002867A - 필드 시일드 (field-shield) 분리구조를 가지는 반도체 장치와 그의 제조방법 - Google Patents

필드 시일드 (field-shield) 분리구조를 가지는 반도체 장치와 그의 제조방법 Download PDF

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Abstract

반도체 장치는, 제1도전형(conductivity type)의 반도체 기판; 상기 반도체 기판의 표면 위에서 서로 격리되어 형성되고 또한 제1방향에서 평행하게 연장되어 인접해 있는 모든 두개의 필드 시일드 분리구조 사이에 소자형성 영역을 형성하는 다수의 필드 시일드 분리구조; 상기 반도체 기판의 표면에서 상기 제1방향으로 연장되는 상기 개개의 소자형성 영역의 대향하는 측면에 근접하는 부분에 형성된, 상기 제1도전형과 다른 한 쌍의 제2도전형의 불순물 확산층; 상기 제1방향과 교차하는 제2방향으로 연장하여 상기 반도체 기판의 표면위에 서로 격리되어 형성되는 다수의 횡방향 영역; 및 상기 반도체 기판의 표면 위에서 상기 횡방향 영역과 소자형성 영역과의 교차점에 대응하는 부위에 형성되며 상기 반도체 기판으로 부터 절연되고, 또한 상기 횡방향 영역을 따라 정렬되는 다수의 게이트 전극구조를 포함하고, 상기 반도체 소자들이 상기 교차점들에 각각 형성되고, 이 개개의 교차점이, 이 교차점들 중의 하나에 배치된 상기 한 쌍의 불순물 확산층의 부분과, 이 불순물 확산층 사이에 형성되는 채널영역 및 한 교차점에 형성되는 상기 게이트 전극 구조의 하나로 형성된다. 또한, 반도체 장치를 제조하는 방법은, 반도체 장치를 구성하는 이상의 구성품을 형성하는 개개의 단계를 포함한다.

Description

필드 시일드(field-shield) 분리구조를 가지는 반도체 장치와 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일 실시예에 따른 스택트 게이트 형EEPROM의 메모르셀 부분의 구조를 도시하는 평면도.
제2도는 제1도의 선A-A을 따라 취한 단면도.

Claims (23)

  1. 반도체 장치에 잇어서, 제1도전형(conductivity type)의 반도체 기판; 상기 반도체 기판의 표면 위에서 서로 격리되어 형성되고 또한 제1방향에 평행하게 연장되어 인접해 있는 모든 두개의 필드 시일드 분리 구조 사이의 공간에 소자형성 영역을 형성하는 다수의 필드 시일드 분리구조; 상기 반도체 기판의 표면에서 상기 제1방향으로 연장되는 상기 개개의 소자형성 영역의 서로 대향하는 측면에 근접하는 부분에 형성된, 상기 제1도전형과 다른 한쌍의 제2도전형의 불순불 확산층; 상기 제1방향과 교차하는 제2방향으로 연장하여 상기 반도체 기판의 표면위에 서로 격리되어 형성되는 다수의 횡방향 영역; 및 상기 반도체 기판의 표면 위에서 상기 횡방향 영역과 소자형성 영역과의 교차접에 대응하는 부위에 형성되며 상기 반도체 기판으로 부터 절연되고, 또한 상기 횡방향 영역을 따라 정렬되는 다수의 게이트 전극구조를 포함하고, 상기 반도체 소자들이 상기 교차점들에 각각 형성되고, 이 개개의 교차점이, 이 교차점들 중의 하나에 배치된 상기 한 쌍의 불순물 확산층의 부분과, 이 불순물 확산층 사이에 형성되는 채널 영역 및 한 교차점에 형성되는 상기 게이트 전극구조의 하나로 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 기판의 표면위에 절연막을 사이에 두고 상기 제1방향으로 연장되는 하나이상의 시일드 전극을, 상기 개개의 필드 시일드 분리구조가 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 횡방향 영역에 각각 형성되는 다스의 게이트 배선층을 더 포함하고, 이 개개의게이트 배선층이 관계되는 상기 횡방향 영역의 하나를 따라 배치되는 반도체 소자 그룹의 공통의 제어 게이트로서 작용한 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 반도체 소자가, 이 반도체 소자로 형성된 다수의 메모리셀을 가지는 반도체 기억장치를 구성하고, 또한 상기 게이트 배선층이 반도체 기억장치의 워드선으로서 작용하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 반도체 소자가, 이 반도체 소자로 형성된 다수의 메모리셀을 가지는 반도체 기억장치를 구성하고, 또한 상기 불순물 확산층 쌍의 하나가 반도체 기억장치의 비트선으로서 작용하는 것을 특징으로 하는 반도체 장치.
  6. 반도체 장치로서, 제1도 전형의 반도체 기판; 상기 반도체 기판의 표면 위에서 격리되어 형성되고 또한 길이방형으로 평행하게 연장되어 인접해 있는 모든 두개의 필드 시일드 분리구조 사이에 소자형성 영역을 형성하는 다수의 필드 시일드 분리구조; 상기 반도체 기판의 표면에서 상기 개개의 소자형성 영영의 서로 대향하는 길이방향의 측면에 근접하는 부분에 형성된, 상기 제1도전형과 다른 한 쌍의 제2도전형의 불순물 확산층; 상기 길이방향과 교차하는 횡방향으로 연장하여 상기 반도체 기판의 표면 위에 서로 격리되어 형성되는 다수의 횡방향 영역; 및 상기 반도체 기판의 표면 위에서 상기 횡방향 영역과 소자형성 영역과의 교차점에 대응하는 부분에 형성되고, 또한 이 교차점들 중의 하나에 배치된 한 쌍의 불순물 확산층과 이 불순물 확산층 사이에 형성되는 채널영역을 포함하는 다수의 반도체 소자를 포함하는 반도체 장치.
  7. 제6항에 있어서, 상기 개개의 필드 시일드 분리구조가, 상기 반도체 기판의 표면 위에서 길이방향으로 연장되어 형성되는 시일드 전극과, 길이방향으로 연장되어 서로 대향하는 상기 시일드 전극의 측벽들을 덮기위해 형성되는 측벽 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 개개의반도체 소자들이, 상기 반도체 기판의 표면 위에서 상기 교차점의 하나에 형성되는 게이트 전극구조를 포함하는것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 게이트 전극구조가, 상기 반도체 기판의 표면 위에서 상기 하나의교차점에 형성되는 게이트 절연막과, 이 게이트 절연막에 형성되는 부유 게이트 및 이 부유 게이트 위에 층간(interlayer)절연막을 사이에 두고 형성된 제어 게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 횡방향 영역 중의 하나를 따라 정렬되는 상기 반도체 소자 그룹의 게이트 전극구조위에 형성되는 게이트 배선층을 더 포함하고, 이 게이트 배선층이 상기 반도체 소자 그룹의 공통의제어 게이트로서 작용하는 것을 특징으로 하는 반도체 장치.
  11. 반도체 장치에 있어서, 제1도전형의 반도체 기판; 상기 반도체 기판의 표면 우에서 서로 격리되어 형성되고 또한 제1방향으로 평행하게 연장되어 인접해 있는 모든 두개의 필드 시일드 분리구조 사이에 소자형성 영역을 형성하는 다수의 필드 시일드 분리구조; 상기 반도체 기판의 표면에서 상기 제1방향으로 연장되며 상기 개개의 소자형성 영역의서로 대향하는 측명의 근접하는 부분에 형성되는, 상기 제1도전형과 다른 한 쌍의 제2도전형의불순물 확산층; 상기 제1방향과 직교하는 제2방향으로 연장하여 상기 반도체 기판의 표면 위에 서로 격리되어 형성되는 다수의 횡방향 영역; 상기 반도체 기판의 표면 위에서 상기 횡방향 영역과 소자형성 영역의 교차점에 대응하는 부분에 이 반도체 기판으로 부터 전기적으로 절연되어 각각 형성되고, 또한 상기 횡방향 영역을 따라 정렬되는 다수의 게이트 전극; 그리고 상기 횡방향 영역에 각각 형성되며, 상기 횡방향 영역의 하나를 따라 정렬되는 게이트 전극 그룹 위에 상이 게이트 전극으로 부터 전기적으로 절연되어 배치되는 다수의게이트 배선층을 포함하고, 반도체 소자들이 상기 교차절들에 각각 형성되고, 이 개개의 교차점은, 이 교차점들 중의하나에 배치되는 상기 한 쌍의 불순물 확산층과 이 불순물 확산층 사이에 형성되는 채널영역 및 부유 게이트로서 기능하고 한 교차점에 형성되는 상기 게이트 전극의 하나로 이루어지며, 또한 상기 개개의 게이트 배선층이, 이 게이트 배선층이 배치되는 반도체 소자 그룹의 공통의 제어 게이트로서 작용하는것을 특징으로 하는 반도체 장치.
  12. 반도체 장치의 제조 방법으로서, 제1도전형의 반도체 기판의 표면 위에서, 제1절연막과 도전막 및 제2절연막을 이 순서대로 포함하는 복합층을 형성하는 단계; 상기 복합층을 엣칭하여 상기 반도체 기판의 표면 위에서 길이방향으로 평행하게 소정간격으로 격리되어 연장하는 소자 분리영역들에, 다수의 소자 분리구조를 각각 형성하는 단계; 상기 소자 분리구조를 마스크(mask)로서 사용하고 상기 반도체 기판의 표면에서, 상기 개개의 소자 분리구조의 서로 대향아는 길이방향의 측면에 경사 이온주입법으로 상기 제1도전형과 다른 한 쌍의 제2도전형의 불순물 확산층을 형성하는 단계; 및 상기 소자 분리구조를 포함하는 상기 반도체 기판의 표면 위에 소정 패턴의 게이트 구조를 형성하는 단계를 포함하는 반도체 기판의 표면 위에 제3절연막을 형성하는 것과, 상기 제3절연막 위에, 상기 인접하는 모든 두개의 필드 시일드 분리구조 사이에 형성되는 소자 형성영역과 상기 길이방향에 수직한 횡방향으로 평행하게 연장하여 반도체 기판의 표면 위에 형성되는 횡방향 영역의 교차점에 대응하는 부분에, 다결정 실리콘 막의 게이트 전극을 형성하는 것 및 상기 횡방향 영역에 상기 게이트전극으로 부터 전기적으로 절연하여 게이트 배선층을 각각 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  13. 내용없음
  14. 필드 시일드 분리구조를 가지는 반도체 장치에 있어서, 반도체 기판위에 형성되는 제1절연막 : 상기 제1절연막 위에 셩성되는 제1벌연막과 더불어 상기 필드 시일드 분리구조를 구성하는 시일드 전극 : 상기 반도체 기판 위에서 제2절연막을 사이에 두고 상기 시일드 전극에 인접한 부분에 형성되며, 제3절연막에 의해 상기 반도체 기판으로 부터 절연되는 트랜지스터의 게이트 전극; 및 상기 제2절연막 밑에 있는 부분의 상기 반도체 기판에 형성되면 상기 트랜지스터의 소오스 또는 드레인으로서 작용하는 불순물 확산층을 포함하는 것을 특징으로 하는 반도체 장치
  15. 제14항에 있어서, 상기 제1절연막의 두께가 상기 제3절연막의 두께보다 작은 것을 특징으로 하는 반도체 장치.
  16. 제14항에 있어서, 상기 게이트 전극이 상이 트랜지스터의 부유 게이트로서 작용하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 제4절연막을 사이에 두고 상기 언급한 게이트 전극에 형성되는 제2게이트 전극을 더 포함하는 것을 특징으로 하는 반도체 장치.
  18. 반도체 장치로서, 반도체 기판 위에 형성되는 제1절연막; 상기 제1절연막 위에 형성되는 소자분리용의 제1 및 제2전극; 상기 제1및 제2전극의 개개의 단부에 인접하는 부분의 반도체 기판에 서로 대향하여 형성되는 불순물 확산층; 및 상기 반도체 기판에 있는 불순물 확산층 사이에 형성되는 능동영역을 포함하는 반도체 장치.
  19. 제18항에 있어서, 상기 능동영역에서 제2절연막을 사이에 두고 형성되는 트렌지스터의 게이트 전극구조를 포함하는것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서, 상기 게이트 전극구조는 절연층으로 완전히 둘러싸인 부유 게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  21. 제20항에 있어서, 상기 게이트 건극구조가, 제3절연막을 사이에 두고 상기 부유 게이트에 형성되는 제어 페이트를 더 포함하는 것을 특징으로 하는 반도체 장치.
  22. 제20항에 있어서, 사이기 절연층이, 상기 개개의 제1및 제2전극과 상이 게이트 전극구조 사이의 절연을 하며 또한 이 개개의 제1및 제2전극의 측면을 둘러싸는 측벽 절연층을 포함하는 것을 특징으로 하는 반도체 장치.
  23. 제22항에 있어서, 상기 측벽 절연층이 상기 불순물 확산층 위에 형성되는 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950014537A 1994-06-03 1995-06-01 필드 시일드 소자 분리 구조체를 가지는 반도체 장치와 그의 제조방법 KR0184071B1 (ko)

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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801076A (en) * 1995-02-21 1998-09-01 Advanced Micro Devices, Inc. Method of making non-volatile memory device having a floating gate with enhanced charge retention
US5589413A (en) * 1995-11-27 1996-12-31 Taiwan Semiconductor Manufacturing Company Method of manufacturing self-aligned bit-line during EPROM fabrication
US5828120A (en) * 1996-02-23 1998-10-27 Nippon Steel Corporation Semiconductor device and production method thereof
JP2965061B2 (ja) * 1996-04-19 1999-10-18 日本電気株式会社 電荷結合素子およびその製造方法
US5900661A (en) * 1996-09-18 1999-05-04 Nippon Steel Corporation EEPROM with bit lines below word lines
JPH10163311A (ja) * 1996-11-27 1998-06-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100447218B1 (ko) * 1997-02-12 2004-10-14 주식회사 하이닉스반도체 플래쉬메모리소자의구조및그제조방법
US6288423B1 (en) 1997-04-18 2001-09-11 Nippon Steel Corporation Composite gate structure memory cell having increased capacitance
JPH1117000A (ja) 1997-06-27 1999-01-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3201370B2 (ja) * 1999-01-22 2001-08-20 日本電気株式会社 不揮発性半導体記憶装置及びその製造方法
JP4117998B2 (ja) * 2000-03-30 2008-07-16 シャープ株式会社 不揮発性半導体記憶装置、その読み出し、書き込み方法及び消去方法、その製造方法
FR2823900B1 (fr) * 2001-04-20 2003-08-15 St Microelectronics Sa Memoire non volatile de type famos
CN1331216C (zh) * 2002-06-17 2007-08-08 旺宏电子股份有限公司 氮化硅存储器件及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164806A (en) * 1990-05-23 1992-11-17 Mitsubishi Denki Kabushiki Kaisha Element isolating structure of semiconductor device suitable for high density integration
JPH05136429A (ja) * 1991-11-08 1993-06-01 Oki Electric Ind Co Ltd 半導体記憶装置およびその動作方法
JPH05198778A (ja) * 1992-01-23 1993-08-06 Sony Corp 不揮発性半導体記憶装置の製造方法
US5498898A (en) * 1993-12-28 1996-03-12 Nippon Steel Corporation Semiconductor device using element isolation by field shield

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Publication number Publication date
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