KR20160141357A - Flexible display device and fabrication method of the same - Google Patents
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Abstract
Description
본 발명은 플렉서블 표시 장치 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 벤딩에 따른 크랙 발생을 줄일 수 있는 플렉서블 표시 장치 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE
표시 장치는 표시화면에 다양한 이미지를 표시하여 사용자에게 정보를 제공한다. 최근 벤딩(bending) 가능한 표시 장치가 개발되고 있다. 플렉서블 표시 장치는 평판 표시 장치와 달리, 종이처럼 접거나 말거나 휠 수 있다. 형상이 다양하게 변경될 수 있는 플렉서블 표시 장치는 휴대가 용이하고 사용자의 편의성을 향상시킬 수 있다.The display device displays various images on the display screen to provide information to the user. Recently, a display device capable of bending is being developed. Unlike flat panel display devices, flexible display devices can be folded or rolled like paper. The flexible display device whose shape can be changed variously is easy to carry and can improve the convenience of the user.
본 발명의 목적은 벤딩에 따른 크랙 발생을 줄일 수 있는 플렉서블 표시 장치를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a flexible display device capable of reducing the occurrence of cracks due to bending.
본 발명의 다른 목적은 벤딩에 따른 크랙 발생을 줄일 수 있는 플렉서블 표시 장치의제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a flexible display device capable of reducing the occurrence of cracks due to bending.
본 발명의 일 실시예에 따른 플렉서블 표시 장치는 플렉서블(flexible) 기판 및 도전 패턴을 포함한다. 상기 플렉서블 기판은 벤딩부를 포함한다. 상기 도전 패턴은 적어도 일부가 상기 벤딩부 상에 제공되고, 복수의 그레인(grain)들을 갖는다. 상기 그레인들은 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈(grain size)를 갖는다.A flexible display device according to an embodiment of the present invention includes a flexible substrate and a conductive pattern. The flexible substrate includes a bending portion. At least a portion of the conductive pattern is provided on the bending portion and has a plurality of grains. The grains have a grain size of 10 nanometers (nm) to 100 nanometers (nm).
상기 도전 패턴은 단위 면적 1 제곱마이크로미터(㎛2) 내에 200 내지 1200개의 그레인들을 포함하는 것일 수 있다.The conductive pattern may comprise 200 to 1200 grains within a unit area of one square micrometer ([mu] m < 2 >).
상기 도전 패턴은 금속, 상기 금속의 합금 및 투명 전도성 산화물(Transparent conducting oxide) 중 적어도 하나를 포함할 수 있다.The conductive pattern may include at least one of a metal, an alloy of the metal, and a transparent conducting oxide.
상기 금속은 Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir 및 Cr 중 적어도 하나를 포함하는 것일 수 있다.The metal may include at least one of Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir and Cr.
상기 투명 전도성 산화물은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide) 중 적어도 하나를 포함하는 것일 수 있다.The transparent conductive oxide may include at least one of ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), and ITZO (indium tin zinc oxide).
상기 도전 패턴은 각각이 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 도전 패턴층들을 포함할 수 있다.The conductive pattern may include a plurality of conductive pattern layers each having a grain size of 10 nanometers (nm) to 100 nanometers (nm).
상기 도전 패턴층들 각각은 10 나노미터(nm) 내지 150 나노미터(nm)의 두께를 갖는 것일 수 있다.Each of the conductive pattern layers may have a thickness of 10 nanometers (nm) to 150 nanometers (nm).
상기 도전 패턴층들 각각은 서로 동일한 물질로 구성되는 것일 수 있다.Each of the conductive pattern layers may be formed of the same material.
상기 도전 패턴은 제1 도전 패턴층, 상기 제1 도전 패턴층 상에 제공되는 제1 공기층, 상기 제1 공기층 상에 제공되는 제2 도전 패턴층, 상기 제2 도전 패턴층 상에 제공되는 제2 공기층 및 상기 제2 공기층 상에 제공되는 제3 도전 패턴층을 포함할 수 있다.The conductive pattern may include a first conductive pattern layer, a first air layer provided on the first conductive pattern layer, a second conductive pattern layer provided on the first air layer, a second conductive pattern layer provided on the second conductive pattern layer, An air layer, and a third conductive pattern layer provided on the second air layer.
상기 제1 도전 패턴층 및 상기 제3 도전 패턴층 각각은 10 나노미터(nm) 이상 150 나노미터(nm) 이하의 두께를 갖고, 상기 제2 도전 패턴층은 5 나노미터(nm) 이상 10 나노미터(nm) 미만의 두께를 갖는 것일 수 있다.Wherein each of the first conductive pattern layer and the third conductive pattern layer has a thickness of 10 nanometers (nm) to 150 nanometers (nm), and the second conductive pattern layer has a thickness of 5 nanometers (nm) And may have a thickness less than a meter (nm).
상기 도전 패턴은 Al을 포함하는 제1 도전 패턴층, 상기 제1 도전 패턴층 상에 제공되고, Ti를 포함하는 제2 도전 패턴층 및 상기 제2 도전 패턴층 상에 제공되고, Al을 포함하는 제3 도전 패턴층을 포함하는 것일 수 있다.Wherein the conductive pattern comprises a first conductive pattern layer containing Al, a second conductive pattern layer provided on the first conductive pattern layer and including Ti, and a second conductive pattern layer provided on the second conductive pattern layer, And may include a third conductive pattern layer.
상기 도전 패턴은 Al을 포함하는 제1 도전 패턴층, 상기 제1 도전 패턴층 상에 제공되고, Cu를 포함하는 제2 도전 패턴층 및 상기 제2 도전 패턴층 상에 제공되고, Al을 포함하는 제3 도전 패턴층을 포함하는 것일 수 있다.Wherein the conductive pattern comprises a first conductive pattern layer containing Al, a second conductive pattern layer provided on the first conductive pattern layer and containing Cu, and a second conductive pattern layer provided on the second conductive pattern layer, And may include a third conductive pattern layer.
상기 도전 패턴은 Ti를 포함하는 제1 도전 패턴층, 상기 제1 도전 패턴층 상에 제공되고, Cu를 포함하는 제2 도전 패턴층 및 상기 제2 도전 패턴층 상에 제공되고, Al을 포함하는 제3 도전 패턴층을 포함하는 것일 수 있다.Wherein the conductive pattern comprises a first conductive pattern layer containing Ti, a second conductive pattern layer provided on the first conductive pattern layer and containing Cu, and a second conductive pattern layer provided on the second conductive pattern layer, And may include a third conductive pattern layer.
상기 도전 패턴은 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 배선 및 상기 배선과 전기적으로 연결되고, 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 전극을 포함하는 것일 수 있다.Wherein the conductive pattern is electrically connected to a wiring having a grain size of 10 nanometers (nm) to 100 nanometers (nm) and a wiring having a grain size of 10 nanometers (nm) to 100 nanometers Electrode.
상기 배선은 각각이 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 배선층들을 포함할 수 있다.The wiring may include a plurality of wiring layers each having a grain size of 10 nanometers (nm) to 100 nanometers (nm).
상기 배선층들 각각은 10 나노미터(nm) 내지 150 나노미터(nm)의 두께를 갖는 것일 수 있다.Each of the wiring layers may have a thickness of 10 nanometers (nm) to 150 nanometers (nm).
상기 전극은 각각이 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 전극층들을 포함할 수 있다.The electrode may comprise a plurality of electrode layers each having a grain size of 10 nanometers (nm) to 100 nanometers (nm).
상기 전극층들 각각은 10 나노미터(nm) 내지 150 나노미터(nm)의 두께를 갖는 것일 수 있다.Each of the electrode layers may have a thickness of 10 nanometers (nm) to 150 nanometers (nm).
본 발명의 일 실시예에 따른 플렉서블 표시 장치는 절연층을 더 포함할 수 있다. 상기 배선은 상기 플렉서블 기판 및 상기 절연층 사이에 제공되는 제1 배선 및 상기 절연층 상에 제공되는 제2 배선을 포함하는 것일 수 있다.The flexible display device according to an embodiment of the present invention may further include an insulating layer. The wiring may include a first wiring provided between the flexible substrate and the insulating layer and a second wiring provided on the insulating layer.
상기 제1 배선은 각각이 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 제1 배선층들을 포함할 수 있다. 상기 제2 배선은 각각이 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 제2 배선층들을 포함할 수 있다.The first wiring may include a plurality of first wiring layers each having a grain size of 10 nanometers (nm) to 100 nanometers (nm). The second wiring may include a plurality of second wiring layers each having a grain size of 10 nanometers (nm) to 100 nanometers (nm).
상기 제1 배선층들 및 상기 제2 배선층들 각각은 10 나노미터(nm) 내지 150 나노미터(nm)의 두께를 갖는 것일 수 있다.Each of the first wiring layers and the second wiring layers may have a thickness of 10 nanometers (nm) to 150 nanometers (nm).
본 발명의 일 실시예에 따른 플렉서블 표시 장치는 제1 모드 또는 제2 모드로 동작할 수 있다. 상기 제1 모드에서 상기 플렉서블 기판 및 상기 도전 패턴의 적어도 일부가 벤딩(bending)된다. 상기 제2 모드에서 상기 벤딩이 펼쳐친다.The flexible display device according to an exemplary embodiment of the present invention may operate in a first mode or a second mode. In the first mode, at least a part of the flexible substrate and the conductive pattern is bended. In the second mode, the bending is unfolded.
상기 제1 모드는 벤딩축을 기준으로 어느 한 방향으로 벤딩되는 제1 벤딩 모드 및 상기 벤딩축을 기준으로 상기 어느 한 방향과 반대 방향으로 벤딩되는 제2 벤딩 모드를 포함하는 것일 수 있다.The first mode may include a first bending mode in which the bending axis is bent in one direction with respect to the bending axis and a second bending mode in which the bending axis is bent in a direction opposite to the one direction with respect to the bending axis.
본 발명의 일 실시예에 따른 플렉서블 표시 장치는 플렉서블 표시 패널 및 터치 스크린 패널을 포함한다. 상기 플렉서블 표시 패널은 패널 벤딩부를 포함한다. 상기 터치 스크린 패널은 터치 벤딩부를 포함하고, 상기 플렉서블 표시 패널 상에 제공된다. 상기 플렉서블 표시 패널 및 상기 터치 스크린 패널 중 적어도 하나는 각각이 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈(grain size)를 갖는 복수의 도전 패턴층들을 포함하는 도전 패턴을 포함한다. 상기 도전 패턴은 패널 벤딩부 및 터치 벤딩부 적어도 하나에 포함된다.A flexible display device according to an embodiment of the present invention includes a flexible display panel and a touch screen panel. The flexible display panel includes a panel bending portion. The touch screen panel includes a touch bending portion and is provided on the flexible display panel. At least one of the flexible display panel and the touch screen panel includes a conductive pattern including a plurality of conductive pattern layers each having a grain size of 10 nanometers (nm) to 100 nanometers (nm) . The conductive pattern is included in at least one of a panel bending portion and a touch bending portion.
상기 도전 패턴은 금속, 상기 금속의 합금 및 투명 전도성 산화물(Transparent conducting oxide) 중 적어도 하나를 포함하는 것일 수 있다.The conductive pattern may include at least one of a metal, an alloy of the metal, and a transparent conducting oxide.
상기 도전 패턴층들 각각은 10 나노미터(nm) 내지 150 나노미터(nm)의 두께를 갖는 것일 수 있다.Each of the conductive pattern layers may have a thickness of 10 nanometers (nm) to 150 nanometers (nm).
상기 플렉서블 표시 패널은 복수의 게이트 배선들, 상기 게이트 배선들과 전기적으로 연결되는 복수의 데이터 배선들 및 각각이 상기 게이트 배선들 중 적어도 하나 및 상기 데이터 배선들 중 적어도 하나와 연결되는 복수의 화소들을 포함한다. 상기 게이트 배선들 및 상기 데이터 배선들 중 적어도 하나는 상기 도전 패턴인 것일 수 있다.Wherein the flexible display panel includes a plurality of gate wirings, a plurality of data wirings electrically connected to the gate wirings, and a plurality of pixels each connected to at least one of the gate wirings and at least one of the data wirings . At least one of the gate lines and the data lines may be the conductive pattern.
상기 복수의 화소들은 반도체 패턴, 상기 반도체 패턴과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 박막 트랜지스터를 포함한다. 상기 반도체 패턴, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나는 상기 도전 패턴인 것일 수 있다.The plurality of pixels include a thin film transistor including a semiconductor pattern, a source electrode electrically connected to the semiconductor pattern, and a drain electrode spaced apart from the source electrode. At least one of the semiconductor pattern, the source electrode, and the drain electrode may be the conductive pattern.
상기 터치 스크린 패널은 감지 전극, 상기 감지 전극과 전기적으로 연결되는 패드부, 상기 감지 전극과 연결되는 연결 배선 및 상기 연결 배선과 상기 패드부를 연결하는 팬아웃 배선을 포함한다. 상기 감지 전극, 상기 패드부, 상기 연결 배선 및 상기 팬아웃 배선중 적어도 하나는 상기 도전 패턴인 것일 수 있다.The touch screen panel includes a sensing electrode, a pad portion electrically connected to the sensing electrode, a connection wiring connected to the sensing electrode, and a fan-out wiring connecting the connection wiring and the pad portion. At least one of the sensing electrode, the pad portion, the connection wiring, and the fan-out wiring may be the conductive pattern.
상기 감지 전극은 메쉬(mesh) 형상을 갖는 것일 수 있다.The sensing electrode may have a mesh shape.
본 발명의 일 실시예에 따른 플렉서블 표시 장치는 제1 모드 또는 제2 모드로 동작할 수 있다. 상기 제1 모드에서 상기 도전 패턴의 적어도 일부가 벤딩(bending)된다. 상기 제2 모드에서 상기 벤딩이 펼쳐친다.The flexible display device according to an exemplary embodiment of the present invention may operate in a first mode or a second mode. At least a portion of the conductive pattern in the first mode is bended. In the second mode, the bending is unfolded.
상기 제1 모드는 벤딩축을 기준으로 어느 한 방향으로 벤딩되는 제1 벤딩 모드 및 상기 벤딩축을 기준으로 상기 어느 한 방향과 반대 방향으로 벤딩되는 제2 벤딩 모드를 포함하는 것일 수 있다.The first mode may include a first bending mode in which the bending axis is bent in one direction with respect to the bending axis and a second bending mode in which the bending axis is bent in a direction opposite to the one direction with respect to the bending axis.
본 발명의 일 실시예에 따른 플렉서블 표시 장치는 플렉서블 표시 패널 및 터치 스크린 패널을 포함한다. 상기 터치 스크린 패널은 터치 벤딩부를 포함한다. 상기 터치 벤딩부는 메쉬 형상을 갖는 감지 전극을 포함한다. 상기 감지 전극은 상기 복수의 감지 전극층들을 포함한다. 상기 감지 전극층들은 서로 동일한 물질로 구성되는 것일 수 있다.A flexible display device according to an embodiment of the present invention includes a flexible display panel and a touch screen panel. The touch screen panel includes a touch bending portion. The touch bending portion includes a sensing electrode having a mesh shape. The sensing electrode includes the plurality of sensing electrode layers. The sensing electrode layers may be formed of the same material.
상기 물질은 Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir 및 Cr 중 하나인 것일 수 있다.The material may be one of Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir and Cr.
상기 감지 전극층들 각각은 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다.Each of the sensing electrode layers may have a grain size of 10 nanometers (nm) to 100 nanometers (nm).
상기 감지 전극층들 각각은 10 나노미터(nm) 내지 150 나노미터(nm)의 두께를 갖는 것일 수 있다.Each of the sensing electrode layers may have a thickness of 10 nanometers (nm) to 150 nanometers (nm).
본 발명의 일 실시예에 따른 플렉서블 표시 장치는 제1 모드 또는 제2 모드로 동작할 수 있다. 상기 제1 모드에서 상기 도전 패턴의 적어도 일부가 벤딩(bending)된다. 상기 제2 모드에서 상기 벤딩이 펼쳐친다.The flexible display device according to an exemplary embodiment of the present invention may operate in a first mode or a second mode. At least a portion of the conductive pattern in the first mode is bended. In the second mode, the bending is unfolded.
상기 제1 모드는 벤딩축을 기준으로 어느 한 방향으로 벤딩되는 제1 벤딩 모드 및 상기 벤딩축을 기준으로 상기 어느 한 방향과 반대 방향으로 벤딩되는 제2 벤딩 모드를 포함하는 것일 수 있다.The first mode may include a first bending mode in which the bending axis is bent in one direction with respect to the bending axis and a second bending mode in which the bending axis is bent in a direction opposite to the one direction with respect to the bending axis.
본 발명의 일 실시예에 따른 플렉서블 표시 장치의 제조 방법은 플렉서블 기판을 준비하는 단계 및 상기 플렉서블 기판 상에 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 도전 패턴을 제공하는 단계를 포함하는 것일 수 있다.A method of manufacturing a flexible display device according to an embodiment of the present invention includes the steps of preparing a flexible substrate and providing a conductive pattern having a grain size of 10 nanometers (nm) to 100 nanometers (nm) on the flexible substrate Step < / RTI >
상기 도전 패턴을 제공하는 단계는 금속, 상기 금속의 합금 및 투명 전도성 산화물 중 적어도 하나를 스퍼터링하여 수행되는 것일 수 있다.The step of providing the conductive pattern may be performed by sputtering at least one of a metal, an alloy of the metal, and a transparent conductive oxide.
상기 도전 패턴을 제공하는 단계는 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 도전 패턴층들을 형성하는 단계를 포함하는 것일 수 있다.The step of providing the conductive pattern may include forming a plurality of conductive pattern layers having a grain size of 10 nanometers (nm) to 100 nanometers (nm).
상기 도전 패턴을 제공하는 단계는 금속, 상기 금속의 합금 및 투명 전도성 산화물 중 적어도 하나를 스퍼터링하여 제1 도전층을 형성하는 단계, 상기 제1 도전층 상에 직접적으로, 금속, 상기 금속의 합금 및 투명 전도성 산화물 중 적어도 하나를 스퍼터링하여 제2 도전층을 형성하는 단계 및 상기 제1 도전층 및 상기 제2 도전층의 일부를 마스킹하고 식각하여 상기 도전 패턴을 형성하는 단계를 포함하는 것일 수 있다.Wherein the providing of the conductive pattern comprises: sputtering at least one of a metal, an alloy of the metal, and a transparent conductive oxide to form a first conductive layer; depositing a metal directly on the first conductive layer, Forming a second conductive layer by sputtering at least one of the transparent conductive oxides; and masking and etching a part of the first conductive layer and the second conductive layer to form the conductive pattern.
본 발명의 일 실시예에 따른 플렉서블 표시 장치에 의하면, 벤딩에 따른 크랙 발생을 줄일 수 있다.According to the flexible display device according to an embodiment of the present invention, cracking due to bending can be reduced.
본 발명의 일 실시예에 따른 플렉서블 표시 장치의 제조 방법에 의하면 벤딩에 따른 크랙 발생을 줄일 수 있는 플렉서블 표시 장치의 제조 방법을 제공할 수 있다.According to the method of manufacturing a flexible display device according to an embodiment of the present invention, it is possible to provide a method of manufacturing a flexible display device capable of reducing the occurrence of cracks due to bending.
도 1a, 도 1b 및 도 1c는 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 개략적인 사시도이다.
도 2a 내지 도 2d는 도 1b의 Ⅰ-Ⅰ'선에 대응하는 개략적인 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 개략적인 사시도이다.
도 3b는 본 발명의 일 실시예에 따른 플렉서블 표시 장치에 포함되는 배선의 개략적인 단면도이다.
도 3c는 본 발명의 일 실시예에 따른 플렉서블 표시 장치에 포함되는 전극의 개략적인 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 개략적인 사시도이다.
도 4b는 도 4a의 Ⅱ-Ⅱ'선에 대응하는 개략적인 단면도이다.
도 4c는 본 발명의 일 실시예에 따른 플렉서블 표시 장치에 포함되는 제1 배선의 개략적인 단면도이다.
도 4d는 본 발명의 일 실시예에 따른 플렉서블 표시 장치에 포함되는 제2 배선의 개략적인 단면도이다.
도 5a, 도 5b 및 도 5c는 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 개략적인 사시도이다.
도 6a는 본 발명의 일 실시예에 따른 플렉서블 표시 패널에 포함되는 화소들 중 하나의 회로도이다.
도 6b는 본 발명의 일 실시예에 따른 플렉서블 표시 패널에 포함되는 화소들 중 하나를 나타낸 평면도이다.
도 6c는 도 6b의 Ⅲ-Ⅲ'선에 대응하여 개략적으로 나타낸 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 개략적인 단면도이다.
도 7b는 본 발명의 일 실시예에 따른 플렉서블 표시 장치에 포함되는 터치 스크린 패널을 개략적으로 나타낸 평면도이다.
도 8a는 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 개략적인 단면도이다.
도 8b는 본 발명의 일 실시예에 따른 플렉서블 표시 장치에 포함되는 터치 스크린 패널을 개략적으로 나타낸 평면도이다.
도 9a는 본 발명의 일 실시예에 따른 터치 스크린 패널에 포함되는 감지 전극의 개략적인 단면도이다.
도 9b는 본 발명의 일 실시예에 따른 터치 스크린 패널에 포함되는 배선의 개략적인 단면도이다.
도 10은 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 제조 방법을 개략적으로 나타낸 흐름도이다.
도 11a 및 도 11b는 실시예 1 내지 4, 비교예 1 및 2의 SEM 사진이다.
도 12는 실시예 3 및 4, 비교예 1 및 2의 단면 사진이다.
도 13은 비교예 1 및 3의 내측 벤딩, 외측 벤딩에 따른 단선 여부를 촬영한 사진이다.1A, 1B and 1C are schematic perspective views of a flexible display device according to an embodiment of the present invention.
2A to 2D are schematic cross-sectional views corresponding to line I-I 'of FIG. 1B.
3A is a schematic perspective view of a flexible display device according to an embodiment of the present invention.
3B is a schematic cross-sectional view of a wiring included in a flexible display device according to an embodiment of the present invention.
3C is a schematic cross-sectional view of an electrode included in a flexible display device according to an embodiment of the present invention.
4A is a schematic perspective view of a flexible display device according to an embodiment of the present invention.
4B is a schematic cross-sectional view corresponding to line II-II 'of FIG. 4A.
4C is a schematic cross-sectional view of a first wiring included in a flexible display device according to an embodiment of the present invention.
4D is a schematic cross-sectional view of a second wiring included in a flexible display device according to an embodiment of the present invention.
5A, 5B and 5C are schematic perspective views of a flexible display device according to an embodiment of the present invention.
6A is a circuit diagram of one of pixels included in a flexible display panel according to an embodiment of the present invention.
6B is a plan view showing one of the pixels included in the flexible display panel according to the embodiment of the present invention.
FIG. 6C is a schematic cross-sectional view corresponding to line III-III 'of FIG. 6B.
7A is a schematic cross-sectional view of a flexible display device according to an embodiment of the present invention.
7B is a plan view schematically showing a touch screen panel included in a flexible display device according to an embodiment of the present invention.
8A is a schematic cross-sectional view of a flexible display device according to an embodiment of the present invention.
8B is a plan view schematically illustrating a touch screen panel included in a flexible display device according to an embodiment of the present invention.
9A is a schematic cross-sectional view of a sensing electrode included in a touch screen panel according to an embodiment of the present invention.
9B is a schematic cross-sectional view of a wiring included in a touch screen panel according to an embodiment of the present invention.
10 is a flowchart schematically showing a method of manufacturing a flexible display device according to an embodiment of the present invention.
11A and 11B are SEM photographs of Examples 1 to 4 and Comparative Examples 1 and 2.
12 is a cross-sectional photograph of Examples 3 and 4 and Comparative Examples 1 and 2.
Fig. 13 is a photograph of the inner bending and the outer bending of Comparative Examples 1 and 3, respectively, showing whether or not they are broken.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features, and advantages of the present invention will become more readily apparent from the following description of preferred embodiments with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.Like reference numerals are used for like elements in describing each drawing. In the accompanying drawings, the dimensions of the structures are shown enlarged from the actual for the sake of clarity of the present invention. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component. The singular expressions include plural expressions unless the context clearly dictates otherwise.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "하부에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.In the present application, the terms "comprises" or "having" and the like are used to specify that there is a feature, a number, a step, an operation, an element, a component or a combination thereof described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, components, parts, or combinations thereof. Also, where a portion such as a layer, film, region, plate, or the like is referred to as being "on" another portion, this includes not only the case where it is "directly on" another portion, but also the case where there is another portion in between. On the contrary, when a part such as a layer, film, region, plate or the like is referred to as being "under" another part, it includes not only the case where it is "directly underneath" another part but also another part in the middle.
이하에서는 본 발명의 일 실시예에 따른 플렉서블 표시 장치에 대하여 설명한다.Hereinafter, a flexible display device according to an embodiment of the present invention will be described.
도 1a, 도 1b 및 도 1c는 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 개략적인 사시도이다.1A, 1B and 1C are schematic perspective views of a flexible display device according to an embodiment of the present invention.
도 1a, 도 1b 및 도 1c를 참조하면, 본 발명의 일 실시예에 따른 플렉서블 표시 장치(10)는 플렉서블(flexible) 기판(FB) 및 도전 패턴(CP)을 포함한다. 도전 패턴(CP)은 플렉서블 표시 기판(FB) 상에 제1 방향(DR1)으로 적층될 수 있다. 플렉서블이란 휘어질 수 있는 특성을 의미하며, 완전히 접히는 구조에서부터 수 나노미터 수준으로 휠 수 있는 구조까지 모두 포함하는 것일 수 있다. 플렉서블 기판(FB)은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 플라스틱, 유기 고분자 등을 포함할 수 있다. 플렉서블 기판(FB)을 이루는 유기 고분자로는 PET(Polyethylene terephthalate), PEN(Polyethylene naphthalate), 폴리이미드(Polyimide), 폴리에테르술폰 등을 들 수 있다. 플렉서블 기판(FB)은 기계적 강도, 열적 안정성, 투명성, 표면 평활성, 취급 용이성, 방수성 등을 고려하여 선택될 수 있다. 플렉서블 기판(FB)은 투명한 것일 수 있다.1A, 1B and 1C, a
본 발명의 일 실시예에 따른 플렉서블 표시 장치(10)는 제1 모드 또는 제2 모드로 동작할 수 있다. 플렉서블 기판(FB)은 벤딩부(BF) 및 비벤딩부(NBF)를 포함한다. 벤딩부(BF)는 제1 모드에서 제2 방향(DR2)으로 연장되는 벤딩축(BX)을 기준으로, 벤딩이 발생하고 제2 모드에서 벤딩이 펼쳐진다. 벤딩부(NBF)는 비벤딩부(NBF)와 연결된다. 비벤딩부(NBF)는 제1 모드 및 제2 모드 각각에서 벤딩이 발생하지 않는다. 도전 패턴(CP)의 적어도 일부는 벤딩부(BF) 상에 제공된다. 벤딩이란 외력에 의해 플렉서블 기판(FB) 등이 특정 형태로 휜 것을 의미하는 것일 수 있다.The
도 1a 및 도 1c를 참조하면, 제1 모드에서 플렉서블 기판(FB) 및 도전 패턴(CP)의 적어도 일부가 벤딩(bending)된다. 도 1b를 참조하면, 제2 모드에서 제1 모드에서 벤딩부(BF)의 벤딩이 펼쳐친다.Referring to Figs. 1A and 1C, in the first mode, at least a part of the flexible substrate FB and the conductive pattern CP is bended. Referring to FIG. 1B, the bending of the bending portion BF is unfolded in the first mode in the second mode.
제1 모드는 제1 벤딩 모드 및 제2 벤딩 모드를 포함한다. 도 1a를 참조하면, 본 발명의 일 실시예에 따른 플렉서블 표시 장치(10)는 제1 벤딩 모드에서, 벤딩축(BX)을 기준으로 어느 한 방향으로 벤딩될 수 있다. 플렉서블 표시 장치(10)는 제1 벤딩 모드에서 내측 벤딩된 것일 수 있다. 이하에서는, 벤딩축(BX)을 기준으로 플렉서블 표시 장치(10)가 벤딩되었을 때, 벤딩되어 서로 마주보는 도전 패턴(CP) 사이의 거리가 벤딩되어 서로 마주보는 플렉서블 표시 기판(FB) 사이의 거리보다 짧은 경우를 내측 벤딩(inner bending)이라 정의한다. 내측 벤딩시에, 벤딩부(BF)의 일면은 제1 곡률 반경(R1)을 가질 수 있다. 제1 곡률 반경(R1)은 예를 들어, 약 1 밀리미터(mm) 내지 약 10 밀리미터(mm)일 수 있다.The first mode includes a first bending mode and a second bending mode. Referring to FIG. 1A, a
도 1c를 참조하면, 본 발명의 일 실시예에 따른 플렉서블 표시 장치(10)는 제2 벤딩 모드에서, 벤딩축(BX)을 기준으로 도 1a에서 벤딩된 방향과 반대 방향으로 벤딩될 수 있다. 플렉서블 표시 장치(10)는 제2 벤딩 모드에서 외측 벤딩된 것일 수 있다. 이하에서는, 벤딩축(BX)을 기준으로 플렉서블 표시 장치(10)가 벤딩되었을 때, 벤딩되어 서로 마주보는 플렉서블 표시 기판(FB) 사이의 거리가 벤딩되어 서로 마주보는 도전 패턴(CP) 사이의 거리보다 짧은 경우를 외측 벤딩(outer bending)이라 정의한다. 외측 벤딩시에, 벤딩부(BF)의 일면은 제2 곡률 반경(R2)을 가질 수 있다. 제2 곡률 반경(R2)은 제1 곡률 반경(R1)과 동일할 수도 있고, 상이할 수도 있다. 제2 곡률 반경(R2)은 예를 들어, 약 1 밀리미터(mm) 내지 약 10 밀리미터(mm)일 수 있다.Referring to FIG. 1C, the
도 1a 및 도 1c에서는 벤딩축(BX)을 기준으로 플렉서블 표시 장치(10)가 벤딩되었을 때, 벤딩되어 서로 마주보는 플렉서블 표시 기판(FB) 사이의 거리가 일정한 것을 예를 들어 도시하였으나, 이에 한정하는 것은 아니고, 벤딩되어 서로 마주보는 플렉서블 표시 기판(FB) 사이의 거리는 일정하지 않을 수도 있다. 또한, 도 1a 및 도 1c에서는 벤딩축(BX)을 기준으로 플렉서블 표시 장치(10)가 벤딩되었을 때, 벤딩되어 서로 마주보는 플렉서블 표시 기판(FB)의 면적이 서로 동일한 것을 예를 들어 도시하였으나, 이에 한정하는 것은 아니고, 벤딩되어 서로 마주보는 플렉서블 표시 기판(FB)의 면적은 서로 상이할 수도 있다.In FIGS. 1A and 1C, when the
도 2a 내지 도 2d는 도 1b의 Ⅰ-Ⅰ'선에 대응하는 개략적인 단면도이다.2A to 2D are schematic cross-sectional views corresponding to line I-I 'of FIG. 1B.
도 1a 내지 도 1c 및 도 2a를 참조하면, 도전 패턴(CP)은 적어도 일부가 벤딩부 상에 제공된다. 도전 패턴(CP)은 복수의 그레인(grain)들을 갖는다. 그레인(grain)은 성분 원자 등이 규칙적으로 배열해서 만들어진 결정립으로 정의될 수 있다. 그레인들(GR)은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈(grain size)를 갖는다.Referring to Figs. 1A to 1C and 2A, at least a part of the conductive pattern CP is provided on the bending portion. The conductive pattern CP has a plurality of grains. A grain can be defined as a grain formed by regularly arranging component atoms and the like. The grains GR have a grain size of about 10 nanometers (nm) to about 100 nanometers (nm).
이하 후술하는 그레인 사이즈와 관련하여, 그레인 사이즈(grain size)는 그레인의 입경들의 평균, 최대 입경 등을 의미하는 것일 수 있다. 또한, 그레인들(GR) 각각의 그레인 사이즈가 약 10 나노미터(nm) 내지 약 100 나노미터(nm)일 수 있고, 그레인들(GR)의 그레인 사이즈들의 평균이 약 10 나노미터(nm) 내지 약 100 나노미터(nm)일 수도 있고, 대표 값이 약 10 나노미터(nm) 내지 약 100 나노미터(nm)일 수도 있다.With respect to the grain size to be described below, the grain size may mean an average grain size, a maximum grain size, and the like. In addition, the grain size of each of the grains GR may be from about 10 nanometers (nm) to about 100 nanometers (nm), and the average grain size of the grains GR may be about 10 nanometers May be about 100 nanometers (nm), and representative values may be about 10 nanometers (nm) to about 100 nanometers (nm).
도전 패턴(CP)의 그레인 사이즈가 약 10 나노미터(nm) 미만이면, 도전 패턴(CP)의 저항이 증가하여, 플렉서블 표시 장치(10)의 구동을 위한 소비 전력이 증가할 수 있다. 도전 패턴(CP)의 그레인 사이즈가 약 100 나노미터(nm) 초과이면, 그레인 사이즈가 커서, 벤딩에 따른 유연성을 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다.If the grain size of the conductive pattern CP is less than about 10 nanometers (nm), the resistance of the conductive pattern CP increases, and the power consumption for driving the
일반적으로 도전 패턴(CP)의 그레인 사이즈가 작아지면 도전 패턴(CP)의 저항이 증가하여, 플렉서블 표시 장치(10)의 구동을 위한 소비 전력이 증가할 수 있으나 유연성이 확보되어 향상된 플렉서블 특성을 가질 수 있다. 또한, 반대로 도전 패턴(CP)의 그레인 사이즈가 커지면 저항은 감소될 수 있으나, 벤딩에 따른 유연성을 확보하기 어려워 크랙 또는 단선이 발생할 수 있다.Generally, as the grain size of the conductive pattern CP becomes smaller, the resistance of the conductive pattern CP increases, so that the power consumption for driving the
본 발명의 실시예에 따른 플렉서블 표시 장치(10)의 도전 패턴(CP)은 약 10 나노미터(nm) 이상 약 90 나노미터 이하의 그레인 사이즈를 가질 수 있다. 이에 따라, 도전 패턴(CP)은 적정 구동 특성을 확보할 수 있는 크기의 저항을 가지면서 동시에 향상된 유연성을 가질 수 있다. 이에 따라 본 발명의 실시예에 따른 플렉서블 표시장치(10)의 신뢰성을 향상시킬 수 있다.The conductive pattern CP of the
도전 패턴(CP)은 단위 면적 1 제곱마이크로미터(㎛2) 내에 약 200 내지 약 1200개의 그레인들(GR)을 포함하는 것일 수 있다. "단위 면적 1 제곱마이크로미터(㎛2) 내"는 예를 들어, 도전 패턴(CP)의 평면 상에서 임의의 영역으로 정의될 수 있다. 평면상에서, 단위 면적 1 제곱마이크로미터(㎛2) 내에 그레인들(GR)이 약 200개 미만인 경우, 벤딩에 따른 유연성을 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다. 또한, 평면상에서, 단위 면적 1 제곱마이크로미터(㎛2) 내 그레인들(GR)이 약 1200개 초과인 경우, 도전 패턴(CP)의 저항이 증가하여, 플렉서블 표시 장치(10)의 구동을 위한 소비 전력이 증가할 수 있다.The conductive pattern CP may comprise about 200 to about 1200 grains GR within a unit area of one square micrometer (mu m < 2 >)."Within a unit area of one square micrometer (占 퐉 2 )" may be defined as an arbitrary region on the plane of the conductive pattern CP, for example. When the number of grains GR is less than about 200 grains GR within a unit area of 1 square micrometer (탆 2 ) on a plane, it is difficult to secure flexibility according to bending, thereby causing cracks or disconnection, resulting in reliability problems . Further, when the number of grains GR within a unit area of one square micrometer (mu m < 2 >) on the plane is more than about 1200, the resistance of the conductive pattern CP increases, The power consumption can be increased.
도전 패턴(CP)은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, 금속, 금속의 합금 및 투명 전도성 산화물(Transparent conducting oxide) 중 적어도 하나를 포함할 수 있다. 그레인들(GR)은 금속의 그레인들, 합금의 그레인들 및 투명 전도성 산화물의 그레인들 중 적어도 하나인 것일 수 있다.The conductive pattern (CP) is not particularly limited as long as it is commonly used, and may include at least one of, for example, a metal, an alloy of a metal, and a transparent conducting oxide. The grains GR may be at least one of grains of a metal, grains of an alloy, and grains of a transparent conductive oxide.
금속은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir 및 Cr 중 적어도 하나를 포함하는 것일 수 있다.The metal may be at least one of Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir and Cr, .
투명 전도성 산화물은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide) 중 적어도 하나를 포함하는 것일 수 있다.The transparent conductive oxide may be at least one selected from the group consisting of ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), and ITZO (indium tin zinc oxide) .
도 1a 내지 도 1c, 도 2a 내지 도 2c를 참조하면, 도전 패턴(CP)은 복수의 도전 패턴층들(CPL)을 포함할 수 있다. 도전 패턴(CP)은 예를 들어, 2개, 3개, 4개, 5개, 6개의 도전 패턴층들(CPL)을 포함할 수 있다. 다만, 이에 한정하는 것은 아니고, 도전 패턴(CP)은 7개 이상의 도전 패턴층들(CPL)을 포함할 수도 있다. 서로 상이한 도전 패턴층들(CPL)에서 그레인들은 서로 연결되지 않는다. 즉, 그레인들은 도전 패턴층들(CPL) 각각에 포함된다.Referring to FIGS. 1A to 1C and 2A to 2C, the conductive pattern CP may include a plurality of conductive pattern layers CPL. The conductive pattern CP may comprise, for example, two, three, four, five, six conductive pattern layers (CPL). However, the present invention is not limited thereto, and the conductive pattern CP may include seven or more conductive pattern layers CPL. The grains in the different conductive pattern layers (CPL) are not connected to each other. That is, the grains are included in each of the conductive pattern layers CPL.
도전 패턴층들(CPL) 각각은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다. 도전 패턴층들(CPL)의 그레인 사이즈가 약 10 나노미터(nm) 미만이면, 도전 패턴층들(CPL)의 저항이 증가하여, 플렉서블 표시 장치(10)의 구동을 위한 소비 전력이 증가할 수 있다. 도전 패턴층들(CPL)의 그레인 사이즈가 약 100 나노미터(nm) 초과이면, 그레인 사이즈가 커서, 벤딩에 따른 도전 패턴층들(CPL)의 유연성을 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다.Each of the conductive pattern layers CPL may have a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). If the grain size of the conductive pattern layers CPL is less than about 10 nanometers (nm), the resistance of the conductive pattern layers CPL increases, and the power consumption for driving the
도전 패턴층들(CPL) 각각은 약 10 나노미터(nm) 내지 약 150 나노미터(nm)의 두께(t1)를 갖는 것일 수 있다. 도전 패턴층들(CPL) 각각의 두께(t1)가 약 10 나노미터(nm) 미만이면, 동일한 두께의 도전 패턴(CP) 내에서, 도전 패턴층들(CPL) 사이의 계면의 개수가 증가하여 저항이 증가할 수 있다. 이에 따라, 플렉서블 표시 장치(10)의 구동을 위한 소비 전력이 증가할 수 있다. 또한, 도전 패턴층들(CPL) 각각을 제조하는 과정 또는 제공하는 과정에서 신뢰성에 문제가 생길 수 있다. 도전 패턴층들(CPL) 각각의 두께(t1)가 약 150 나노미터(nm) 초과이면, 벤딩에 따른 도전 패턴층들(CPL)의 유연성을 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다.Each of the conductive pattern layers CPL may have a thickness tl of about 10 nanometers (nm) to about 150 nanometers (nm). If the thickness t1 of each of the conductive pattern layers CPL is less than about 10 nanometers (nm), the number of interfaces between the conductive pattern layers CPL increases in the conductive pattern CP of the same thickness The resistance may increase. Thus, the power consumption for driving the
도전 패턴층들(CPL) 각각은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, 금속, 금속의 합금 및 투명 전도성 산화물(Transparent conducting oxide) 중 적어도 하나를 포함할 수 있다.Each of the conductive pattern layers CPL is not particularly limited as long as it is commonly used, and may include at least one of, for example, a metal, an alloy of a metal, and a transparent conducting oxide.
금속은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir 및 Cr 중 적어도 하나를 포함하는 것일 수 있다.The metal may be at least one of Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir and Cr, .
투명 전도성 산화물은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide) 중 적어도 하나를 포함하는 것일 수 있다.The transparent conductive oxide may be at least one selected from the group consisting of ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), and ITZO (indium tin zinc oxide) .
도전 패턴층들(CPL) 각각은 서로 동일한 물질로 구성되는 것일 수 있다. 예를 들어, 도전 패턴층들(CPL) 각각은 Al으로 구성될 수 있다. 다만 이에 한정되는 것은 아니고, 도전 패턴층들(CPL) 각각은 Cu, ITO 등으로 구성될 수도 있다.Each of the conductive pattern layers CPL may be made of the same material. For example, each of the conductive pattern layers CPL may be made of Al. However, the present invention is not limited thereto, and each of the conductive pattern layers CPL may be made of Cu, ITO, or the like.
도전 패턴층들(CPL) 각각은 서로 상이한 물질로 구성될 수도 있다. 예를 들어, 도전 패턴(CP)이 2개의 도전 패턴층들(CPL)을 가질 때, 하나의 도전 패턴층은 Al로 구성될 수 있고, 다른 하나의 도전 패턴층은 Cu로 구성될 수 있다. 또한, 도전 패턴(CP)이 4개의 도전 패턴층들(CPL)을 가질 때, 도전 패턴(CP)은 순차적으로 Al로 구성된 도전 패턴층, Cu로 구성된 도전 패턴층, Al로 구성된 도전 패턴층 및 Cu로 구성된 도전 패턴층이 적층되어 형성되는 것일 수 있다. 또한, 도전 패턴(CP)이 4개의 도전 패턴층들(CPL)을 가질 때, 도전 패턴(CP)은 순차적으로 Al로 구성된 도전 패턴층, Ag로 구성된 도전 패턴층, Al로 구성된 도전 패턴층 및 Ag로 구성된 도전 패턴층이 적층되어 형성되는 것일 수 있다.Each of the conductive pattern layers CPL may be formed of a material different from each other. For example, when the conductive pattern CP has two conductive pattern layers CPL, one conductive pattern layer may be made of Al, and the other conductive pattern layer may be made of Cu. When the conductive pattern CP has four conductive pattern layers CPL, the conductive pattern CP sequentially includes a conductive pattern layer made of Al, a conductive pattern layer made of Cu, a conductive pattern layer made of Al, Cu may be formed by stacking a conductive pattern layer made of Cu. When the conductive pattern CP has four conductive pattern layers CPL, the conductive pattern CP sequentially includes a conductive pattern layer made of Al, a conductive pattern layer made of Ag, a conductive pattern layer made of Al, Ag may be formed by stacking conductive pattern layers.
도 2c를 참조하면, 도전 패턴(CP)은 제1 도전 패턴층(CPL1), 제2 도전 패턴층(CPL2) 및 제3 도전 패턴층(CPL3)을 포함할 수 있다. 제2 도전 패턴층(CPL2)은 제1 도전 패턴층(CPL1) 상에 제공된다. 제3 도전 패턴층(CPL3)은 제2 도전 패턴층(CPL2) 상에 제공된다.Referring to FIG. 2C, the conductive pattern CP may include a first conductive pattern CPL1, a second conductive pattern CPL2, and a third conductive pattern CPL3. The second conductive pattern layer CPL2 is provided on the first conductive pattern layer CPL1. The third conductive pattern layer CPL3 is provided on the second conductive pattern layer CPL2.
제1 도전 패턴층(CPL1), 제2 도전 패턴층(CPL2) 및 제3 도전 패턴층(CPL3) 각각은 서로 동일한 물질로 구성되는 것일 수 있다. 예를 들어, 도전 패턴층들(CPL) 각각은 Al으로 구성될 수 있다. 다만 이에 한정되는 것은 아니고, 도전 패턴층들(CPL) 각각은 Cu로 구성될 수도 있다. 제1 도전 패턴층(CPL1), 제2 도전 패턴층(CPL2) 및 제3 도전 패턴층(CPL3) 각각의 두께는 서로 동일할 수도 있고, 제1 도전 패턴층(CPL1), 제2 도전 패턴층(CPL2) 및 제3 도전 패턴층(CPL3)의 두께 중 적어도 하나는 다른 도전 패턴층의 두께와 상이한 것일 수도 있다.The first conductive pattern layer CPL1, the second conductive pattern layer CPL2, and the third conductive pattern layer CPL3 may be formed of the same material. For example, each of the conductive pattern layers CPL may be made of Al. However, the present invention is not limited thereto, and each of the conductive pattern layers CPL may be made of Cu. The thicknesses of the first conductive pattern layer CPL1, the second conductive pattern layer CPL2 and the third conductive pattern layer CPL3 may be equal to each other, and the thicknesses of the first conductive pattern layer CPL1, At least one of the thicknesses of the third conductive pattern layer CPL2 and the third conductive pattern layer CPL3 may be different from the thickness of the other conductive pattern layers.
예를 들어, 도전 패턴(CP)은 Al을 포함하는 제1 도전 패턴층(CPL1), 제1 도전 패턴층(CPL1) 상에 제공되고, Cu를 포함하는 제2 도전 패턴층(CPL2) 및 제2 도전 패턴층(CPL2) 상에 제공되고, Al을 포함하는 제3 도전 패턴층(CPL3)을 포함하는 것일 수도 있다. 이 때, 제1 도전 패턴층(CPL1), 제2 도전 패턴층(CPL2) 및 제3 도전 패턴층(CPL3) 각각의 두께는 예를 들어, 100 나노 미터(nm), 100 나노 미터(nm), 100 나노 미터(nm)인 것일 수 있다.예를 들어, 도전 패턴(CP)은 Ti를 포함하는 제1 도전 패턴층(CPL1), 제1 도전 패턴층(CPL1) 상에 제공되고, Cu를 포함하는 제2 도전 패턴층(CPL2) 및 제2 도전 패턴층(CPL2) 상에 제공되고, Al을 포함하는 제3 도전 패턴층(CPL3)을 포함하는 것일 수도 있다. 이 때, 제1 도전 패턴층(CPL1), 제2 도전 패턴층(CPL2) 및 제3 도전 패턴층(CPL3) 각각의 두께는 예를 들어, 200 나노 미터(nm), 150 나노 미터(nm), 150 나노 미터(nm)인 것일 수 있다.For example, the conductive pattern CP may be formed on the first conductive pattern layer CPL1 including Al and the second conductive pattern layer CPL2 provided on the first conductive pattern layer CPL1, 2 conductive pattern layer CPL2 provided on the second conductive pattern layer CPL2. The thicknesses of the first conductive pattern layer CPL1, the second conductive pattern layer CPL2 and the third conductive pattern layer CPL3 may be, for example, 100 nanometers (nm), 100 nanometers (nm) For example, the conductive pattern CP may be provided on the first conductive pattern layer CPL1 including Ti and the first conductive pattern layer CPL1, And a third conductive pattern layer CPL3 provided on the second conductive pattern layer CPL2 and the second conductive pattern layer CPL2 and containing Al. The thicknesses of the first conductive pattern layer CPL1, the second conductive pattern layer CPL2 and the third conductive pattern layer CPL3 may be, for example, 200 nanometers (nm), 150 nanometers (nm) , And 150 nanometers (nm).
도 2d를 참조하면, 도전 패턴(CP)은 제1 도전 패턴층(CPL1), 제1 공기층(AIL1), 제2 도전 패턴층(CPL2), 제2 공기층(AIL2) 및 제3 도전 패턴층(CPL3)을 포함할 수 있다.Referring to FIG. 2D, the conductive pattern CP includes a first conductive pattern CPL1, a first air layer AIL1, a second conductive pattern CPL2, a second air layer AIL2, and a third conductive pattern layer CPL3).
제1 공기층(AIL1)은 제1 도전 패턴층(CPL1) 상에 제공된다. 제2 도전 패턴층(CPL2)은 제1 공기층(AIL1) 상에 제공된다. 제2 공기층(AIL2)은 제2 도전 패턴층(CPL2) 상에 제공된다. 제3 도전 패턴층(CPL3)은 제2 공기층(AIL2) 상에 제공된다.The first air layer AIL1 is provided on the first conductive pattern layer CPL1. The second conductive pattern layer CPL2 is provided on the first air layer AIL1. The second air layer AIL2 is provided on the second conductive pattern layer CPL2. The third conductive pattern layer CPL3 is provided on the second air layer AIL2.
제1 도전 패턴층(CPL1) 및 제3 도전 패턴층(CPL3) 각각은 10 나노미터(nm) 이상 150 나노미터(nm) 이하의 두께를 갖고, 제2 도전 패턴층(CPL2)은 5 나노미터(nm) 이상 10 나노미터(nm) 미만의 두께를 갖는 것일 수 있다.Each of the first conductive pattern layer CPL1 and the third conductive pattern layer CPL3 has a thickness of 10 nanometers or more and 150 nanometers or less and the second conductive pattern layer CPL2 has a thickness of 5 nanometers (nm) and less than 10 nanometers (nm).
제1 도전 패턴층(CPL1)에서, 제1 공기층(AIL1)에 인접하는 영역은 산화될 수 있다. 제2 도전 패턴층(CPL2)에서, 제1 공기층(AIL1)과 인접하는 영역 및 제2 공기층(AIL2)과 인접하는 영역 각각은 산화될 수 있다. 제3 도전 패턴층(CPL3)에서, 제2 공기층(AIL2)과 인접하는 영역은 산화될 수 있다.In the first conductive pattern layer CPL1, a region adjacent to the first air layer AIL1 may be oxidized. In the second conductive pattern layer CPL2, the region adjacent to the first air layer AIL1 and the region adjacent to the second air layer AIL2 may be oxidized. In the third conductive pattern layer CPL3, the region adjacent to the second air layer AIL2 can be oxidized.
예를 들어, 도전 패턴(CP)은 Al을 포함하는 제1 도전 패턴층(CPL1), 제1 도전 패턴층(CPL1) 상에 제공되고, Ti를 포함하는 제2 도전 패턴층(CPL2) 및 제2 도전 패턴층(CPL2) 상에 제공되고, Al을 포함하는 제3 도전 패턴층(CPL3)을 포함하는 것일 수도 있다. 이 때, 제1 도전 패턴층(CPL1), 제2 도전 패턴층(CPL2) 및 제3 도전 패턴층(CPL3) 각각의 두께는 예를 들어, 150 나노 미터(nm), 5 나노 미터(nm), 150 나노 미터(nm)인 것일 수 있다.For example, the conductive pattern CP is provided on the first conductive pattern layer CPL1 including Al, the first conductive pattern layer CPL1, the second conductive pattern layer CPL2 including Ti, 2 conductive pattern layer CPL2 provided on the second conductive pattern layer CPL2. The thickness of each of the first conductive pattern layer CPL1, the second conductive pattern layer CPL2 and the third conductive pattern layer CPL3 may be, for example, 150 nanometers (nm), 5 nanometers (nm) , And 150 nanometers (nm).
제1 도전 패턴층(CPL1)에서, 제1 공기층(AIL1)에 인접하는 영역은 산화되어 산화 알루미늄 형태로 존재할 수 있고, 제2 도전 패턴층(CPL2)에서, 제1 공기층(AIL1)과 인접하는 영역 및 제2 공기층(AIL2)과 인접하는 영역 각각은 산화되어, 산화 티타늄 형태로 존재할 수 있고, 제3 도전 패턴층(CPL3)에서, 제2 공기층(AIL2)과 인접하는 영역은 산화되어 산화 알루미늄 형태로 존재할 수 있다.In the first conductive pattern layer CPL1, a region adjacent to the first air layer AIL1 may be oxidized and exist in the form of aluminum oxide. In the second conductive pattern layer CPL2, a region adjacent to the first air layer AIL1 And the region adjacent to the second air layer AIL2 may be oxidized and exist in the form of titanium oxide. In the third conductive pattern layer CPL3, the region adjacent to the second air layer AIL2 is oxidized to form aluminum oxide And the like.
도 3a는 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 개략적인 사시도이다. 도 3b는 본 발명의 일 실시예에 따른 플렉서블 표시 장치에 포함되는 배선의 개략적인 단면도이다. 도 3c는 본 발명의 일 실시예에 따른 플렉서블 표시 장치에 포함되는 전극의 개략적인 단면도이다.3A is a schematic perspective view of a flexible display device according to an embodiment of the present invention. 3B is a schematic cross-sectional view of a wiring included in a flexible display device according to an embodiment of the present invention. 3C is a schematic cross-sectional view of an electrode included in a flexible display device according to an embodiment of the present invention.
도 1a 내지 도 1c 및 도 3a를 참조하면, 도전 패턴(CP)은 배선(WI) 및 전극(EL)을 포함할 수 있다. 배선(WI)은 예를 들어, 터치 스크린 패널(도 5a의 TSP), 플렉서블 표시 패널(도 5a의 DP) 등에 포함될 수 있다.Referring to Figs. 1A to 1C and 3A, the conductive pattern CP may include a wiring WI and an electrode EL. The wiring WI can be included, for example, in a touch screen panel (TSP in Fig. 5A), a flexible display panel (DP in Fig. 5A), and the like.
배선(WI)은 플렉서블 기판(FB) 상에 제공될 수 있다. 배선(WI)의 적어도 일부는 벤딩부(BF) 상에 제공될 수 있다. 예를 들어, 배선(WI)은 벤딩부(BF) 상에 제공되고, 비벤딩부(NBF)에는 제공되지 않을 수 있다. 예를 들어, 배선(WI)은 벤딩부(BF) 및 비벤딩부(NBF) 상에 제공될 수 있다.The wiring WI may be provided on the flexible substrate FB. At least a part of the wiring WI may be provided on the bending portion BF. For example, the wiring WI may be provided on the bending portion BF and not on the non-bending portion NBF. For example, the wiring WI may be provided on the bending portion BF and the non-bending portion NBF.
배선(WI)은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다. 배선(WI)의 그레인 사이즈가 약 10 나노미터(nm) 미만이면, 배선(WI)의 저항이 증가하여, 플렉서블 표시 장치(10)의 구동을 위한 소비 전력이 증가할 수 있다. 배선(WI)의 그레인 사이즈가 약 100 나노미터(nm) 초과이면, 그레인 사이즈가 커서, 벤딩에 따른 배선(WI)의 유연성을 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다.The wiring WI may have a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). If the grain size of the wiring WI is less than about 10 nanometers (nm), the resistance of the wiring WI increases, and the power consumption for driving the
도 1a 내지 도 1c, 도 3a 및 도 3b를 참조하면, 배선(WI)은 복수의 배선층들(WIL)을 포함할 수 있다. 배선(WI)은 예를 들어, 2개, 3개, 4개, 5개, 6개의 배선층들(WIL)을 포함할 수 있다. 다만, 이에 한정하는 것은 아니고, 배선(WI)은 7개 이상의 배선층들(WIL)을 포함할 수도 있다. 서로 상이한 배선층들(WIL)에서 그레인들은 서로 연결되지 않는다. 즉, 그레인들은 배선층들(WIL) 각각에 포함된다.Referring to FIGS. 1A to 1C, 3A and 3B, the wiring WI may include a plurality of wiring layers WIL. The wiring WI may include, for example, two, three, four, five, and six wiring layers WIL. However, the present invention is not limited to this, and the wiring WI may include seven or more wiring layers WIL. The grains in the different wiring layers (WIL) are not connected to each other. That is, the grains are included in each of the wiring layers WIL.
배선층들(WIL) 각각은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다. 배선층들(WIL)의 그레인 사이즈가 약 10 나노미터(nm) 미만이면, 배선층들(WIL)의 저항이 증가하여, 플렉서블 표시 장치(10)의 구동을 위한 소비 전력이 증가할 수 있다. 배선층들(WIL)의 그레인 사이즈가 약 100 나노미터(nm) 초과이면, 그레인 사이즈가 커서, 벤딩에 따른 배선층들(WIL)의 유연성을 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다.Each of the wiring layers WIL may have a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). If the grain size of the wiring layers WIL is less than about 10 nanometers (nm), the resistance of the wiring layers WIL increases, and the power consumption for driving the
배선층들(WIL) 각각은 약 10 나노미터(nm) 내지 약 150 나노미터(nm)의 두께를 갖는 것일 수 있다. 배선층들(WIL) 각각의 두께가 약 10 나노미터(nm) 미만이면, 동일한 두께의 배선(WI) 내에서, 배선층들(WIL) 사이의 계면의 개수가 증가하여 저항이 증가할 수 있다. 이에 따라, 플렉서블 표시 장치(10)의 구동을 위한 소비 전력이 증가할 수 있다. 또한, 배선층들(WIL) 각각을 제조하는 과정 또는 제공하는 과정에서 신뢰성에 문제가 생길 수 있다. 배선층들(WIL) 각각의 두께가 약 150 나노미터(nm) 초과이면, 벤딩에 따른 배선층들(WIL)의 유연성을 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다.Each of the wiring layers WIL may have a thickness of about 10 nanometers (nm) to about 150 nanometers (nm). If the thickness of each of the wiring layers WIL is less than about 10 nanometers (nm), the number of interfaces between the wiring layers WIL in the wiring WI of the same thickness increases and the resistance may increase. Thus, the power consumption for driving the
배선층들(WIL) 각각은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, 금속, 금속의 합금 및 투명 전도성 산화물(Transparent conducting oxide) 중 적어도 하나를 포함할 수 있다.Each of the wiring layers WIL is not particularly limited as long as it is commonly used, and may include at least one of, for example, a metal, an alloy of a metal, and a transparent conducting oxide.
금속은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir 및 Cr 중 적어도 하나를 포함하는 것일 수 있다.The metal may be at least one of Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir and Cr, .
투명 전도성 산화물은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide) 중 적어도 하나를 포함하는 것일 수 있다.The transparent conductive oxide may be at least one selected from the group consisting of ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), and ITZO (indium tin zinc oxide) .
도 1a 내지 도 1c, 도 3a 및 도 3c를 참조하면, 전극(EL)은 플렉서블 기판(FB) 상에 제공될 수 있다. 전극(EL)의 적어도 일부는 벤딩부(BF) 상에 제공될 수 있다. 예를 들어, 전극(EL)은 벤딩부(BF) 상에 제공되고, 비벤딩부(NBF)에는 제공되지 않을 수 있다. 예를 들어, 전극(EL)은 벤딩부(BF) 및 비벤딩부(NBF) 상에 제공될 수 있다.Referring to Figs. 1A to 1C, 3A and 3C, an electrode EL may be provided on a flexible substrate FB. At least a portion of the electrode EL may be provided on the bending portion BF. For example, the electrode EL is provided on the bending portion BF and may not be provided on the non-bending portion NBF. For example, the electrode EL may be provided on the bending portion BF and the non-bending portion NBF.
전극(EL)은 배선(WI)과 전기적으로 연결된다. 전극(EL)은 배선(WI)과 이격되는 것일 수 있다. 다만 이에 한정하는 것은 아니고, 전극(EL)은 배선(WI)과 연결되어 일체형으로 형성되는 것일 수도 있다.The electrode EL is electrically connected to the wiring WI. The electrode EL may be spaced apart from the wiring WI. However, the present invention is not limited to this, and the electrode EL may be formed integrally with the wiring WI.
전극(EL)과 배선(WI)은 동일한 층 상에 제공될 수 있다. 다만 이에 한정하는 것은 아니고, 전극(EL)과 배선(WI)은 서로 상이한 층 상에 제공될 수도 있다. 도시하지는 않았으나, 예를 들어, 배선(WI) 및 전극(EL) 사이에 중간층이 제공될 수 있다.The electrode EL and the wiring WI may be provided on the same layer. However, the present invention is not limited thereto, and the electrode EL and the wiring WI may be provided on different layers from each other. Although not shown, for example, an intermediate layer may be provided between the wiring WI and the electrode EL.
전극(EL)은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다. 전극(EL)의 그레인 사이즈가 약 10 나노미터(nm) 미만이면, 전극(EL)의 저항이 증가하여, 플렉서블 표시 장치(10)의 구동을 위한 소비 전력이 증가할 수 있다. 전극(EL)의 그레인 사이즈가 약 100 나노미터(nm) 초과이면, 그레인 사이즈가 커서, 벤딩에 따른 전극(EL)의 유연성을 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다.The electrode EL may have a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). If the grain size of the electrode EL is less than about 10 nanometers (nm), the resistance of the electrode EL increases, and the power consumption for driving the
전극(EL)은 복수의 전극층들(ELL)을 포함할 수 있다. 전극(EL)은 예를 들어, 2개, 3개, 4개, 5개, 6개의 전극층들(ELL)을 포함할 수 있다. 다만, 이에 한정하는 것은 아니고, 전극(EL)은 7개 이상의 전극층들(ELL)을 포함할 수도 있다. 서로 상이한 전극층들(ELL)에서 그레인들은 서로 연결되지 않는다. 즉, 그레인들은 전극층들(ELL) 각각에 포함된다.The electrode EL may include a plurality of electrode layers ELL. The electrode EL may comprise, for example, two, three, four, five, and six electrode layers (ELL). However, the present invention is not limited thereto, and the electrode EL may include seven or more electrode layers ELL. In the different electrode layers (ELL), the grains are not connected to each other. That is, the grains are contained in each of the electrode layers ELL.
전극층들(ELL) 각각은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다. 전극층들(ELL)의 그레인 사이즈가 약 10 나노미터(nm) 미만이면, 전극층들(ELL)의 저항이 증가하여, 플렉서블 표시 장치(10)의 구동을 위한 소비 전력이 증가할 수 있다. 전극층들(ELL)의 그레인 사이즈가 약 100 나노미터(nm) 초과이면, 그레인 사이즈가 커서, 벤딩에 따른 전극층들(ELL)의 유연성을 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다.Each of the electrode layers ELL may have a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). If the grain size of the electrode layers ELL is less than about 10 nanometers (nm), the resistance of the electrode layers ELL increases, and the power consumption for driving the
전극층들(ELL) 각각은 약 10 나노미터(nm) 내지 약 150 나노미터(nm)의 두께를 갖는 것일 수 있다. 전극층들(ELL) 각각의 두께가 약 10 나노미터(nm) 미만이면, 동일한 두께의 전극(EL) 내에서, 전극층들(ELL) 사이의 계면의 개수가 증가하여 저항이 증가할 수 있다. 이에 따라, 플렉서블 표시 장치(10)의 구동을 위한 소비 전력이 증가할 수 있다. 또한, 전극층들(ELL) 각각을 제조하는 과정 또는 제공하는 과정에서 신뢰성에 문제가 생길 수 있다. 전극층들(ELL) 각각의 두께가 약 150 나노미터(nm) 초과이면, 벤딩에 따른 전극층들(ELL)의 유연성을 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다.Each of the electrode layers ELL may have a thickness of about 10 nanometers (nm) to about 150 nanometers (nm). If the thickness of each of the electrode layers ELL is less than about 10 nanometers (nm), the number of interfaces between the electrode layers ELL in the electrode EL of the same thickness increases, and the resistance may increase. Thus, the power consumption for driving the
전극층들(ELL) 각각은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, 금속, 금속의 합금 및 투명 전도성 산화물(Transparent conducting oxide) 중 적어도 하나를 포함할 수 있다.Each of the electrode layers ELL is not particularly limited as long as it is commonly used, and may include at least one of, for example, a metal, an alloy of a metal, and a transparent conducting oxide.
금속은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir 및 Cr 중 적어도 하나를 포함하는 것일 수 있다.The metal may be at least one of Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir and Cr, .
투명 전도성 산화물은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide) 중 적어도 하나를 포함하는 것일 수 있다.The transparent conductive oxide may be at least one selected from the group consisting of ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), and ITZO (indium tin zinc oxide) .
도 4a는 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 개략적인 사시도이다. 도 4b는 도 4a의 Ⅱ-Ⅱ'선에 대응하는 개략적인 단면도이다. 도 4c는 본 발명의 일 실시예에 따른 플렉서블 표시 장치에 포함되는 제1 배선의 개략적인 단면도이다. 도 4d는 본 발명의 일 실시예에 따른 플렉서블 표시 장치에 포함되는 제2 배선의 개략적인 단면도이다. 4A is a schematic perspective view of a flexible display device according to an embodiment of the present invention. 4B is a schematic cross-sectional view corresponding to line II-II 'of FIG. 4A. 4C is a schematic cross-sectional view of a first wiring included in a flexible display device according to an embodiment of the present invention. 4D is a schematic cross-sectional view of a second wiring included in a flexible display device according to an embodiment of the present invention.
도 1a 내지 도 1c 및 도 4a 및 도 4b를 참조하면, 배선(WI)은 제1 배선(WI1) 및 제2 배선(WI2)을 포함할 수 있다. 제1 배선(WI1) 및 제2 배선(WI2) 사이에는 절연층(IL)이 제공될 수 있다. 제1 배선(WI1)은 플렉서블 기판 및 절연층(IL) 사이에 제공될 수 있고, 제2 배선(WI2)은 절연층(IL) 상에 제공될 수 있다. 절연층(IL)은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 유기 절연물 또는 무기 절연물로 이루어질 수 있다.Referring to FIGS. 1A to 1C and FIGS. 4A and 4B, the wiring WI may include a first wiring WI1 and a second wiring WI2. An insulating layer IL may be provided between the first wiring WI1 and the second wiring WI2. The first wiring WI1 may be provided between the flexible substrate and the insulating layer IL and the second wiring WI2 may be provided on the insulating layer IL. The insulating layer IL is not particularly limited as long as it is generally used, but may be formed of an organic insulating material or an inorganic insulating material.
도 4c를 참조하면, 제1 배선(WI1)은 복수의 제1 배선층들(WIL1)을 포함할 수 있다. 제1 배선(WI1)은 예를 들어, 2개, 3개, 4개, 5개, 6개의 제1 배선층들(WIL1)을 포함할 수 있다. 다만, 이에 한정하는 것은 아니고, 제1 배선(WI1)은 7개 이상의 제1 배선층들(WIL1)을 포함할 수도 있다. 도 4d를 참조하면, 제2 배선(WI2)은 복수의 제2 배선층들(WIL2)을 포함할 수 있다. 제2 배선(WI2)은 예를 들어, 2개, 3개, 4개, 5개, 6개의 제2 배선층들(WIL2)을 포함할 수 있다. 다만, 이에 한정하는 것은 아니고, 제2 배선(WI2)은 7개 이상의 제2 배선층들(WIL2)을 포함할 수도 있다.Referring to FIG. 4C, the first wiring WI1 may include a plurality of first wiring layers WIL1. The first wiring WI1 may include, for example, two, three, four, five, and six first wiring layers WIL1. However, the present invention is not limited thereto, and the first wiring WI1 may include seven or more first wiring layers WIL1. Referring to FIG. 4D, the second wiring WI2 may include a plurality of second wiring layers WIL2. The second wiring WI2 may include, for example, two, three, four, five, and six second wiring layers WIL2. However, the present invention is not limited thereto, and the second wiring WI2 may include seven or more second wiring layers WIL2.
도 1a 내지 도 1c 및 도 4a 내지 도 4d를 참조하면, 제1 배선층들(WIL1) 및 제2 배선층들(WIL2) 각각은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다. 제1 배선층들(WIL1) 및 제2 배선층들(WIL2)의 그레인 사이즈가 약 10 나노미터(nm) 미만이면, 제1 배선층들(WIL1) 및 제2 배선층들(WIL2)의 저항이 증가하여, 플렉서블 표시 장치(10)의 구동을 위한 소비 전력이 증가할 수 있다. 제1 배선층들(WIL1) 및 제2 배선층들(WIL2)의 그레인 사이즈가 약 100 나노미터(nm) 초과이면, 그레인 사이즈가 커서, 벤딩에 따른 제1 배선층들(WIL1) 및 제2 배선층들(WIL2)의 유연성을 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다.1A to 1C and 4A to 4D, each of the first wiring layers WIL1 and the second wiring layers WIL2 has a grain size of about 10 nanometers (nm) to about 100 nanometers (nm) Lt; / RTI > If the grain sizes of the first wiring layers WIL1 and the second wiring layers WIL2 are less than about 10 nanometers (nm), the resistance of the first wiring layers WIL1 and the second wiring layers WIL2 increases, The power consumption for driving the
제1 배선층들(WIL1) 및 제2 배선층들(WIL2) 각각은 약 10 나노미터(nm) 내지 약 150 나노미터(nm)의 두께를 갖는 것일 수 있다. 제1 배선층들(WIL1) 및 제2 배선층들(WIL2) 각각의 두께가 약 10 나노미터(nm) 미만이면, 동일한 두께의 제1 배선(WI1) 내에서, 제1 배선층들(WIL1) 사이의 계면의 개수, 동일한 두께의 제2 배선(WI2) 내에서, 제2 배선층들(WIL2) 사이의 계면의 개수가 각각 증가하여 저항이 증가할 수 있다. 이에 따라, 플렉서블 표시 장치(10)의 구동을 위한 소비 전력이 증가할 수 있다. 또한, 제1 배선층들(WIL1) 및 제2 배선층들(WIL2) 각각을 제조하는 과정 또는 제공하는 과정에서 신뢰성에 문제가 생길 수 있다. 제1 배선층들(WIL1) 및 제2 배선층들(WIL2) 각각의 두께가 약 150 나노미터(nm) 초과이면, 벤딩에 따른 제1 배선층들(WIL1) 및 제2 배선층들(WIL2)의 유연성을 확보하기 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다.Each of the first wiring layers WIL1 and WIL2 may have a thickness of about 10 nanometers (nm) to about 150 nanometers (nm). When the thicknesses of the first wiring layers WIL1 and the second wiring layers WIL2 are less than about 10 nanometers (nm), in the first wiring WI1 of the same thickness, The number of interfaces and the number of interfaces between the second wiring layers WIL2 in the second wirings WI2 having the same thickness are respectively increased and the resistance can be increased. Thus, the power consumption for driving the
제1 배선층들(WIL1) 및 제2 배선층들(WIL2) 각각은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, 금속, 금속의 합금 및 투명 전도성 산화물(Transparent conducting oxide) 중 적어도 하나를 포함할 수 있다.Each of the first wiring layers WIL1 and the second wiring layers WIL2 is not particularly limited as long as it is commonly used. For example, the first wiring layers WIL1 and the second wiring layers WIL2 may include at least one of a metal, a metal alloy, and a transparent conducting oxide can do.
금속은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir 및 Cr 중 적어도 하나를 포함하는 것일 수 있다.The metal may be at least one of Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir and Cr, .
투명 전도성 산화물은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide) 중 적어도 하나를 포함하는 것일 수 있다.The transparent conductive oxide may be at least one selected from the group consisting of ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), and ITZO (indium tin zinc oxide) .
도 5a, 도 5b 및 도 5c는 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 개략적인 사시도이다.5A, 5B and 5C are schematic perspective views of a flexible display device according to an embodiment of the present invention.
도 5 a 내지 도 5c를 참조하면, 앞서 언급한 바와 같이, 본 발명의 일 실시예에 따른 플렉서블 표시 장치(10)는 제1 모드 또는 제2 모드로 동작할 수 있다. 본 발명의 일 실시예에 따른 플렉서블 표시 장치(10)는 터치 스크린 패널(TSP) 및 플렉서블 표시 패널(DP)을 포함한다. 터치 스크린 패널(TSP)은 플렉서블 표시 패널(DP) 상에 제1 방향(DR1)으로 적층될 수 있다.Referring to FIGS. 5A to 5C, as described above, the
터치 스크린 패널(TSP)은 터치 벤딩부(BF2) 및 터치 비벤딩부(NBF2)를 포함한다. 터치 벤딩부(BF2)는 제1 모드에서 제2 방향(DR2)으로 연장되는 벤딩축(BX1)을 기준으로, 벤딩이 발생하고 제2 모드에서 벤딩이 펼쳐진다. 터치 벤딩부(BF2)는 터치 비벤딩부(NBF2)와 연결된다. 터치 비벤딩부(NBF2)는 제1 모드 및 제2 모드 각각에서 벤딩이 발생하지 않는다.The touch screen panel TSP includes a touch bending portion BF2 and a touch non-bending portion NBF2. The touch bending part BF2 bends on the bending axis BX1 extending in the second direction DR2 in the first mode and bends in the second mode. The touch bending portion BF2 is connected to the touch non-bending portion NBF2. The touch non-bending portion NBF2 does not cause bending in each of the first mode and the second mode.
플렉서블 표시 패널(DP)은 패널 벤딩부(BF1) 및 패널 비벤딩부(NBF1)를 포함한다. 패널 벤딩부(BF1)는 제1 모드에서 제2 방향(DR2)으로 연장되는 벤딩축(BX1)을 기준으로, 벤딩이 발생하고 제2 모드에서 벤딩이 펼쳐진다. 패널 벤딩부(BF1)는 패널 비벤딩부(NBF1)와 연결된다. 패널 비벤딩부(NBF1)는 제1 모드 및 제2 모드 각각에서 벤딩이 발생하지 않는다.The flexible display panel DP includes a panel bending portion BF1 and a panel non-bending portion NBF1. The panel bending portion BF1 bends with respect to the bending axis BX1 extending in the second direction DR2 in the first mode and bends in the second mode. The panel bending portion BF1 is connected to the panel non-bending portion NBF1. The panel non-bending portion NBF1 does not cause bending in each of the first mode and the second mode.
도 5a 및 도 5c를 참조하면, 제1 모드에서 터치 스크린 패널(TSP) 및 플렉서블 표시 패널(DP)의 적어도 일부가 벤딩(bending)된다. 도 5b를 참조하면, 제2 모드에서 제1 모드에서 터치 스크린 패널(TSP)의 터치 벤딩부(BF2) 및 플렉서블 표시 패널(DP)의 패널 벤딩부(BF1)의 벤딩이 펼쳐친다.Referring to FIGS. 5A and 5C, at least a part of the touch screen panel TSP and the flexible display panel DP is bended in the first mode. Referring to FIG. 5B, bending of the touch bending portion BF2 of the touch screen panel TSP and the panel bending portion BF1 of the flexible display panel DP is unfolded in the first mode in the second mode.
제1 모드는 제1 벤딩 모드 및 제2 벤딩 모드를 포함한다. 도 5a를 참조하면, 본 발명의 일 실시예에 따른 플렉서블 표시 장치(10)는 제1 벤딩 모드에서, 벤딩축(BX1)을 기준으로 어느 한 방향으로 벤딩될 수 있다. 플렉서블 표시 장치(10)는 제1 벤딩 모드에서 내측 벤딩된 것일 수 있다. 내측 벤딩되면, 플렉서블 표시 장치(10)가 벤딩되었을 때, 벤딩되어 서로 마주보는 터치 스크린 패널(TSP) 사이의 거리가 벤딩되어 서로 마주보는 플렉서블 표시 패널(DP) 사이의 거리보다 짧다. 내측 벤딩시에, 터치 스크린 패널(TSP)의 터치 벤딩부(BF2)의 일면은 제3 곡률 반경(R3)을 가질 수 있다. 제3 곡률 반경(R3)은 예를 들어, 약 1 나노미터(nm) 내지 약 10 나노미터(nm)일 수 있다.The first mode includes a first bending mode and a second bending mode. Referring to FIG. 5A, the
도 5c를 참조하면, 본 발명의 일 실시예에 따른 플렉서블 표시 장치(10)는 제2 벤딩 모드에서, 벤딩축(BX1)을 기준으로 도 5a에서 벤딩된 방향과 반대 방향으로 벤딩될 수 있다. 플렉서블 표시 장치(10)는 제2 벤딩 모드에서 외측 벤딩된 것일 수 있다. 외측 벤딩되면, 플렉서블 표시 장치(10)가 벤딩되었을 때, 벤딩되어 서로 마주보는 플렉서블 표시 패널(DP) 사이의 거리가 벤딩되어 서로 마주보는 터치 스크린 패널(TSP) 사이의 거리보다 짧다. 외측 벤딩시에, 플렉서블 표시 패널(DP)의 패널 벤딩부(BF1)의 일면은 제4 곡률 반경(R4)을 가질 수 있다. 제4 곡률 반경(R4)은 예를 들어, 약 1 나노미터(nm) 내지 약 10 나노미터(nm)일 수 있다.Referring to FIG. 5C, the
도 1a 내지 도 1c 및 도 5a 내지 도 5c를 참조하면, 플렉서블 표시 패널(DP) 및 상기 터치 스크린 패널(TSP) 중 적어도 하나는 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈(grain size)를 갖는 도전 패턴(CP)을 포함할 수 있다. 도전 패턴(CP)은 패널 벤딩부(BF1) 및 터치 벤딩부(BF2) 적어도 하나에 포함되는 것일 수 있다. 도전 패턴(CP)은 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈(grain size)를 갖는 복수의 도전 패턴층들(도 2b의 CPL)을 포함할 수 있다.At least one of the flexible display panel DP and the touch screen panel TSP has a grain size of 10 nanometers (nm) to 100 nanometers (nm) (see FIG. 1A through FIG. 1C and FIGS. 5A through 5C) grain size of the conductive pattern CP. The conductive pattern CP may be included in at least one of the panel bending portion BF1 and the touch bending portion BF2. The conductive pattern CP may include a plurality of conductive pattern layers (CPL of FIG. 2B) having a grain size of 10 nanometers (nm) to 100 nanometers (nm).
도 6a는 본 발명의 일 실시예에 따른 플렉서블 표시 패널에 포함되는 화소들 중 하나의 회로도이다. 도 6b는 본 발명의 일 실시예에 따른 플렉서블 표시 패널에 포함되는 화소들 중 하나를 나타낸 평면도이다. 도 6c는 도 6b의 Ⅲ-Ⅲ'선에 대응하여 개략적으로 나타낸 단면도이다.6A is a circuit diagram of one of pixels included in a flexible display panel according to an embodiment of the present invention. 6B is a plan view showing one of the pixels included in the flexible display panel according to the embodiment of the present invention. FIG. 6C is a schematic cross-sectional view corresponding to line III-III 'of FIG. 6B.
이하에서는 플렉서블 표시 패널(DP)이 유기 발광 표시 패널인 것을 예를 들어 설명하였으나, 이에 한정하는 것은 아니고, 플렉서블 표시 패널은 액정 표시 패널(liquid crystal display panel), 플라즈마 표시 패널(plasma display panel), 전기영동 표시 패널(electrophoretic display panel), MEMS 표시 패널(microelectromechanical system display panel) 및 일렉트로웨팅 표시 패널(electrowetting display panel) 등일 수도 있다.Hereinafter, the flexible display panel DP is an organic light-emitting display panel, but the present invention is not limited thereto. The flexible display panel may be a liquid crystal display panel, a plasma display panel, An electrophoretic display panel, a microelectromechanical system display panel, and an electrowetting display panel.
도 1a 내지 도 1c, 도 5a 내지 도 5c 및 도 6a 및 도 6b를 참조하면, 플렉서블 표시 패널(DP)은 플렉서블 기판(FB) 및 플렉서블 기판(FB) 상에 제공되는 도전 패턴(CP)을 포함할 수 있다. 도전 패턴(CP)의 적어도 일부는 패널 벤딩부(BF1)에 포함될 수 있다. 도전 패턴(CP)은 패널 벤딩부(BF1)에 포함되고, 패널 비벤딩부(NBF1)에 포함되지 않는 것일 수 있다. 도전 패턴(CP)은 패널 벤딩부(BF1) 및 패널 비벤딩부(NBF1) 각각에 포함될 수 있다. 도전 패턴(CP)은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈(grain size)를 갖는 것일 수 있다. 도전 패턴(CP)은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈(grain size)를 갖는 복수의 도전 패턴층들(도 2b의 CPL)을 포함할 수 있다.Referring to Figs. 1A to 1C, 5A to 5C, and 6A and 6B, the flexible display panel DP includes a flexible substrate FB and a conductive pattern CP provided on the flexible substrate FB can do. At least a part of the conductive pattern CP may be included in the panel bending portion BF1. The conductive pattern CP may be included in the panel bending portion BF1 and not included in the panel non-bending portion NBF1. The conductive pattern CP may be included in each of the panel bending portion BF1 and the panel non-bending portion NBF1. The conductive pattern CP may have a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). The conductive pattern CP may comprise a plurality of conductive pattern layers (CPL of FIG. 2B) having a grain size of about 10 nanometers (nm) to about 100 nanometers (nm).
도전 패턴(CP)은 후술하는 게이트 배선들(GL), 데이터 배선들(DL), 구동 전압 배선들(DVL), 스위칭 박막 트랜지스터(TFT1), 구동 박막 트랜지스터(TFT2), 커패시터(Cst), 제1 반도체 패턴(SM1), 제2 반도체 패턴(SM2) 및 제1 전극(EL1) 및 제2 전극(EL2)를 포함할 수 있다. 스위칭 박막 트랜지스터(TFT1)는 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다. 구동 박막 트랜지스터(TFT2)는 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다. 커패시터(Cst)는 제1 공통 전극(CE1) 및 제2 공통 전극(CE2)을 포함할 수 있다.The conductive pattern CP is electrically connected to the gate lines GL, the data lines DL, the driving voltage lines DVL, the switching thin film transistor TFT1, the driving thin film transistor TFT2, the capacitor Cst, 1 semiconductor pattern SM1, a second semiconductor pattern SM2, a first electrode EL1, and a second electrode EL2. The switching thin film transistor TFT1 may include a first gate electrode GE1, a first source electrode SE1, and a first drain electrode DE1. The driving thin film transistor TFT2 may include a second gate electrode GE2, a second source electrode SE2 and a second drain electrode DE2. The capacitor Cst may include a first common electrode CE1 and a second common electrode CE2.
도 6a 및 도 6b를 참조하면, 화소들(PX) 각각은 게이트 배선들(GL), 데이터 배선들(DL) 및 구동 전압 배선들(DVL)으로 이루어진 배선부와 연결될 수 있다. 화소들(PX) 각각은 배선부에 연결된 박막 트랜지스터(TFT1, TFT2), 박막 트랜지스터(TFT1, TFT2)에 연결된 유기 발광 소자(OEL) 및 커패시터(Cst)를 포함한다.Referring to FIGS. 6A and 6B, each of the pixels PX may be connected to a wiring portion composed of gate lines GL, data lines DL, and driving voltage lines DVL. Each of the pixels PX includes thin film transistors TFT1 and TFT2 connected to a wiring portion, an organic light emitting element OEL connected to the thin film transistors TFT1 and TFT2, and a capacitor Cst.
본 발명의 일 실시예에서는 하나의 화소가 하나의 게이트 배선, 하나의 데이터 배선 및 하나의 구동 전압 배선과 연결되는 것을 예를 들어 도시하였으나, 이에 한정하는 것은 아니고, 복수 개의 화소들(PX)이 하나의 게이트 배선, 하나의 데이터 배선 및 하나의 구동 전압 배선과 연결될 수 있다. 또한, 하나의 화소는 적어도 하나의 게이트 배선, 적어도 하나의 게이트 배선 및 적어도 하나의 구동 전압 배선과 연결될 수도 있다.In an embodiment of the present invention, one pixel is connected to one gate line, one data line, and one driving voltage line. However, the present invention is not limited to this, One gate line, one data line, and one drive voltage line. Further, one pixel may be connected to at least one gate line, at least one gate line, and at least one drive voltage line.
게이트 배선들(GL)은 제3 방향(DR3)으로 연장된다. 데이터 배선들(DL)은 게이트 배선들(GL)과 교차하는 제4 방향(DR4)으로 연장된다. 구동 전압 배선들(DVL)은 데이터 배선들(DL)과 실질적으로 동일한 방향, 즉 제4 방향(DR4)으로 연장된다. 게이트 배선들(GL)은 박막 트랜지스터(TFT1, TFT2)에 주사 신호를 전달하고, 데이터 배선들(DL)은 박막 트랜지스터(TFT1, TFT2)에 데이터 신호를 전달하며, 구동 전압 배선들(DVL)은 박막 트랜지스터(TFT1, TFT2)에 구동 전압을 제공한다.The gate wirings GL extend in the third direction DR3. The data lines DL extend in a fourth direction DR4 intersecting the gate lines GL. The driving voltage lines DVL extend in substantially the same direction as the data lines DL, i.e., in the fourth direction DR4. The gate wirings GL transfer scan signals to the thin film transistors TFT1 and TFT2 and the data wirings DL transfer data signals to the thin film transistors TFT1 and TFT2 while the drive voltage wirings DVL Thereby providing a driving voltage to the thin film transistors TFT1 and TFT2.
게이트 배선들(GL), 데이터 배선들(DL) 및 구동 전압 배선들(DVL) 중 적어도 하나는 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다. 게이트 배선들(GL), 데이터 배선들(DL) 및 구동 전압 배선들(DVL) 중 적어도 하나는 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 층들을 포함할 수 있다. 게이트 배선들(GL), 데이터 배선들(DL) 및 구동 전압 배선들(DVL) 중 적어도 하나에 포함되는 복수의 층들 각각은 약 10 나노미터(nm) 내지 약 150 나노미터(nm)의 두께를 갖는 것일 수 있다.At least one of the gate wirings GL, the data lines DL and the driving voltage wirings DVL may have a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). At least one of the gate lines GL, the data lines DL and the driving voltage lines DVL includes a plurality of layers having a grain size of about 10 nanometers (nm) to about 100 nanometers (nm) can do. Each of the plurality of layers included in at least one of the gate wirings GL, the data wirings DL and the driving voltage wirings DVL has a thickness of about 10 nanometers (nm) to about 150 nanometers (nm) .
화소들(PX) 각각은 특정 컬러의 광, 예를 들어, 적색광, 녹색광, 청색광 중 하나를 출사할 수 있다. 컬러 광의 종류는 상기한 것에 한정된 것은 아니며, 예를 들어, 백색광, 시안광, 마젠타광, 옐로우광 등이 추가될 수 있다.Each of the pixels PX can emit light of a specific color, for example, either red light, green light, or blue light. The type of color light is not limited to those described above, and for example, white light, cyan light, magenta light, yellow light, and the like may be added.
박막 트랜지스터(TFT1, TFT2)는 유기 발광 소자(OEL)를 제어하기 위한 구동 박막 트랜지스터(TFT2)와, 구동 박막 트랜지스터(TFT2)를 스위칭 하는 스위칭 박막 트랜지스터(TFT1)를 포함할 수 있다. 본 발명의 일 실시예에서는 화소들(PX) 각각이 두 개의 박막 트랜지스터(TFT1, TFT2)를 포함하는 것을 설명하나, 이에 한정되는 것은 아니고, 화소들(PX) 각각이 하나의 박막 트랜지스터와 커패시터를 포함할 수도 있고, 화소들(PX) 각각이 셋 이상의 박막 트랜지스터와 둘 이상의 커패시터를 구비할 수도 있다.The thin film transistors TFT1 and TFT2 may include a driving thin film transistor TFT2 for controlling the organic light emitting element OEL and a switching thin film transistor TFT1 for switching the driving thin film transistor TFT2. In an embodiment of the present invention, each of the pixels PX includes two thin film transistors TFT1 and TFT2. However, the present invention is not limited thereto, and each of the pixels PX may include one thin film transistor and a capacitor Or each of the pixels PX may include three or more thin film transistors and two or more capacitors.
스위칭 박막 트랜지스터(TFT1), 구동 박막 트랜지스터(TFT2) 및 커패시터(Cst) 중 적어도 하나는 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다. 스위칭 박막 트랜지스터(TFT1), 구동 박막 트랜지스터(TFT2) 및 커패시터(Cst) 중 적어도 하나는 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 층들을 포함할 수 있다. 스위칭 박막 트랜지스터(TFT1), 구동 박막 트랜지스터(TFT2) 및 커패시터(Cst) 중 적어도 하나에 포함되는 복수의 층들 각각은 약 10 나노미터(nm) 내지 약 150 나노미터(nm)의 두께를 갖는 것일 수 있다.At least one of the switching thin film transistor TFT1, the driving thin film transistor TFT2 and the capacitor Cst may have a grain size of 10 nanometers (nm) to about 100 nanometers (nm). At least one of the switching thin film transistor TFT1, the driving thin film transistor TFT2 and the capacitor Cst may comprise a plurality of layers having a grain size of about 10 nanometers (nm) to about 100 nanometers (nm) . Each of the plurality of layers included in at least one of the switching thin film transistor TFT1, the driving thin film transistor TFT2 and the capacitor Cst may have a thickness of about 10 nanometers (nm) to about 150 nanometers (nm) have.
스위칭 박막 트랜지스터(TFT1)는 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다. 제1 게이트 전극(GE1)은 게이트 배선들(GL)에 연결되며, 제1 소스 전극(SE1)은 데이터 배선들(DL)에 연결된다. 제1 드레인 전극(DE1)은 제5 콘택홀(CH5)에 의해 제1 공통 전극(CE1)과 연결된다. 스위칭 박막 트랜지스터(TFT1)는 게이트 배선들(GL)에 인가되는 주사 신호에 따라 데이터 배선들(DL)에 인가되는 데이터 신호를 구동 박막 트랜지스터(TFT2)에 전달한다.The switching thin film transistor TFT1 includes a first gate electrode GE1, a first source electrode SE1, and a first drain electrode DE1. The first gate electrode GE1 is connected to the gate lines GL and the first source electrode SE1 is connected to the data lines DL. The first drain electrode DE1 is connected to the first common electrode CE1 by a fifth contact hole CH5. The switching thin film transistor TFT1 transfers a data signal applied to the data lines DL to the driving thin film transistor TFT2 according to a scanning signal applied to the gate lines GL.
제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 중 적어도 하나는 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다. 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 중 적어도 하나는 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 층들을 포함할 수 있다. 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 중 적어도 하나에 포함되는 복수의 층들 각각은 약 10 나노미터(nm) 내지 약 150 나노미터(nm)의 두께를 갖는 것일 수 있다.At least one of the first gate electrode GE1, the first source electrode SE1 and the first drain electrode DE1 may have a grain size of 10 nanometers (nm) to about 100 nanometers (nm). At least one of the first gate electrode GE1, the first source electrode SE1 and the first drain electrode DE1 is formed of a plurality of layers having a grain size of about 10 nanometers (nm) to about 100 nanometers (nm) Lt; / RTI > Each of the plurality of layers included in at least one of the first gate electrode GE1, the first source electrode SE1 and the first drain electrode DE1 has a thickness of about 10 nanometers (nm) to about 150 nanometers (nm) Thickness.
구동 박막 트랜지스터(TFT2)는 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다. 제2 게이트 전극(GE2)은 제1 공통 전극(CE1)에 연결된다. 제2 소스 전극(SE2)은 구동 전압 배선들(DVL)에 연결된다. 제2 드레인 전극(DE2)은 제3 콘택홀(CH3)에 의해 제1 전극(EL1)과 연결된다.The driving thin film transistor TFT2 includes a second gate electrode GE2, a second source electrode SE2 and a second drain electrode DE2. The second gate electrode GE2 is connected to the first common electrode CE1. And the second source electrode SE2 is connected to the driving voltage lines DVL. The second drain electrode DE2 is connected to the first electrode EL1 by the third contact hole CH3.
제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2) 중 적어도 하나는 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다. 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2) 중 적어도 하나는 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 층들을 포함할 수 있다. 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2) 중 적어도 하나에 포함되는 복수의 층들 각각은 약 10 나노미터(nm) 내지 약 150 나노미터(nm)의 두께를 갖는 것일 수 있다.At least one of the second gate electrode GE2, the second source electrode SE2 and the second drain electrode DE2 may have a grain size of 10 nanometers (nm) to about 100 nanometers (nm). At least one of the second gate electrode GE2, the second source electrode SE2 and the second drain electrode DE2 is formed of a plurality of layers having a grain size of about 10 nanometers (nm) to about 100 nanometers (nm) Lt; / RTI > Each of the plurality of layers included in at least one of the second gate electrode GE2, the second source electrode SE2 and the second drain electrode DE2 has a thickness of about 10 nanometers (nm) to about 150 nanometers (nm) Thickness.
제1 전극(EL1)은 구동 박막 트랜지스터(TFT2)의 제2 드레인 전극(DE2)과 연결된다. 제2 전극(EL2)에는 공통 전압이 인가되며, 발광층(EML)은 구동 박막 트랜지스터(TFT2)의 출력 신호에 따라 블루 광을 출사함으로써 영상을 표시한다. 제1 전극(EL1) 및 제2 전극(EL2)에 대해서는 보다 구체적으로 후술한다.The first electrode EL1 is connected to the second drain electrode DE2 of the driving thin film transistor TFT2. A common voltage is applied to the second electrode EL2, and the light emitting layer (EML) emits blue light in accordance with the output signal of the driving thin film transistor TFT2 to display an image. The first electrode EL1 and the second electrode EL2 will be described later in more detail.
커패시터(Cst)는 구동 박막 트랜지스터(TFT2)의 제2 게이트 전극(GE2)과 제2 소스 전극(SE2) 사이에 연결되며, 구동 박막 트랜지스터(TFT2)의 제2 게이트 전극(GE2)에 입력되는 데이터 신호를 충전하고 유지한다. 커패시터(Cst)는 제1 드레인 전극(DE1)과 제6 콘택홀(CH6)에 의해 연결되는 제1 공통 전극(CE1) 및 구동 전압 배선들(DVL)과 연결되는 제2 공통 전극(CE2)을 포함할 수 있다.The capacitor Cst is connected between the second gate electrode GE2 and the second source electrode SE2 of the driving thin film transistor TFT2 and is connected to the data input to the second gate electrode GE2 of the driving thin film transistor TFT2 Charge and hold the signal. The capacitor Cst includes a first common electrode CE1 connected to the first drain electrode DE1 and the sixth contact hole CH6 and a second common electrode CE2 connected to the driving voltage lines DVL .
제1 공통 전극(CE1) 및 제2 공통 전극(CE2) 중 적어도 하나는 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다. 제1 공통 전극(CE1) 및 제2 공통 전극(CE2) 중 적어도 하나는 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 층들을 포함할 수 있다. 제1 공통 전극(CE1) 및 제2 공통 전극(CE2) 중 적어도 하나에 포함되는 복수의 층들 각각은 약 10 나노미터(nm) 내지 약 150 나노미터(nm)의 두께를 갖는 것일 수 있다.At least one of the first common electrode CE1 and the second common electrode CE2 may have a grain size of 10 nanometers (nm) to about 100 nanometers (nm). At least one of the first common electrode CE1 and the second common electrode CE2 may comprise a plurality of layers having a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). Each of the plurality of layers included in at least one of the first common electrode CE1 and the second common electrode CE2 may have a thickness of about 10 nanometers (nm) to about 150 nanometers (nm).
도 6a 내지 도 6c를 참조하면, 제1 플렉서블 기판(FB1)은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, 플라스틱, 유기 고분자 등을 포함할 수 있다. 제1 플렉서블 기판(FB1)을 이루는 유기 고분자로는 PET(Polyethylene terephthalate), PEN(Polyethylene naphthalate), 폴리이미드(Polyimide), 폴리에테르술폰 등을 들 수 있다. 제1 플렉서블 기판(FB1)은 기계적 강도, 열적 안정성, 투명성, 표면 평활성, 취급 용이성, 방수성 등을 고려하여 선택될 수 있다. 제1 플렉서블 기판(FB1)은 투명한 것일 수 있다.Referring to FIGS. 6A to 6C, the first flexible substrate FB1 is not particularly limited as long as it can be used normally. For example, the first flexible substrate FB1 may include plastic, organic polymer, and the like. Examples of the organic polymer constituting the first flexible substrate FB1 include polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyimide, polyether sulfone, and the like. The first flexible board FB1 can be selected in consideration of mechanical strength, thermal stability, transparency, surface smoothness, ease of handling, and waterproofness. The first flexible substrate FB1 may be transparent.
제1 플렉서블 기판(FB1) 상에는 기판 버퍼층(미도시)이 제공될 수 있다. 기판 버퍼층(미도시)은 스위칭 박막 트랜지스터(TFT1) 및 구동 박막 트랜지스터(TFT2)에 불순물이 확산되는 것을 막는다. 기판 버퍼층(미도시)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등으로 형성될 수 있으며, 제1 플렉서블 기판(FB1)의 재료 및 공정 조건에 따라 생략될 수도 있다.A substrate buffer layer (not shown) may be provided on the first flexible substrate FB1. The substrate buffer layer (not shown) prevents impurities from diffusing into the switching thin film transistor TFT1 and the driving thin film transistor TFT2. The substrate buffer layer (not shown) may be formed of silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy) or the like and may be omitted depending on the material and process conditions of the first flexible substrate FB1.
제1 플렉서블 기판(FB1) 상에는 제1 반도체 패턴(SM1)과 제2 반도체 패턴(SM2)이 제공된다. 제1 반도체 패턴(SM1)과 제2 반도체 패턴(SM2)은 반도체 소재로 형성되며, 각각 스위칭 박막 트랜지스터(TFT1)와 구동 박막 트랜지스터(TFT2)의 활성층으로 동작한다. 제1 반도체 패턴(SM1)과 제2 반도체 패턴(SM2)은 각각 소스부(SA), 드레인부(DA) 및 소스부(SA)과 드레인부(DA) 사이에 제공된 채널부(CA)를 포함한다. 제1 반도체 패턴(SM1)과 제2 반도체 패턴(SM2)은 각각 무기 반도체 또는 유기 반도체로부터 선택되어 형성될 수 있다. 소스부(SA) 및 드레인부(DA)은 n형 불순물 또는 p형 불순물이 도핑될 수 있다.On the first flexible substrate FB1, a first semiconductor pattern SM1 and a second semiconductor pattern SM2 are provided. The first semiconductor pattern SM1 and the second semiconductor pattern SM2 are formed of a semiconductor material and operate as active layers of the switching thin film transistor TFT1 and the driving thin film transistor TFT2, respectively. The first semiconductor pattern SM1 and the second semiconductor pattern SM2 each include a source portion SA and a drain portion DA and a channel portion CA provided between the source portion SA and the drain portion DA do. The first semiconductor pattern SM1 and the second semiconductor pattern SM2 may be formed of an inorganic semiconductor or an organic semiconductor, respectively. The source portion SA and the drain portion DA may be doped with an n-type impurity or a p-type impurity.
제1 반도체 패턴(SM1) 및 제2 반도체 패턴(SM2) 중 적어도 하나는 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다. 제1 반도체 패턴(SM1) 및 제2 반도체 패턴(SM2) 중 적어도 하나는 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 층들을 포함할 수 있다. 제1 반도체 패턴(SM1) 및 제2 반도체 패턴(SM2) 중 적어도 하나에 포함되는 복수의 층들 각각은 약 10 나노미터(nm) 내지 약 150 나노미터(nm)의 두께를 갖는 것일 수 있다.At least one of the first semiconductor pattern SM1 and the second semiconductor pattern SM2 may have a grain size of 10 nanometers (nm) to about 100 nanometers (nm). At least one of the first semiconductor pattern SM1 and the second semiconductor pattern SM2 may comprise a plurality of layers having a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). Each of the plurality of layers included in at least one of the first semiconductor pattern SM1 and the second semiconductor pattern SM2 may have a thickness of about 10 nanometers (nm) to about 150 nanometers (nm).
제1 반도체 패턴(SM1) 및 제2 반도체 패턴(SM2) 상에는 게이트 절연층(GI)이 제공된다. 게이트 절연층(GI)은 제1 반도체 패턴(SM1) 및 제2 반도체 패턴(SM2)을 커버한다. 게이트 절연층(GI)은 유기 절연물 또는 무기 절연물로 이루어질 수 있다.A gate insulating layer GI is provided on the first semiconductor pattern SM1 and the second semiconductor pattern SM2. The gate insulating layer GI covers the first semiconductor pattern SM1 and the second semiconductor pattern SM2. The gate insulating layer (GI) may be formed of an organic insulating material or an inorganic insulating material.
게이트 절연층(GI) 상에는 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)이 제공된다. 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 각각 제1 반도체 패턴(SM1)과 제2 반도체 패턴(SM2)의 드레인부(DA)에 대응되는 영역을 커버하도록 형성된다.A first gate electrode GE1 and a second gate electrode GE2 are provided on the gate insulating layer GI. The first gate electrode GE1 and the second gate electrode GE2 are formed so as to cover the regions corresponding to the first semiconductor pattern SM1 and the drain portion DA of the second semiconductor pattern SM2, respectively.
제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2) 상에는 제1 절연층(IL1)이 제공된다. 제1 절연층(IL1)은 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)을 커버한다. 제1 절연층(IL1)은 유기 절연물 또는 무기 절연물로 이루어질 수 있다.A first insulating layer IL1 is provided on the first gate electrode GE1 and the second gate electrode GE2. The first insulating layer IL1 covers the first gate electrode GE1 and the second gate electrode GE2. The first insulating layer IL1 may be formed of an organic insulating material or an inorganic insulating material.
제1 절연층(IL1)의 상에는 제1 소스 전극(SE1)과 제1 드레인 전극(DE1), 제2 소스 전극(SE2)과 제2 드레인 전극(DE2)이 제공된다. 제2 드레인 전극(DE2)은 게이트 절연층(GI) 및 제1 절연층(IL1)에 형성된 제1 콘택홀(CH1)에 의해 제2 반도체 패턴(SM2)의 드레인부(DA)과 접촉하고, 제2 소스 전극(SE2)은 게이트 절연층(GI) 및 제1 절연층(IL1)에 형성된 제2 콘택홀(CH2)에 의해 제2 반도체 패턴(SM2)의 소스부(SA)과 접촉한다. 제1 소스 전극(SE1)은 게이트 절연층(GI) 및 제1 절연층(IL1)에 형성된 제4 콘택홀(CH4)에 의해 제1 반도체 패턴(SM1)의 소스부(미도시)과 접촉하고, 제1 드레인 전극(DE1)은 게이트 절연층(GI) 및 제1 절연층(IL1)에 형성된 제5 콘택홀(CH5)에 의해 제1 반도체 패턴(SM1)의 드레인부(미도시)과 접촉한다.A first source electrode SE1 and a first drain electrode DE1, a second source electrode SE2 and a second drain electrode DE2 are provided on the first insulating layer IL1. The second drain electrode DE2 is in contact with the drain portion DA of the second semiconductor pattern SM2 by the gate insulating layer GI and the first contact hole CH1 formed in the first insulating layer IL1, The second source electrode SE2 is in contact with the source portion SA of the second semiconductor pattern SM2 by the gate insulating layer GI and the second contact hole CH2 formed in the first insulating layer IL1. The first source electrode SE1 is in contact with the source portion (not shown) of the first semiconductor pattern SM1 by the gate insulating layer GI and the fourth contact hole CH4 formed in the first insulating layer IL1 The first drain electrode DE1 contacts the drain portion (not shown) of the first semiconductor pattern SM1 by the gate insulating layer GI and the fifth contact hole CH5 formed in the first insulating layer IL1. do.
제1 소스 전극(SE1)과 제1 드레인 전극(DE1), 제2 소스 전극(SE2)과 제2 드레인 전극(DE2) 상에는 패시베이션층(PL)이 제공된다. 패시베이션층(PL)은 스위칭 박막 트랜지스터(TFT1) 및 구동 박막 트랜지스터(TFT2)를 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 평탄화막의 역할을 할 수도 있다.A passivation layer PL is provided on the first source electrode SE1 and the first drain electrode DE1, the second source electrode SE2 and the second drain electrode DE2. The passivation layer PL may serve as a protective film for protecting the switching thin film transistor TFT1 and the driving thin film transistor TFT2 or may serve as a flattening film for flattening the upper surface thereof.
패시베이션층(PL) 상에는 제1 전극(EL1)이 제공된다. 제1 전극(EL1)은 예를 들어 양극일 수 있다. 제1 전극(EL1)은 패시베이션층(PL)에 형성되는 제3 콘택홀(CH3)을 통해 구동 박막 트랜지스터(TR2)의 제2 드레인 전극(DE2)에 연결된다.A first electrode EL1 is provided on the passivation layer PL. The first electrode EL1 may be, for example, a cathode. The first electrode EL1 is connected to the second drain electrode DE2 of the driving TFT TR2 through the third contact hole CH3 formed in the passivation layer PL.
패시베이션층(PL) 상에는 화소들(PX) 각각에 대응하도록 발광층(EML)을 구획하는 화소 정의막(PDL)이 제공된다. 화소 정의막(PDL)은 제1 전극(EL1)의 상면을 노출하며, 제1 플렉서블 기판(FB1)으로부터 돌출된다. 화소 정의막(PDL)은 이에 한정하는 것은 아니나, 금속-불소 이온 화합물을 포함할 수 있다. 예를 들어, 화소 정의막(PDL)은 LiF, BaF2, 및 CsF 중 어느 하나의 금속-불소 이온 화합물로 구성될 수 있다. 금속-불소 이온 화합물은 소정의 두께를 가질 경우, 절연 특성을 갖는다. 화소 정의막(PDL)의 두께는 예를 들어, 10 nm 내지 100 nm일 수 있다. 화소 정의막(PDL)에 대해서는 보다 구체적으로 후술하도록 한다.On the passivation layer PL, a pixel defining layer (PDL) for partitioning the light emitting layer (EML) is provided so as to correspond to each of the pixels PX. The pixel defining layer PDL exposes the upper surface of the first electrode EL1 and protrudes from the first flexible substrate FB1. The pixel defining layer (PDL) may include, but is not limited to, a metal-fluorine ion compound. For example, the pixel defining layer (PDL) is any one metal of LiF, BaF 2, CsF, and - may be of a fluoride compound. The metal-fluorine ion compound has an insulating property when it has a predetermined thickness. The thickness of the pixel defining layer (PDL) may be, for example, 10 nm to 100 nm. The pixel defining layer (PDL) will be described in more detail later.
화소 정의막(PDL)에 의해 둘러싸인 영역에는 유기 발광 소자(OEL)가 제공된다. 유기 발광 소자(OEL)는 제1 전극(EL1), 정공 수송 영역(HTR), 발광층(EML), 전자 수송 영역(ETR) 및 제2 전극(EL2)을 포함한다.An organic light emitting element OEL is provided in a region surrounded by the pixel defining layer PDL. The organic light emitting diode OEL includes a first electrode EL1, a hole transporting region HTR, a light emitting layer EML, an electron transporting region ETR and a second electrode EL2.
제1 전극(EL1)은 도전성을 갖는다. 제1 전극(EL1)은 화소 전극 또는 양극일 수 있다. 제1 전극(EL1)은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다. 제1 전극(EL1)은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 층들을 포함할 수 있다. 제1 전극(EL1)에 포함되는 복수의 층들 각각은 약 10 나노미터(nm) 내지 약 150 나노미터(nm)의 두께를 갖는 것일 수 있다.The first electrode EL1 has conductivity. The first electrode EL1 may be a pixel electrode or an anode. The first electrode EL1 may have a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). The first electrode EL1 may comprise a plurality of layers having a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). Each of the plurality of layers included in the first electrode EL1 may have a thickness of about 10 nanometers (nm) to about 150 nanometers (nm).
제1 전극(EL1)은 투과형 전극, 반투과형 전극 또는 반사형 전극일 수 있다. 제1 전극(EL1)이 투과형 전극인 경우, 제1 전극(EL1)은 투명 금속 산화물, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 이루어질 수 있다. 제1 전극(EL1)이 반투과형 전극 또는 반사형 전극인 경우, 제1 전극(EL1)은 Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir 및 Cr 중 적어도 하나를 포함할 수 있다.The first electrode EL1 may be a transmissive electrode, a transflective electrode, or a reflective electrode. When the first electrode EL1 is a transmissive electrode, the first electrode EL1 is formed of a transparent metal oxide such as ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), ITZO tin zinc oxide, and the like. When the first electrode EL1 is a transflective electrode or a reflective electrode, the first electrode EL1 is formed of one of Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, And may include at least one.
제1 전극(EL1) 상에는 유기층이 배치될 수 있다. 유기층은 발광층(EML)을 포함한다. 유기층은 정공 수송 영역(HTR) 및 전자 수송 영역(ETR)을 더 포함할 수 있다.An organic layer may be disposed on the first electrode EL1. The organic layer includes a light emitting layer (EML). The organic layer may further include a hole transporting region (HTR) and an electron transporting region (ETR).
정공 수송 영역(HTR)은 제1 전극(EL1) 상에 제공된다. 정공 수송 영역(HTR)은, 정공 주입층, 정공 수송층, 버퍼층 및 전자 저지층 중 적어도 하나를 포함할 수 있다.The hole transporting region HTR is provided on the first electrode EL1. The hole transporting region HTR may include at least one of a hole injecting layer, a hole transporting layer, a buffer layer, and an electron blocking layer.
정공 수송 영역(HTR)은 단일 물질로 이루어진 단일층, 복수의 서로 다른 물질로 이루어진 단일층 또는 복수의 서로 다른 물질로 이루어진 복수의 층을 갖는 다층 구조를 가질 수 있다.The hole transporting region (HTR) may have a single layer of a single material, a single layer of a plurality of different materials, or a multi-layer structure having a plurality of layers of a plurality of different materials.
예를 들어, 정공 수송 영역(HTR)은, 복수의 서로 다른 물질로 이루어진 단일층들의 구조를 갖거나, 제1 전극(EL1)으로부터 차례로 적층된 정공 주입층/정공 수송층, 정공 주입층/정공 수송층/버퍼층, 정공 주입층/버퍼층, 정공 수송층/버퍼층 또는 정공 주입층/정공 수송층/전자 저지층들의 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.For example, the hole transporting region (HTR) may have a structure of a single layer made of a plurality of different materials, or may have a structure of a single hole transporting layer / hole transporting layer, a hole injecting layer / / Buffer layer, a hole injection layer / a buffer layer, a hole transporting layer / a buffer layer, a hole injecting layer / a hole transporting layer / an electron blocking layer.
정공 수송 영역(HTR)은, 진공 증착법, 스핀 코팅법, 캐스트법, LB법(Langmuir-Blodgett), 잉크젯 프린팅법, 레이저 프린팅법, 레이저 열전사법(Laser Induced Thermal Imaging, LITI) 등과 같은 다양한 방법을 이용하여 형성될 수 있다.The hole transporting region HTR can be formed by a variety of methods such as vacuum deposition, spin coating, casting, Langmuir-Blodgett, inkjet printing, laser printing, and laser induced thermal imaging .
정공 수송 영역(HTR)이 정공 주입층을 포함할 경우, 정공 수송 영역(HTR)은 구리프탈로시아닌(copper phthalocyanine) 등의 프탈로시아닌(phthalocyanine) 화합물; DNTPD (N,N'-diphenyl-N,N'-bis-[4-(phenyl-m-tolyl-amino)-phenyl]-biphenyl-4,4'-diamine), m-MTDATA(4,4',4"-tris(3-methylphenylphenylamino) triphenylamine), TDATA(4,4'4"-Tris(N,N-diphenylamino)triphenylamine), 2TNATA(4,4',4"-tris{N,-(2-naphthyl)-N-phenylamino}-triphenylamine), PEDOT/PSS(Poly(3,4-ethylenedioxythiophene)/Poly(4-styrenesulfonate), PANI/DBSA(Polyaniline/Dodecylbenzenesulfonic acid), PANI/CSA(Polyaniline/Camphor sulfonicacid), PANI/PSS((Polyaniline)/Poly(4-styrenesulfonate) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.When the hole transporting region HTR includes a hole injecting layer, the hole transporting region HTR may include a phthalocyanine compound such as copper phthalocyanine; (N, N'-diphenyl-N, N'-bis- [4- (phenyl-m-tolyl-amino) -phenyl] -biphenyl-4,4'-diamine, m- , 4 "-tris (3-methylphenylphenylamino) triphenylamine), TDATA (4,4'4" -Tris (N, N-diphenylamino) triphenylamine), 2TNATA (naphthyl) -N-phenylamino} -triphenylamine, PEDOT / PSS, poly (4-styrenesulfonate), PANI / DBSA (polyaniline / dodecylbenzenesulfonic acid), PANI / CSA ), PANI / PSS ((Polyaniline) / Poly (4-styrenesulfonate), and the like.
정공 수송 영역(HTR)이 정공 수송층을 포함할 경우, 정공 수송 영역(HTR)은 N-페닐카바졸, 폴리비닐카바졸 등의 카바졸계 유도체, 플루오렌(fluorine)계 유도체, TPD(N,N'-bis(3-methylphenyl)-N,N'-diphenyl-[1,1-biphenyl]-4,4'-diamine), TCTA(4,4',4"-tris(N-carbazolyl)triphenylamine) 등과 같은 트리페닐아민계 유도체, NPB(N,N'-di(1-naphthyl)-N,N'-diphenylbenzidine), TAPC(4,4′-Cyclohexylidene bis[N,N-bis(4-methylphenyl)benzenamine]) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.When the hole transporting region HTR includes a hole transporting layer, the hole transporting region HTR includes a carbazole-based derivative such as N-phenylcarbazole and polyvinylcarbazole, a fluorine-based derivative, TPD (N, N -bis (3-methylphenyl) -N, N'-diphenyl- [1,1-biphenyl] -4,4'- diamine), TCTA (4,4 ', 4 "-tris (N-carbazolyl) triphenylamine) N, N'-diphenylbenzidine), TAPC (4,4'-Cyclohexylidene bis [N, N-bis (4-methylphenyl) benzenamine]), and the like, but the present invention is not limited thereto.
정공 수송 영역(HTR)은 앞서 언급한 물질 외에, 도전성 향상을 위하여 전하 생성 물질을 더 포함할 수 있다. 전하 생성 물질은 정공 수송 영역(HTR) 내에 균일하게 또는 불균일하게 분산되어 있을 수 있다. 전하 생성 물질은 예를 들어, p-도펀트(dopant)일 수 있다. p-도펀트는 퀴논(quinone) 유도체, 금속 산화물 및 시아노(cyano)기 함유 화합물 중 하나일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, p-도펀트의 비제한적인 예로는, TCNQ(Tetracyanoquinodimethane) 및 F4-TCNQ(2,3,5,6-tetrafluoro-tetracyanoquinodimethane) 등과 같은 퀴논 유도체, 텅스텐 산화물 및 몰리브덴 산화물 등과 같은 금속 산화물 등을 들 수 있으나, 이에 한정되는 것은 아니다.In addition to the above-mentioned materials, the hole transporting region (HTR) may further include a charge generating material for improving conductivity. The charge generating material may be uniformly or non-uniformly dispersed in the hole transporting region (HTR). The charge generating material may be, for example, a p-dopant. The p-dopant may be, but is not limited to, one of quinone derivatives, metal oxides, and cyano group-containing compounds. For example, non-limiting examples of the p-dopant include quinone derivatives such as TCNQ (tetracyanoquinodimethane) and F4-TCNQ (2,3,4,6-tetrafluoro-tetracyanoquinodimethane), metal oxides such as tungsten oxide and molybdenum oxide But the present invention is not limited thereto.
발광층(EML)은 정공 수송 영역(HTR) 상에 제공된다. 발광층(EML)은 단일 물질로 이루어진 단일층, 복수의 서로 다른 물질로 이루어진 단일층 또는 복수의 서로 다른 물질로 이루어진 복수의 층을 갖는 다층 구조를 가질 수 있다.The light emitting layer (EML) is provided on the hole transporting region (HTR). The light emitting layer (EML) may have a single layer made of a single material, a single layer made of a plurality of different materials, or a multi-layered structure having a plurality of layers made of a plurality of different materials.
발광층(EML)은 통상적으로 사용하는 물질이라면 특별히 한정되지 않으나, 예를 들어, 적색, 녹색 및 청색을 발광하는 물질로 이루어질 수 있으며, 형광 물질 또는 인광물질을 포함할 수 있다. 또한, 발광층(EML)은 호스트 및 도펀트를 포함할 수 있다.The light emitting layer (EML) is not particularly limited as long as it is a commonly used material. For example, the light emitting layer (EML) may be made of a material emitting red, green and blue light and may include a fluorescent material or a phosphorescent material. Further, the light emitting layer (EML) may include a host and a dopant.
호스트는 통상적으로 사용하는 물질이라면 특별히 한정하지 않으나, 예를 들어, Alq3(tris(8-hydroxyquinolino)aluminum), CBP(4,4'-bis(N-carbazolyl)-1,1'-biphenyl), PVK(poly(n-vinylcabazole), ADN(9,10-di(naphthalene-2-yl)anthracene), TCTA(4,4',4''-Tris(carbazol-9-yl)-triphenylamine), TPBi(1,3,5-tris(N-phenylbenzimidazole-2-yl)benzene), TBADN(3-tert-butyl-9,10-di(naphth-2-yl)anthracene), DSA(distyrylarylene), CDBP(4,4'-bis(9-carbazolyl)-2,2′'-dimethyl-biphenyl), MADN(2-Methyl-9,10-bis(naphthalen-2-yl)anthracene) 등을 사용될 수 있다.For example, Alq3 (tris (8-hydroxyquinolino) aluminum), CBP (4,4'-bis (N-carbazolyl) -1,1'-biphenyl) PVK (n-vinylcabazole), ADN (naphthalene-2-yl) anthracene, TCTA (4,4 ', 4' '- Tris (carbazol- (3-tert-butyl-9,10-di (naphth-2-yl) anthracene), DSA (distyrylarylene), CDBP Bis (9-carbazolyl) -2,2'-dimethyl-biphenyl, MADN (2-Methyl-9,10-bis (naphthalen-2-yl) anthracene).
발광층(EML)이 적색을 발광할 때, 발광층(EML)은 예를 들어, PBD:Eu(DBM)3(Phen)(tris(dibenzoylmethanato)phenanthoroline europium) 또는 퍼릴렌(Perylene)을 포함하는 형광 물질을 포함할 수 있다. 발광층(EML)이 적색을 발광할 때, 발광층(EML)에 포함되는 도펀트는 예를 들어, PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline)acetylacetonate iridium), PQIr(tris(1-phenylquinoline)iridium) 및 PtOEP(octaethylporphyrin platinum)과 같은 금속 착화합물(metal complex) 또는 유기 금속 착체(organometallic complex)에서 선택할 수 있다.When the light emitting layer (EML) emits red light, the light emitting layer (EML) may include a fluorescent substance containing PBD: Eu (DBM) 3 (Phen) (tris (dibenzoylmethanato) phenanthoroline europium) or perylene . When the light emitting layer EML emits red light, the dopant included in the light emitting layer EML is, for example, PIQIr (acac) bis (1-phenylisoquinoline) acetylacetonate iridium, PQIr acac bis (1-phenylquinoline) metal complexes such as acetylacetonate iridium, PQIr (tris (1-phenylquinoline) iridium) and PtOEP (octaethylporphyrin platinum) or organometallic complexes.
발광층(EML)이 녹색을 발광할 때, 발광층(EML)은 예를 들어, Alq3(tris(8-hydroxyquinolino)aluminum)을 포함하는 형광 물질을 포함할 수 있다. 발광층(EML)이 녹색을 발광할 때, 발광층(EML)에 포함되는 도펀트는 예를 들어, Ir(ppy)3(fac-tris(2-phenylpyridine)iridium)와 같은 금속 착화합물(metal complex) 또는 유기 금속 착체(organometallic complex)에서 선택할 수 있다.When the light emitting layer (EML) emits green light, the light emitting layer (EML) may include a fluorescent material including, for example, Alq3 (tris (8-hydroxyquinolino) aluminum). When the light emitting layer (EML) emits green light, the dopant contained in the light emitting layer (EML) may be a metal complex such as Ir (ppy) 3 (fac-tris (2-phenylpyridine) iridium) It can be selected from organometallic complexes.
발광층(EML)이 청색을 발광할 때, 발광층(EML)은 예를 들어, 스피로-DPVBi(spiro-DPVBi), 스피로-6P(spiro-6P), DSB(distyryl-benzene), DSA(distyryl-arylene), PFO(Polyfluorene)계 고분자 및 PPV(poly(p-phenylene vinylene)계 고분자로 이루어진 군에서 선택된 어느 하나를 포함하는 형광 물질을 포함할 수 있다. 발광층(EML)이 청색을 발광할 때, 발광층(EML)에 포함되는 도펀트는 예를 들어, (4,6-F2ppy)2Irpic와 같은 금속 착화합물(metal complex) 또는 유기 금속 착체(organometallic complex)에서 선택할 수 있다. 발광층(EML)에 대해서는 보다 구체적으로 후술하도록 한다.When the light-emitting layer (EML) emits blue light, the light-emitting layer (EML) may include, for example, spiro-DPVBi, spiro-6P, distyryl-benzene, distyryl- ), A PFO (polyfluorene) -based polymer, and a poly (p-phenylene vinylene) -based polymer. When the light emitting layer (EML) emits blue light, (EML) can be selected from a metal complex or an organometallic complex such as, for example, (4,6-F2ppy) 2Irpic. More specifically, for the light emitting layer (EML) Will be described later.
전자 수송 영역(ETR)은 발광층(EML) 상에 제공된다. 전자 수송 영역은, 정공 저지층, 전자 수송층 및 전자 주입층 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.An electron transporting region (ETR) is provided on the light-emitting layer (EML). The electron transporting region may include at least one of a hole blocking layer, an electron transporting layer and an electron injecting layer, but is not limited thereto.
전자 수송 영역이 전자 수송층을 포함할 경우, 전자 수송 영역은 Alq3(Tris(8-hydroxyquinolinato)aluminum), TPBi(1,3,5-Tri(1-phenyl-1H-benzo[d]imidazol-2-yl)phenyl), BCP(2,9-Dimethyl-4,7-diphenyl-1,10-phenanthroline), Bphen(4,7-Diphenyl-1,10-phenanthroline), TAZ(3-(4-Biphenylyl)-4-phenyl-5-tert-butylphenyl-1,2,4-triazole), NTAZ(4-(Naphthalen-1-yl)-3,5-diphenyl-4H-1,2,4-triazole), tBu-PBD(2-(4-Biphenylyl)-5-(4-tert-butylphenyl)-1,3,4-oxadiazole), BAlq(Bis(2-methyl-8-quinolinolato-N1,O8)-(1,1'-Biphenyl-4-olato)aluminum), Bebq2(berylliumbis(benzoquinolin-10-olate), ADN(9,10-di(naphthalene-2-yl)anthracene) 및 이들의 혼합물을 포함할 수 있으나, 이에 한정되는 것은 아니다. 전자 수송층들의 두께는 약 100Å 내지 약 1000Å, 예를 들어 약 150Å 내지 약 500Å일 수 있다. 전자 수송층들의 두께가 전술한 바와 같은 범위를 만족할 경우, 실질적인 구동 전압 상승없이 만족스러운 정도의 전자 수송 특성을 얻을 수 있다.When the electron transporting region comprises an electron transporting layer, the electron transporting region may be an Alq3 (Tris (8-hydroxyquinolinato) aluminum), TPBi (1,3,5- (4-diphenyl-1,10-phenanthroline), Bphen (4,7-diphenyl-1,10-phenanthroline), TAZ (3- (4-Biphenylyl) -4-phenyl-5-tert-butylphenyl-1,2,4-triazole), NTAZ (4- (Naphthalen- 1 -yl) -3,5-diphenyl-4H- -PBD (2- (4-Biphenylyl) -5- (4-tert-butylphenyl) -1,3,4-oxadiazole), BAlq (Bis (2-methyl-8- quinolinolato- 1'-Biphenyl-4-olato) aluminum, Bebq2 (benzoquinolin-10-olate), ADN (9,10-di (naphthalene-2-yl) anthracene) The thickness of the electron transporting layers may be from about 100 A to about 1000 A, for example, from about 150 A to about 500 A. When the thickness of the electron transporting layer satisfies the above-described range, satisfactory degree Of electrons Transport properties can be obtained.
전자 수송 영역이 전자 주입층을 포함할 경우, 전자 수송 영역은 LiF, LiQ (Lithium quinolate), Li2O, BaO, NaCl, CsF, Yb와 같은 란타넘족 금속, 또는 RbCl, RbI와 같은 할로겐화 금속 등이 사용될 수 있으나 이에 한정되는 것은 아니다. 전자 주입층은 또한 전자 수송 물질과 절연성의 유기 금속염(organo metal salt)이 혼합된 물질로 이루어질 수 있다. 유기 금속염은 에너지 밴드 갭(energy band gap)이 대략 4eV 이상의 물질이 될 수 있다. 구체적으로 예를 들어, 유기 금속염은 금속 아세테이트(metal acetate), 금속 벤조에이트(metal benzoate), 금속 아세토아세테이트(metal acetoacetate), 금속 아세틸아세토네이트(metal acetylacetonate) 또는 금속 스테아레이트(stearate)를 포함할 수 있다. 전자 주입층들의 두께는 약 1Å 내지 약 100Å, 약 3Å 내지 약 90Å일 수 있다. 전자 주입층들의 두께가 전술한 바와 같은 범위를 만족할 경우, 실질적인 구동 전압 상승 없이 만족스러운 정도의 전자 주입 특성을 얻을 수 있다.When an electron transporting region an electron injection layer, an electron transporting region is LiF, LiQ (Lithium quinolate), Li 2 O, BaO, NaCl, CsF, lanthanide metal such as Yb, or RbCl, such as a metal halide, such as RbI But is not limited thereto. The electron injection layer may also be made of a mixture of an electron transport material and an insulating organometallic salt. The organometallic salt may be a material having an energy band gap of about 4 eV or more. Specifically, for example, the organic metal salt may include metal acetate, metal benzoate, metal acetoacetate, metal acetylacetonate or metal stearate . The thickness of the electron injection layers may be from about 1 A to about 100 A, from about 3 A to about 90 A. When the thickness of the electron injection layers satisfies the above-described range, satisfactory electron injection characteristics can be obtained without substantial increase in driving voltage.
전자 수송 영역은 앞서 언급한 바와 같이, 정공 저지층을 포함할 수 있다. 정공 저지층은 예를 들어, BCP(2,9-dimethyl-4,7-diphenyl-1,10-phenanthroline) 및 Bphen(4,7-diphenyl-1,10-phenanthroline) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.The electron transporting region may include a hole blocking layer, as mentioned above. The hole blocking layer may comprise, for example, at least one of BCP (2,9-dimethyl-4,7-diphenyl-1,10-phenanthroline) and Bphen (4,7-diphenyl-1,10-phenanthroline) However, the present invention is not limited thereto.
제2 전극(EL2)은 전자 수송 영역(ETR) 상에 제공된다. 제2 전극(EL2)은 공통 전극 또는 음극일 수 있다. 제2 전극(EL2)은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다. 제2 전극(EL2)은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 층들을 포함할 수 있다. 제2 전극(EL2)에 포함되는 복수의 층들 각각은 약 10 나노미터(nm) 내지 약 150 나노미터(nm)의 두께를 갖는 것일 수 있다.And the second electrode EL2 is provided on the electron transporting region ETR. The second electrode EL2 may be a common electrode or a cathode. And the second electrode EL2 may have a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). The second electrode EL2 may comprise a plurality of layers having a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). Each of the plurality of layers included in the second electrode EL2 may have a thickness of about 10 nanometers (nm) to about 150 nanometers (nm).
제2 전극(EL2)은 투과형 전극, 반투과형 전극 또는 반사형 전극일 수 있다. 제2 전극(EL2)이 투과형 전극인 경우, 제2 전극(EL2)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, BaF, Ba, Ag 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물)을 포함할 수 있다.The second electrode EL2 may be a transmissive electrode, a transflective electrode, or a reflective electrode. In the case where the second electrode EL2 is a transmissive electrode, the second electrode EL2 may be formed of any of Li, Ca, LiF / Ca, LiF / Al, Al, Mg, BaF, Ba, Ag, , A mixture of Ag and Mg).
제2 전극(EL2)은 보조 전극을 포함할 수 있다. 보조 전극은 상기 물질이 발광층(EML)을 향하도록 증착하여 형성된 막, 및 상기 막 상에 투명 금속 산화물, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), Mo, Ti 등을 포함할 수 있다.The second electrode EL2 may include an auxiliary electrode. The auxiliary electrode includes a film formed by depositing the material so as to face the emission layer (EML), and a transparent metal oxide such as ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide) , ITZO (indium tin zinc oxide), Mo, Ti, and the like.
제2 전극(EL2)이 반투과형 전극 또는 반사형 전극인 경우, 제2 전극(EL2)은 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, Mo, Ti 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물)을 포함할 수 있다. 또는 상기 물질로 형성된 반사막이나 반투과막 및 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 형성된 투명 도전막을 포함하는 복수의 층 구조일 수 있다.The second electrode EL2 may be formed of Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF / Ca, LiF / Al, Mo, Ti, or a compound or mixture thereof (for example, a mixture of Ag and Mg). Or a transparent conductive film formed of a reflective film or a semi-transmissive film formed of the above material and indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium tin zinc oxide Lt; / RTI >
유기 발광 소자(OEL)가 전면 발광형일 경우, 제1 전극(EL1)은 반사형 전극이고, 제2 전극(EL2)은 투과형 전극 또는 반투과형 전극일 수 있다. 유기 발광 소자가 배면 발광형일 경우, 제1 전극(EL1)은 투과형 전극 또는 반투과형 전극이고, 제2 전극(EL2)은 반사형 전극일 수 있다.When the organic light emitting diode OEL is of the top emission type, the first electrode EL1 may be a reflective electrode and the second electrode EL2 may be a transmissive electrode or a transflective electrode. When the organic light emitting diode is of the back emission type, the first electrode EL1 may be a transmissive electrode or a transflective electrode, and the second electrode EL2 may be a reflective electrode.
유기 발광 소자(OEL)에서, 제1 전극(EL1)과 제2 전극(EL2)에 각각 전압이 인가됨에 따라 제1 전극(EL1)으로부터 주입된 정공(hole)은 정공 수송 영역(HTR)을 거쳐 발광층(EML)으로 이동되고, 제2 전극(EL2)으로부터 주입된 전자가 전자 수송 영역(ETR)을 거쳐 발광층(EML)으로 이동된다. 전자와 정공은 발광층(EML)에서 재결합하여 여기자(exciton)을 생성하며, 여기자가 여기 상태에서 바닥 상태로 떨어지면서 발광하게 된다.As a voltage is applied to the first electrode EL1 and the second electrode EL2 in the organic light emitting diode OEL, the holes injected from the first electrode EL1 pass through the hole transport region HTR The electrons injected from the second electrode EL2 are transferred to the light emitting layer EML via the electron transporting region ETR. Electrons and holes are recombined in the light emitting layer (EML) to generate an exciton, and the excitons emit as they fall from the excited state to the ground state.
제2 전극(EL2) 상에는 봉지층(SL)이 제공된다. 봉지층(SL)은 제2 전극(EL2)을 커버한다. 봉지층(SL)은 유기층 및 무기층 중 적어도 하나의 층을 포함할 수 있다. 봉지층(SL)은 예를 들어 박막 봉지층일 수 있다. 봉지층(SL)은 유기 발광 소자(OEL)를 보호한다.An encapsulation layer SL is provided on the second electrode EL2. The sealing layer SL covers the second electrode EL2. The sealing layer SL may comprise at least one layer of an organic layer and an inorganic layer. The sealing layer SL may be, for example, a thin sealing layer. The sealing layer SL protects the organic light emitting element OEL.
도 7a는 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 개략적인 단면도이다. 도 7b는 본 발명의 일 실시예에 따른 플렉서블 표시 장치에 포함되는 터치 스크린 패널을 개략적으로 나타낸 평면도이다.7A is a schematic cross-sectional view of a flexible display device according to an embodiment of the present invention. 7B is a plan view schematically showing a touch screen panel included in a flexible display device according to an embodiment of the present invention.
도 8a는 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 개략적인 단면도이다. 도 8b는 본 발명의 일 실시예에 따른 플렉서블 표시 장치에 포함되는 터치 스크린 패널을 개략적으로 나타낸 평면도이다.8A is a schematic cross-sectional view of a flexible display device according to an embodiment of the present invention. 8B is a plan view schematically illustrating a touch screen panel included in a flexible display device according to an embodiment of the present invention.
도 7a, 도 7b, 도 8a 및 도 8b를 참조하면, 터치 스크린 패널(TSP)은 플렉서블 표시 패널(DP) 상에 제공된다. 터치 스크린 패널(TSP)은 봉지층(도 6c의 SL) 상에 제공될 수 있다. 터치 스크린 패널(TSP)은 사용자의 직접 터치, 사용자의 간접 터치, 물체의 직접 터치 또는 물체의 간접 터치를 인식할 수 있다. 간접 터치란 사용자 또는 물체가 터치 스크린 패널(TSP)을 직접적으로 접촉하지 않아도, 터치 스크린 패널(TSP)이 사용자 또는 물체가 터치하는 것으로 인식할 수 있는 거리에 있어, 터치 스크린 패널(TSP)이 터치를 인식하는 것을 의미한다.7A, 7B, 8A and 8B, a touch screen panel TSP is provided on a flexible display panel DP. The touch screen panel TSP may be provided on the sealing layer (SL in Fig. 6C). The touch screen panel (TSP) can recognize a user's direct touch, indirect touch of a user, direct touch of an object, or indirect touch of an object. Indirect touch refers to the fact that the touch screen panel TSP is at a distance that the user or the object can perceive as being touched even if the user or the object does not directly touch the touch screen panel TSP, ≪ / RTI >
직접 터치 또는 간접 터치가 발생되면, 예를 들어 감지 전극(TE)에 포함되는 제1 감지 전극들(Tx) 및 제2 감지 전극들(Rx) 사이에 정전 용량의 변화가 발생된다. 정전 용량의 변화에 따라 제1 감지 전극들(Tx)에 인가되는 감지 신호는 딜레이되어 제2 감지 전극들(Rx)에 제공될 수 있다. 터치 스크린 패널(TSP)은 감지 신호의 딜레이 값으로부터 터치 좌표를 센싱할 수 있다.When a direct touch or an indirect touch is generated, for example, a capacitance change occurs between the first sensing electrodes Tx and the second sensing electrodes Rx included in the sensing electrode TE. The sensing signal applied to the first sensing electrodes Tx may be delayed and provided to the second sensing electrodes Rx according to the change of the capacitance. The touch screen panel (TSP) can sense the touch coordinates from the delay value of the sensing signal.
본 발멸의 일 실시예에 따른 표시 장치(10)에서는 터치 스크린 패널(TSP)이 정전 용량 방식으로 구동되는 것을 예를 들어 설명하였으나, 이에 한정하는 것은 아니고, 터치 스크린 패널(TSP)은 저항막 방식으로 구동될 수도 있다. 또한, 터치 스크린 패널(TSP)은 셀프 캡(Self cap) 방식 또는 뮤츄얼 캡(Mutual cap) 방식 중 어느 하나의 방식으로 구동될 수 있다.In the
도 1a 내지 도 1c, 도 5a 내지 도 5c, 도 7a, 도 7b, 도 8a 및 도 8b를 참조하면, 터치 스크린 패널(TSP)은 도전 패턴(CP)의 적어도 일부는 터치 벤딩부(BF2)에 포함될 수 있다. 도전 패턴(CP)은 터치 벤딩부(BF2)에 포함되고, 터치 비벤딩부(NBF2)에 포함되지 않는 것일 수 있다. 도전 패턴(CP)은 터치 벤딩부(BF2) 및 터치 비벤딩부(NBF2) 각각에 포함될 수 있다. 도전 패턴(CP)은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈(grain size)를 갖는 것일 수 있다. 도전 패턴(CP)은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈(grain size)를 갖는 복수의 도전 패턴층들(도 2b의 CPL)을 포함할 수 있다.Referring to FIGS. 1A to 1C, 5A to 5C, 7A, 7B, 8A and 8B, in the touch screen panel TSP, at least a part of the conductive pattern CP is connected to the touch bending portion BF2 . The conductive pattern CP may be included in the touch bending portion BF2 and not included in the touch non-bending portion NBF2. The conductive pattern CP may be included in each of the touch bending portion BF2 and the touch non-bending portion NBF2. The conductive pattern CP may have a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). The conductive pattern CP may comprise a plurality of conductive pattern layers (CPL of FIG. 2B) having a grain size of about 10 nanometers (nm) to about 100 nanometers (nm).
도전 패턴(CP)은 후술하는 감지 전극(TE), 제1 연결 배선(TL1), 제2 연결 배선(TL2), 제1 팬아웃 배선(PO1), 제2 팬아웃 배선(PO2), 제1 브릿지(BD1), 제2 브릿지(BD2)를 포함할 수 있다.The conductive pattern CP is electrically connected to the sensing electrode TE, the first connection wiring TL1, the second connection wiring TL2, the first fan-out wiring PO1, the second fan-out wiring PO2, A bridge BD1, and a second bridge BD2.
감지 전극(TE)은 봉지층(SL) 상에 제공된다. 도시하지는 않았으나, 감지 전극(TE) 및 봉지층(SL) 사이에는 별도의 플렉서블 기판이 제공될 수도 있다. 감지 전극(TE)은 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다.The sensing electrode TE is provided on the sealing layer SL. Although not shown, a separate flexible substrate may be provided between the sensing electrode TE and the sealing layer SL. The sensing electrode TE may have a grain size of 10 nanometers (nm) to 100 nanometers (nm).
감지 전극(TE)은 제1 감지 전극들(Tx) 및 제2 감지 전극들(Rx)을 포함한다. 제1 감지 전극들(Tx) 및 제2 감지 전극들(Rx) 각각은 서로 전기적으로 절연된다. 제1 감지 전극들(Tx) 및 제2 감지 전극들(Rx) 각각은 대략적으로 마름모, 정사각형, 직사각형, 원 또는 정형화되지 않은 모양(예를 들면, 덴드라이트(dendrite) 구조와 같이 나뭇가지들이 얽혀 있는 모양) 등의 다양한 형상을 가질 수 있다. 제1 감지 전극들(Tx) 및 제2 감지 전극들(Rx) 각각은 메쉬 형상을 갖는 것일 수 있다.The sensing electrode TE includes first sensing electrodes Tx and second sensing electrodes Rx. The first sensing electrodes Tx and the second sensing electrodes Rx are electrically insulated from each other. Each of the first sensing electrodes Tx and the second sensing electrodes Rx may be formed in a substantially rhombic, square, rectangular, circular or unformed shape (e.g., a dendrite structure, Shape), and the like. Each of the first sensing electrodes Tx and the second sensing electrodes Rx may have a mesh shape.
도 7a 및 도 7b를 참조하면, 제1 감지 전극들(Tx) 및 제2 감지 전극들(Rx)은 서로 상이한 층 상에 제공될 수 있다. 예를 들어, 제1 감지 전극들(Tx)은 봉지층(SL) 상에 제공되고, 제1 감지 전극들(Tx) 상에는 절연층(IL2)이 제공될 수 있다. 제2 감지 전극들(Rx)은 제1 감지 전극들(Tx) 상에 제공될 수 있다.7A and 7B, the first sensing electrodes Tx and the second sensing electrodes Rx may be provided on different layers from each other. For example, the first sensing electrodes Tx may be provided on the sealing layer SL, and the insulating layer IL2 may be provided on the first sensing electrodes Tx. And the second sensing electrodes Rx may be provided on the first sensing electrodes Tx.
제1 감지 전극들(Tx)은 예를 들어, 제5 방향(DR5)으로 연장되고, 제6 방향(DR6)으로 서로 이격될 수 있다. 제2 감지 전극들(Rx)은 예를 들어, 제6 방향(DR6)으로 연장되고, 제5 방향(DR5)으로 서로 이격될 수 있다.The first sensing electrodes Tx may extend in the fifth direction DR5, for example, and may be spaced from each other in the sixth direction DR6. The second sensing electrodes Rx may extend in the sixth direction DR6, for example, and may be spaced apart from each other in the fifth direction DR5.
도 8a 및 도 8b를 참조하면, 제1 감지 전극들(Tx) 및 제2 감지 전극들(Rx)은 서로 동일한 층 상에 제공될 수 있다. 제1 감지 전극들(Tx) 및 제2 감지 전극들(Rx) 각각은 봉지층(SL) 상에 제공될 수 있다. 제1 감지 전극들(Tx)은 제5 방향(DR5) 및 제6 방향(DR6)으로 이격되어 제공될 수 있다. Referring to FIGS. 8A and 8B, the first sensing electrodes Tx and the second sensing electrodes Rx may be provided on the same layer. Each of the first sensing electrodes Tx and the second sensing electrodes Rx may be provided on the sealing layer SL. The first sensing electrodes Tx may be provided in a fifth direction DR5 and a sixth direction DR6.
제5 방향(DR5)으로 이격된 제1 감지 전극들(Tx)은 제1 브릿지(BD1)에 의해 연결될 수 있다. 제2 감지 전극들(Rx)은 제5 방향(DR5) 및 제6 방향(DR6)으로 이격되어 제공될 수 있다. 제6 방향(DR6)으로 이격된 제2 감지 전극들(Rx)은 제2 브릿지(BD2)에 의해 연결될 수 있다. 제2 브릿지(BD2)는 제1 브릿지(BD1) 상에 제공될 수 있다. 도시하지는 않았으나, 제2 브릿지(BD2) 및 제1 브릿지(BD1) 사이에는 절연층이 제공될 수 있다.The first sensing electrodes Tx spaced in the fifth direction DR5 may be connected by the first bridge BD1. The second sensing electrodes Rx may be provided in the fifth direction DR5 and the sixth direction DR6. The second sensing electrodes Rx spaced in the sixth direction DR6 may be connected by a second bridge BD2. The second bridge BD2 may be provided on the first bridge BD1. Although not shown, an insulating layer may be provided between the second bridge BD2 and the first bridge BD1.
제1 브릿지(BD1) 및 제2 브릿지(BD2) 각각은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다. 제1 브릿지(BD1) 및 제2 브릿지(BD2) 각각은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 층으로 구성될 수 있다. 제1 브릿지(BD1) 및 제2 브릿지(BD2) 각각에 포함되는 복수의 층들 각각은 약 10 나노미터(nm) 내지 약 150 나노미터(nm)의 두께를 갖는 것일 수 있다.Each of the first bridge BD1 and the second bridge BD2 may have a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). Each of the first bridge BD1 and the second bridge BD2 may be composed of a plurality of layers having a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). Each of the plurality of layers included in each of the first bridge BD1 and the second bridge BD2 may have a thickness of about 10 nanometers (nm) to about 150 nanometers (nm).
연결 배선(TL1, TL2)은 감지 전극(TE)과 전기적으로 연결된다. 연결 배선(TL1, TL2)은 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다.The connection wirings TL1 and TL2 are electrically connected to the sensing electrode TE. The connection lines TL1 and TL2 may have a grain size of 10 nanometers (nm) to 100 nanometers (nm).
연결 배선(TL1, TL2)은 제1 연결 배선들(TL1) 및 제2 연결 배선들(TL2)을 포함한다. 제1 연결 배선들(TL1)은 제1 감지 전극들(Tx) 및 제1 팬아웃 배선들(PO1)과 연결될 수 있다. 제2 연결 배선들(TL2)은 제2 감지 전극들(Rx) 및 제2 팬아웃 배선들(PO2)과 연결될 수 있다.The connection wirings TL1 and TL2 include first connection wirings TL1 and second connection wirings TL2. The first connection wirings TL1 may be connected to the first sensing electrodes Tx and the first fan-out wirings PO1. The second connection wirings TL2 may be connected to the second sensing electrodes Rx and the second fan-out wirings PO2.
팬아웃 배선(PO1, PO2)은 연결 배선(TL1, TL2) 및 패드부(PD1, PD2)와 연결된다. 팬아웃 배선(PO1, PO2)은 제1 팬아웃 배선들(PO1) 및 제2 팬아웃 배선들(PO2)을 포함한다. 제1 팬아웃 배선들(PO1)은 제1 연결 배선들(TL1) 및 제1 패드부(PD1)와 연결된다. 제2 팬아웃 배선들(PO2)은 제2 연결 배선들(TL2) 및 제2 패드부(PD2)와 연결된다.The fan-out wirings PO1 and PO2 are connected to the connection wirings TL1 and TL2 and the pad portions PD1 and PD2. The fan-out wirings PO1 and PO2 include first fan-out wirings PO1 and second fan-out wirings PO2. The first fan-out lines PO1 are connected to the first connection lines TL1 and the first pad portion PD1. The second fan-out wirings PO2 are connected to the second connection wirings TL2 and the second pad portion PD2.
패드부(PD1, PD2)는 감지 전극(TE)와 전기적으로 연결된다. 패드부(PD1, PD2)는 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다. 패드부(PD1, PD2)는 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 층들을 포함할 수 있다. 패드부(PD1, PD2)에 포함되는 복수의 층들 각각은 약 10 나노미터(nm) 내지 약 150 나노미터(nm)의 두께를 갖는 것일 수 있다.The pad portions PD1 and PD2 are electrically connected to the sensing electrode TE. The pad portions PD1 and PD2 may have a grain size of 10 nanometers (nm) to 100 nanometers (nm). The pad portions PD1 and PD2 may include a plurality of layers having a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). Each of the plurality of layers included in the pad portions PD1 and PD2 may have a thickness of about 10 nanometers (nm) to about 150 nanometers (nm).
패드부(PD1, PD2)는 제1 패드부(PD1) 및 제2 패드부(PD2)를 포함한다. 제1 패드부(PD1)는 제1 팬아웃 배선들(PO1)과 연결된다. 제1 패드부(PD1)는 제1 감지 전극들(Tx)과 전기적으로 연결될 수 있다. 제2 패드부(PD2)는 제2 팬아웃 배선들(PO2)과 연결된다. 제2 패드부(PD2)는 제2 감지 전극들(Rx)과 전기적으로 연결될 수 있다.The pad portions PD1 and PD2 include a first pad portion PD1 and a second pad portion PD2. The first pad portion PD1 is connected to the first fan-out lines PO1. The first pad unit PD1 may be electrically connected to the first sensing electrodes Tx. And the second pad portion PD2 is connected to the second fan-out lines PO2. The second pad portion PD2 may be electrically connected to the second sensing electrodes Rx.
도 9a는 본 발명의 일 실시예에 따른 터치 스크린 패널에 포함되는 감지 전극의 개략적인 단면도이다.9A is a schematic cross-sectional view of a sensing electrode included in a touch screen panel according to an embodiment of the present invention.
도 9a를 참조하면, 감지 전극(TE)은 복수의 감지 전극층들(TEL)을 포함할 수 있다. 감지 전극(TE)은 예를 들어, 2개, 3개, 4개, 5개, 6개의 감지 전극층들(TEL)을 포함할 수 있다. 다만, 이에 한정하는 것은 아니고, 감지 전극(TE)은 7개 이상의 감지 전극층들(TEL)을 포함할 수도 있다. 감지 전극층들(TEL) 사이에는 공기층이 제공될 수 있다.Referring to FIG. 9A, the sensing electrode TE may include a plurality of sensing electrode layers TEL. The sensing electrode TE may include, for example, two, three, four, five, and six sensing electrode layers TEL. However, the present invention is not limited thereto, and the sensing electrode TE may include seven or more sensing electrode layers TEL. An air layer may be provided between the sensing electrode layers TEL.
감지 전극층들(TEL) 각각은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다. 감지 전극층들(TEL)의 그레인 사이즈가 약 10 나노미터(nm) 미만이면, 감지 전극층들(TEL)의 저항이 증가하여, 플렉서블 표시 장치(도 5a의 10)의 구동을 위한 소비 전력이 증가할 수 있다. 감지 전극층들(TEL)의 그레인 사이즈가 약 100 나노미터(nm) 초과이면, 그레인 사이즈가 커서, 벤딩에 따른 감지 전극층들(TEL)의 유연성을 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다.Each of the sensing electrode layers TEL may have a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). If the grain size of the sensing electrode layers TEL is less than about 10 nanometers (nm), the resistance of the sensing electrode layers TEL increases and the power consumption for driving the
감지 전극층들(TEL) 각각은 약 10 나노미터(nm) 내지 약 150 나노미터(nm)의 두께를 갖는 것일 수 있다. 감지 전극층들(TEL) 각각의 두께가 약 10 나노미터(nm) 미만이면, 동일한 두께의 감지 전극(TE) 내에서, 감지 전극층들(TEL) 사이의 계면의 개수가 증가하여 저항이 증가할 수 있다. 이에 따라, 플렉서블 표시 장치(도 5a의 10)의 구동을 위한 소비 전력이 증가할 수 있다. 또한, 감지 전극층들(TEL) 각각을 제조하는 과정 또는 제공하는 과정에서 신뢰성에 문제가 생길 수 있다. 감지 전극층들(TEL) 각각의 두께가 약 150 나노미터(nm) 초과이면, 벤딩에 따른 감지 전극층들(TEL)의 유연성을 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다.Each of the sensing electrode layers TEL may have a thickness of about 10 nanometers (nm) to about 150 nanometers (nm). If the thickness of each of the sensing electrode layers TEL is less than about 10 nanometers (nm), the number of interfaces between the sensing electrode layers TEL increases in the sensing electrode TE of the same thickness, have. Thus, the power consumption for driving the flexible display device (10 in Fig. 5A) can be increased. Also, reliability may be a problem in the process of manufacturing or providing each of the sensing electrode layers TEL. If the thickness of each of the sensing electrode layers TEL is greater than about 150 nanometers (nm), it is difficult to ensure the flexibility of the sensing electrode layers TEL due to bending, thereby causing cracks or disconnection, have.
감지 전극층들(TEL) 각각은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, 금속, 금속의 합금 및 투명 전도성 산화물(Transparent conducting oxide) 중 적어도 하나를 포함할 수 있다.Each of the sensing electrode layers TEL is not particularly limited as long as it is commonly used. For example, the sensing electrode layers TEL may include at least one of a metal, an alloy of a metal, and a transparent conducting oxide.
금속은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir 및 Cr 중 적어도 하나를 포함하는 것일 수 있다.The metal may be at least one of Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir and Cr, .
투명 전도성 산화물은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide) 중 적어도 하나를 포함하는 것일 수 있다.The transparent conductive oxide may be at least one selected from the group consisting of ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), and ITZO (indium tin zinc oxide) .
도 9b는 본 발명의 일 실시예에 따른 터치 스크린 패널에 포함되는 배선의 개략적인 단면도이다.9B is a schematic cross-sectional view of a wiring included in a touch screen panel according to an embodiment of the present invention.
도 9b를 참조하면, 배선(TL1, TL2, PO1, PO2)은 복수의 배선층들(TLL)을 포함할 수 있다. 배선(TL1, TL2, PO1, PO2)은 예를 들어, 2개, 3개, 4개, 5개, 6개의 배선층들(TLL)을 포함할 수 있다. 다만, 이에 한정하는 것은 아니고, 배선(TL1, TL2, PO1, PO2)은 7개 이상의 배선층들(TLL)을 포함할 수도 있다. 배선층들(TLL) 사이에는 공기층이 제공될 수 있다.Referring to FIG. 9B, the wirings TL1, TL2, PO1, and PO2 may include a plurality of wiring layers TLL. The wirings TL1, TL2, PO1 and PO2 may comprise, for example, two, three, four, five or six wiring layers (TLL). However, the present invention is not limited thereto, and the wirings TL1, TL2, PO1, and PO2 may include seven or more wiring layers TLL. An air layer may be provided between the wiring layers (TLL).
배선층들(TLL) 각각은 약 10 나노미터(nm) 내지 약 100 나노미터(nm)의 그레인 사이즈를 갖는 것일 수 있다. 배선층들(TLL)의 그레인 사이즈가 약 10 나노미터(nm) 미만이면, 배선층들(TLL)의 저항이 증가하여, 플렉서블 표시 장치(도 5a의 10)의 구동을 위한 소비 전력이 증가할 수 있다. 배선층들(TLL)의 그레인 사이즈가 약 100 나노미터(nm) 초과이면, 그레인 사이즈가 커서, 벤딩에 따른 배선층들(TLL)의 유연성을 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다.Each of the wiring layers (TLL) may have a grain size of about 10 nanometers (nm) to about 100 nanometers (nm). If the grain size of the wiring layers TLL is less than about 10 nanometers (nm), the resistance of the wiring layers TLL increases, and the power consumption for driving the flexible display device 10 (Fig. 5A) . When the grain size of the wiring layers TLL is larger than about 100 nanometers (nm), the grain size is large and it is difficult to ensure the flexibility of the wiring layers TLL due to bending, thereby causing cracks or disconnection, .
배선층들(TLL) 각각은 약 10 나노미터(nm) 내지 약 150 나노미터(nm)의 두께를 갖는 것일 수 있다. 배선층들(TLL) 각각의 두께가 약 10 나노미터(nm) 미만이면, 동일한 두께의 배선(TL1, TL2, PO1, PO2) 내에서, 배선층들(TLL) 사이의 계면의 개수가 증가하여 저항이 증가할 수 있다. 이에 따라, 플렉서블 표시 장치(도 5a의 10)의 구동을 위한 소비 전력이 증가할 수 있다. 또한, 배선층들(TLL) 각각을 제조하는 과정 또는 제공하는 과정에서 신뢰성에 문제가 생길 수 있다. 배선층들(TLL) 각각의 두께가 약 150 나노미터(nm) 초과이면, 벤딩에 따른 배선층들(TLL)의 유연성을 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다.Each of the wiring layers (TLL) may have a thickness of about 10 nanometers (nm) to about 150 nanometers (nm). When the thickness of each of the wiring layers TLL is less than about 10 nanometers (nm), the number of interfaces between the wiring layers TLL in the wiring lines TL1, TL2, PO1, and PO2 of the same thickness increases, . Thus, the power consumption for driving the flexible display device (10 in Fig. 5A) can be increased. Also, reliability may be a problem in the process of manufacturing or providing each of the wiring layers TLL. If the thickness of each of the wiring layers TLL is greater than about 150 nanometers (nm), it is difficult to secure the flexibility of the wiring layers TLL due to bending, thereby causing cracks or disconnection, thereby causing reliability problems.
배선층들(TLL) 각각은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, 금속, 금속의 합금 및 투명 전도성 산화물(Transparent conducting oxide) 중 적어도 하나를 포함할 수 있다.Each of the wiring layers (TLL) is not particularly limited as long as it is commonly used, and may include at least one of, for example, a metal, an alloy of a metal, and a transparent conducting oxide.
금속은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir 및 Cr 중 적어도 하나를 포함하는 것일 수 있다.The metal may be at least one of Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir and Cr, .
투명 전도성 산화물은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide) 중 적어도 하나를 포함하는 것일 수 있다.The transparent conductive oxide may be at least one selected from the group consisting of ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), and ITZO (indium tin zinc oxide) .
종래의 플렉서블 표시 장치에 포함되는 도전 패턴들은 본 발명의 일 실시예에 따른 도전 패턴보다 큰 그레인 사이즈를 가져, 벤딩이 따른 유연성을 확보하기 어려웠다. 이에 따라, 플렉서블 표시 장치에 벤딩이 반복되면, 도전 패턴에 크랙 또는 단선이 발생하여 플렉서블 표시 장치의 신뢰성이 떨어지는 문제가 있었다.The conductive patterns included in the conventional flexible display device have a grain size larger than that of the conductive pattern according to the embodiment of the present invention and it is difficult to ensure the flexibility of bending. As a result, when the bending is repeated in the flexible display device, there is a problem that cracks or broken lines are generated in the conductive patterns and the reliability of the flexible display device deteriorates.
또한, 벤딩에 따른 유연성을 확보하기 어려워, 어느 한 방향으로 벤딩 및 상기 어느 한 "?향?? 반대 방향으로 벤딩이 반복적으로 발생하는 경우, 도전 패턴에 크랙 또는 단선이 발생하는 경우가 많았다.In addition, it is difficult to secure the flexibility due to bending, and when the bending in any one direction and the bending in the direction opposite to the above direction are repeatedly generated, cracks or broken lines are often generated in the conductive pattern.
본 발명의 일 실시예에 따른 플렉서블 표시 장치에 포함되는 도전 패턴들은 앞서 언급한 범위의 그레인 사이즈를 가지거나, 앞서 언급한 범위의 그레인 사이즈들을 갖는 복수의 도전 패턴층들을 포함하여, 도전 패턴의 저항을 크게 증가시키지 않으면서, 벤딩에 따른 유연성을 확보할 수 있다. 따라서, 플렉서블 표시 장치에 벤딩이 반복되더라도, 도전 패턴에 크랙 또는 단선의 발생 빈도가 종래의 플렉서블 표시 장치에서의 크랙 또는 단선의 발생 빈도보다 현저히 낮다. 이에 따라, 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 신뢰성을 확보할 수 있다.The conductive patterns included in the flexible display device according to an embodiment of the present invention include a plurality of conductive pattern layers having grain sizes in the above-mentioned range or having grain sizes in the above-mentioned range, It is possible to secure flexibility according to bending without greatly increasing the bending strength. Therefore, even if bending is repeated in the flexible display device, the occurrence frequency of cracks or disconnection in the conductive pattern is significantly lower than the occurrence frequency of cracks or disconnection in the conventional flexible display device. Thus, the reliability of the flexible display device according to the embodiment of the present invention can be secured.
또한, 본 발명의 일 실시예에 따른 플렉서블 표시 장치는 벤딩에 따른 유연성이 확보되어, 어느 한 방향으로 벤딩 및 상기 어느 한 "?향?? 반대 방향으로 벤딩이 반복적으로 발생하는 경우에도, 도전 패턴에 크랙 또는 단선이 발생하는 빈도를 현저히 낮출 수 있다.Also, in the flexible display device according to the embodiment of the present invention, flexibility with respect to bending is ensured, and even when bending in any one direction and bending in a direction opposite to the " The frequency of occurrence of cracks or disconnection can be significantly reduced.
이하에서는 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 제조 방법에 대하여 설명한다. 이하에서는 앞서 설명한 본 발명의 일 실시예에 따른 플렉서블 표시 장치와의 차이점을 위주로 구체적으로 설명하고, 설명되지 않은 부분은 앞서 설명한 본 발명의 일 실시예에 따른 플렉서블 표시 장치에 따른다.Hereinafter, a method of manufacturing a flexible display device according to an embodiment of the present invention will be described. Hereinafter, differences from the flexible display device according to an embodiment of the present invention will be specifically described, and a part that is not described will follow the flexible display device according to the embodiment of the present invention described above.
도 10은 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 제조 방법을 개략적으로 나타낸 흐름도이다.10 is a flowchart schematically showing a method of manufacturing a flexible display device according to an embodiment of the present invention.
도 1a 내지 도 1c, 도 2a, 도 2b 및 도 10을 참조하면, 본 발명의 일 실시예에 따른 플렉서블 표시 장치(10)의 제조 방법은 플렉서블 기판(FB)을 준비하는 단계(S100) 및 플렉서블 기판(FB) 상에 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 도전 패턴(CP)을 제공하는 단계(S200)를 포함하는 것일 수 있다.Referring to FIGS. 1A to 1C, 2A, 2B and 10, a manufacturing method of a
플렉서블 기판(FB)은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 플라스틱, 유기 고분자 등을 포함할 수 있다. 플렉서블 기판(FB)을 이루는 유기 고분자로는 PET(Polyethylene terephthalate), PEN(Polyethylene naphthalate), 폴리이미드(Polyimide), 폴리에테르술폰 등을 들 수 있다. 플렉서블 기판(FB)은 기계적 강도, 열적 안정성, 투명성, 표면 평활성, 취급 용이성, 방수성 등을 고려하여 선택될 수 있다. 플렉서블 기판(FB)은 투명한 것일 수 있다.The flexible substrate FB is not particularly limited as long as it can be used normally, but may include plastic, organic polymer, and the like. Examples of the organic polymer constituting the flexible substrate FB include polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyimide, and polyether sulfone. The flexible substrate FB can be selected in consideration of mechanical strength, thermal stability, transparency, surface smoothness, ease of handling, and waterproofness. The flexible substrate FB may be transparent.
플렉서블 기판(FB) 상에 도전 패턴(CP)을 제공한다. 도전 패턴(CP)을 제공하는 단계(S200)는 금속, 금속의 합금 및 투명 전도성 산화물 중 적어도 하나를 스퍼터링하여 수행되는 것일 수 있다. 예를 들어, 도전 패턴(CP)은 상온에서 약 1분 내지 약 3분 동안 스퍼터링하여 형성될 수 있다. 예를 들어, 도전 패턴(CP)은 약 50℃ 내지 60℃에서 약 1분 내지 약 3분 동안 스퍼터링하여 형성될 수 있다.And the conductive pattern CP is provided on the flexible substrate FB. The step S200 of providing the conductive pattern CP may be performed by sputtering at least one of a metal, an alloy of a metal, and a transparent conductive oxide. For example, the conductive pattern CP may be formed by sputtering at room temperature for about 1 minute to about 3 minutes. For example, the conductive pattern (CP) may be formed by sputtering at about 50 캜 to 60 캜 for about 1 minute to about 3 minutes.
금속은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir 및 Cr 중 적어도 하나를 포함하는 것일 수 있다.The metal may be at least one of Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir and Cr, .
투명 전도성 산화물은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide) 중 적어도 하나를 포함하는 것일 수 있다.The transparent conductive oxide may be at least one selected from the group consisting of ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), and ITZO (indium tin zinc oxide) .
도전 패턴(CP)을 제공하는 단계(S200)에서, 도전 패턴(CP)의 그레인 사이즈가 약 10 나노미터(nm) 미만이면, 도전 패턴(CP)의 저항이 증가하여, 플렉서블 표시 장치(10)의 구동을 위한 소비 전력이 증가할 수 있다. 도전 패턴(CP)의 그레인 사이즈가 약 100 나노미터(nm) 초과이면, 그레인 사이즈가 커서, 벤딩에 따른 유연성을 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다.If the grain size of the conductive pattern CP is less than about 10 nanometers (nm) in step S200 of providing the conductive pattern CP, the resistance of the conductive pattern CP increases, Can be increased. If the grain size of the conductive pattern (CP) is more than about 100 nanometers (nm), the grain size is large and it is difficult to secure the flexibility due to bending, thereby causing cracks or disconnection, resulting in reliability problems.
도전 패턴(CP)을 제공하는 단계(S200)는 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 도전 패턴층들(CPL)을 형성하는 단계를 포함하는 것일 수 있다. 도전 패턴(CP)을 제공하는 단계(S200)는 금속, 금속의 합금 및 투명 전도성 산화물 중 적어도 하나를 스퍼터링하여 제1 도전층을 형성하는 단계, 제1 도전층 상에 직접적으로, 금속, 금속의 합금 및 투명 전도성 산화물 중 적어도 하나를 스퍼터링하여 제2 도전층을 형성하는 단계 및 제1 도전층 및 상기 제2 도전층의 일부를 마스킹하고 식각하여 도전 패턴을 형성하는 단계를 포함하는 것일 수 있다.Step S200 of providing a conductive pattern CP may include forming a plurality of conductive pattern layers CPL having a grain size of 10 nanometers (nm) to 100 nanometers (nm) . The step S200 of providing the conductive pattern CP may include forming a first conductive layer by sputtering at least one of a metal, an alloy of a metal, and a transparent conductive oxide, forming a first conductive layer directly on the first conductive layer, Forming a second conductive layer by sputtering at least one of the first conductive layer and the transparent conductive oxide, and forming a conductive pattern by masking and etching portions of the first conductive layer and the second conductive layer.
도전 패턴층들(CPL)의 그레인 사이즈가 약 10 나노미터(nm) 미만이면, 도전 패턴층들(CPL)의 저항이 증가하여, 플렉서블 표시 장치(10)의 구동을 위한 소비 전력이 증가할 수 있다. 도전 패턴층들(CPL)의 그레인 사이즈가 약 100 나노미터(nm) 초과이면, 그레인 사이즈가 커서, 벤딩에 따른 도전 패턴층들(CPL)의 유연성을 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다.If the grain size of the conductive pattern layers CPL is less than about 10 nanometers (nm), the resistance of the conductive pattern layers CPL increases, and the power consumption for driving the
도전 패턴층들(CPL) 각각은 약 10 나노미터(nm) 내지 약 150 나노미터(nm)의 두께(t1)를 갖는 것일 수 있다. 도전 패턴층들(CPL) 각각의 두께(t1)가 약 10 나노미터(nm) 미만이면, 동일한 두께(t1)의 도전 패턴(CP) 내에서, 도전 패턴층들(CPL) 사이의 계면의 개수가 증가하여 저항이 증가할 수 있다. 이에 따라, 플렉서블 표시 장치(10)의 구동을 위한 소비 전력이 증가할 수 있다. 또한, 도전 패턴층들(CPL) 각각을 제조하는 과정 또는 제공하는 과정에서 신뢰성에 문제가 생길 수 있다. 도전 패턴층들(CPL) 각각의 두께(t1)가 약 150 나노미터(nm) 초과이면, 벤딩에 따른 도전 패턴층들(CPL)의 유연성을 확보하기 어렵고, 이에 따라 크랙 또는 단선이 발생하여 신뢰성에 문제가 생길 수 있다.Each of the conductive pattern layers CPL may have a thickness tl of about 10 nanometers (nm) to about 150 nanometers (nm). If the thickness t1 of each of the conductive pattern layers CPL is less than about 10 nanometers (nm), the number of the interfaces between the conductive pattern layers CPL in the conductive pattern CP of the same thickness t1 The resistance can be increased. Thus, the power consumption for driving the
도전 패턴층들(CPL) 각각은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, 금속, 금속의 합금 및 투명 전도성 산화물(Transparent conducting oxide) 중 적어도 하나를 포함할 수 있다.Each of the conductive pattern layers CPL is not particularly limited as long as it is commonly used, and may include at least one of, for example, a metal, an alloy of a metal, and a transparent conducting oxide.
금속은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir 및 Cr 중 적어도 하나를 포함하는 것일 수 있다.The metal may be at least one of Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir and Cr, .
투명 전도성 산화물은 통상적으로 사용하는 것이라면 특별히 한정하지 않으나, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide) 중 적어도 하나를 포함하는 것일 수 있다.The transparent conductive oxide may be at least one selected from the group consisting of ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), and ITZO (indium tin zinc oxide) .
종래의 플렉서블 표시 장치의 제조 방법에 의해 제조된 플렉서블 표시 장치에 포함되는 도전 패턴들은 본 발명의 일 실시예에 따른 도전 패턴보다 큰 그레인 사이즈를 가져, 벤딩이 따른 유연성을 확보하기 어려웠다. 이에 따라, 플렉서블 표시 장치에 벤딩이 반복되면, 도전 패턴에 크랙 또는 단선이 발생하여 플렉서블 표시 장치의 신뢰성이 떨어지는 문제가 있었다.The conductive patterns included in the flexible display device manufactured by the conventional manufacturing method of the flexible display device have a grain size larger than that of the conductive pattern according to the embodiment of the present invention and it is difficult to secure flexibility according to the bending. As a result, when the bending is repeated in the flexible display device, there is a problem that cracks or broken lines are generated in the conductive patterns and the reliability of the flexible display device deteriorates.
또한, 벤딩에 따른 유연성을 확보하기 어려워, 어느 한 방향으로 벤딩 및 상기 어느 한 "?향?? 반대 방향으로 벤딩이 반복적으로 발생하는 경우, 도전 패턴에 크랙 또는 단선이 발생하는 경우가 많았다.In addition, it is difficult to secure the flexibility due to bending, and when the bending in any one direction and the bending in the direction opposite to the above direction are repeatedly generated, cracks or broken lines are often generated in the conductive pattern.
본 발명의 일 실시예에 따른 플렉서블 표시 장치의 제조 방법에 의해 제조된 플렉서블 표시 장치에 포함되는 도전 패턴들은 앞서 언급한 범위의 그레인 사이즈를 가지거나, 앞서 언급한 범위의 그레인 사이즈들을 갖는 복수의 도전 패턴층들을 포함하여, 도전 패턴의 저항을 크게 증가시키지 않으면서, 벤딩에 따른 유연성을 확보할 수 있다. 따라서, 플렉서블 표시 장치에 벤딩이 반복되더라도, 도전 패턴에 크랙 또는 단선의 발생 빈도가 종래의 플렉서블 표시 장치에서의 크랙 또는 단선의 발생 빈도보다 현저히 낮다. 이에 따라, 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 신뢰성을 확보할 수 있다.The conductive patterns included in the flexible display device manufactured by the method of manufacturing a flexible display device according to an embodiment of the present invention may have a plurality of conductive patterns having the grain sizes in the above- It is possible to secure flexibility according to the bending without increasing the resistance of the conductive pattern significantly, including the pattern layers. Therefore, even if bending is repeated in the flexible display device, the occurrence frequency of cracks or disconnection in the conductive pattern is significantly lower than the occurrence frequency of cracks or disconnection in the conventional flexible display device. Thus, the reliability of the flexible display device according to the embodiment of the present invention can be secured.
또한, 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 제조 방법에 의해 제조된 플렉서블 표시 장치는 벤딩에 따른 유연성이 확보되어, 어느 한 방향으로 벤딩 및 상기 어느 한 "?향?? 반대 방향으로 벤딩이 반복적으로 발생하는 경우에도, 도전 패턴에 크랙 또는 단선이 발생하는 빈도를 현저히 낮출 수 있다.The flexible display device manufactured by the manufacturing method of a flexible display device according to an embodiment of the present invention has flexibility in bending and is capable of bending in any one direction and bending in the opposite direction The occurrence frequency of cracks or disconnection in the conductive pattern can be remarkably reduced.
이하, 구체적인 실시예를 통해 본 발명을 보다 구체적으로 설명한다. 하기 실시예는 본 발명의 이해를 돕기 위한 예시에 불과하며, 본 발명의 범위가 이에 한정되는 것은 아니다.Hereinafter, the present invention will be described more specifically by way of specific examples. The following examples are provided to aid understanding of the present invention, and the scope of the present invention is not limited thereto.
실시예Example
실시예 1Example 1
PC(PolyCarbonate) 기판 상에 Al을 약 50nm 두께로 스퍼터링하여 도전 패턴을 형성하였다. 도전 패턴 상에 절연층을 형성하였다.Al was sputtered to a thickness of about 50 nm on a PC (PolyCarbonate) substrate to form a conductive pattern. An insulating layer was formed on the conductive pattern.
실시예 2Example 2
Al을 약 100nm 두께로 하여 도전 패턴을 형성하는 것을 제외하고는 실시예 1과 동일하게 수행하였다.The procedure of Example 1 was repeated except that Al was formed to a thickness of about 100 nm to form a conductive pattern.
실시예 3Example 3
PC(PolyCarbonate) 기판 상에 Al을 약 60℃에서 약 2분 동안 스퍼터링하여 50nm 두께의 도전 패턴층을 형성하는 공정을 6회 수행하여, 도전 패턴층을 6개 포함하는 도전 패턴을 형성하였다.Aluminum was sputtered on a PC (PolyCarbonate) substrate at about 60 DEG C for about 2 minutes to form a conductive pattern layer having a thickness of 50 nm six times to form a conductive pattern including six conductive pattern layers.
실시예 4Example 4
실시예 3에서 약 60℃가 아닌 약 20℃에서 스퍼터링을 수행한 것을 제외하고는 실시예 3과 동일하게 수행하였다.Example 3 was carried out in the same manner as in Example 3, except that sputtering was performed at about 20 캜, which is not about 60 캜.
실시예 5Example 5
PC(PolyCarbonate) 기판 상에 Cu을 스퍼터링하여 50nm 두께의 도전 패턴층을 형성하는 공정을 6회 수행하여, 도전 패턴층을 6개 포함하는 도전 패턴을 형성하였다.Cu was sputtered on a PC (PolyCarbonate) substrate to form a conductive pattern layer having a thickness of 50 nm six times to form a conductive pattern including six conductive pattern layers.
실시예 6Example 6
PC(PolyCarbonate) 기판 상에 Al을 스퍼터링하여 150nm 두께의 제1 Al 도전 패턴층을 형성하고, 제1 Al 도전 패턴층 상에 Ti를 스퍼터링하여 5nm 두께의 Ti 도전 패턴층을 형성하고, Ti 도전 패턴층 상에 Al을 스퍼터링하여 150nm 두께의 제2 Al 도전 패턴층을 형성하였다.Al was sputtered on a PC (PolyCarbonate) substrate to form a first Al conductive pattern layer having a thickness of 150 nm, Ti was sputtered on the first Al conductive pattern layer to form a Ti conductive pattern layer having a thickness of 5 nm, Al was sputtered on the layer to form a second Al conductive pattern layer having a thickness of 150 nm.
실시예 7Example 7
PC(PolyCarbonate) 기판 상에 Al을 스퍼터링하여 100nm 두께의 제1 Al 도전 패턴층을 형성하고, 제1 Al 도전 패턴층 상에 Cu를 스퍼터링하여 100nm 두께의 Cu 도전 패턴층을 형성하고, Cu 도전 패턴층 상에 Al을 스퍼터링하여 100nm 두께의 제2 Al 도전 패턴층을 형성하였다.Al was sputtered on a PC (PolyCarbonate) substrate to form a first Al conductive pattern layer having a thickness of 100 nm, Cu was sputtered on the first Al conductive pattern layer to form a Cu conductive pattern layer having a thickness of 100 nm, Al was sputtered on the layer to form a second Al conductive pattern layer having a thickness of 100 nm.
실시예 8Example 8
PC(PolyCarbonate) 기판 상에 Ti를 스퍼터링하여 20nm 두께의 Ti 도전 패턴층을 형성하고, Ti 도전 패턴층 상에 Cu를 스퍼터링하여 150nm 두께의 Cu 도전 패턴층을 형성하고, Cu 도전 패턴층 상에 Al을 스퍼터링하여 150nm 두께의 Al 도전 패턴층을 형성하였다.Ti was sputtered on a PC (PolyCarbonate) substrate to form a Ti conductive pattern layer with a thickness of 20 nm, Cu was sputtered on the Ti conductive pattern layer to form a Cu conductive pattern layer with a thickness of 150 nm, and Al Was sputtered to form an Al conductive pattern layer having a thickness of 150 nm.
비교예 1Comparative Example 1
PC(PolyCarbonate) 기판 상에 Al을 약 60℃에서 약 2분 동안 스퍼터링하여 300nm 두께로 도전 패턴을 형성하는 것을 제외하고는 실시예 1과 동일하게 수행하였다.Except that Al was sputtered on a PC (PolyCarbonate) substrate at about 60 DEG C for about 2 minutes to form a conductive pattern with a thickness of 300 nm.
비교예 2Comparative Example 2
비교예 1에서 약 60℃가 아닌 약 20℃에서 스퍼터링을 수행한 것을 제외하고는 비교예 1과 동일하게 수행하였다.Comparative Example 1 was carried out in the same manner as in Comparative Example 1, except that sputtering was performed at about 20 캜 instead of about 60 캜.
비교예 3Comparative Example 3
PC(PolyCarbonate) 기판 상에 Al을 200nm 두께로 하여 도전 패턴을 형성하는 것을 제외하고는 실시예 1과 동일하게 수행하였다.Except that a conductive pattern was formed on a PC (PolyCarbonate) substrate with Al being 200 nm thick.
1. 측정.1. Measurement.
1) 그레인 사이즈 측정1) Measurement of grain size
실시예 1 내지 3, 실시예 5 내지 8, 비교예 1 및 2 각각의 도전 패턴의 단면을 SEM(Scanning Electron Microscope)으로 촬영하여, 그레인 사이즈를 측정하였다. SEM 사진은 FEI사의 Helios 450을 사용하여 촬영하였다. 측정된 SEM 이미지들을 도 11a, 도 11b에 도시하였고, 그레인 사이즈를 하기 표 1에 나타내었다. 또한, 실시예 3 및 4, 비교예 1 및 2의 단면을 촬영하여 도 12에 나타내었다.Sections of the conductive patterns of each of Examples 1 to 3, Examples 5 to 8, and Comparative Examples 1 and 2 were photographed by SEM (Scanning Electron Microscope), and the grain size was measured. SEM photographs were taken using Helios 450 from FEI. The measured SEM images are shown in Figs. 11A and 11B, and the grain sizes are shown in Table 1 below. In addition, cross sections of Examples 3 and 4 and Comparative Examples 1 and 2 were photographed and shown in Fig.
2) 그레인의 개수 측정2) Number of grains
실시예 1 및 2, 비교예 1 및 2 각각의 도전 패턴의 단면을 SEM으로 촬영하여, 단위 면적 1 제곱마이크로미터(㎛2) 내에 그레인의 개수를 측정하였다. 그레인의 개수를 하기 표 2에 나타내었다.Sections of the conductive patterns of each of Examples 1 and 2 and Comparative Examples 1 and 2 were photographed by SEM and the number of grains was measured within a unit area of 1 square micrometer (탆 2 ). The number of grains is shown in Table 2 below.
3) 내측 벤딩 및 외측 벤딩에 따른 단선 여부 확인3) Confirm whether the inner bend and outer bend are broken.
실시예 1 내지 8, 비교예 1 및 3 각각의 내측 벤딩에 따른 단선 여부, 외측 벤딩에 따른 단선 여부를 확인하였다. 비교예 1 및 3 각각의 내측 벤딩에 따른 단선 여부를 도 13에 나타내었다.It was confirmed whether or not the inner bending of each of Examples 1 to 8 and Comparative Examples 1 and 3 was broken, and whether the outer bending was broken according to the inner bending. Fig. 13 shows whether or not each of the comparative examples 1 and 3 is broken according to the inner bending.
4) 내측 벤딩 및 외측 벤딩에 따른 저항 변화율 측정4) Measurement of resistance change rate by inner bending and outer bending
실시예 1, 2 및 5, 비교예 1 및 3 각각의 내측 벤딩에 따른 저항 변화율, 외측 벤딩에 따른 저항 변화율을 측정하였다. 내측 벤딩에 따른 저항 변화율을 표 3에 나타내었고, 외측 벤딩에 따른 저항 변화율을 표 4에 나타내었다.The resistance change rate according to the inner bending of each of Examples 1, 2 and 5, and Comparative Examples 1 and 3 and the rate of change of resistance according to the outer bending were measured. Table 3 shows the rate of change in resistance due to the inner bending, and Table 4 shows the rate of change in resistance according to the outer bending.
2. 측정 결과2. Measurement results
1) 그레인 사이즈 측정1) Measurement of grain size
도 11a, 도 11b 및 도 12와 상기 표 1을 참조하면, 실시예 1 내지 8 각각의 그레인 사이즈가, 비교예 1 및 2의 그레인 사이즈보다 작은 것을 확인할 수 있었다.Referring to Figs. 11A, 11B, and 12 and Table 1, it was confirmed that the grain sizes of Examples 1 to 8 were smaller than those of Comparative Examples 1 and 2, respectively.
2) 그레인의 개수 측정2) Number of grains
상기 표 2에서 확인할 수 있듯이, 실시예 1 및 2의 그레인의 개수가 비교예 1 및 3의 그레인의 개수보다 많은 것을 확인할 수 있었다.As can be seen in Table 2, it was confirmed that the number of grains in Examples 1 and 2 was larger than the number of grains in Comparative Examples 1 and 3.
3) 내측 벤딩 및 외측 벤딩에 따른 단선 여부 확인3) Confirm whether the inner bend and outer bend are broken.
실시예 1 내지 8에서는 내측 벤딩, 외측 벤딩에 따른 단선이 일어나지 않았으나, 비교예 1 및 3에서는 도 13에서 확인할 수 있듯이, 내측 벤딩, 외측 벤딩에서 모두 단선이 발생하였다.In Examples 1 to 8, disconnection was not caused by inner bending and outer bending, but in Comparative Examples 1 and 3, as shown in FIG. 13, both inner bending and outer bending caused disconnection.
4) 내측 벤딩 및 외측 벤딩에 따른 저항 변화율 측정4) Measurement of resistance change rate by inner bending and outer bending
상기 표 3 및 상기 표 4를 참조하면, 실시예 1, 2 및 5에서는 내측 벤딩에 따른 저항 변화율, 외측 벤딩에 따른 저항 변화율이 거의 일어나지 않았으나, 비교예 1 및 3에서는 내측 벤딩에 따른 저항 변화율, 외측 벤딩에 따른 저항 변화율이 큰 것을 확인할 수 있었다.Referring to Tables 3 and 4, in Examples 1, 2 and 5, the rate of resistance change due to the inner bending and the rate of change in resistance according to the outer bending hardly occur. In Comparative Examples 1 and 3, It was confirmed that the rate of resistance change due to the outer bending was large.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood. It is therefore to be understood that the above-described embodiments are illustrative and non-restrictive in every respect.
10: 플렉서블 표시 장치
FB: 플렉서블 기판
CP: 도전 패턴
DP: 표시 패널
TSP: 터치 스크린 패널10: Flexible display device FB: Flexible substrate
CP: conductive pattern DP: display panel
TSP: Touch screen panel
Claims (41)
적어도 일부가 상기 벤딩부 상에 제공되고, 복수의 그레인(grain)들을 갖는 도전 패턴;을 포함하고,
상기 그레인들은
10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈(grain size)를 갖는 것인 플렉서블 표시 장치.A flexible substrate including a bending portion; And
At least a portion of which is provided on the bending portion, the conductive pattern having a plurality of grains,
The grains
And a grain size of 10 nanometers (nm) to 100 nanometers (nm).
상기 도전 패턴은
단위 면적 1 제곱마이크로미터(㎛2) 내에
200 내지 1200개의 그레인들을 포함하는 것인 플렉서블 표시 장치.The method according to claim 1,
The conductive pattern
Within a unit area of 1 square micrometer (㎛ 2 )
≪ / RTI > comprising from 200 to 1200 grains.
상기 도전 패턴은
금속, 상기 금속의 합금 및 투명 전도성 산화물(Transparent conducting oxide) 중 적어도 하나를 포함하는 것인 플렉서블 표시 장치.The method according to claim 1,
The conductive pattern
Wherein the flexible display device includes at least one of a metal, an alloy of the metal, and a transparent conducting oxide.
상기 금속은
Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir 및 Cr 중 적어도 하나를 포함하는 것인 플렉서블 표시 장치.The method of claim 3,
The metal
And at least one of Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir and Cr.
상기 투명 전도성 산화물은
ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide) 중 적어도 하나를 포함하는 것인 플렉서블 표시 장치.The method of claim 3,
The transparent conductive oxide
Wherein at least one of indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), and indium tin zinc oxide (ITZO) is used.
상기 도전 패턴은
각각이 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 도전 패턴층들을 포함하는 것인 플렉서블 표시 장치.The method according to claim 1,
The conductive pattern
Wherein each of the plurality of conductive pattern layers includes a plurality of conductive pattern layers each having a grain size of 10 nanometers (nm) to 100 nanometers (nm).
상기 도전 패턴층들 각각은
10 나노미터(nm) 내지 150 나노미터(nm)의 두께를 갖는 것인 플렉서블 표시 장치.The method according to claim 6,
Each of the conductive pattern layers
And a thickness of 10 nanometers (nm) to 150 nanometers (nm).
상기 도전 패턴층들 각각은
서로 동일한 물질로 구성되는 것인 플렉서블 표시 장치.The method according to claim 6,
Each of the conductive pattern layers
Wherein the flexible substrate is made of the same material.
상기 도전 패턴은
제1 도전 패턴층;
상기 제1 도전 패턴층 상에 제공되는 제1 공기층;
상기 제1 공기층 상에 제공되는 제2 도전 패턴층;
상기 제2 도전 패턴층 상에 제공되는 제2 공기층; 및
상기 제2 공기층 상에 제공되는 제3 도전 패턴층을 포함하는 것인 플렉서블 표시 장치.The method according to claim 6,
The conductive pattern
A first conductive pattern layer;
A first air layer provided on the first conductive pattern layer;
A second conductive pattern layer provided on the first air layer;
A second air layer provided on the second conductive pattern layer; And
And a third conductive pattern layer provided on the second air layer.
상기 제1 도전 패턴층 및 상기 제3 도전 패턴층 각각은 10 나노미터(nm) 이상 150 나노미터(nm) 이하의 두께를 갖고,
상기 제2 도전 패턴층은 5 나노미터(nm) 이상 10 나노미터(nm) 미만의 두께를 갖는 것인 플렉서블 표시 장치.10. The method of claim 9,
Wherein each of the first conductive pattern layer and the third conductive pattern layer has a thickness of 10 nanometers (nm) to 150 nanometers (nm)
Wherein the second conductive pattern layer has a thickness of less than 5 nanometers (nm) and less than 10 nanometers (nm).
상기 도전 패턴은
Al을 포함하는 제1 도전 패턴층;
상기 제1 도전 패턴층 상에 제공되고, Ti를 포함하는 제2 도전 패턴층; 및
상기 제2 도전 패턴층 상에 제공되고, Al을 포함하는 제3 도전 패턴층을 포함하는 것인 플렉서블 표시 장치.The method according to claim 6,
The conductive pattern
A first conductive pattern layer including Al;
A second conductive pattern layer provided on the first conductive pattern layer and including Ti; And
And a third conductive pattern layer provided on the second conductive pattern layer and including Al.
상기 도전 패턴은
Al을 포함하는 제1 도전 패턴층;
상기 제1 도전 패턴층 상에 제공되고, Cu를 포함하는 제2 도전 패턴층; 및
상기 제2 도전 패턴층 상에 제공되고, Al을 포함하는 제3 도전 패턴층을 포함하는 것인 플렉서블 표시 장치.The method according to claim 6,
The conductive pattern
A first conductive pattern layer including Al;
A second conductive pattern layer provided on the first conductive pattern layer and including Cu; And
And a third conductive pattern layer provided on the second conductive pattern layer and including Al.
상기 도전 패턴은
Ti를 포함하는 제1 도전 패턴층;
상기 제1 도전 패턴층 상에 제공되고, Cu를 포함하는 제2 도전 패턴층; 및
상기 제2 도전 패턴층 상에 제공되고, Al을 포함하는 제3 도전 패턴층을 포함하는 것인 플렉서블 표시 장치.The method according to claim 6,
The conductive pattern
A first conductive pattern layer containing Ti;
A second conductive pattern layer provided on the first conductive pattern layer and including Cu; And
And a third conductive pattern layer provided on the second conductive pattern layer and including Al.
상기 도전 패턴은
10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 배선; 및
상기 배선과 전기적으로 연결되고, 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 전극;을 포함하는 것인 플렉서블 표시 장치.The method according to claim 1,
The conductive pattern
A wiring having a grain size of 10 nanometers (nm) to 100 nanometers (nm); And
And an electrode electrically connected to the wiring and having a grain size of 10 nanometers (nm) to 100 nanometers (nm).
상기 배선은
각각이 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 배선층들을 포함하는 것인 플렉서블 표시 장치.15. The method of claim 14,
The wiring
Wherein each of the plurality of wiring layers includes a plurality of wiring layers each having a grain size of 10 nanometers (nm) to 100 nanometers (nm).
상기 배선층들 각각은
10 나노미터(nm) 내지 150 나노미터(nm)의 두께를 갖는 것인 플렉서블 표시 장치.16. The method of claim 15,
Each of the wiring layers
And a thickness of 10 nanometers (nm) to 150 nanometers (nm).
상기 전극은
각각이 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 전극층들을 포함하는 것인 플렉서블 표시 장치.15. The method of claim 14,
The electrode
Wherein each of the plurality of electrode layers includes a plurality of electrode layers each having a grain size of 10 nanometers (nm) to 100 nanometers (nm).
상기 전극층들 각각은
10 나노미터(nm) 내지 150 나노미터(nm)의 두께를 갖는 것인 플렉서블 표시 장치.18. The method of claim 17,
Each of the electrode layers
And a thickness of 10 nanometers (nm) to 150 nanometers (nm).
절연층을 더 포함하고,
상기 배선은
상기 플렉서블 기판 및 상기 절연층 사이에 제공되는 제1 배선; 및
상기 절연층 상에 제공되는 제2 배선;을 포함하는 것인 플렉서블 표시 장치.The method according to claim 1,
Further comprising an insulating layer,
The wiring
A first wiring provided between the flexible substrate and the insulating layer; And
And a second wiring provided on the insulating layer.
상기 제1 배선은
각각이 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 제1 배선층들을 포함하고,
상기 제2 배선은
각각이 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 제2 배선층들을 포함하는 것인 플렉서블 표시 장치.20. The method of claim 19,
The first wiring
A plurality of first wiring layers each having a grain size of 10 nanometers (nm) to 100 nanometers (nm)
The second wiring
Wherein each of the plurality of second wiring layers includes a plurality of second wiring layers each having a grain size of 10 nanometers (nm) to 100 nanometers (nm).
상기 제1 배선층들 및 상기 제2 배선층들 각각은
10 나노미터(nm) 내지 150 나노미터(nm)의 두께를 갖는 것인 플렉서블 표시 장치.21. The method of claim 20,
Each of the first wiring layers and the second wiring layers
And a thickness of 10 nanometers (nm) to 150 nanometers (nm).
상기 플렉서블 표시 장치는
상기 플렉서블 기판 및 상기 도전 패턴의 적어도 일부가 벤딩(bending)되는 제1 모드 또는 상기 벤딩이 펼쳐지는 제2 모드로 동작하는 것인 플렉서블 표시 장치.The method according to claim 1,
The flexible display device
The first mode in which at least a part of the flexible substrate and the conductive pattern is bended, or the second mode in which the bending is deployed.
상기 제1 모드는
벤딩축을 기준으로 어느 한 방향으로 벤딩되는 제1 벤딩 모드; 및
상기 벤딩축을 기준으로 상기 어느 한 방향과 반대 방향으로 벤딩되는 제2 벤딩 모드;를 포함하는 것인 플렉서블 표시 장치.22. The method of claim 21,
The first mode
A first bending mode bending in either direction with respect to the bending axis; And
And a second bending mode in which the bending direction is bent in a direction opposite to the one direction with respect to the bending axis.
터치 벤딩부를 포함하고, 상기 플렉서블 표시 패널 상에 제공되는 터치 스크린 패널을 포함하고,
상기 플렉서블 표시 패널 및 상기 터치 스크린 패널 중 적어도 하나는
각각이 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈(grain size)를 갖는 복수의 도전 패턴층들을 포함하는 도전 패턴을 포함하고,
상기 도전 패턴은 패널 벤딩부 및 터치 벤딩부 적어도 하나에 포함되는 것인 플렉서블 표시 장치.A flexible display panel including a panel bending portion; And
And a touch screen panel including a touch bending portion and provided on the flexible display panel,
At least one of the flexible display panel and the touch screen panel
And a conductive pattern comprising a plurality of conductive pattern layers each having a grain size of 10 nanometers (nm) to 100 nanometers (nm)
Wherein the conductive pattern is included in at least one of the panel bending portion and the touch bending portion.
상기 도전 패턴은
금속, 상기 금속의 합금 및 투명 전도성 산화물(Transparent conducting oxide) 중 적어도 하나를 포함하는 것인 플렉서블 표시 장치.25. The method of claim 24,
The conductive pattern
Wherein the flexible display device includes at least one of a metal, an alloy of the metal, and a transparent conducting oxide.
상기 도전 패턴층들 각각은
10 나노미터(nm) 내지 150 나노미터(nm)의 두께를 갖는 것인 플렉서블 표시 장치.25. The method of claim 24,
Each of the conductive pattern layers
And a thickness of 10 nanometers (nm) to 150 nanometers (nm).
상기 플렉서블 표시 패널은
복수의 게이트 배선들;
상기 게이트 배선들과 전기적으로 연결되는 복수의 데이터 배선들; 및
각각이 상기 게이트 배선들 중 적어도 하나 및 상기 데이터 배선들 중 적어도 하나와 연결되는 복수의 화소들;을 포함하고,
상기 게이트 배선들 및 상기 데이터 배선들 중 적어도 하나는
상기 도전 패턴인 것인 플렉서블 표시 장치.25. The method of claim 24,
The flexible display panel
A plurality of gate wirings;
A plurality of data lines electrically connected to the gate lines; And
Each of the plurality of pixels being connected to at least one of the gate lines and at least one of the data lines,
At least one of the gate wirings and the data wirings
Wherein the conductive pattern is the conductive pattern.
상기 복수의 화소들은
반도체 패턴, 상기 반도체 패턴과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 박막 트랜지스터를 포함하고,
상기 반도체 패턴, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나는
상기 도전 패턴인 것인 플렉서블 표시 장치.28. The method of claim 27,
The plurality of pixels
A thin film transistor including a semiconductor pattern, a source electrode electrically connected to the semiconductor pattern, and a drain electrode spaced apart from the source electrode,
At least one of the semiconductor pattern, the source electrode, and the drain electrode
Wherein the conductive pattern is the conductive pattern.
상기 터치 스크린 패널은
감지 전극;
상기 감지 전극과 전기적으로 연결되는 패드부;
상기 감지 전극와 연결되는 연결 배선; 및
상기 연결 배선 및 상기 패드부와 연결되는 팬아웃 배선;을 포함하고,
상기 감지 전극, 상기 패드부, 상기 연결 배선 및 상기 팬아웃 배선 중 적어도 하나는
상기 도전 패턴인 것인 플렉서블 표시 장치.25. The method of claim 24,
The touch screen panel
Sensing electrodes;
A pad portion electrically connected to the sensing electrode;
A connection wiring connected to the sensing electrode; And
And a fan-out wiring connected to the connection wiring and the pad portion,
Wherein at least one of the sensing electrode, the pad portion, the connection wiring, and the fan-
Wherein the conductive pattern is the conductive pattern.
상기 감지 전극은
메쉬(mesh) 형상을 갖는 것인 플렉서블 표시 장치.30. The method of claim 29,
The sensing electrode
Wherein the flexible display device has a mesh shape.
상기 플렉서블 표시 장치는
상기 도전 패턴의 적어도 일부가 벤딩(bending)되는 제1 모드 또는 상기 벤딩이 펼쳐지는 제2 모드로 동작하는 것인 플렉서블 표시 장치.25. The method of claim 24,
The flexible display device
The first mode in which at least a part of the conductive pattern is bended or the second mode in which the bending is deployed.
상기 제1 모드는
벤딩축을 기준으로 어느 한 방향으로 벤딩되는 제1 벤딩 모드; 및
상기 벤딩축을 기준으로 상기 어느 한 방향과 반대 방향으로 벤딩되는 제2 벤딩 모드;를 포함하는 것인 플렉서블 표시 장치.32. The method of claim 31,
The first mode
A first bending mode bending in either direction with respect to the bending axis; And
And a second bending mode in which the bending direction is bent in a direction opposite to the one direction with respect to the bending axis.
터치 벤딩부를 포함하는 터치 스크린 패널;을 포함하고,
상기 터치 벤딩부는
메쉬 형상을 갖는 감지 전극을 포함하고,
상기 감지 전극은
복수의 감지 전극층들을 포함하고,
상기 감지 전극층들은
서로 동일한 물질로 구성되는 것인 플렉서블 표시 장치.A flexible display panel; And
And a touch screen panel including a touch bending portion,
The touch bending portion
And a sensing electrode having a mesh shape,
The sensing electrode
A plurality of sensing electrode layers,
The sensing electrode layers
Wherein the flexible substrate is made of the same material.
상기 물질은
Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir 및 Cr 중 하나인 것인 플렉서블 표시 장치.34. The method of claim 33,
The material
Wherein the first electrode is one of Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir and Cr.
상기 감지 전극층들 각각은
10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 것인 플렉서블 표시 장치.34. The method of claim 33,
Each of the sensing electrode layers
And a grain size of 10 nanometers (nm) to 100 nanometers (nm).
상기 감지 전극층들 각각은
10 나노미터(nm) 내지 150 나노미터(nm)의 두께를 갖는 것인 플렉서블 표시 장치.34. The method of claim 33,
Each of the sensing electrode layers
And a thickness of 10 nanometers (nm) to 150 nanometers (nm).
상기 플렉서블 표시 장치는
상기 플렉서블 기판 및 상기 도전 패턴의 적어도 일부가 벤딩(bending)되는 제1 모드 또는 상기 벤딩이 펼쳐지는 제2 모드로 동작하고,
상기 제1 모드는
벤딩축을 기준으로 어느 한 방향으로 벤딩되는 제1 벤딩 모드; 및
상기 벤딩축을 기준으로 상기 어느 한 방향과 반대 방향으로 벤딩되는 제2 벤딩 모드;를 포함하는 것인 플렉서블 표시 장치. 34. The method of claim 33,
The flexible display device
A first mode in which at least a part of the flexible substrate and the conductive pattern are bending, or a second mode in which the bending is deployed,
The first mode
A first bending mode bending in either direction with respect to the bending axis; And
And a second bending mode in which the bending direction is bent in a direction opposite to the one direction with respect to the bending axis.
상기 플렉서블 기판 상에 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 도전 패턴을 제공하는 단계;를 포함하는 플렉서블 표시 장치의 제조 방법.Preparing a flexible substrate; And
And providing a conductive pattern having a grain size of 10 nanometers (nm) to 100 nanometers (nm) on the flexible substrate.
상기 도전 패턴을 제공하는 단계는
금속, 상기 금속의 합금 및 투명 전도성 산화물 중 적어도 하나를 스퍼터링하여 수행되는 것인 플렉서블 표시 장치의 제조 방법.39. The method of claim 37,
The step of providing the conductive pattern
Wherein at least one of the metal, the alloy of the metal and the transparent conductive oxide is sputtered.
상기 도전 패턴을 제공하는 단계는
각각이 10 나노미터(nm) 내지 100 나노미터(nm)의 그레인 사이즈를 갖는 복수의 도전 패턴층들을 형성하는 단계를 포함하는 것인 플렉서블 표시 장치의 제조 방법.39. The method of claim 38,
The step of providing the conductive pattern
And forming a plurality of conductive pattern layers each having a grain size of 10 nanometers (nm) to 100 nanometers (nm).
상기 도전 패턴을 제공하는 단계는
금속, 상기 금속의 합금 및 투명 전도성 산화물 중 적어도 하나를 스퍼터링하여 제1 도전층을 형성하는 단계; 및
상기 제1 도전층 상에 직접적으로, 금속, 상기 금속의 합금 및 투명 전도성 산화물 중 적어도 하나를 스퍼터링하여 제2 도전층을 형성하는 단계; 및
상기 제1 도전층 및 상기 제2 도전층의 일부를 마스킹하고 식각하여 상기 도전 패턴을 형성하는 단계;를 포함하는 것인 플렉서블 표시 장치의 제조 방법.39. The method of claim 38,
The step of providing the conductive pattern
Forming a first conductive layer by sputtering at least one of a metal, an alloy of the metal, and a transparent conductive oxide; And
Sputtering at least one of a metal, an alloy of the metal, and a transparent conductive oxide directly on the first conductive layer to form a second conductive layer; And
And forming the conductive pattern by masking and etching a part of the first conductive layer and the second conductive layer.
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