KR20030071644A

KR20030071644A - 뱅크/블록 계층 구성을 갖는 ｅｅｐｒｏｍ형 반도체 기억장치

Info

Publication number: KR20030071644A
Application number: KR10-2003-0012609A
Authority: KR
Inventors: 사이또히데또시
Original assignee: 가부시끼가이샤 도시바
Priority date: 2002-03-01
Filing date: 2003-02-28
Publication date: 2003-09-06
Also published as: US20030218217A1; US7046559B2; KR100491911B1; JP2003257189A

Abstract

전기적으로 재기입이 가능한 불휘발성 메모리셀을 갖고, 데이터 소거의 단위가 되는 메모리셀의 범위를 1 블록으로 하고, 1 내지 복수의 블록의 집합을 1 뱅크로 하여 복수의 뱅크가 배열된 메모리셀 어레이와, 상기 복수의 뱅크 중 데이터 기입 또는 소거를 행하기 위해 임의의 수의 뱅크를 선택하는 뱅크 선택 회로와, 상기 뱅크 선택 회로에 의해 선택된 뱅크 내의 선택된 메모리셀에 데이터 기입을 행하는 데이터 기입 회로와, 상기 뱅크 선택 회로에 의해 선택된 뱅크 내의 선택된 블록의 데이터 소거를 블록 단위로 행하는 데이터 소거 회로와, 상기 뱅크 선택 회로에 의해 선택된 뱅크에 대한 기입/소거 동작 중에, 상기 뱅크 선택 회로에 의해 선택되어 있지 않은 다른 뱅크 내의 메모리 셀에 대하여 데이터 판독을 행하는 데이터 판독 회로와, 복수의 소거 대상 선택 블록을 블록 단위로 직렬로 데이터 소거를 행할 때, 먼저 소거 동작이 종료된 소거 대상 블록에 대응하는 블록 선택 레지스터에 세트되어 있는 소거 플래그를 다음 소거 대상 블록의 소거 동작으로 이행하기 전에 리세트하는 자동 멀티 블록 소거 회로를 구비한다.

Description

뱅크/블록 계층 구성을 갖는 ＥＥＰＲＯＭ형 반도체 기억 장치{EEPROM TYPE SEMICONDUCTOR MEMORY DEVICE HAVING BANK/BLOCK HIERARCHICAL CONSTRUCTION}

본 발명은 전기적으로 데이터의 소거/재기입이 가능한 불휘발성의 반도체 기억 장치(EEPROM)에 관한 것으로, 특히 메모리 어레이 내의 지정된 블록의 데이터의 소거 또는 기입을 행함과 함께, 다른 지정된 블록으로부터 데이터 판독을 행하는 구성을 갖는데, 예를 들면 플래시 메모리 등의 일괄 소거 가능한 반도체 메모리에 관한 것이다.

최근의 플래시 메모리에서는, 시스템에 필요한 메모리 칩 수를 삭감하기 위해, 지정된 메모리 영역에서 데이터 판독을 행하면서, 동시에 별도의 지정된 메모리 영역에서 데이터의 기입 또는 소거를 행하는 것을 가능하게 한, RWW(Read While Write)형이라고 하는 메모리 시스템이 제안되고 있다.

예를 들면, 2001년 11월 22일에 공개된 일본 특개2001-325795호 공보에는 하나 또는 복수의 뱅크에 걸친 데이터 기입 동작 또는 데이터 소거 동작과, 다른 뱅크에서의 데이터 판독 동작이 동시에 실행 가능한 플래시 메모리를 구체적으로 실현할 수 있는 반도체 장치가 개시되어 있다.

이러한 동시 실행 기능을 갖는 플래시 메모리에 있어서, 메모리 블록 단위의 데이터 소거를 행할 때, 각 메모리 블록에 각각 대응하여 설치되어 있는 블록 선택 레지스터 중, 복수 뱅크에 걸쳐 지정된 소거 대상 선택 블록에 대응한 블록 선택 레지스터에 소거 플래그를 유지하고 있다. 그리고, 복수 뱅크에 걸쳐 소거 지정된복수의 메모리 블록에 각각 대응하는 블록 선택 레지스터의 소거 플래그의 논리합을 취하고, 모든 소거 대상 선택 블록을 포함하는 비지 신호를 생성하고 있다.

그리고, 복수의 모든 소거 대상 선택 블록에 대하여 블록 단위로 직렬로 데이터 소거를 행할 때, 각 소거 대상 선택 블록에 대응하는 블록 선택 레지스터는 소거 커맨드의 입력시에 각 소거 플래그를 전체 블록만큼 통합하여 유지(래치)하고, 모든 소거 대상 선택 블록의 소거 동작이 종료된 후에 래치가 해제되도록 구성되어 있다.

따라서, 복수의 뱅크에 걸쳐 선택된 소거 대상 선택 블록에 대하여 블록 단위로 직렬로 데이터 소거를 행하는 경우에는, 먼저 소거 동작이 종료된 소거 대상 선택 블록이 속하는 뱅크는, 그 내부 블록의 소거 동작이 종료되었음에도 불구하고, 남은 뱅크의 모든 지정된 소거 대상 선택 블록의 소거 동작이 종료될 때까지는 데이터 판독이 불가능하게 되어 있다.

이것은, 모든 소거 대상 선택 블록의 소거 동작이 종료된 후에, 각 소거 대상 선택 블록의 셀 데이터가 정상적으로 소거되었는지의 여부를 재차 확인하는, 테스트 공정을 실시하는 경우에 문제점이 있다. 즉, 먼저 소거 동작이 종료된 소거 대상 블록의 데이터 판독이, 남은 모든 소거 대상 블록의 소거 동작이 종료될 때까지의 시간에 걸쳐 불가능하게 되어 있는 상태는 테스트 공정 상의 시간이 손실되어, 테스트 시간이 길어지는 결과를 초래한다.

도 1은 본 발명이 적용된 반도체 기억 장치의 일 실시예의 전체의 구성을 도시한 블록도.

도 2는 도 1 내의 각 코어에서의 어드레스선 스위치 회로에 포함되는 어드레스선 스위치 회로부의 구성의 일례를 도시한 회로도.

도 3은 도 1 내의 각 코어에서의 어드레스선 스위치 회로에 포함되는 어드레스선 스위치 회로부의 구성의 다른 예를 도시한 회로도.

도 4는 도 2, 도 3 내의 비선택 코어 내의 어드레스 신호선 등을 신호 DISABLE에 의해 강제적으로 접지하기 위한 회로부의 일례를 도시한 회로도.

도 5는 도 1 내의 인접하는 두개의 코어 사이에 형성된 데이터선 스위치 회로의 구성예를 도시한 회로도.

도 6은 도 1 내의 각 코어에서의 어드레스선 스위치 회로에 포함되는 전원선 스위치 회로부의 구성예를 도시한 회로도.

도 7은 도 1 내의 어드레스 버퍼의 구성예를 도시한 블록도.

도 8은 도 1에 도시한 실시예에서의 복수의 블록에 각각 대응하여 설치되어 있는 블록 선택 레지스터 및 그것을 세트/리세트하기 위한 세트 신호/리세트 신호의 입력의 허가/금지를 제어하는 회로의 일례를 도시한 블록도.

도 9는 도 1 내의 코어 내의 구체적인 구성예를 도시한 블록도.

도 10은 도 9 내의 블록 내의 메모리셀 군의 구체적인 구성예를 도시한 회로도.

도 11은 도 1 내의 판독용 감지 증폭기 회로 및 검증용 감지 증폭기 회로와 외부 입출력 패드 사이에 배치되는 입출력 회로부의 구성예를 도시한 회로도.

도 12는 도 1에 도시한 실시예의 플래시 메모리에 있어서, 복수의 메모리 블록에 대하여 블록 단위로 직렬로 데이터 소거를 행할 때의 전체적인 처리의 흐름을 개략적으로 도시한 메인 플로우차트.

도 13은 도 12 내의 서브 처리의 흐름의 일례를 개략적으로 도시하는 서브 플로우차트.

도 14는 도 12 내의 다른 서브 처리의 흐름의 일례를 개략적으로 도시한 서브 플로우차트.

도 15는 도 14 내의 또 다른 서브 처리의 흐름의 일례를 개략적으로 도시한 서브 플로우차트.

<도면의 주요 부분에 대한 부호의 설명>

6a, 6b : 버스선

7a, 7b : 데이터 버스선

8a, 8b : 전원선

15 : 기입/소거 제어 회로

본 발명의 일 형태에 따른 반도체 기억 장치는, 전기적으로 재기입이 가능한 불휘발성 메모리 셀을 갖고, 데이터 소거의 단위가 되는 메모리 셀의 범위를 1블록으로 하고, 1 내지 복수의 블록의 집합을 1뱅크로 하여 복수의 뱅크가 배열된 메모리셀 어레이와, 상기 복수의 뱅크 중 데이터 기입 또는 소거를 행하기 위해 임의의 수의 뱅크를 선택하는 뱅크 선택 회로와, 상기 뱅크 선택 회로에 의해 선택된 뱅크 내의 선택된 메모리셀에 데이터 기입을 행하는 데이터 기입 회로와, 상기 뱅크 선택 회로에 의해 선택된 뱅크 내의 선택된 블록의 데이터 소거를 행하는 데이터 소거 회로와, 상기 뱅크 선택 회로에 의해 선택된 뱅크에 대한 기입/소거 동작 중에, 상기 뱅크 선택 회로에 의해 선택되어 있지 않은 다른 뱅크 내의 메모리셀에 대하여 데이터 판독을 행하는 데이터 판독 회로와, 복수의 뱅크에 걸쳐 선택한 소거 대상 선택 블록을 블록 단위로 직렬로 데이터 소거를 행할 때, 먼저 소거 동작이 종료된 소거 대상 블록의 데이터 판독을 남은 모든 소거 대상 블록의 소거 동작이 종료될 때까지 기다리지 않고 행하는 자동 멀티 블록 소거 회로를 구비한다.

이하, 도면을 참조하여 본 발명의 일 실시예의 반도체 기억 장치의 블록 구성을 상세하게 설명한다.

도 1은 본 발명이 적용된 일 실시예의 플래시 메모리의 전체의 칩 구성을 도시한 블록도이다.

도 1에서, 메모리셀 어레이(1)는 각각 n개의 블록 B0∼B(n-1)를 배열하여 이루어지는 m 개의 코어 C(0)∼C(m-1)에 의해 구성되어 있다. 각 블록 B(0)∼B(n-1)는 데이터 소거의 최소 단위로서, 각각 복수의 메모리셀이 배열되어 있다. 메모리셀은, 예를 들면 스택 게이트 구조의 불휘발성 메모리 셀이다. 여기서, 코어C(0)∼C(m-1) 각각은, 1 내지 복수의 블록의 집합으로서 정의되지만, 도 1의 실시예의 예에서는 n 개의 블록 B(0)∼B(n-1)에 의해 구성되어 있다. 여기서는, 하나의 코어가 하나의 뱅크를 형성하고 있지만, 복수의 코어로 하나의 뱅크를 구성하는 경우도 있다.

제1 코어 C(0)에는 메모리 셀을 선택하기 위한 행 디코더와 열 디코더를 포함하는 행렬 디코더(2(0)), 어드레스선이나 전원선을 전환하는 어드레스선·전원선 스위치 회로(어드레스 SW)(3(0)), 로컬 데이터선(4(0)), 데이터선 스위치 회로(데이터선 SW)(16(0))가 설치되어 있다. 행렬 디코더(2(0))에는 나중에 상세한 내용을 설명하는 블록 데이터 회로(17(0))가 부속되어 있다. 또한, 어드레스선·전원선 스위치 회로(3(0)) 및 데이터선 스위치 회로(16(0))에는 나중에 설명하는 스위치 제어 회로(18(0))가 접속되어 있다. 블록 데이터 회로(17(0))로부터의 출력은 스위치 제어 회로(18(0))에 디코드 출력으로서 공급된다.

다른 코어 C(1)∼C(m-1)도 마찬가지로 형성되어 있으므로, 마찬가지의 참조 부호를 붙여 설명은 생략한다.

또한 도 1의 회로에는, 메모리 셀 어레이(1)의 m개의 전체 코어 C(0)∼C (m-1)에 대하여 공통으로, 데이터 판독 동작시에 메모리 셀을 선택하기 위한 제1 어드레스 버스선(판독용 어드레스 버스선)(6a)과, 데이터 기입 또는 소거 시의 자동 동작에 필요한 제2 어드레스 버스선(기입/소거용 어드레스 버스선)(6b)이 배치되어 있다.

또한, 전체 코어 C(0)∼C(m-1)에 대하여 공통으로, 데이터 판독 동작에 이용되는 제1 데이터 버스선(판독용 데이터 버스선)(7a)과, 데이터 기입 또는 소거 동작에 이용되는 제2 데이터 버스선(기입/소거용 데이터 버스선)(7b)이 배치된다.

이들 데이터 버스선(7a, 7b)에 각각 대응하여, 데이터 판독 동작에 이용되는 제1 감지 증폭기 회로(판독용 감지 증폭기 회로)(11a)와, 데이터 기입 또는 소거 시의 검증 판독에 이용되는 제2 감지 증폭기 회로(검증용 감지 증폭기 회로)(11b)가 설치되어 있다.

또한, 전체 코어 C(0)∼C(m-1)에 대하여 공통으로, 판독용 전원(12a)으로부터 판독용 전원 전위가 공급되는 제1 전원선(판독용 전원선)(8a)이 배치되며, 기입 또는 소거 전원(2b)으로부터 데이터 기입 또는 소거용 전원 전위가 공급되는 제2 전원선(기입/소거용 전원선)(8b)이 배치되어 있다. 판독용 전원선(8a)에는 데이터 판독 시, 전원 VCC보다 소정값만큼 승압된 전압이 판독용 전원(12a)으로부터 공급되고, 이것이 메모리셀의 게이트에 공급되어 고속 판독이 가능하게 되어 있다.

또한, 상기 판독용 어드레스 버스선(6a) 및 기입/소거용 어드레스 버스선(6b)에 어드레스 신호를 공급하기 위한 어드레스 버퍼 회로(10)와, 외부와의 인터페이스를 취하는 인터페이스 회로(14)가 설치되어 있다. 또한, 검증용 감지 증폭기 S/A2로부터의 출력을 받아 세트 신호 SET, 리세트 신호 RESET를 스위치 제어 회로(18(0)∼18(m-1))에 공급하는 기입/소거 제어 회로(15)가 설치되어 있다.

이어서, 도 1에 도시한 상기한 구성을 갖는 플래시 메모리에서의 동작을 간단히 설명한다.

외부로부터 입력되는 어드레스 신호는 인터페이스 회로(14) 내의 어드레스 입력 회로를 거쳐 어드레스 버퍼 회로(10)에 공급된다. 이 어드레스 버퍼 회로(10)로부터, 동작 모드에 응하여, 어드레스 버스선(6a, 6b)에 각각 판독용 어드레스 신호, 기입 또는 소거용 어드레스 신호가 공급된다. 각 어드레스 버스선(6a, 6b)에 공급된 어드레스 신호는 각 코어 C(0)∼C(m-1)에 설치된 스위치 제어 회로(18(0)∼18(m-1)를 각각 통하여 스위치 회로(3(0)∼3(m-1))에 공급되며, 선택적으로 각 코어 C(0)∼C(m-1)의 행렬 데이터(2(0)∼2(m-1))로 전송된다. 또한, 전원선(8a, 8b)도 스위치 제어 회로(18(0)∼18(m-1))를 통하여 스위치 회로(3(0)∼3(m-1))에 의해 선택적으로 전환되어 각 코어 C(0)∼C(m-1)의 행렬 디코더(2(0)∼2(m-1))에 공급된다.

각 코어 C(0)∼C(m-1)에서, 로컬 데이터선(4(0)∼4(m-1))은 데이터선 스위치 회로(16(0)∼16(m-1))에 의해 접속처가 제어된다. 즉, 데이터 판독 시는 판독용 데이터 버스선(7a)에 접속되고, 데이터 기입 또는 소거 시에는 기입/소거용 데이터 버스선(7b)에 접속된다.

즉, 각 코어 C(0)∼C(m-1)의 선택 메모리셀의 데이터는 각각 로컬 데이터선(4(0)∼4(m-1))으로 읽어내어지고, 동작 모드에 따라 데이터선 스위치 회로(16(0)∼16(m-1))에 의해 데이터 버스선(7a 또는 7b)에 전송되며, 각각 판독용 감지 증폭기 회로(11a), 검증용 감지 증폭기 회로(11b)에 의해 검지 증폭된다.

검증용 감지 증폭기 회로(11b)의 판독 결과는 기입/소거 제어 회로(15)에 전송되며, 여기서 기입 또는 소거가 충분한지의 여부가 판정되며, 불충분하면 재기입 또는 재소거의 제어가 행해진다.

또한, 이 기입/소거 제어 회로(15)는 블록의 데이터를 소거할 때에, 지정된 블록에 대응하는 블록 선택 레지스터를 세트하는 신호 SET 및 데이터 소거가 완료된 블록 선택 레지스터를 리세트하는 신호 RESET를 출력하여, 스위치 제어 회로(18(0) 내지 18(m-1))에 공급한다. 이것에 대해서는 나중에 상세히 설명하겠다.

도 1의 실시예에서는, 데이터 판독과, 데이터 기입 또는 소거를 동시에 실행해도, 각각의 동작을 독립된 어드레스 버스선, 데이터 버스선, 감지 증폭기 회로, 전원 회로에 의해 제어할 수 있는 구성을 갖는다.

우선, 데이터 기입과 판독을 동시에 실행하는 경우의 동작예로서, 예를 들면 코어 C(0)에 대하여 데이터 기입이 행해지고, 다른 코어 내의 셀 데이터를 판독하는 경우의 동작을 구체적으로 설명한다.

칩 외부로부터, 코어C(0)부의 선택 어드레스 신호가 입력되고, 기입 커맨드가 입력되면, 인터페이스 회로(14)에서 기입 커맨드가 판정되고, 기입 플래그가 설립된다. 이 때에는, 기입/소거 제어 회로(15)로부터는 RESET 신호가 출력되어 있으므로 어드레스 신호 및 데이터는 이 회로(15)를 통하여 스위치 회로(3(0)) 및 데이터선 스위치 회로(16(0))에 공급된다. 따라서, 이 기입 플래그에 의해, 코어 C(0)부의 스위치 회로(3(0))가 제어되어, 기입/소거용 어드레스 버스선(6b)의 어드레스 신호가 코어 C(0)의 행렬 디코더(2(0))에 입력되고, 기입/소거용 전원(12b)의 전원이 공급된다. 또한, 데이터선 스위치 회로(16(0))의 제어에 의해, 검증용 감지 증폭기 회로(11b)에 연결되는 기입/소거용 데이터 버스선(7b)에 코어 C(0)부의 데이터선(4(0))이 접속된다.

이와 같이 어드레스 버스선(6a, 6b), 데이터 버스선(7a, 7b), 및 전원선(8a, 8b)을 세트함으로써, 코어 C(0)에서는 선택된 워드선에 승압된 기입 전압이 인가되고, 비트선에는 기입 데이터에 따라 기입/소거 제어 회로(15)로부터 고전압, 혹은 저전압이 인가된다. 이에 따라, 부유 게이트형의 MOS 트랜지스터 구조의 메모리 셀인 경우에는, 선택된 메모리 셀의 부유 게이트에 열 전자 주입이 이루어져 데이터 기입이 행해진다.

1회의 기입이 종료되면, 데이터가 판독되어 검증용 감지 증폭기 회로(11b)에서 검지된다. 그리고, 검증용 감지 증폭기(11b)의 출력으로부터 기입/소거 제어 회로(15)에 의해 검증 판정되고, 기입이 충분하면 동작을 종료하고, 기입이 불충분하면 추가 기입이 다시 행해진다.

이상의 코어C(0)에 대한 데이터 기입 동안, 다른 임의의 코어, 예를 들면 코어 C(1)에서 데이터 판독을 행하는 것이 가능하다. 즉, 판독하려는 메모리셀을 포함하는 코어 C(0)에서는 기입/소거 제어 회로(15)로부터 리세트 신호가 출력되어 있으므로, 스위치 제어 회로(18(1))를 통하여 외부로부터 입력된 어드레스 신호인 판독용 어드레스 버스선(6a)의 어드레스 신호가 행렬 디코더(2(1))에 공급되고, 판독용 전원(12a)의 전원 출력이 공급된다. 또한, 마찬가지로 데이터선(4(1))은 스위치 회로(16(1))를 통하여 판독용 데이터 버스선(7a)에 접속된다.

코어 C(1)의 선택 메모리 셀로부터 판독된 데이터는 판독용 데이터버스선(7a)을 통하여 판독용 감지 증폭기 회로(11a)에서 검지 증폭된다. 이 판독 데이터는 인터페이스 회로(14)를 통하여 칩 외부로 출력된다.

즉, 데이터 기입을 행하고 있는 코어 C(0) 이외의 코어이면, 코어 C(2)에서도 코어 C(3)에서도 코어 C(m-1)에서도 임의로 판독하는 것이 가능하다. 그러나, 후술한 바와 같이, 스위치 제어 회로(18(0))의 출력에 의해, 데이터 기입을 행하고 있는 코어 C(0)의 어드레스 신호를 입력하여 데이터 판독을 실행하는 것은 금지된다.

즉, 데이터 기입 중인 코어 C(0)에 대하여 판독 요구에 대해서는, 선택된 코어 C(0)가 기입 동작 중인 것을 나타내는 비지 신호를 출력하여, 외부에 알리게 되어 있다.

또한, 데이터 기입도 데이터 판독도 이루어지지 않은 다른 코어C(2)∼C(m-1)의 행렬 디코더(2(2)∼2(m-1))에는 어드레스 신호는 입력되지 않고, 데이터 버스선도 접속되지 않는다.

한편, 데이터 소거와 데이터 판독을 동시에 실행하는 경우에는, 상기한 데이터 기입과 판독을 동시에 실행하는 경우의 동작과 기본적으로 마찬가지다. 지금, 예를 들면 코어 C(0)의 선택 블록에 대하여 데이터 소거를 행하고, 다른 코어 내의 셀 데이터를 판독하는 경우의 동작에 대하여 설명한다.

칩 외부로부터, 예를 들면 코어 C(0) 내의 지정된 블록의 선택 어드레스 신호가 입력되고, 소거 커맨드가 입력되면, 블록 디코더 회로(17(0))의 선택된 블록의 디코더로부터 스위치 제어 회로(18(0))에 블록 선택 신호가 공급됨과 함께, 인터페이스 회로(14)에서 소거 커맨드가 판정되어 소거 플래그가 설정된다. 이 플래그 및 스위치 제어 회로(18(0))의 출력에 의해, 코어 C(0)의 스위치 회로(3(0)), 데이터선 스위치 회로(16(0))가 제어된다. 이에 따라, 기입/소거용 어드레스 버스선(6b)의 어드레스 신호가 코어 C(0)의 행렬 디코더(2(0))에 입력되고, 기입/소거용 전원(12b)의 소거용 전원 전위가 공급됨과 함께, 또한 데이터선 스위치 회로(16(0))의 제어에 의해, 검증용 감지 증폭기 회로(11b)에 이어져 있는 기입/소거용 데이터 버스선(7b)에 코어 C(0)부의 데이터선(4(0))이 접속된다.

이와 같이 어드레스 버스선(6a, 6b), 데이터 버스선(7a, 7b) 및 전원선(8a, 8b)을 세트함으로써, 선택된 코어 C(0)의 선택 블록의 워드선은 전부 마이너스 전압이 인가되고, 비트선은 오픈 상태가 되고, 소스선은 소거용 플러스의 고전압이 인가되어, 블록 단위로 데이터가 소거된다.

1회의 데이터 소거가 종료되면, 소거 대상 메모리셀의 데이터가 판독되어 검증용 감지 증폭기 회로(11b)에서 검지된다. 기입/소거 제어 회로(15)에서는 소거가 충분한지의 여부의 판정이 이루어지며, 충분하면 동작을 종료하고, NG이면 추가 데이터 소거가 다시 행해진다.

이상의 코어 C(0)에 대한 데이터 소거 동안, 다른 임의의 코어에 대하여 데이터 판독 요구가 입력되면, 그 코어에서의 데이터 판독이 행해진다.

또, 본 예에서, 코어란 상술한 바와 같이 데이터 소거의 단위로 되는 블록의 집합이지만, 보다 구체적으로는 어드레스선, 전원선 및 데이터선을 공유하는 복수 블록의 집합이며, 또한 그 중 하나의 블록을 액세스하고 있을 때에 다른 블록의 액세스가 금지되는 복수 블록의 집합으로서 정의된다.

이어서, 도 1의 각 부의 구체 구성을 설명한다.

도 2는, 도 1의 예를 들면 코어 C(0)에서의 어드레스선 스위치 회로(3(0))에 포함되는 어드레스선 스위치 회로부의 구성예를 도시한다. 단, 도 1에서는 어드레스 버스선(6a, 6b)과 어드레스선 스위치 회로(3(0)) 사이에 스위치 제어 회로(18(0))가 접속되어 있지만, 도 2에서는 이 스위치 제어 회로(18(0))는 생략되어 있다. 또한, 다른 코어에서의 어드레스선 스위치 회로도 도 2와 마찬가지로 구성되어 있다.

도 2에서, 이 스위치 회로(3(0))는 두개의 선택 스위치군(31a, 31b)과, 이들을 선택 구동하는 코어 선택 회로(32a, 32b)를 갖는다. 코어 선택 회로(32a, 32b)는 각각 대응하여 인에이블 신호 ENBa, ENBb에 의해 활성화된다.

인에이블 신호 ENBb는 후술하는 바와 같이 기입 또는 소거 커맨드가 입력되었을 때에 "H"로 되는 기입 또는 소거 인에이블 신호로서, 이것을 인버터(11)에서 반전한 인에이블 신호 ENBa는 데이터 판독시에 "H"로 되는 판독 인에이블 신호이다.

한쪽의 코어 선택 회로(32b)는 데이터 기입 시 또는 소거 시에 인에이블 신호 ENBb="H"에 의해 활성화되는 앤드(AND) 게이트 G3에 의해 구성되어 있다. 이 AND 게이트 C3에는, 기입/소거용 어드레스 버스선(6b)의 코어 선택용 어드레스 신호가 입력되고, 선택된 코어에 대하여 코어 선택 신호 SELb="H"를 출력한다. 이 코어 선택 신호 SELb의 제어에 의해, 데이터 기입시 또는 소거시에 선택스위치군(31b)이 온 상태로 된다. 이에 따라, 기입/소거용 어드레스 버스선(6b)의 기입용 또는 소거용 어드레스 신호 ADb가 선택된 예를 들면 코어 C(0)의 행렬 디코더(2(0))에 공급된다.

다른 쪽 코어 선택 회로(32a)는 판독 인에이블 신호 ENBa에 의해 활성화되는 AND 게이트 G1에 의해 구성되고, 이 AND 게이트 G1에는 판독용 어드레스 버스선(6a)의 코어 선택 어드레스가 입력된다. 인에이블 신호 ENBb가 "H"일 때, 인에이블 신호 ENBa는 "L"이고, AND 게이트 G1의 출력인 코어 선택 신호 SELa는 그 코어 C(0)가 데이터 기입 또는 소거로서 선택되어 있을 때에는 "L"로 된다. 이 때, 선택 스위치군(31a)은 오프 상태를 유지한다. 한편, 코어 C(0)가 데이터 판독으로서 선택되었을 때, 선택 신호 SELa="H"로 되고, 이에 따라 선택 스위치군(31a)이 온 상태로 되고, 판독용 어드레스 버스선(6a)의 판독용 어드레스 신호 ADa가 행렬 디코더(2(0))로 전송된다.

즉, 본 예에서는 하나의 코어에 대하여, 기입 또는 소거용 코어 선택 신호 SELb와 판독용 코어 선택 신호 SELa는 동시에 "H"로 되는 것(그리치)이 금지되어 있다. 이에 따라, 임의의 코어 C(0)에 대하여, 데이터 기입 또는 소거가 행해질 때에는 동일한 코어 C(0)에서는 데이터 판독할 수 없게 되어 있다.

코어 선택 회로(32a) 내에는 AND 게이트 G1과 동일한 판독용 코어 선택 어드레스 신호가 입력되는 또 하나의 AND 게이트 G2가 설치되어 있다. 이 AND 게이트 G2는 데이터 기입 또는 소거 중 코어 C(0)에 대하여 판독 요구가 입력되었을 때에, 그 코어 C(0)가 데이터 기입 또는 소거 중인 것을 알리는 데이터 폴링 신호 발생회로이다. 이 AND 게이트 C2에는 기입 또는 소거 인에이블 신호 ENBb가 활성화 신호로서 입력된다. 따라서, 이 AND 게이트 G2는 기입 또는 소거를 행하고 있는 코어 C(0)에 대하여 판독 요구가 입력된 경우에, 코어 선택 신호 SELa="L"을 유지하면서, 데이터 폴링 신호 POL="H"를 출력한다.

상기 두개의 코어 선택 신호 SELa, SELb가 모두 "L"일 때에는, 그 코어가 비선택인 것을 나타낸다. 이것은, 노아(NOR) 게이트 C4에 의해 검지되고, 비선택 코어의 어드레스선을 비활성으로 하는 신호 DISABLE를 출력한다.

도 4는 도 1의 비선택 코어 내의 어드레스 신호선, 데이터선을 도 2에서 형성된 신호 DISABLE에 의해 강제적으로 접지하기 위한 회로도의 일례를 도시하고 있다.

코어 C(0)를 예로 들어 설명한다. 도시한 바와 같이, 코어 C(0) 내에 어드레스 신호선 및 데이터선을 접지하는 단락용 트랜지스터군(383)을 설치한다. 이 단락용 트랜지스터군(383)은 NOR 게이트 G4에 의해 제어된다. 코어 C(0)가 비선택일 때, DISABLE="H"로 되고, 단락용 트랜지스터군(383)은 온 상태로 되며, 그 코어 C(0) 내의 전체 어드레스선 및 데이터선의 전하가 방전된다.

이상의 동작에 의해, 비선택 코어 C(0)에서 어드레스선 및 데이터선이 부유 상태로 되는 것이 방지된다. 그 결과, 정전 노이즈 등에 의한 오동작이나 각 부 게이트 절연막의 파괴, 데이터 파괴 등이 방지된다. 다른 비선택 코어에 대해서도 마찬가지로 구성되어 있다.

또, 도 2에서 도시한 어드레스선 스위치 회로는 두개의 코어 선택 신호SELa, SELb가 모두 "L"일 때에는, 어드레스선 스위치군(31a, 31b) 모두 오프 상태로 하고, 판독용 어드레스 버스선(6a)과 기입/소거용 어드레스 버스선(6b)에 비선택 코어가 필요없는 배선 용량이 접속되지 않는 방식을 이용했지만, 어드레스선 스위치군(31a, 31b)을 각각 대응하여 인에이블 신호 ENBa, ENBb로 제어하는 방식을 채용할 수도 있어, 그 일례를 도 3에 도시한다.

도 3은, 도 2와 마찬가지로 도 1의 예를 들면 코어 C(0)에서의 어드레스선 스위치 회로(3(0))에 포함되는 어드레스선 스위치 회로부의 구성의 다른 예를 나타낸다.

이 어드레스선 스위치 회로(3(0))는 대응하는 코어 C(0) 내에서 기입 또는 소거가 실행될 때에는, 어드레스선 스위치군(31b)이 온 상태로 되고, 기입/소거용 어드레스 버스선(6b)의 기입 또는 소거용 어드레스 신호 ADb가 행렬 디코더(2(0))로 공급된다. 이것에 대하여, 대응하는 코어 C(0) 내에서 기입 또는 소거가 실행되지 않을 때에는 항상 어드레스선 스위치군(31a)이 온 상태로 되고, 판독용 어드레스 버스선(6a)의 판독용 어드레스 신호 ADa가 행렬 디코더(2(0))에 공급된다. 코어 C(0)가 비선택 코어인 경우에는, 디스에이블 신호 DISABLE이 "H"로 되고, 행렬 디코더(2(0))가 전체 비선택이 되어, 데이터선도 방전된다.

이 방식에서는, 데이터 판독시에 어드레스선 스위치군(31a)을 온 상태로 할 필요가 없고, 스위칭 시간을 생략할 수 있어, 데이터 판독의 고속화를 꾀할 수 있다.

도 5는 코어 C(0)와 코어 C(1)과 같이 도 1의 인접하는 2개의 코어 i, i+1에주목하여, 이들 로컬 데이터선(4(i), 4(i+1)과, 판독용 데이터 버스선(7a) 및 기입/소거용 데이터 버스선(7b) 사이의 접속 전환을 행하는 데이터선 스위치 회로(16(i), 16(i+1))의 구성예를 나타내고 있다. 여기서도, 데이터 버스선(7a, 7b)과 데이터선 스위치 회로(4(i), 4(i+1) 사이에는 도 1에 도시한 스위치 제어 회로(18(i), 18(i+1)가 형성되지만, 여기서는 생략하여 도시하고 있다.

도 5에서, NMOS 트랜지스터 Q3의 그룹이 상술한 코어 선택 회로(32a)의 출력인 코어 선택 신호 SELa(i), SELa(i+1)에 의해 제어되고, 로컬 데이터선(4(i), 4(i+1))과 판독용 데이터 버스선(7a)의 접속, 비접속을 전환한다. 또한, NMOS 트랜지스터 Q4의 그룹이 상술한 코어 선택 회로(32b)의 출력인 코어 선택 신호 SELb(i), 5ELb(i+1))에 의해 제어되고, 로컬 데이터선(4(i), 4(i+1))과 기입/소거용 데이터 버스선(7b)과의 접속, 비접속을 전환한다.

즉, 임의의 코어 C(i)가 데이터 기입 또는 소거의 모드일 때, 그 코어 C(i)에서는 코어 선택 신호 SELb(i)가 "H"이고, 이에 따라 코어 C(i) 내의 트랜지스터군 Q4가 온 상태로 되고, 로컬 데이터선(4(i))은 기입/소거용 데이터 버스선(7b)에 접속된다.

반대로, 임의의 코어 C(i)가 데이터 판독 모드일 때, 그 코어 C(i)에서는 코어 선택 신호 SELa(i)가 "H"이고, 이에 따라 코어 C(i) 내의 트랜지스터군 Q3이 온 상태로 하여, 로컬 데이터선(4(i))은 판독용 데이터 버스선(7b)에 접속된다.

도 6은, 도 1의 예를 들면 코어 C(0)에서의 어드레스선 스위치 회로(3(0))에 포함되는 전원선 스위치 회로부(41(0))의 구성을 도시하고 있다. 여기서는, 도 2에서는 도시를 생략한 인에이블 신호 ENBa, ENBb의 발생 경로를 도시하고 있다.

이 전원선 스위치 회로부(41(0))는 도 2에 도시한 스위치 회로(3(0)) 내의 코어 선택 회로(32b)에 의해 선택적으로 활성화되는 레벨 시프터(402a, 402b)와, 이들 레벨 시프터(402a, 402b)의 출력에 의해 각각 제어되는 트랜스퍼 게이트(403a, 403b)를 갖는다. 트랜지스터 게이트(403a, 403b)는 각각 판독용 전원선(8a), 기입/소거용 전원선(8b)을 도 1에 도시한 스위치 제어 회로(18(0))를 통하여 행렬 디코더(2(0)에 선택적으로 접속하는 것이다.

예를 들면, 코어 선택 회로(32b)의 출력인 코어 선택 신호 SELb가 "H"일 때, 즉 그 코어 C(0)가 데이터 기입 또는 소거 모드시에, 레벨 시프터(402b)가 활성화된다. 이에 따라, 레벨 시프터(402b)에서 얻어진, 전압 레벨이 시프트된 제어 신호에 의해 트랜스퍼 게이트(403b)가 온 상태가 되고, 기입/소거용 전원선(8b)의 기입 또는 소거용 전원 전위(예를 들면 승압된 전위 VSW)가 행렬 데이터(2(0))에 공급된다.

코어 C(0)가 판독 모드일 때에는, 도 2의 코어 선택 신호 SELb는 "L"이고, 이 때 레벨 시프터(402a)가 활성화되고, 트랜스퍼 게이트(403a)가 온 상태가 된다. 이에 따라, 판독용 전원면(8a)의 판독용 전원 전위 Vddr가 트랜스퍼 게이트(403a)를 통하여 행렬 디코더(2(0))에 공급된다.

인터페이스 회로(14)에서 커맨드를 디코드하여 얻어지는 데이터 기입 신호 WRITE 또는 소거 신호 ERASE는 코어 C(0)에 준비된 코어 블록 레지스터(42(0))에, 코어 C(0) 내의 임의의 블록이 기입 또는 소거로서 선택되었는지 나타내는 정보로서 유지된다. 따라서, 이 코어 블록 레지스터(42(0))는, 후술하는 바와 같이, 코어 C(0) 내의 블록 수에 대응하는 개수만큼 설치된다. 이 코어 블록 레지스터(42(0))의 정보에 기초하여, 코어 비지 출력 회로(43(0))가, 그 코어 C(0)가 기입 또는 소거 모드에 있는 것을 나타내는 비지 출력으로서, 인에이블 신호 ENBb="H"를 출력하게 된다. 이들의 코어 블록 레지스터(42(0)) 및 코어 비지 출력 회로(43(0))의 상세한 내용은 후술한다.

도 7은, 도 1의 어드레스 버퍼(10)의 구성예를 도시하고 있다.

어드레스 버퍼(10)는 제1 버퍼단(501), 제2 버퍼단(502) 및 제3 버퍼단(503, 504)의 3단 구성으로 되어 있다. 제1 버퍼단(501)은, 칩 외부로부터 공급되는 어드레스 신호의 노이즈 저감이나 내부 보호의 기능을 갖는다. 제2 버퍼단(502)에서는, 공급되는 어드레스 신호를 그대로 통과시켜 제3 버퍼단(503)에 공급함과 함께, 래치 회로(505)에 공급한다.

데이터 판독 모드일 때에는, 제2 버퍼단(502)을 통과한 어드레스 신호가 제3 버퍼단(503)에서 상보 신호로 변환되어 판독용 어드레스 버스선(6a)에 공급된다. 데이터 기입시에는, 기입 신호 WRITE에 의해 어드레스 신호는 동작 종료까지 래치 회로(505)에 유지되고, 그 어드레스 신호가 제3 버퍼단(504)에 공급되어 상보 신호로 변환되어 기입/소거용 어드레스 버스선(6b)에 공급된다.

제2 버퍼단(502)에서의 카운터 회로(506)는 소거 신호 ERASE에 의한 데이터 소거 모드에 있어서, 검증 동작시에 어드레스를 인크리먼트하기 위한 것이다. 즉, 소거 검증에서는, 카운터 회로(506)에 의해 순차적으로 갱신되는 어드레스 신호가버퍼단(504)을 통하여 기입/소거용 어드레스 버스선(6b)에 공급된다.

도 8은, 도 6의 코어 블록 레지스터(42(0))와 코어 비지 출력 회로(43(0))를 포함하는 도 1에 도시한 스위치 제어 회로(18(0))의 구성예를 도시하고 있다. 다른 코어에서의 스위치 제어 회로(18(1)∼18(m-1))도 마찬가지로 구성되어 있다. 도 8에서, 스위치 제어 회로(18(0)) 내에는 제1 뱅크, 즉 코어 C(0) 내의 복수의 블록에 각각 대응하여 블록 선택 레지스터 R(0)∼R(n-1)이 설치되어 있다. 이들 블록 선택 레지스터 R(0)∼R(n-1)에는 각각 세트 신호 Set(0)∼Set(n-1), 리세트 신호 Rst(0)∼Rst(n-1)이 대응하는 AND 게이트(111(0)∼111(n-1)) 및 AND 게이트(112(0)∼112 (n-1))로부터 공급된다.

이들 AND 게이트(111(0)∼111(n-1)) 및 AND 게이트(112(0)∼112(n-1))의 한쪽에는 도 1에서 설명한 블록 디코더 회로(17(0))를 구성하는 블록 디코더(113(0)∼113(n-1))로부터의 블록 지정 신호가 공급된다. 예를 들면, 데이터 소거 모드에 있어서 코어 C(0) 내에서 블록 B0가 소거 지정된 경우에는, 대응하는 블록 디코더(113(0))로부터의 신호가 AND 게이트(111(0) 및 112(0))의 한쪽 게이트에 게이트 제어 신호로서 공급된다. 코어 C(0) 내에서 그 외에도 소거 지정된 블록이 있을 때에는, 마찬가지로 대응하는 AND 게이트쌍의 게이트가 개방된다.

이들 AND 게이트의 다른 쪽의 입력단에는 도 1의 기입/소거 제어 회로(15)로부터의 세트, 리세트 신호 SET, RESET이 공급된다. 세트 신호 SET는 2입력의 제1 AND 게이트(111(0)∼111(n-1))의 제1 입력으로 된다. 그리고, 상기 AND 게이트(111(0)∼111(n-1)의 세트 신호 SET의 입력의 허가/금지 제어 신호로서, 각블록에 각각 대응하여 설치되어 있는 블록 디코더(113(0)로부터 113(n-1))의 디코드 출력 신호가 입력한다.

상기한 바와 같이, 블록 선택 레지스터 R(0)∼R(n-1)을 리세트하기 위한 리세트 신호 RESET의 입력계에서도 리세트 신호 RESET는 그 입력의 제2 어드레스(112(0)∼112(n-1))의 제1 입력으로 된다. 상기 AND 게이트(112(0) 내지 (112(n-1))의 리세트 신호 RESET의 입력의 허가/금지 제어 신호로서, 각 블록에 각각 대응하여 설치되어 있는 상기 블록 디코더 113(0) 내지 113(n-1)의 디코드 출력 신호가 입력한다.

각 블록 선택 레지스터 R(0)∼B(n-1)는, 대응하는 블록에 대한 데이터 소거 명령(또는 데이터 기입)이 입력되었을 때 데이터 소거 동작(또는 데이터 기입 동작) 동안, 데이터 소거 플래그(또는 데이터 기입 플래그)를 유지하는 것으로, 상술한 도 6 중 42(0)에 상당한다.

각 블록 선택 레지스터 R(0)∼R(n-1)의 출력은 OR 회로(431(0))(상술한 도 6 중 코어 비지 출력 회로(43(0))에 상당함)에 의해 논리합이 취해지고, 대응하는 뱅크, 즉 코어 C(0)의 스위치 회로(3(0), 16(0))를 제어하는 비지 신호로 된다.

다른 코어 C(1)∼C(m-1)에 대응하여 설치되어 있는 도 1의 스위치 제어 회로(18(1)∼18(m-1))도 도 8에 도시한 바와 마찬가지의 구성을 갖는다. 예로서, 도 8에는 코어 C(1)에 대응하여 설치된 스위치 제어 회로(18(1))의 일부를 도시하고 있다. 데이터 소거를 복수의 뱅크, 여기서는 코어에 걸쳐 행하는 경우가 있다. 예를 들면, 코어 C(0) 내의 지정된 블록 B(n-1)의 데이터 소거에 이어, 코어 C(1)내의 지정된 블록 B0의 데이터 소거가 행해지는 경우, 블록 디코더(113(n))의 출력에 의해 스위치 제어 회로(18(1)) 내의 AND 게이트(111(n), 112(n)의 게이트가 개방되고, 세트 신호 SET, 리세트 신호 RESET가 레지스터 R(n)에 전송되는 구성으로 된다. 레지스터 R(n)의 출력은 다른 레지스터의 출력과 함께 OR 게이트(431(1))에 공급된다. OR 게이트(431(1))의 출력은 도 1의 코어 C(1) 내의 어드레스 스위치(3(1)), 데이터 스위치(16(1))의 제어 신호로서 공급된다.

따라서, 도 8에서, 코어 C(0)의 지정 블록의 데이터 소거가 모두 끝나면, OR게이트(431(0))의 출력이 예를 들면 LOW로 되고, 이 LOW 신호로 스위치(3(0), 16 (0))가 데이터 판독 모드로 전환되고, 코어 C(0)로부터의 데이터 판독이 가능해진다. 이 때, 다른 코어 C(1)의 데이터 소거는 계속하여 행해진다.

도 9는 도 1의 하나의 코어 C(i), (i는 0∼m-1) 내의 구체적인 구성예를 나타내고, 도 10은 도 9의 하나의 블록 B0 내의 구체적인 구성예를 나타낸다.

도 9의 블록 B(0)∼B(n-1)의 각각, 예를 들면 블록 B0은, 도 10에 도시한 바와 같이, 복수개씩의 비트선 BL1∼BL4와 워드선 WL1∼WL3이 교차하여 배치되며, 이들 교차부에 메모리셀 MC가 배치된다. 각 블록 B(0)∼B(n-1)는 복수의 비트선 BL과 워드선WL이 연속하여 배치되어 있고, 일괄 소거의 단위로 된다. 이들 블록 B(0)∼B(n-1)의 배열의 단부에 워드선을 선택하는 행 메인 디코더(701)가 배치되고, 각 블록 사이에 블록 선택을 행하는 행 서브 디코더(702)가 배치된다. 열 디코더는 각 블록 B(0)∼B(n-1)의 비트선 단부에 배치되어 비트선 선택을 행하는 컬럼 게이트(704)와 열 프리 디코더(703)로 구성되어 있다.

도 11은, 도 1의 판독용 감지 증폭기 회로(11a) 및 검증용 감지 증폭기 회로(11b)와 외부 입출력 패드 사이에 배치되는 입출력 회로부의 구성예를 도시한다.

OR 게이트(901, 902)는 도 2에서 설명한 각 코어의 코어 선택 회로(32a)가 출력하는 데이터 폴링 신호 POLi(i=0∼(m-1)을 순차적으로 가산하여 출력하기 위한 데이터 폴링 출력 회로를 구성하고 있다.

출력 전환 회로(904)는 판독용 감지 증폭기 회로(11a)의 판독 출력과, 데이터폴링 신호를 전환하여 출력 버퍼(906)에 전송한다.

데이터 비교 회로(905)는 데이터 기입 또는 소거 시에 검증용 감지 증폭기 회로(11b)에 의해 검증 판독된 출력 데이터를 판정한다. 기입의 경우이면, 입력 버퍼(907)로부터 공급되는 기입 데이터와 검증 판독 데이터를 비교하게 된다. 판정 결과가 NG이면, 그 판정 결과는 기입/소거 제어 회로(15)로 전송되고, 재기입의 제어가 이루어진다. 소거 시에도 마찬가지로, 검증 결과가 NG이면 기입/소거 제어 회로(15)로 전송되며, 재소거가 이루어진다.

이어서, 도 1 내지 도 15를 참조하여, 상기 구성의 플래시 메모리에서의 데이터 기입(소거) 동작과 데이터 판독 동작의 동시 실행의 상세한 내용을 설명한다. 이 실시예에서는, 도 8에서 설명한 바와 같이, 임의의 코어에 대하여 데이터 기입(소거)가 종료되면, 아직 모든 뱅크 혹은 코어 중의 지정 블록의 데이터 기입 혹은 소거가 끝나지 않아도 이미 데이터 기입 혹은 소거가 끝난 뱅크(코어)를 포함하는 다른 코어에서의 데이터 판독을 행할 수 있다.

도 1에서, 칩에 대하여 기입 커맨드가 입력되면, 인터페이스 회로(14)로부터 기입 플래그 WRITE가 출력된다. 이 내부 신호를 받아, 어드레스 버퍼(10)에서는 기입을 행하는 메모리셀의 어드레스 신호가 기입 종료까지 래치되고, 동시에 기입/소거용 어드레스 버스선(6b)에 래치한 어드레스 데이터가 출력된다. 동시에 기입 대상으로 된 셀을 포함하는 블록의 정보가 대응하는 코어 C 내의 스위치 제어 회로(18) 내에 포함되는 코어 블록 레지스터(42)의 대응하는 레지스터 R에 비지 정보 "H"로서 기입된다.

이렇게 해서 선택된 코어(예를 들면 코어 C(0))에서는 코어 비지 출력 회로(431(0))가 코어 비지 출력 "H"(인에이블 신호 ENBb="H")를 출력한다. 이에 따라 코어 C(0)의 코어 선택 신호 SELb가 "H"로 되고, 코어 C(0)로의 판독 요구는 금지된다.

또한, 인에이블 신호 ENBb와 코어 선택 신호 SELb에 의해, 기입/소거용 어드레스 버스선(6b) 상의 기입용 어드레스 신호가 선택된 코어 C(0)의 행렬 디코더(2(0))에 입력되고, 동시에 각 디코더(2(0)∼2(m-1))의 전원에는 기입/소거용 전원선(8b)의 전원 전위가 공급되고, 코어 C(0)의 데이터선(4(0))에 기입/소거용 데이터 버스선(7b)이 접속된다. 이에 따라, 선택된 코어 C(0)의 선택된 메모리셀에서의 데이터 기입이 실행된다.

기입 모드에서는, I/O 패드로부터 입력되고, 데이터 입력 버퍼(907)를 통하여 데이터 비교 회로(905)에 래치된 기입 데이터에 대응하여, 기입 부하 회로가 제어된다. 그 동안에, 코어 C(0) 외의 예를 들면 코어 C(1)의 메모리셀에 대하여 데이터 판독 요구가 입력되면, 코어 C(0)에서는 코어 비지 출력, 즉 인에이블 신호 ENBb가 "L", 코어 선택 신호 SELb가 "L"이므로, 데이터 판독이 실행된다.

즉, 판독용 어드레스 버스선(6a)의 어드레스 신호가 코어 C(1)의 행렬 디코더(2(1))에 공급되고, 동시에 그 행렬 디코더(2(1))에는 판독용 전원 전위가 공급된다. 선택된 메모리셀의 데이터는 데이터선(4(1))으로 읽어내어지고, 이것이 판독용 데이터 버스선(7a)를 통하여 판독용 감지 증폭기 회로(11a)에 전송되어 검지 증폭된다.

판독 어드레스로서, 기입 실행중인 코어 C(0) 내의 어드레스가 입력되면, 코어 C(0)에서는 인에이블 신호 ENBb가 "H"이므로, 코어 C(0)에서의 데이터 폴링 신호 POL이 "H"로 된다. 이 데이터 폴링 신호는, 출력 전환 회로(904)에 의해 외부로 출력된다.

데이터 판독 동작은 기입 실행 중인 코어 C(0) 이외의 메모리 셀의 데이터에 관해서는 어디서나 실행 가능해져, 뱅크 에리어의 제한은 없어진다.

이어서, 상기 구성의 플래시 메모리에서의 데이터 소거 동작의 실행 중에 데이터 판독 동작을 행하는 경우의 동작에 대하여 설명한다.

데이터 소거 커맨드 명령이 입력되면, 인터페이스 회로(14)로부터 소거 플래그 ERASE가 출력된다. 이에 따라, 소거 대상의 블록 레지스터에 비지 정보 및 "H"가 기입된다. 이와 함께, 어드레스 버퍼(10)에서는 카운터 회로(506)가 동작하고, 전체 블록 레지스터를 순서대로 검색한다. 그리고, 비지 정보 "H"가 기입되어 있는 블럭을 포함하는 코어, 예를 들면 코어 C(0)의 어드레스와 일치하면, 코어 선택신호 SELh가 "H"로 되고, 기입의 경우와 마찬가지로 코어 C(0)의 디코더 회로에, 기입/소거 전원선(8b)의 소거용 전원이 공급되어, 기입/소거용 어드레스 버스선(6b)의 어드레스가 공급되고, 로컬 데이터선이 기입/소거용 데이터 버스선(7b)에 접속된다. 이에 따라, 대상 블록에 소거 전압이 인가된다. 이 후, 대상 블록의 메모리 셀은 카운터 회로(506)에 의해 인크리먼트되어 순차적으로 검증이 실행된다.

이상의 소거 실행 중의 판독 동작은 상술한 기입 실행 중의 경우와 마찬가지이다.

그리고, 이 실시예에 따른 플래시 메모리에서는 복수의 뱅크에 걸쳐 선택한 복수의 소거 대상 선택 블록에 대하여 블록 단위로 직렬로 데이터 소거를 행할 때, 예를 들면 도 12 내지 도 15에 도시한 바와 같은 플로우로 처리를 행하 자동 멀티 블록 소거 기능을 갖추고 있다.

도 12는 본 발명의 실시예에 따른 플래시 메모리에서, 복수의 메모리 블록에 대하여 블록 단위로 직렬로 데이터 소거를 행할 때의 전체적인 처리의 흐름의 일례를 개략적으로 도시한 메인 플로우차트이다.

도 13은, 도 12의 서브 처리(Pre Program)의 흐름의 일례를 개략적으로 도시하는 서브 플로우차트이다.

도 14는 도 12의 서브 처리(Erase)의 흐름의 일례를 개략적으로 도시한 서브 플로우차트이다.

도 15는 도 12의 서브 처리(Weak Program)의 흐름의 일례를 개략적으로 도시하는 서브 플로우차트이다.

도 12에 도시한 바와 같이 메인 처리가 개시(Start)되면, 우선 초기 설정(Initial set)을 행한 후, 소거 선택(Select) 블록인지의 여부를 판정한다. 선택 블록인(판정 결과가 yes)인 경우에는 도 13에 도시한 바와 같은 서브 처리(Pre Program)를 실행하고, 그 결과(Error="H")를 체크한다. 이어서, 도 14에 도시한 바와 같은 서브 처리(Erase)를 실행하고, 그 결과(Error="H")를 체크한다. 이어서, 과소거 검증 판정(Over Erase Verify OK)를 행한 후, 도 15에 도시한 바와 같은 서브 처리(Weak Program)를 실행하고, 그 결과(Error="H")를 체크한다. 이어서, 소거 검증 판정(Erase Verift OK)를 행한 후, 선택 블록의 선택 블록 레지스터에 대하여 리세트(Block Reg. Reset)를 행한다. 이러한 동작을 최종 선택 블록까지 순서대로 행한 후, 도 8에서 설명한 바와 같이 OR 게이트(431(0))의 출력이 LOW로 되고, 코어 C(0)로부터의 판독 동작 가능 상태(Read Setup)가 되어, 메인 처리가 종료한다.

즉, 상기 구성의 플래시 메모리에 따르면, 도 1에 도시한 바와 같이 뱅크 혹은 코어 내의 모든 선택 블록의 데이터 소거 동작이 종료된 시점에서 해당 뱅크(코어)의 데이터 판독 동작이 가능해지므로, 이 뱅크(코어)의 데이터 판독 동작과 다음에 선택되는 뱅크(코어)의 데이터 소거 동작을 동시에 실행하는 것이 가능해진다.

그리고, 복수의 뱅크(코어)에 걸쳐 선택된 소거 대상 선택 블록을 블록 단위로 직렬로 선택하여 데이터 소거를 행할 때, 선택 블록의 데이터 소거가 정상적으로 종료하고, 다음 블록을 선택하는 어드레스로 진행시키는 전에, 선택 블록에 대응하는 선택 레지스터에의 리세트 신호의 입력을 허가하도록 제어하는 것이 가능해진다. 이 경우, 리세트 신호가 발생하는 타이밍을 선택 블록의 예를 들면 최종 어드레스를 지정했을 때에 설정하도록 하면 된다.

따라서, 이 때 먼저 소거 동작이 종료된 소거 대상 블록을 포함하는 뱅크의 데이터 판독을, 남은 모든 뱅크의 소거 대상 블록의 소거 동작이 종료될 때까지 기다리지 않고 행하는 것이 가능해진다.

이에 따라, 임의의 뱅크의 소거 대상 블록의 소거 동작이 종료된 후에, 해당 뱅크의 각 소거 대상 블록의 셀 데이터가 정상적으로 소거되었는지의 여부를 다시 확인하는 테스트 공정을 실시하는 경우에, 데이터 소거와 데이터 판독을 각 뱅크 단위로 병렬 처리할 수 있으므로, 테스트 공정 상의 시간의 손실을 적게 하여, 테스트 시간의 단축화를 도모하는 것이 가능해진다.

또한, 상기 실시예를, 단순한 블록 소거 시의 테스트 시퀀스뿐만 아니라, 선택 블록 내의 모든 셀에 기입하는 테스트 시퀀스나, 선택 블록 내의 모든 셀에 대하여 특정 패턴을 자동 기입/소거하는 테스트 시퀀스나, 기입 횟수를 임의의 일정한 횟수로 제한하고, NG인 경우에도 강제적으로 어드레스를 먼저 진행시키는 테스트 시퀀스 등과 조합하면, 테스트 시간을 한층 더 단축시킬 수 있는 효과를 기대하는 것이 가능해진다.

이상, 실시예들을 통하여 본 발명을 설명하였지만, 추가의 장점 및 변경이 가능하다는 것은 본 기술 분야에 숙련된 자에게는 자명한 것이다.

따라서, 본 발명은 모든 점에서 상술한 설명 및 실시예에 제한되지 않으며, 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도되어야 한다.

상술한 바와 같이 본 발명의 반도체 기억 장치에 따르면, 복수의 뱅크에 걸쳐 선택된 소거 대상 선택 블록을 블록 단위로 직렬로 선택하여 데이터 소거를 행할 때, 먼저 소거 동작이 종료된 뱅크의 소거 대상 블록의 데이터 판독을, 남은 모든 소거 대상 블록의 소거 동작이 종료될 때까지 기다리지 않고 행하는 것이 가능해져, 테스트 공정 상의 시간의 손실을 적게 하여, 테스트 시간의 단축화를 도모할 수 있다.

Claims

전기적으로 재기입이 가능한 불휘발성 메모리셀을 갖고, 데이터 소거의 단위로 되는 메모리 셀의 범위를 1 블록으로 하고, 1 내지 복수의 블록의 집합을 1 뱅크로 하여 복수의 뱅크가 배열된 메모리셀 어레이와,

상기 복수의 뱅크 중 데이터 기입 또는 소거를 행하기 위해 임의의 수의 뱅크를 선택하는 뱅크 선택 회로와,

상기 뱅크 선택 회로에 의해 선택된 뱅크 내의 선택된 메모리 셀에 데이터 기입을 행하는 데이터 기입 회로와,

상기 뱅크 선택 회로에 의해 선택된 뱅크 내의 선택된 블록의 데이터 소거를 블록 단위로 행하는 데이터 소거 회로와,

상기 뱅크 선택 회로에 의해 선택된 뱅크에 대한 기입/소거 동작 중에, 상기 뱅크 선택 회로에 의해 선택되어 있지 않은 다른 뱅크 내의 메모리셀에 대하여 데이터 판독을 행하는 데이터 판독 회로와,

복수의 소거 대상 선택 블록을 블록 단위로 직렬로 데이터 소거를 행할 때, 먼저 소거 동작이 종료된 소거 대상 블록에 대응하는 블록 선택 레지스터에 세트되어 있는 소거 플래그를 다음 소거 대상 블록의 소거 동작으로 이행하기 전에 리세트하는 자동 멀티 블록 소거 회로

를 포함한 반도체 기억 장치.
제1항에 있어서,

상기 자동 멀티 블록 소거 회로는 복수의 뱅크에 걸쳐 선택한 소거 대상 선택 블록을 블록 단위로 직렬로 데이터 소거를 행할 때, 먼저 소거 동작이 종료된 뱅크의 데이터 판독을, 남은 모든 뱅크의 소거 대상 블록의 소거 동작이 종료될 때까지 기다리지 않고 행하는 반도체 기억 장치.
제2항에 있어서,

상기 뱅크 내의 각 블록에 대응하여 설치되고, 블록 선택 신호를 디코드하여 블록 선택 신호를 출력하는 블록 디코더와,

상기 뱅크 내의 각 블록에 대응하여 설치된 블록 선택 레지스터와,

상기 각 블록 선택 레지스터에 대응하여 설치되고, 대응하는 블록을 소거 선택하는 경우에 대응하는 블록 선택 레지스터에 소거 플래그를 세트하는 세트 회로와,

상기 각 블록 선택 레지스터에 대응하여 설치되고, 상기 자동 멀티 블록 소거 기능의 실행시에 먼저 소거 동작이 종료된 소거 대상 블록에 대응하는 블록 선택 레지스터에 세트되어 있는 소거 플래그를, 다음 소거 대상 블록의 소거 동작으로 이행하기 전에 리세트하는 리세트 회로와,

상기 뱅크 내의 모든 소거 대상 블록 선택 레지스터의 각 출력 신호의 논리합을 취하는 논리 회로와,

상기 논리 회로의 출력 신호를 받아, 대응하는 뱅크의 데이터 기입 또는 소거/데이터 판독을 제어하는 스위치 제어 회로

를 포함하는 반도체 기억 장치.
제3항에 있어서,

상기 세트 회로는,

대응하는 상기 블록 디코더로부터 출력하는 블록 선택 신호와 소거 대상 블록 선택시에 공급되는 세트 신호와의 논리곱을 취하고, 논리곱 출력에 의해 대응하는 상기 블록 선택 레지스터를 세트하는 제1 논리 회로로 이루어지며,

상기 리세트 회로는,

대응하는 상기 블록 디코더로부터 출력하는 블록 선택 신호와 소거 동작이 종료된 소거 대상 블록으로부터 다음 소거 대상 블록의 소거 동작으로 이행하기 전에 공급되는 리세트 신호와의 논리곱을 취하고, 논리곱 출력에 의해 대응하는 상기 블록 선택 레지스터를 리세트하는 제2 논리 회로로 이루어지는 반도체 기억 장치.
제4항에 있어서,

상기 리세트 신호는 소거 동작이 종료된 소거 대상 블록의 최종 어드레스 선택 시에 공급되는 반도체 기억 장치.
제3항에 있어서,

상기 자동 멀티 블록 소거 회로는, 상기 복수의 뱅크 각각과, 공통으로 설치된 판독용 어드레스 버스선, 기입/소거용 어드레스 버스선 사이에 설치된 어드레스 스위치 회로 및 데이터 스위치 회로를 갖고,

상기 스위치 제어 회로는, 데이터 판독시에는 판독용 어드레스 버스선, 판독용 데이터 버스선을 뱅크에 접속하고, 기입/소거시에는 기입/소거용 어드레스 버스선, 기입/소거용 데이터 버스선을 뱅크에 접속하는 기능을 갖는 반도체 기억 장치.
제6항에 있어서,

데이터 판독시에는 판독용 전원선, 데이터 기입/소거 시에는 기입/소거용 전원선을 뱅크에 접속하는 기능을 갖는 반도체 기억 장치.
반도체 기억 장치에 있어서,

하나 또는 그 이상의 블록을 각각 갖는 복수의 뱅크를 포함하는 메모리셀 어레이와,

블록 단위로 뱅크 내의 선택된 블록으로부터 데이터를 소거하도록 구성된 데이터 소거 회로와,

상기 뱅크 중 한 뱅크에 제공된 메모리셀로부터 데이터를 판독하도록 구성된 데이터 판독 회로와,

상기 한 뱅크 내의 모든 소거 대상 블록에 대한 데이터 소거 동작이 종료되었을 때, 다른 뱅크에 포함된 다음 소거 대상 블록의 데이터 소거 동작을 계속하면서 데이터 판독 회로를 활성화하도록 구성된 자동 멀티 블록 소거 회로

를 포함하는 반도체 기억 장치.
전기적인 소거 및 프로그램 가능한 불휘발성 메모리셀을 갖고, 데이터 소거의 단위로서 정의되는 블록을 하나 또는 복수개를 각각 갖는 복수의 뱅크를 포함하는 메모리셀 어레이를 갖는 반도체 기억 장치를 제어하는 방법에 있어서,

데이터 기입/소거 모드동안 상기 복수의 뱅크로부터 소정 수의 뱅크를 선택하는 단계와,

상기 뱅크 선택 단계에서 선택된 뱅크들 각각에서 소정수의 블록을 선택하는 단계와,

상기 블록 선택 단계에서 선택된 블록들 각각에서 선택된 메모리셀에 데이터를 기입하는 단계와,

상기 블록 선택 단계에서 선택된 블록들 각각으로부터 블록 단위로 데이터를 소거하는 단계와,

상기 뱅크 선택 단계에서 선택된 뱅크와 관련된 기입/소거 동작동안 상기 뱅크 선택 단계에서 선택된 뱅크 이외의 뱅크 내에 구비된 지정된 메모리셀로부터 데이터를 판독하는 단계와,

상기 복수의 소거 대상 블록으로부터 블록 단위로 직렬로 데이터 소거를 행하는 동안, 다른 뱅크 내에 포함된 다음 소거 대상 블록의 데이터 소거 동작을 개시하기 전에, 데이터 소거가 종료된 하나의 뱅크 내의 소거 대상 블록에 대응하는 블록 선택 레지스터에 세트된 소거 플래그를 리세트하는 단계와,

상기 다른 뱅크 내의 소거 대상 블록으로부터 직렬로 데이터 소거를 행하면서, 상기 하나의 뱅크로부터 데이터를 판독하는 단계

를 포함하는 반도체 기억 장치의 제어 방법.