KR20030002595A - A semiconductor device and A method for forming a borderless contact of the same - Google Patents

A semiconductor device and A method for forming a borderless contact of the same Download PDF

Info

Publication number
KR20030002595A
KR20030002595A KR1020010038266A KR20010038266A KR20030002595A KR 20030002595 A KR20030002595 A KR 20030002595A KR 1020010038266 A KR1020010038266 A KR 1020010038266A KR 20010038266 A KR20010038266 A KR 20010038266A KR 20030002595 A KR20030002595 A KR 20030002595A
Authority
KR
South Korea
Prior art keywords
forming
borderless contact
region
layer
silicide layer
Prior art date
Application number
KR1020010038266A
Other languages
Korean (ko)
Inventor
심현숙
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010038266A priority Critical patent/KR20030002595A/en
Publication of KR20030002595A publication Critical patent/KR20030002595A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

PURPOSE: A method of forming the borderless contact of semiconductor devices is provided to prevent an abnormal oxidation by using an etch stop buffer layer of borderless contact. CONSTITUTION: A gate electrode(35) is formed at a semiconductor substrate(31) having an NMOS region(300) and a PMOS region(400). Junction regions(37,39) are formed in the NMOS and PMOS region(300,400) by implanting As ions and BF2 ions, respectively. A silicide layer(41) is formed on the junction region(37,39). A nitride layer(43) is formed on the silicide layer(41). After forming an etch stop buffer layer(45) on the resultant structure, borderless contact processing is then carried out.

Description

반도체소자 및 보더리스 콘택 형성방법{A semiconductor device and A method for forming a borderless contact of the same}A semiconductor device and A method for forming a borderless contact of the same}

본 발명은 반도체소자 및 보더리스 콘택 ( borderless contact ) 형성방법에 관한 것으로, 특히 콘택 공정시 공정 마진의 부족으로 오정렬 ( mis-align ) 유발시 소자분리 영역의 필드산화막 ( field oxide ) 이 식각되어 소자의 특성이 열화되는 현상을 방지하기 위하여 형성하는 보더리스 콘택 식각정지버퍼층 ( etch stop buffer layer ) 형성하되, 코발트 실리사이드 형성후 퍼니스에서 질화막을 형성한 후 산화막을 이상 산화 현상으로 인한 소자의 특성 열화를 방지하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a semiconductor device and a borderless contact, and in particular, when a misalignment is caused due to a lack of process margin during a contact process, a field oxide of an isolation region is etched. A etch stop buffer layer is formed to prevent the deterioration of the characteristics of the etch stop buffer layer, but after the cobalt silicide is formed, a nitride film is formed in the furnace and the oxide film is deteriorated due to abnormal oxidation. It is about a technique to prevent.

고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolation region ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.In order to increase the integration of devices from the viewpoint of high integration, it is necessary to reduce each device dimension and to reduce the width and area of isolation regions existing between devices. Device isolation technology determines the memory cell size in terms of size.

소자분리막을 제조하는 종래기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함 ) 방법, 실리콘기판상부에 산화막, 다결정실리콘층, 질화막순으로 적층한 구조의 피.비.엘. ( Poly - Buffed LOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.Conventional methods for manufacturing device isolation films include LOCOS (LOCOS: LOCOS) method of insulating material separation, LOCOS, polycrystalline silicon layer, and nitride film on silicon substrate. B.L. (Poly-Buffed LOCOS, hereinafter referred to as PBL) method, a trench method of embedding an insulating material after forming a groove in the substrate, and the like.

최근에는 상기 트렌치 방법을 이용하여 형성하되, 얕게 형성하는 에스.티.아이. ( shallow trench isolation ) 방법을 주로 이용하여 실시하고 있다.Recently formed using the trench method, but shallowly formed S.T.I. The shallow trench isolation method is mainly used.

그러나, 후속공정시 오정렬로 인한 보더리스 콘택 공정시 트렌치를 매립하는 절연막이 손상되어 소자의 특성이 열화되는 현상이 유발되었다.However, in the subsequent process, the insulating layer filling the trench is damaged in the borderless contact process due to misalignment, thereby causing deterioration of device characteristics.

한편, 고집적화에 따른 오정렬로 인하여 보더리스 콘택이 형성되는 영역의 필드산화막 손상을 방지하기 위하여, 필드산화막 상에 질화막을 형성하거나 버퍼 산화막/질화막의 적층구조를 형성한다.On the other hand, in order to prevent damage to the field oxide film in the area where the borderless contact is formed due to misalignment due to high integration, a nitride film is formed on the field oxide film or a stacked structure of a buffer oxide film / nitride film is formed.

그러나, 상기 질화막만을 사용하는 경우는, 그 하측에 구비되는 실리사이드층과의 격자 상수 차이로 인하여 상기 실리사이드층에 보이드 ( void )를 유발시키게 된다. 또한, 이로 인하여, 상기 질화막의 스트레스에 의한 소자의 특성 열화가 유발될 수 있다.However, when only the nitride film is used, voids are caused in the silicide layer due to the difference in lattice constant from the silicide layer provided under the nitride film. In addition, this may cause deterioration of characteristics of the device due to the stress of the nitride film.

그리고, 상기 버퍼 산화막/질화막의 적층구조를 사용하는 경우는, 실리사이드층 형성공정 전에 산소가 활성영역 내로 흡수되어 실리사이드 공정시 실리사이드층에 산소 성분이 포함되고, 버퍼 산화막 증착공정시 상기 실리사이드층 내의 산소가 아웃-디퓨젼 ( out-diffusion ) 되어 상기 버퍼 산화막 증착공정시 사용되는 사일란 ( Silane, SiH4) 가스와 반응하여 실제 버퍼 산화막 증착 두께보다 약 4배 정도 두껍게 형성되는 이상 산화 현상이 발생된다. 이는 보더리스 콘택 식각공정후 상기 버퍼 산화막과 질화막의 적층구조 제거 공정시 필드산화막 상부의 적층구조와의 두께 차이로 인하여 상기 필드산화막을 손상시키게 된다.In the case of using the stacked structure of the buffer oxide film / nitride film, oxygen is absorbed into the active region before the silicide layer forming process, and the oxygen component is included in the silicide layer during the silicide process, and the oxygen in the silicide layer during the buffer oxide film deposition process. The out-diffusion is caused to react with the silane (Siane, SiH 4 ) gas used in the buffer oxide film deposition process to generate an abnormal oxidation phenomenon that is about four times thicker than the actual buffer oxide film deposition thickness. This damages the field oxide layer due to the difference in thickness between the stacked structure on the field oxide layer and the buffer oxide layer and the nitride layer after the borderless contact etching process.

도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 보더리스 콘택 형성방법을 도시한 단면도이다. 여기서, 100 은 NMOS 영역을 도시하고 200 은 PMOS 영역을도시한다.1A to 1C are cross-sectional views illustrating a method for forming a borderless contact of a semiconductor device according to the related art. Here, 100 shows an NMOS region and 200 shows a PMOS region.

도 1a를 참조하면, 반도체기판(11)에 활성영역을 정의하는 소자분리막(도시안됨)을 형성하고 상기 활성영역 상에 게이트산화막(13) 및 게이트전극용 도전층(15)의 적층구조로 게이트전극을 형성한다.Referring to FIG. 1A, a device isolation film (not shown) defining an active region is formed on a semiconductor substrate 11, and the gate oxide layer 13 has a gate structure in which a gate oxide layer 13 and a gate electrode conductive layer 15 are stacked on the active region. Form an electrode.

도 1b를 참조하면, NMOS 영역(100) 및 PMOS 영역(200)의 활성영역에 각각 고농도의 As 와 BF2불순물이온을 이온주입하여 불순물 접합영역(17,19)을 형성한다.Referring to FIG. 1B, impurity junction regions 17 and 19 are formed by ion implanting high concentrations of As and BF 2 impurity ions into the active regions of the NMOS region 100 and the PMOS region 200, respectively.

도 1c를 참조하면, 상기 불순물 접합영역(17,19) 상에 코발트-티타늄 실리사이트(21)를 형성한다. 이때, 상기 코발트-티타늄 실리사이트(21)는 전체표면상부에 코발트-티타늄을 증착하고 후속 RTP 공정으로 어닐링하여 형성한 것이다.Referring to FIG. 1C, cobalt-titanium silicide 21 is formed on the impurity junction regions 17 and 19. At this time, the cobalt-titanium silite 21 is formed by depositing cobalt-titanium on the entire surface and annealing in a subsequent RTP process.

그 다음, 실리사이드가 되지 못한 부분의 코발트-티타늄을 제거한다.Then, the cobalt-titanium of the non-silicide part is removed.

그리고, 전체표면상부에 보더리스 콘택 식각 정지 버퍼층으로 산화막(23)을 형성한다.An oxide film 23 is formed on the entire surface as a borderless contact etch stop buffer layer.

이때, 상기 산화막(23)은 100 Å 두께의 HLD ( ) 로 형성한 것이다.In this case, the oxide film 23 is formed of HLD () having a thickness of 100 μs.

그러나, 상기 NMOS 영역(100)의 활성영역은 400 Å 두께로 이상 성장되고, 상기 PMOS 영역(200)은 100 Å 두께로 성장된다.However, the active region of the NMOS region 100 is grown to a thickness of 400 kHz or more, and the PMOS region 200 is grown to a thickness of 100 kHz.

도 2a 및 도 2b 는 NMOS 와 PMOS 실리사이드층 상부에 형성된 HLD 막의 TEM 사진을 도시한 것으로서, NMOS 영역에서 이상산화가 발생되었음을 도시한다.2A and 2B show TEM photographs of HLD films formed on NMOS and PMOS silicide layers, and show that abnormal oxidation has occurred in the NMOS region.

상기한 바와같이 종래기술에 따른 반도체소자 및 보더리스 콘택 형성방법은, 이상산화 현상으로 형성되는 HLD 막의 두께 차이로 인하여 후속 콘택공정을 어렵게하고 그로 인한 소자의 특성 열화가 발생하여 반도체소자의 특성 및 신뢰성이 저하는 되는 문제점이 있다.As described above, the method for forming a semiconductor device and a borderless contact according to the prior art makes it difficult to follow the contact process due to the difference in the thickness of the HLD film formed by the abnormal oxidation phenomenon, resulting in deterioration of device characteristics, There is a problem that the reliability is lowered.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 실리사이드층 상부에 질화막을 형성하고 HLD 막을 형성함으로써 이상 산화 현상을 방지하여 후속 콘택공정을 용이하게 실시할 수 있도록 하는 반도체소자 및 보더리스 콘택 형성방법을 제공하는데 그 목적이 있다.The present invention, in order to solve the above problems of the prior art, forming a nitride film on the silicide layer and forming an HLD film to prevent the abnormal oxidation phenomenon to facilitate the subsequent contact process to form a semiconductor device and borderless contact The purpose is to provide a method.

도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 보더리스 콘택 형성방법을 도시한 단면도.1A to 1C are cross-sectional views showing a borderless contact forming method of a semiconductor device according to the prior art.

도 3 은 종래기술에 따른 문제점을 도시하기 위한 TEM 사진.Figure 3 is a TEM photograph for showing the problem according to the prior art.

도 3a 내지 도 3c 는 본 발명에 따른 반도체소자의 보더리스 콘택 형성방법을 도시한 단면도.3A to 3C are cross-sectional views illustrating a method for forming a borderless contact of a semiconductor device according to the present invention.

표 1 은 종래기술과 본 발명에 따른 산화막 성장 정도를 도시한 표.Table 1 is a table showing the degree of oxide film growth according to the prior art and the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

11.31 : 반도체기판13,33 : 게이트산화막11.31 semiconductor substrate 13,33 gate oxide film

15,35 : 게이트전극용 도전층17,19,37,39 : 불순물 접합영역15,35: conductive layer for gate electrode 17,19,37,39: impurity junction region

21,41 : 실리사이드층21,41: silicide layer

23,45 : 보더리스콘택 식각 정지 버퍼층, HLD 막23,45: borderless contact etch stop buffer layer, HLD film

43 : 질화막100,300 : NMOS 영역43: nitride film 100,300: NMOS region

200,400 : PMOS 영역200,400: PMOS area

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자는,In order to achieve the above object, a semiconductor device according to the present invention,

반도체기판의 활성영역에 게이트전극이 구비되고,The gate electrode is provided in the active region of the semiconductor substrate,

상기 게이트전극 양측으로 불순물 접합영역이 구비되고,Impurity junction regions are provided at both sides of the gate electrode,

상기 불순물 접합영역 상부에 실리사이드층이 구비되고,A silicide layer is provided on the impurity junction region,

상기 실리사이드층 상부에 질화막이 구비되고,A nitride film is provided on the silicide layer,

전체표면상부에 보더리스 콘택 식각 정지 버퍼층이 구비되는 것을 특징으로 한다.And a borderless contact etch stop buffer layer on the entire surface.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 보더리스 콘택 형성방법은,In order to achieve the above object, a borderless contact forming method of a semiconductor device according to the present invention,

반도체기판 상부에 게이트전극을 형성하는 공정과,Forming a gate electrode on the semiconductor substrate;

상기 반도체기판의 NMOS 영역과 PMOS 영역에 각각 고농도의 As 와 BF2불순물을 이온주입하영 불순물 접합영역을 형성하는 공정과,Forming an ion implantation impurity junction region with high concentrations of As and BF 2 impurities in the NMOS region and the PMOS region of the semiconductor substrate, respectively;

상기 불순물 접합영역 상부에 실리사이드층을 형성하는 공정과,Forming a silicide layer on the impurity junction region;

상기 실리사이드층 상부에 질화막을 형성하는 공정과,Forming a nitride film on the silicide layer;

전체표면상부에 보더리스 콘택 식각 정지 버퍼층을 형성하고 후속공정으로 보더리스 콘택을 실시하는 공정을 포함하는 것을 특징으로 한다.And forming a borderless contact etch stop buffer layer over the entire surface, and performing borderless contact in a subsequent step.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체소자의 보더리스 콘택 형성방법을 도시한 단면도로서, 300 은 NMOS 영역을 도시하고 400 은 PMOS 영역을 도시한다.2A to 2C are cross-sectional views illustrating a method for forming a borderless contact of a semiconductor device according to an exemplary embodiment of the present invention, where 300 represents an NMOS region and 400 represents a PMOS region.

도 2a를 참조하면, 반도체기판(31)에 활성영역을 정의하는 소자분리막(도시안됨)을 형성하고 상기 활성영역 상에 게이트산화막(33) 및 게이트전극용 도전층(35)의 적층구조로 게이트전극을 형성한다.Referring to FIG. 2A, a device isolation layer (not shown) defining an active region is formed on a semiconductor substrate 31, and the gate oxide layer 33 has a gate structure in which a gate oxide layer 33 and a gate electrode conductive layer 35 are stacked on the active region. Form an electrode.

도 2b를 참조하면, NMOS 영역(300) 및 PMOS 영역(400)의 활성영역에 각각 고농도의 As 와 BF2불순물이온을 이온주입하여 불순물 접합영역(37,39)을 형성한다.Referring to FIG. 2B, impurity junction regions 37 and 39 are formed by ion implanting high concentrations of As and BF 2 impurity ions into the active regions of the NMOS region 300 and the PMOS region 400, respectively.

도 2c를 참조하면, 상기 불순물 접합영역(37,39) 상에 코발트-티타늄 실리사이트(41)를 형성한다. 이때, 상기 코발트-티타늄 실리사이트(41)는 전체표면상부에 코발트-티타늄을 증착하고 후속 RTP 공정으로 어닐링하여 형성한 것이다.Referring to FIG. 2C, cobalt-titanium silicide 41 is formed on the impurity junction regions 37 and 39. At this time, the cobalt-titanium silicide 41 is formed by depositing cobalt-titanium on the entire surface and annealing in a subsequent RTP process.

그 다음, 실리사이드가 되지 못한 부분의 코발트-티타늄을 제거한다.Then, the cobalt-titanium of the non-silicide part is removed.

그리고, 800 ℃ 이상의 온도에서 질소가스 20 slm 이상인 퍼니스에서 수분동안 노출시켜 상기 실리사이드층(41) 표면에 1∼9 Å 의 실리콘질화막(43)을 형성한다.Then, the silicon nitride film 43 of 1 to 9 kPa is formed on the surface of the silicide layer 41 by exposing for several minutes in a furnace having nitrogen gas of 20 slm or more at a temperature of 800 ° C or higher.

그 다음, 전체표면상부에 보더리스 콘택 식각 정지 버퍼층(45)을 형성한다. 이때, 상기 보더리스 콘택 식각 정지 버퍼층(45)은 HLD 막으로 형성한다.Then, a borderless contact etch stop buffer layer 45 is formed over the entire surface. In this case, the borderless contact etch stop buffer layer 45 is formed of an HLD film.

표 1 은 본 발명에 따른 경우와 종래기술에 따른 경우, 즉 질화막이 있는 경우와 없는 경우를 비교하여 도시한 것으로서, 산화막 성장 정도를 도시한 것이다.Table 1 shows the comparison between the case according to the present invention and the case according to the prior art, that is, with and without the nitride film, and shows the degree of oxide film growth.

[표 1]TABLE 1

이상에서 설명한 바와같이 본 발명에 따른 반도체소자 및 보더리스 콘택 형성방법은, 활성영역에 실리사이드층을 형성하고 그 표면에 질화막을 형성한 다음, 보더리스 콘택 식각정지 버퍼층인 HLD 막을 형성함으로써 이상 산화 현상을 방지하여 반도체소자의 특성 열화를 방지하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.As described above, in the semiconductor device and the borderless contact forming method according to the present invention, an abnormal oxidation phenomenon is achieved by forming a silicide layer in an active region, forming a nitride film on the surface thereof, and then forming an HLD film, which is a borderless contact etch stop buffer layer. It is possible to prevent the deterioration of the characteristics of the semiconductor device and thereby improve the characteristics and reliability of the semiconductor device.

Claims (4)

반도체기판 상부에 게이트전극을 형성하는 공정과,Forming a gate electrode on the semiconductor substrate; 상기 반도체기판의 NMOS 영역과 PMOS 영역에 각각 고농도의 As 와 BF2불순물을 이온주입하여 불순물 접합영역을 형성하는 공정과,Forming an impurity junction region by ion implanting high concentrations of As and BF 2 impurities into the NMOS region and the PMOS region of the semiconductor substrate, respectively; 상기 불순물 접합영역 상부에 실리사이드층을 형성하는 공정과,Forming a silicide layer on the impurity junction region; 상기 실리사이드층 상부에 질화막을 형성하는 공정과,Forming a nitride film on the silicide layer; 전체표면상부에 보더리스 콘택 식각 정지 버퍼층을 형성하고 후속공정으로 보더리스 콘택을 실시하는 공정을 포함하는 반도체소자의 보더리스 콘택 형성방법A method for forming a borderless contact of a semiconductor device, comprising forming a borderless contact etch stop buffer layer over the entire surface and performing borderless contact in a subsequent step. 제 1 항에 있어서,The method of claim 1, 상기 질화막은 800 ℃ 이상의 온도, 질소가스 20 slm 이상인 퍼니스에서 수분 동안 상기 실리사이드층을 노출시켜 형성하는 것을 특징으로하는 반도체소자의 보더리스 콘택 형성방법.And the nitride film is formed by exposing the silicide layer for a few minutes in a furnace having a temperature of 800 ° C. or higher and nitrogen gas of 20 slm or more. 제 1 항에 있어서,The method of claim 1, 상기 질화막은 1 ∼ 9 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 보더리스 콘택 형성방법.And the nitride film is formed to a thickness of 1 to 9 GPa. 반도체기판의 활성영역에 게이트전극이 구비되고,The gate electrode is provided in the active region of the semiconductor substrate, 상기 게이트전극 양측으로 불순물 접합영역이 구비되고,Impurity junction regions are provided at both sides of the gate electrode, 상기 불순물 접합영역 상부에 실리사이드층이 구비되고,A silicide layer is provided on the impurity junction region, 상기 실리사이드층 상부에 질화막이 구비되고,A nitride film is provided on the silicide layer, 전체표면상부에 보더리스 콘택 식각 정지 버퍼층이 구비되는 것을 특징으로 하는 반도체소자.And a borderless contact etch stop buffer layer on an entire surface thereof.
KR1020010038266A 2001-06-29 2001-06-29 A semiconductor device and A method for forming a borderless contact of the same KR20030002595A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010038266A KR20030002595A (en) 2001-06-29 2001-06-29 A semiconductor device and A method for forming a borderless contact of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010038266A KR20030002595A (en) 2001-06-29 2001-06-29 A semiconductor device and A method for forming a borderless contact of the same

Publications (1)

Publication Number Publication Date
KR20030002595A true KR20030002595A (en) 2003-01-09

Family

ID=27712302

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010038266A KR20030002595A (en) 2001-06-29 2001-06-29 A semiconductor device and A method for forming a borderless contact of the same

Country Status (1)

Country Link
KR (1) KR20030002595A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400319B1 (en) * 2001-11-01 2003-10-01 주식회사 하이닉스반도체 Manufacturing method for contact of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400319B1 (en) * 2001-11-01 2003-10-01 주식회사 하이닉스반도체 Manufacturing method for contact of semiconductor device

Similar Documents

Publication Publication Date Title
US6900092B2 (en) Surface engineering to prevent epi growth on gate poly during selective epi processing
KR20020002093A (en) Method for manufacturing semiconductor divice using damascene process
WO2001061747A2 (en) Method for eliminating stress induced dislocation in cmos devices
JPH09172173A (en) Semiconductor device and its manufacture
JPH0279445A (en) Forming method of element isolating region
US20070037360A1 (en) Semiconductor device using EPI-layer and method of forming the same
JP2682529B2 (en) Method for forming element isolation insulating film of semiconductor element
US6753229B1 (en) Multiple-thickness gate oxide formed by oxygen implantation
KR100426482B1 (en) Method of manufacturing a flash memory cell
WO2002037561A2 (en) Dual gate oxide process for uniform oxide thickness
KR100378688B1 (en) manufacturing method for semiconductor device
US7391098B2 (en) Semiconductor substrate, semiconductor device and method of manufacturing the same
US7368359B2 (en) Method for manufacturing semiconductor substrate and semiconductor substrate
US20100032813A1 (en) Ic formed with densified chemical oxide layer
KR20030002595A (en) A semiconductor device and A method for forming a borderless contact of the same
KR100607818B1 (en) Method of manufacturing a transistor in a semiconductor device
KR20040015898A (en) Method of fabricating MOS transistors
US20050208726A1 (en) Spacer approach for CMOS devices
US6242295B1 (en) Method of fabricating a shallow doped region for a shallow junction transistor
KR100613286B1 (en) A manufacturing method of semiconductor device using the epitaxial process
KR100215697B1 (en) Isolation method in semiconductor device
KR100487641B1 (en) Method for fabricating semiconductor device
KR100274341B1 (en) Method of manufacturing a semiconductor device
KR940005720B1 (en) Manufacturing method for elements segregation of semiconductor device
KR20050009497A (en) Method of manufacturing a transistor in a semiconductor device

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Withdrawal due to no request for examination