KR102253321B1 - Liquid crystal display and method for driving the same - Google Patents

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KR102253321B1 KR1020150001048A KR20150001048A KR102253321B1 KR 102253321 B1 KR102253321 B1 KR 102253321B1 KR 1020150001048 A KR1020150001048 A KR 1020150001048A KR 20150001048 A KR20150001048 A KR 20150001048A KR 102253321 B1 KR102253321 B1 KR 102253321B1
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Abstract

본 발명의 실시예는 킥백전압으로 인하여 정극성의 전위 차와 부극성의 전위 차 간의 차이가 발생함으로써 잔상이 시인되는 문제를 해결할 수 있는 액정표시장치와 그의 구동방법에 관한 것으로, 실시예에 따른 액정표시장치는 디지털 비디오 데이터가 표시하는 화상 패턴이 미리 정해진 잔상 시인 패턴이 아닌 경우 제1 로직 레벨 전압의 모드신호를 출력하며, 화상 패턴이 잔상 시인 패턴인 경우 제2 로직 레벨 전압의 모드신호를 출력하는 패턴 인식부, 및 제1 로직 레벨 전압의 모드신호가 입력되는 경우 게이트 온 전압과 제1 게이트 오프 전압을 게이트 구동부에 공급하고, 제2 로직 레벨 전압의 모드신호가 입력되는 경우 게이트 온 전압과, 제1 게이트 오프 전압 보다 높은 레벨의 제2 게이트 오프 전압을 게이트 구동부에 공급하는 전압 공급부를 구비하고, 화상 패턴이 잔상 시인 패턴이 아닌 경우, 게이트 구동부는 게이트 온 전압과 제1 게이트 오프 전압 사이에서 스윙하는 제1 스윙폭을 갖는 게이트신호들을 게이트라인들에 출력하고, 화상 패턴이 잔상 시인 패턴인 경우, 게이트 구동부는 게이트 온 전압과 제2 게이트 오프 전압 사이에서 스윙하고 제1 스윙폭보다 작은 제2 스윙폭을 갖는 게이트신호들을 게이트라인들에 출력할 수 있다.An embodiment of the present invention relates to a liquid crystal display device capable of solving a problem of visual recognition of an afterimage by generating a difference between a potential difference of a positive polarity and a potential difference of a negative polarity due to a kickback voltage, and a liquid crystal display according to the embodiment. The display device outputs a mode signal of a first logic level voltage when the image pattern displayed by digital video data is not a predetermined afterimage visibility pattern, and outputs a mode signal of a second logic level voltage when the image pattern is an afterimage visibility pattern. A gate-on voltage and a first gate-off voltage are supplied to the gate driver when the mode signal of the first logic level voltage is input, and the gate-on voltage and the gate-on voltage when the mode signal of the second logic level voltage are input. And a voltage supply unit for supplying a second gate-off voltage of a level higher than the first gate-off voltage to the gate driver, and when the image pattern is not an afterimage viewing pattern, the gate driver is between the gate-on voltage and the first gate-off voltage When the gate signals having a first swing width swinging at are output to the gate lines, and the image pattern is an afterimage viewing pattern, the gate driver swings between the gate-on voltage and the second gate-off voltage and is smaller than the first swing width. Gate signals having the second swing width may be output to the gate lines.

Description

액정표시장치와 그의 구동방법{LIQUID CRYSTAL DISPLAY AND METHOD FOR DRIVING THE SAME}Liquid crystal display and its driving method {LIQUID CRYSTAL DISPLAY AND METHOD FOR DRIVING THE SAME}

본 발명의 실시예는 액정표시장치와 그의 구동방법에 관한 것이다.
Embodiments of the present invention relate to a liquid crystal display device and a driving method thereof.

액정표시장치는 경량, 박형, 저소비 전력구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 액정표시장치는 노트북 PC와 같은 휴대용 컴퓨터, 사무 자동화 기기, 오디오/비디오 기기, 옥내외 광고 표시장치 등으로 광범위하게 이용되고 있다.Liquid crystal display devices have a tendency to gradually expand their application range due to features such as light weight, thinness, and low power consumption. Liquid crystal displays are widely used as portable computers such as notebook PCs, office automation equipment, audio/video equipment, indoor/outdoor advertisement display devices, and the like.

액정표시장치는 데이터라인들, 게이트라인들, 공통전압라인들, 및 화소들을 포함하는 표시패널, 게이트라인들에 게이트신호들을 공급하는 게이트 구동회로, 및 데이터라인들에 데이터전압들을 공급하는 데이터 구동회로, 공통전압라인들에 공통전압을 공급하는 공통전압 공급회로를 구비한다. 게이트신호들은 게이트하이전압과 게이트로우전압 사이에서 스윙한다.A liquid crystal display includes a display panel including data lines, gate lines, common voltage lines, and pixels, a gate driving circuit supplying gate signals to the gate lines, and a data driving circuit supplying data voltages to the data lines. As a result, a common voltage supply circuit for supplying a common voltage to the common voltage lines is provided. The gate signals swing between the gate high voltage and the gate low voltage.

화소들 각각은 화소전극, 공통전극, 게이트라인에 게이트하이전압의 게이트신호에 의해 턴-온되어 데이터라인의 데이터전압을 화소전극에 공급하는 트랜지스터, 및 화소전극의 전압을 소정의 기간 동안 유지하는 스토리지 커패시터를 포함한다. 화소들 각각은 화소전극에 공급되는 데이터전압과 공통전극에 공급되는 공통전압 간의 전계에 의해 액정셀의 액정을 구동함으로써 백라이트 유닛으로부터 입사되는 빛을 변조한다. 즉, 액정표시장치의 화소들은 화상을 표시할 수 있다.Each of the pixels is turned on by a gate signal of a gate high voltage to a pixel electrode, a common electrode, and a gate line to supply a data voltage of the data line to the pixel electrode, and a transistor that maintains the voltage of the pixel electrode for a predetermined period. Includes storage capacitors. Each of the pixels modulates light incident from the backlight unit by driving the liquid crystal of the liquid crystal cell by an electric field between the data voltage supplied to the pixel electrode and the common voltage supplied to the common electrode. That is, the pixels of the liquid crystal display can display an image.

한편, 게이트신호가 게이트하이전압에서 게이트로우전압으로 낮아지는 경우, 트랜지스터의 게이트전극과 드레인전극 간의 기생용량(Cgd)에 의해 화소전극의 전압이 킥백전압(ΔVp)만큼 낮아지는 문제가 발생한다. 킥백전압(kickback voltage, ΔVp)은 수학식 1과 같이 정의될 수 있다.On the other hand, when the gate signal is lowered from the gate high voltage to the gate low voltage, the voltage of the pixel electrode decreases by the kickback voltage ΔVp due to the parasitic capacitance Cgd between the gate electrode and the drain electrode of the transistor. The kickback voltage (ΔVp) may be defined as in Equation 1.

Figure 112015000911854-pat00001
Figure 112015000911854-pat00001

수학식 1에서, "ΔVp"는 킥백전압, "Cgd"는 트랜지스터의 게이트전극과 드레인전극 간의 기생용량, "Cst"는 스토리지 커패시터의 용량, "Clc"는 액정셀의 용량, "ΔVg"는 게이트신호의 전압 변화량, 즉 게이트하이전압(VGH)과 게이트로우전압(VGL) 간의 차이(VGH-VGL)를 지시한다.In Equation 1, "ΔVp" is the kickback voltage, "Cgd" is the parasitic capacitance between the gate electrode and the drain electrode of the transistor, "Cst" is the capacity of the storage capacitor, "Clc" is the capacity of the liquid crystal cell, and "ΔVg" is the gate. It indicates the amount of change in the voltage of the signal, that is, the difference (VGH-VGL) between the gate high voltage VGH and the gate low voltage VGL.

한편, 화소전극에 공급된 정극성의 데이터전압과 공통전압 간의 전위 차는 정극성의 전위 차로 정의되고, 화소전극에 공급된 부극성의 데이터전압과 공통전압 간의 전위 차는 부극성의 전위 차로 정의될 수 있다. 킥백전압(ΔVp)으로 인하여 정극성의 전위 차와 부극성의 전위 차 사이에는 차이가 발생할 수 있다. 특히, 화이트 계조(white gray level)와 블랙 계조(black gray level)가 모두 존재하는 특정한 패턴의 화상을 표시하는 경우, 정극성의 전위 차와 부극성의 전위 차 사이에 발생된 차이로 인하여, 잔상이 시인되는 문제가 발생할 수 있다.
Meanwhile, a potential difference between the positive data voltage and the common voltage supplied to the pixel electrode may be defined as a potential difference of the positive polarity, and the potential difference between the negative data voltage and the common voltage supplied to the pixel electrode may be defined as the negative potential difference. Due to the kickback voltage (ΔVp), a difference may occur between the potential difference of the positive polarity and the potential difference of the negative polarity. In particular, in the case of displaying an image of a specific pattern in which both white gray level and black gray level exist, an afterimage may occur due to the difference generated between the potential difference of the positive polarity and the potential difference of the negative polarity. Problems of being recognized may arise.

본 발명의 실시예는 킥백전압으로 인하여 정극성의 전위 차와 부극성의 전위 차 간의 차이가 발생함으로써 잔상이 시인되는 문제를 해결할 수 있는 액정표시장치와 그의 구동방법을 제공한다.
An embodiment of the present invention provides a liquid crystal display device capable of solving a problem of visual recognition of an afterimage by generating a difference between a potential difference of a positive polarity and a potential difference of a negative polarity due to a kickback voltage, and a driving method thereof.

본 발명의 실시예에 따른 액정표시장치는 디지털 비디오 데이터가 표시하는 화상 패턴이 미리 정해진 잔상 시인 패턴이 아닌 경우 제1 로직 레벨 전압의 모드신호를 출력하며, 화상 패턴이 잔상 시인 패턴인 경우 제2 로직 레벨 전압의 모드신호를 출력하는 패턴 인식부, 및 제1 로직 레벨 전압의 모드신호가 입력되는 경우 게이트 온 전압과 제1 게이트 오프 전압을 게이트 구동부에 공급하고, 제2 로직 레벨 전압의 모드신호가 입력되는 경우 게이트 온 전압과, 제1 게이트 오프 전압 보다 높은 레벨의 제2 게이트 오프 전압을 게이트 구동부에 공급하는 전압 공급부를 구비하고, 화상 패턴이 잔상 시인 패턴이 아닌 경우, 게이트 구동부는 게이트 온 전압과 제1 게이트 오프 전압 사이에서 스윙하는 제1 스윙폭을 갖는 게이트신호들을 게이트라인들에 출력하고, 화상 패턴이 잔상 시인 패턴인 경우, 게이트 구동부는 게이트 온 전압과 제2 게이트 오프 전압 사이에서 스윙하고 제1 스윙폭보다 작은 제2 스윙폭을 갖는 게이트신호들을 게이트라인들에 출력할 수 있다.The liquid crystal display according to an embodiment of the present invention outputs a mode signal of a first logic level voltage when an image pattern displayed by digital video data is not a predetermined afterimage viewing pattern, and a second when the image pattern is an afterimage viewing pattern. A pattern recognition unit that outputs a mode signal of a logic level voltage, and when a mode signal of the first logic level voltage is input, supplies a gate-on voltage and a first gate-off voltage to the gate driver, and a mode signal of the second logic level voltage When is input, a gate-on voltage and a voltage supply unit supplying a second gate-off voltage of a level higher than the first gate-off voltage to the gate driver are provided, and when the image pattern is not an afterimage viewing pattern, the gate driver is gate-on Gate signals having a first swing width swinging between the voltage and the first gate-off voltage are output to the gate lines, and when the image pattern is an afterimage viewing pattern, the gate driver is Gate signals swinging and having a second swing width smaller than the first swing width may be output to the gate lines.

본 발명의 실시예에 따른 액정표시장치의 구동방법은 디지털 비디오 데이터가 표시하는 화상 패턴이 미리 정해진 잔상 시인 패턴인지 판단하는 단계, 화상 패턴이 잔상 시인 패턴이 아닌 경우 게이트 온 전압과 제1 게이트 오프 전압 사이에서 스윙하는 제1 스윙폭을 갖는 게이트신호들을 게이트라인들에 출력하는 단계, 및 화상 패턴이 잔상 시인 패턴인 경우 게이트 온 전압과, 제1 게이트 오프 전압보다 높은 레벨의 제2 게이트 오프 전압 사이에서 스윙하고, 제1 스윙폭보다 작은 제2 스윙폭을 갖는 게이트신호들을 게이트라인들에 출력하는 단계를 포함할 수 있다.In the method of driving a liquid crystal display according to an embodiment of the present invention, determining whether an image pattern displayed by digital video data is a predetermined afterimage viewing pattern. When the image pattern is not an afterimage viewing pattern, a gate-on voltage and a first gate are turned off. Outputting gate signals having a first swing width swinging between voltages to the gate lines, and when the image pattern is an afterimage viewing pattern, a gate-on voltage and a second gate-off voltage of a level higher than the first gate-off voltage Swinging between the gate lines and outputting gate signals having a second swing width smaller than the first swing width to the gate lines.

본 발명의 실시예는 화상 패턴이 미리 정해진 특정한 패턴이 아닌 경우 제1 게이트로우전압과 게이트하이전압 사이를 스윙하는 게이트신호들을 게이트라인들에 출력하는 반면에, 미리 정해진 특정한 패턴인 경우 제1 게이트로우전압보다 높은 레벨인 제2 게이트로우전압과 게이트하이전압 사이를 스윙하는 게이트신호들을 게이트라인들에 출력할 수 있다. 그 결과, 본 발명의 실시예는 화상 패턴이 미리 정해진 특정한 패턴인 경우 미리 정해진 특정한 패턴이 아닌 경우보다 게이트신호의 전압 변화량을 줄일 수 있으므로, 킥백전압의 크기를 줄일 수 있다. 이로 인해, 본 발명의 실시예는 정극성의 전위 차와 부극성의 전위 차 사이의 차이를 줄일 수 있으므로, 잔상이 시인되는 문제를 방지할 수 있다.
In the embodiment of the present invention, gate signals swinging between a first gate low voltage and a gate high voltage are output to the gate lines when the image pattern is not a specific pattern, whereas the first gate is a specific pattern. Gate signals swinging between the second gate low voltage and the gate high voltage, which are higher than the low voltage, may be output to the gate lines. As a result, in the embodiment of the present invention, when the image pattern is a predetermined specific pattern, the voltage change amount of the gate signal can be reduced compared to when the image pattern is not a predetermined specific pattern, and thus the magnitude of the kickback voltage can be reduced. For this reason, the embodiment of the present invention can reduce the difference between the potential difference of the positive polarity and the potential difference of the negative polarity, so that the problem of visual recognition of an afterimage can be prevented.

도 1은 본 발명의 실시예에 따른 액정표시장치를 보여주는 블록도.
도 2는 도 1의 화소를 보여주는 회로도.
도 3은 특정한 패턴의 화상을 보여주는 일 예시도면.
도 4는 도 1의 전압 공급부의 전압 제어부와 게이트로우전압 공급부를 상세히 보여주는 블록도.
도 5는 제1 로직 레벨 전압의 모드신호가 전압 공급부에 입력된 경우 제k 게이트라인에 공급되는 제k 게이트신호, 공통전압, 제k 게이트라인에 접속된 어느 한 화소의 화소전극에 공급되는 데이터전압을 보여주는 파형도.
도 6은 제2 로직 레벨 전압의 모드신호가 전압 공급부에 입력된 경우 제k 게이트라인에 공급되는 제k 게이트신호, 공통전압, 제k 게이트라인에 접속된 어느 한 화소의 화소전극에 공급되는 데이터전압을 보여주는 파형도.
도 7은 본 발명의 실시예에 따른 액정표시장치의 구동방법을 보여주는 흐름도.1 is a block diagram showing a liquid crystal display according to an exemplary embodiment of the present invention.
FIG. 2 is a circuit diagram showing the pixel of FIG. 1;
3 is an exemplary view showing an image of a specific pattern.
4 is a block diagram showing in detail a voltage control unit and a gate low voltage supply unit of the voltage supply unit of Fig. 1.
5 illustrates a k-th gate signal supplied to a k-th gate line, a common voltage, and data supplied to a pixel electrode of any one pixel connected to the k-th gate line when a mode signal of a first logic level voltage is input to a voltage supply unit. Waveform diagram showing voltage.
6 illustrates a k-th gate signal supplied to a k-th gate line, a common voltage, and data supplied to a pixel electrode of any one pixel connected to the k-th gate line when a mode signal of a second logic level voltage is input to the voltage supply unit. Waveform diagram showing voltage.
7 is a flowchart showing a method of driving a liquid crystal display according to an exemplary embodiment of the present invention.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numbers throughout the specification mean substantially the same elements. In the following description, when it is determined that a detailed description of a known function or configuration related to the present invention may unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted. The component names used in the following description may be selected in consideration of the ease of preparation of the specification, and may be different from the names of parts of the actual product.

도 1은 본 발명의 실시예에 따른 액정표시장치를 보여주는 블록도이다. 도 1을 참조하면, 표시패널(10), 게이트 구동부(20), 데이터 구동부(30), 타이밍 제어부(40), 전압 공급부(50), 및 패턴 인식부(60)를 구비한다.1 is a block diagram showing a liquid crystal display according to an exemplary embodiment of the present invention. Referring to FIG. 1, a display panel 10, a gate driver 20, a data driver 30, a timing controller 40, a voltage supply unit 50, and a pattern recognition unit 60 are provided.

표시패널(10)은 상부기판, 하부기판, 및 그들 사이에 개재된 액정층을 포함한다. 표시패널(10)의 하부기판에는 데이터라인들(D1~Dm, m은 2 이상의 양의 정수)과 게이트라인들(G1~Gn, n은 2 이상의 양의 정수)의 교차 구조에 의해 형성된 영역에 매트릭스 형태로 배열되는 화소(P)들을 포함하는 화소 어레이(PA)가 마련된다.The display panel 10 includes an upper substrate, a lower substrate, and a liquid crystal layer interposed therebetween. On the lower substrate of the display panel 10, a region formed by the crossing structure of the data lines (D1 to Dm, m is a positive integer greater than or equal to 2) and the gate lines (G1 to Gn, n is a positive integer greater than or equal to 2). A pixel array PA including pixels P arranged in a matrix form is provided.

화소(P)들 각각은 도 2와 같이 트랜지스터(T), 화소전극(11), 공통전극(12), 액정셀(13), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 트랜지스터(T)는 제k(k는 1≤k≤n을 만족하는 양의 정수) 게이트라인(Gk)의 게이트신호에 의해 턴-온되어 제j(j는 1≤j≤m을 만족하는 양의 정수) 데이터라인(Dj)의 데이터전압을 화소전극(11)에 공급한다. 공통전극(12)은 공통전압라인(VcomL)으로부터 공통전압을 공급받는다. 이로 인해, 화소(P)들 각각은 화소전극(11)에 공급된 데이터전압과 공통전극(12)에 공급된 공통전압의 전위차에 의해 발생되는 전계에 의해 액정셀(13)의 액정을 구동하여 백라이트 유닛으로부터 입사되는 빛의 투과량을 조정할 수 있다. 그 결과, 화소(P)들은 화상을 표시할 수 있다. 또한, 스토리지 커패시터(Cst)는 화소전극(11)과 공통전극(12) 사이에 마련되어 화소전극(11)과 공통전극(12) 간의 전압차를 일정하게 유지한다.Each of the pixels P may include a transistor T, a pixel electrode 11, a common electrode 12, a liquid crystal cell 13, and a storage capacitor Cst, as shown in FIG. 2. The transistor T is turned on by the gate signal of the k-th (k is a positive integer satisfying 1≤k≤n) gate line Gk to satisfy j (j is 1≤j≤m) An integer of) The data voltage of the data line Dj is supplied to the pixel electrode 11. The common electrode 12 receives a common voltage from the common voltage line VcomL. Accordingly, each of the pixels P drives the liquid crystal of the liquid crystal cell 13 by an electric field generated by a potential difference between the data voltage supplied to the pixel electrode 11 and the common voltage supplied to the common electrode 12. The transmittance amount of light incident from the backlight unit can be adjusted. As a result, the pixels P can display an image. In addition, the storage capacitor Cst is provided between the pixel electrode 11 and the common electrode 12 to maintain a constant voltage difference between the pixel electrode 11 and the common electrode 12.

표시패널(10)의 상부기판상에는 블랙 매트릭스(black matrix)와 컬러필터들(color filters)이 형성될 수 있다. 다만, 액정표시장치가 COT(color filters on tft array) 방식으로 형성되는 경우, 블랙 매트릭스와 컬러필터들은 하부기판상에 형성될 수도 있다.A black matrix and color filters may be formed on the upper substrate of the display panel 10. However, when the liquid crystal display is formed in a COT (color filters on tft array) method, the black matrix and the color filters may be formed on the lower substrate.

공통 전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식의 경우에 상부기판상에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식의 경우에 화소전극과 함께 하부기판상에 형성될 수 있다. 본 발명의 액정표시장치는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 표시패널(10)의 상부기판과 하부기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.The common electrode is formed on the upper substrate in the case of vertical electric field driving methods such as TN (Twisted Nematic) mode and VA (Vertical Alignment) mode, and such as IPS (In-Plane Switching) mode and FFS (Fringe Field Switching) mode. In the case of the horizontal electric field driving method, it may be formed on the lower substrate together with the pixel electrode. The liquid crystal display of the present invention can be implemented in any liquid crystal mode as well as TN mode, VA mode, IPS mode, and FFS mode. A polarizing plate is attached to each of the upper and lower substrates of the display panel 10 and an alignment layer for setting a pre-tilt angle of the liquid crystal is formed.

표시패널(10)의 아래에는 표시패널(10)에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치된다. 백라이트 유닛은 직하형(direct type) 또는 에지형(edge type)으로 구현될 수 있다.A backlight unit for uniformly irradiating light onto the display panel 10 is disposed under the display panel 10. The backlight unit may be implemented as a direct type or an edge type.

게이트 구동부(20)는 게이트라인들(G1~Gn)에 접속되어 미리 정해진 순서대로 게이트신호들을 게이트라인들(G1~Gn)에 출력한다. 미리 정해진 순서는 순차적인 순서일 수 있다.The gate driver 20 is connected to the gate lines G1 to Gn and outputs gate signals to the gate lines G1 to Gn in a predetermined order. The predetermined order may be a sequential order.

구체적으로, 게이트 구동부(20)는 타이밍 제어부(40)로부터 게이트 제어신호(GCS)를 입력받는다. 또한, 게이트 구동부(20)는 전압 공급부(50)로부터 게이트하이전압(VGH), 게이트변조전압(VGM), 및 제1 또는 제2 게이트로우전압(VGL1/VGL2)을 입력받는다. 게이트 구동부(20)는 전압 공급부(50)로부터 게이트하이전압(VGH), 게이트변조전압(VGM), 및 제1 게이트로우전압(VGL1)을 입력받는 경우, 게이트 제어신호(GCS)에 따라 도 5와 같이 게이트하이전압(VGH), 게이트변조전압(VGM), 및 제1 게이트로우전압(VGL1) 사이에서 스윙하는 게이트신호들을 생성하여 게이트라인들(G1~Gn)에 출력한다. 또한, 게이트 구동부(20)는 전압 공급부(50)로부터 게이트하이전압(VGH), 게이트변조전압(VGM), 및 제2 게이트로우전압(VGL2)을 입력받는 경우, 도 6과 같이 게이트 제어신호(GCS)에 따라 게이트하이전압(VGH), 게이트변조전압(VGM), 및 제2 게이트로우전압(VGL2) 사이에서 스윙하는 게이트신호들을 생성하여 게이트라인들(G1~Gn)에 출력한다.Specifically, the gate driver 20 receives a gate control signal GCS from the timing controller 40. In addition, the gate driver 20 receives a gate high voltage VGH, a gate modulation voltage VGM, and a first or second gate low voltage VGL1/VGL2 from the voltage supply unit 50. When the gate driver 20 receives the gate high voltage VGH, the gate modulated voltage VGM, and the first gate low voltage VGL1 from the voltage supply unit 50, FIG. 5 according to the gate control signal GCS. As described above, gate signals swinging between the gate high voltage VGH, the gate modulation voltage VGM, and the first gate low voltage VGL1 are generated and output to the gate lines G1 to Gn. In addition, when the gate driver 20 receives the gate high voltage VGH, the gate modulation voltage VGM, and the second gate low voltage VGL2 from the voltage supply unit 50, the gate control signal ( Gate signals swinging between the gate high voltage VGH, the gate modulation voltage VGM, and the second gate low voltage VGL2 are generated according to the GCS, and are output to the gate lines G1 to Gn.

제1 게이트로우전압(VGL1)은 제2 게이트로우전압(VGL2)보다 낮은 레벨의 전압일 수 있다. 게이트하이전압(VGH)은 화소(P)들의 트랜지스터들을 턴-온시킬 수 있는 전압이고, 제1 및 제2 게이트로우전압들(VGL1, VGL2)은 화소(P)들의 트랜지스터들을 턴-오프시킬 수 있는 전압이며, 게이트변조전압(VGM)은 게이트하이전압(VGH)과 제2 게이트로우전압(VGL2) 사이의 레벨을 갖는 전압이다. 예를 들어, 게이트하이전압(VGH)은 28V, 제1 게이트로우전압(VGL1)은 -7V, 제2 게이트로우전압(VGL2)은 -5V, 게이트변조전압(VGM)은 28V보다 낮고 -5V보다 높은 전압일 수 있다. 한편, 본 발명의 실시예에 따른 액정표시장치가 게이트신호를 변조하지 않는 경우 게이트변조전압(VGM)은 생략될 수 있다.The first gate low voltage VGL1 may be a voltage lower than the second gate low voltage VGL2. The gate high voltage VGH is a voltage capable of turning on the transistors of the pixels P, and the first and second gate low voltages VGL1 and VGL2 can turn off the transistors of the pixels P. And the gate modulation voltage VGM is a voltage having a level between the gate high voltage VGH and the second gate low voltage VGL2. For example, the gate high voltage VGH is 28V, the first gate low voltage VGL1 is -7V, the second gate low voltage VGL2 is -5V, and the gate modulation voltage VGM is lower than 28V and less than -5V. It can be a high voltage. Meanwhile, when the liquid crystal display according to the exemplary embodiment of the present invention does not modulate the gate signal, the gate modulated voltage VGM may be omitted.

데이터 구동부(30)는 데이터라인들(D1~Dm)에 접속되어 데이터전압들을 데이터라인들(D1~Dm)에 출력한다. 구체적으로, 데이터 구동부(30)는 타이밍 제어부(40)로부터 디지털 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 입력받고, 데이터 제어신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터전압들로 변환한다. 데이터 구동부(30)는 아날로그 데이터전압들을 데이터라인들(D1~Dm)에 공급한다.The data driver 30 is connected to the data lines D1 to Dm and outputs data voltages to the data lines D1 to Dm. Specifically, the data driver 30 receives digital video data DATA and a data control signal DCS from the timing controller 40, and converts the digital video data DATA into an analog data voltage according to the data control signal DCS. Convert them into The data driver 30 supplies analog data voltages to the data lines D1 to Dm.

타이밍 제어부(40)는 외부로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들(TS)을 입력받는다. 타이밍 신호들(TS)은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal), 및 도트 클럭(dot clock)을 포함할 수 있다. 타이밍 제어부(40)는 타이밍 신호들(TS)에 기초하여 게이트 구동부(20)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GCS)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 발생한다.The timing controller 40 receives digital video data DATA and timing signals TS from the outside. The timing signals TS may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock. The timing control unit 40 includes a gate control signal GCS for controlling the operation timing of the gate driving unit 20 and a data control signal for controlling the operation timing of the data driving unit 30 based on the timing signals TS. DCS) occurs.

전압 공급부(50)는 패턴 인식부(60)로부터 모드신호(MODE)를 입력받는다. 전압 공급부(50)는 제1 로직 레벨 전압의 모드신호(MODE)가 입력되는 경우 게이트하이전압(VGH), 게이트변조전압(VGM) 및 제1 게이트로우전압(VGL1)을 게이트 구동부(60)에 공급한다. 전압 공급부(50)는 제2 로직 레벨 전압의 모드신호(MODE)가 입력되는 경우 게이트하이전압(VGH), 게이트변조전압(VGM) 및 제2 게이트로우전압(VGL2)을 게이트 구동부(60)에 공급한다. 한편, 본 발명의 실시예에 따른 액정표시장치가 게이트신호를 변조하지 않는 경우 게이트변조전압(VGM)은 생략될 수 있다. 전압 공급부(50)에 대한 자세한 설명은 도 4를 결부하여 후술한다.The voltage supply unit 50 receives the mode signal MODE from the pattern recognition unit 60. The voltage supply unit 50 applies the gate high voltage VGH, the gate modulation voltage VGM, and the first gate low voltage VGL1 to the gate driver 60 when the mode signal MODE of the first logic level voltage is input. Supply. When the mode signal MODE of the second logic level voltage is input, the voltage supply unit 50 applies the gate high voltage VGH, the gate modulation voltage VGM, and the second gate low voltage VGL2 to the gate driver 60. Supply. Meanwhile, when the liquid crystal display according to the exemplary embodiment of the present invention does not modulate the gate signal, the gate modulated voltage VGM may be omitted. A detailed description of the voltage supply unit 50 will be described later with reference to FIG. 4.

패턴 인식부(60)는 외부로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들(TS)을 입력받는다. 패턴 인식부(60)는 디지털 비디오 데이터(DATA)가 표시하는 화상 패턴을 분석한다. 패턴 인식부(60)는 분석된 화상 패턴이 미리 정해진 특정한 패턴에 해당하는지를 판단한다. 미리 정해진 특정한 패턴은 패턴 인식부(60)에 내장된 메모리에 저장될 수 있다. 패턴 인식부(60)는 분석된 화상 패턴이 분석된 화상 패턴이 미리 정해진 특정한 패턴이 아닌 경우 제1 로직 레벨 전압의 모드신호(MODE)를 출력하며, 미리 정해진 특정한 패턴인 경우 제2 로직 레벨 전압의 모드신호(MODE)를 출력한다.The pattern recognition unit 60 receives digital video data DATA and timing signals TS from the outside. The pattern recognition unit 60 analyzes an image pattern displayed by the digital video data DATA. The pattern recognition unit 60 determines whether the analyzed image pattern corresponds to a predetermined specific pattern. The predetermined specific pattern may be stored in a memory built in the pattern recognition unit 60. The pattern recognition unit 60 outputs a mode signal MODE of the first logic level voltage when the analyzed image pattern is not a predetermined specific pattern, and when the analyzed image pattern is a predetermined specific pattern, the second logic level voltage The mode signal (MODE) of is output.

한편, 미리 정해진 특정한 패턴은 정극성의 전위 차와 부극성의 전위 차 사이에 발생된 차이로 인해 잔상이 시인될 수 있는 패턴일 수 있다. 예를 들어, 미리 정해진 특정한 패턴은 도 3과 같이 화이트 계조(white gray level)와 블랙 계조(black gray level)가 교대로 배치되는 모자이크 패턴일 수 있으나, 이에 한정되지 않음에 주의하여야 한다. 특정한 패턴이 도 3과 같이 화이트 계조와 블랙 계조를 모두 포함하는 패턴인 경우, 정극성의 전위 차와 부극성의 전위 차 사이에 발생된 차이로 인해 잔상이 시인될 수 있기 때문에, 본 발명의 실시예는 화상 패턴이 특정한 패턴인 경우 게이트로우전압의 레벨을 조정함으로써, 특정한 패턴에서 잔상이 시인되는 것을 방지한다. 이에 대한 자세한 설명은 도 5 및 도 6을 결부하여 후술한다.Meanwhile, the predetermined specific pattern may be a pattern in which an afterimage can be visually recognized due to a difference generated between a potential difference of a positive polarity and a potential difference of a negative polarity. For example, the predetermined specific pattern may be a mosaic pattern in which white gray levels and black gray levels are alternately arranged as shown in FIG. 3, but it should be noted that the present invention is not limited thereto. When a specific pattern is a pattern including both white and black gradations as shown in FIG. 3, since the afterimage can be visually recognized due to the difference generated between the potential difference of the positive polarity and the potential difference of the negative polarity, an embodiment of the present invention When the image pattern is a specific pattern, by adjusting the level of the gate low voltage, an afterimage in the specific pattern is prevented from being visually recognized. A detailed description of this will be described later in conjunction with FIGS. 5 and 6.

이상에서 살펴본 바와 같이, 패턴 인식부(60)는 화상 패턴이 특정한 패턴이 아닌 경우 제1 로직 레벨 전압의 모드신호(MODE)를 전압 공급부(50)에 공급함으로써, 전압 공급부(50)가 제1 게이트로우전압(VGL1)을 게이트 구동부(20)에 공급하도록 제어할 수 있으므로, 게이트 구동부(20)는 게이트하이전압(VGH)과 제1 게이트로우전압(VGL1) 사이에서 스윙하는 게이트신호들을 게이트라인들(G1~Gn)에 출력할 수 있다. 또한, 패턴 인식부(60)는 화상 패턴이 특정한 패턴인 경우 제2 로직 레벨 전압의 모드신호(MODE)를 전압 공급부(50)에 공급함으로써, 전압 공급부(50)가 제2 게이트로우전압(VGL2)을 게이트 구동부(20)에 공급하도록 제어할 수 있으므로, 게이트 구동부(20)는 게이트하이전압(VGH)과 제2 게이트로우전압(VGL2) 사이에서 스윙하는 게이트신호들을 게이트라인들(G1~Gn)에 출력할 수 있다.As described above, when the image pattern is not a specific pattern, the pattern recognition unit 60 supplies the mode signal MODE of the first logic level voltage to the voltage supply unit 50 so that the voltage supply unit 50 is Since the gate low voltage VGL1 can be controlled to be supplied to the gate driving unit 20, the gate driving unit 20 converts the gate signals swinging between the gate high voltage VGH and the first gate low voltage VGL1 to the gate line. It can be output to the fields (G1 to Gn). In addition, when the image pattern is a specific pattern, the pattern recognition unit 60 supplies the mode signal MODE of the second logic level voltage to the voltage supply unit 50, so that the voltage supply unit 50 supplies the second gate low voltage VGL2. ) Can be controlled to be supplied to the gate driver 20, so that the gate driver 20 converts the gate signals swinging between the gate high voltage VGH and the second gate low voltage VGL2 to the gate lines G1 to Gn. ) Can be printed.

즉, 본 발명의 실시예는 화상 패턴이 특정한 패턴이 아닌 경우 게이트신호들을 게이트하이전압(VGH)과 제1 게이트로우전압(VGL1) 사이에서 스윙시키고, 화상 패턴이 특정한 패턴인 경우 게이트신호들을 게이트하이전압(VGH)과 제2 게이트로우전압(VGL2) 사이에서 스윙시킨다. 그 결과, 본 발명의 실시예는 화상 패턴이 특정한 패턴인 경우 특정한 패턴이 아닌 경우보다 게이트신호들의 스윙 폭을 줄일 수 있으므로, 킥백전압(ΔVp)을 줄임으로써 정극성의 전위 차와 부극성의 전위 차 사이에 발생된 차이를 줄일 수 있다. 따라서, 본 발명의 실시예는 특정한 패턴에서 잔상이 시인되는 것을 방지할 수 있다.
That is, the embodiment of the present invention swings the gate signals between the gate high voltage VGH and the first gate low voltage VGL1 when the image pattern is not a specific pattern, and gates the gate signals when the image pattern is a specific pattern. It swings between the high voltage VGH and the second gate low voltage VGL2. As a result, in the embodiment of the present invention, when the image pattern is a specific pattern, the swing width of gate signals can be reduced compared to when the image pattern is not a specific pattern. You can reduce the difference between them. Accordingly, the embodiment of the present invention can prevent visual recognition of an afterimage in a specific pattern.

도 4는 도 1의 전압 공급부의 전압 제어부와 게이트로우전압 공급부를 상세히 보여주는 블록도이다. 도 4를 참조하면, 전압 공급부(50)는 전압 제어부(110)와 게이트로우전압 공급부(120)를 포함한다.4 is a block diagram illustrating in detail a voltage control unit and a gate low voltage supply unit of the voltage supply unit of FIG. 1. Referring to FIG. 4, the voltage supply unit 50 includes a voltage control unit 110 and a gate low voltage supply unit 120.

전압 제어부(110)는 모드신호(MODE)에 따라 제1 및 제2 피드백 전압들(FB1, FB2) 중 어느 하나를 게이트로우전압 공급부(120)로 출력한다. 전압 제어부(110)는 제1 로직 레벨 전압의 모드신호(MODE)가 입력되는 경우 제1 피드백 전압(FB1)을 게이트로우전압 공급부(120)로 출력할 수 있다. 전압 제어부(110)는 제2 로직 레벨 전압의 모드신호(MODE)가 입력되는 경우 제2 피드백 전압(FB2)을 게이트로우전압 공급부(120)로 출력할 수 있다.The voltage control unit 110 outputs one of the first and second feedback voltages FB1 and FB2 to the gate low voltage supply unit 120 according to the mode signal MODE. When the mode signal MODE of the first logic level voltage is input, the voltage controller 110 may output the first feedback voltage FB1 to the gate low voltage supply unit 120. When the mode signal MODE of the second logic level voltage is input, the voltage controller 110 may output the second feedback voltage FB2 to the gate low voltage supply unit 120.

구체적으로, 전압 제어부(110)는 제1 및 제2 피드백 전압 공급부들(111, 112), 및 스위치(SW)를 포함할 수 있다. 제1 피드백 전압 공급부(111)는 제1 피드백 전압을 생성하여 제1 단자(T1)로 공급한다. 제2 피드백 전압 공급부(112)는 제2 피드백 전압을 생성하여 제2 단자(T2)로 공급한다. 제1 단자(T1)는 제1 피드백 전압 공급부(111)에 접속되고, 제2 단자(T2)는 제2 피드백 전압 공급부(112)에 접속되며, 출력 단자(OT)에 접속될 수 있다. 스위치(SW)는 모드신호(MODE)에 따라 제1 단자(T1), 제2 단자(T2) 및 출력 단자(OT)의 접속을 제어한다. 스위치(SW)는 제1 로직 레벨 전압의 모드신호(MODE)가 입력되는 경우 제1 단자(T1)와 출력 단자(OT)를 접속시킨다. 이 경우, 제1 피드백 전압이 게이트로우전압 공급부(120)에 공급된다. 스위치(SW)는 제2 로직 레벨 전압의 모드신호(MODE)가 입력되는 경우 제2 단자(T2)와 출력 단자(OT)를 접속시킨다. 이 경우, 제2 피드백 전압이 게이트로우전압 공급부(120)에 공급된다.Specifically, the voltage control unit 110 may include first and second feedback voltage supply units 111 and 112 and a switch SW. The first feedback voltage supply unit 111 generates a first feedback voltage and supplies it to the first terminal T1. The second feedback voltage supply unit 112 generates a second feedback voltage and supplies it to the second terminal T2. The first terminal T1 is connected to the first feedback voltage supply unit 111, the second terminal T2 is connected to the second feedback voltage supply unit 112, and may be connected to the output terminal OT. The switch SW controls the connection of the first terminal T1, the second terminal T2, and the output terminal OT according to the mode signal MODE. When the mode signal MODE of the first logic level voltage is input, the switch SW connects the first terminal T1 and the output terminal OT. In this case, the first feedback voltage is supplied to the gate low voltage supply unit 120. When the mode signal MODE of the second logic level voltage is input, the switch SW connects the second terminal T2 and the output terminal OT. In this case, the second feedback voltage is supplied to the gate low voltage supply unit 120.

구동전압 공급부(113)는 구동전압(VDD)을 생성하여 게이트로우전압 공급부(120)에 공급한다. 구동전압 공급부(113)는 도 4와 같이 전압 제어부(110)에 포함될 수 있으나, 이에 한정되지 않음에 주의하여야 한다.The driving voltage supply unit 113 generates a driving voltage VDD and supplies it to the gate low voltage supply unit 120. It should be noted that the driving voltage supply unit 113 may be included in the voltage control unit 110 as shown in FIG. 4, but is not limited thereto.

게이트로우전압 공급부(120)는 차지 펌핑 회로를 포함할 수 있다. 게이트로우전압 공급부(120)의 차지 펌핑 회로는 이미 공지된 차지 펌핑 회로들 중 하나일 수 있다. 게이트로우전압 공급부(120)는 전압 제어부(110)로부터 제1 피드백 전압(FB1)이 공급되는 경우 구동전압(VDD)에 제1 피드백 전압(FB1)을 차지 펌핑하여 제1 게이트로우전압(VGL1)을 출력할 수 있다. 게이트로우전압 공급부(120)는 전압 제어부(110)로부터 제2 피드백 전압(FB2)이 공급되는 경우 구동전압(VDD)에 제2 피드백 전압(FB2)을 차지 펌핑하여 제2 게이트로우전압(VGL2)을 출력할 수 있다.
The gate low voltage supply unit 120 may include a charge pumping circuit. The charge pumping circuit of the gate low voltage supply unit 120 may be one of known charge pumping circuits. When the first feedback voltage FB1 is supplied from the voltage control unit 110, the gate low voltage supply unit 120 charges and pumps the first feedback voltage FB1 to the driving voltage VDD to provide the first gate low voltage VGL1. Can be printed. When the second feedback voltage FB2 is supplied from the voltage control unit 110, the gate low voltage supply unit 120 charges and pumps the second feedback voltage FB2 to the driving voltage VDD to provide the second gate low voltage VGL2. Can be printed.

도 5는 제1 로직 레벨 전압의 모드신호가 전압 공급부에 입력된 경우 제k 게이트라인에 공급되는 제k 게이트신호, 공통전압, 제k 게이트라인에 접속된 어느 한 화소의 화소전극에 공급되는 전압을 보여주는 파형도이다. 도 5에는 제1 게이트로우전압(VGL1), 게이트변조전압(VGM), 및 게이트하이전압(VGH) 사이에서 스윙하는 제k 게이트신호(GSk)와 제N(N은 양의 정수) 및 제N+1 프레임 기간들 동안 제k 게이트라인에 접속된 화소(P)의 화소전극(11)에 공급되는 전압(Vdata)이 나타나 있다.5 illustrates a k-th gate signal supplied to a k-th gate line, a common voltage, and a voltage supplied to a pixel electrode of any one pixel connected to the k-th gate line when a mode signal of a first logic level voltage is input to a voltage supply unit. It is a waveform diagram showing 5 shows the k-th gate signal GSk and N (N is a positive integer) and N-th swinging between a first gate low voltage VGL1, a gate modulated voltage VGM, and a gate high voltage VGH. During the +1 frame period, the voltage Vdata supplied to the pixel electrode 11 of the pixel P connected to the k-th gate line is shown.

도 5에서는 제k 게이트신호(GSk)의 폴링 폭을 줄이기 위해, 제k 게이트신호(GSk)가 제1 게이트로우전압(VGL1)에서 게이트하이전압(VGH)으로 라이징된 다음, 게이트하이전압(VGH)에서 게이트변조전압(VGM)으로 변조된 후, 게이트변조전압(VGM)에서 제1 게이트로우전압(VGL1)으로 폴링되는 것을 예시하였으나, 본 발명의 실시예는 이에 한정되지 않는다. 즉, 본 발명의 실시예에서 게이트변조전압(VGM)은 생략될 수 있으며, 이 경우 제k 게이트신호(GSk)는 제1 게이트로우전압(VGL1)에서 게이트하이전압(VGH)으로 라이징된 후, 도 5의 점선과 같이 게이트하이전압(VGH)에서 제1 게이트로우전압(VGL1)으로 폴링될 수 있다.In FIG. 5, in order to reduce the falling width of the k-th gate signal GSk, the k-th gate signal GSk is raised from the first gate low voltage VGL1 to the gate high voltage VGH, and then the gate high voltage VGH ) Is modulated to the gate modulated voltage VGM and then polled from the gate modulated voltage VGM to the first gate low voltage VGL1, but the embodiment of the present invention is not limited thereto. That is, in the embodiment of the present invention, the gate modulation voltage VGM may be omitted, in this case, after the k-th gate signal GSk is raised from the first gate low voltage VGL1 to the gate high voltage VGH, As shown in the dotted line in FIG. 5, the gate high voltage VGH may be polled to the first gate low voltage VGL1.

도 5에서는 제N 프레임 기간 동안 정극성의 데이터전압이 화소전극(11)에 공급되고, 제N+1 프레임 기간 동안 부극성의 데이터전압이 화소전극(11)에 공급되는 것을 예시하였다. 또한, 도 5에서는 제N 프레임 기간 동안 공급되는 정극성의 데이터전압과 제N+1 프레임 기간 동안 공급되는 부극성의 데이터전압이 동일한 계조전압임에 주의하여야 한다. 정극성의 데이터전압은 공통전압(Vcom) 대비 높은 레벨의 전압이고, 부극성의 데이터전압은 공통전압(Vcom) 대비 낮은 레벨의 전압이다.In FIG. 5, it is illustrated that the data voltage of positive polarity is supplied to the pixel electrode 11 during the Nth frame period, and the data voltage of negative polarity is supplied to the pixel electrode 11 during the N+1th frame period. In addition, in FIG. 5, it should be noted that the data voltage of the positive polarity supplied during the Nth frame period and the data voltage of the negative polarity supplied during the N+1th frame period are the same gradation voltage. The positive data voltage is a voltage higher than the common voltage Vcom, and the negative data voltage is a lower voltage than the common voltage Vcom.

도 5를 참조하면, 제N 프레임 기간 동안 제k 게이트신호(GSk)가 게이트하이전압(VGH)을 갖는 기간 동안 화소전극(11)에는 정극성의 데이터전압이 공급된다. 제k 게이트신호(GSk)가 게이트변조전압(VGM)에서 제1 게이트로우전압(VGL1)으로 폴링될 때, 도 2와 같이 제k 게이트라인(Gk)과 트랜지스터(T)의 드레인 전극 간의 기생용량(Cgd)에 의해 화소전극(11)의 전압은 제1 킥백전압(kickback voltage, ΔVp1)만큼 하강한다. 제1 킥백전압(ΔVp1)은 수학식 2와 같이 정의될 수 있다.Referring to FIG. 5, during a period in which the k-th gate signal GSk has a gate high voltage VGH during an Nth frame period, a data voltage having a positive polarity is supplied to the pixel electrode 11. When the k-th gate signal GSk falls from the gate modulated voltage VGM to the first gate low voltage VGL1, the parasitic capacitance between the k-th gate line Gk and the drain electrode of the transistor T as shown in FIG. 2 By (Cgd), the voltage of the pixel electrode 11 decreases by a first kickback voltage (ΔVp1). The first kickback voltage ΔVp1 may be defined as in Equation 2.

Figure 112015000911854-pat00002
Figure 112015000911854-pat00002

수학식 2에서, "ΔVp1"은 제1 킥백전압, "Cgd"는 제k 게이트라인(Gk)과 트랜지스터(T)의 드레인전극 간의 기생용량, "Cst"는 스토리지 커패시터의 용량, "Clc"는 액정셀의 용량, "VGM"은 게이트변조전압, "VGL1"은 제1 게이트로우전압을 지시한다.In Equation 2, "ΔVp1" is the first kickback voltage, "Cgd" is the parasitic capacitance between the kth gate line Gk and the drain electrode of the transistor T, "Cst" is the capacity of the storage capacitor, and "Clc" is Capacitance of the liquid crystal cell, "VGM" denotes a gate modulated voltage, and "VGL1" denotes a first gate low voltage.

제N+1 프레임 기간 동안 제k 게이트신호(GSk)가 게이트하이전압(VGH)을 갖는 기간 동안 화소전극(11)에는 부극성의 데이터전압이 공급된다. 제k 게이트신호(GSk)가 게이트변조전압(VGM)에서 제1 게이트로우전압(VGL1)으로 폴링될 때, 도 2와 같이 제k 게이트라인(Gk)과 트랜지스터(T)의 드레인 전극 간의 기생용량(Cgd)에 의해 화소전극(11)의 전압은 제1 킥백전압(ΔVp1)만큼 하강한다.During a period in which the k-th gate signal GSk has a gate high voltage VGH during the N+1th frame period, a data voltage of negative polarity is supplied to the pixel electrode 11. When the k-th gate signal GSk falls from the gate modulated voltage VGM to the first gate low voltage VGL1, the parasitic capacitance between the k-th gate line Gk and the drain electrode of the transistor T as shown in FIG. 2 By (Cgd), the voltage of the pixel electrode 11 decreases by the first kickback voltage (ΔVp1).

한편, 제1 킥백전압(ΔVp1)으로 인하여, 제N 프레임 기간 동안 화소전극(11)의 전압과 공통전압(Vcom) 간의 전위 차(VD1)는 제N+1 프레임 기간 동안 화소전극(11)의 전압과 공통전압(Vcom) 간의 전위 차(VD2)에 비해 작다. 즉, 제1 킥백전압(ΔVp1)으로 인하여, 제N 프레임 기간 동안 화소전극(11)의 전압과 공통전압(Vcom) 간의 전위 차(VD1)와 제N+1 프레임 기간 동안 화소전극(11)의 전압과 공통전압(Vcom) 간의 전위 차(VD2) 사이에는 차이가 발생한다. 이 경우, 화상 패턴이 도 3과 같이 특정한 패턴인 경우, 정극성의 전위 차와 부극성의 전위 차 사이에 발생된 차이로 인하여, 잔상이 시인되는 문제가 발생할 수 있다.Meanwhile, due to the first kickback voltage ΔVp1, the potential difference VD1 between the voltage of the pixel electrode 11 and the common voltage Vcom during the Nth frame period is of the pixel electrode 11 during the N+1th frame period. It is smaller than the potential difference VD2 between the voltage and the common voltage Vcom. That is, due to the first kickback voltage ΔVp1, the potential difference VD1 between the voltage of the pixel electrode 11 and the common voltage Vcom during the Nth frame period and the pixel electrode 11 during the N+1th frame period A difference occurs between the potential difference VD2 between the voltage and the common voltage Vcom. In this case, when the image pattern is a specific pattern as shown in FIG. 3, due to the difference generated between the potential difference of the positive polarity and the potential difference of the negative polarity, a problem of visual recognition of an afterimage may occur.

한편, 본 발명의 실시예에서는 화소전극(11)에 공급된 정극성의 데이터전압과 공통전압(Vcom) 간의 전위 차를 정극성의 전위 차로 정의하였고, 화소전극(11)에 공급된 부극성의 데이터전압과 공통전압(Vcom) 간의 전위 차를 부극성의 전위 차로 정의하였음에 주의하여야 한다.
Meanwhile, in the exemplary embodiment of the present invention, the potential difference between the positive data voltage supplied to the pixel electrode 11 and the common voltage Vcom is defined as the positive potential difference, and the negative data voltage supplied to the pixel electrode 11 It should be noted that the potential difference between the and the common voltage (Vcom) is defined as the potential difference of the negative polarity.

도 6은 제2 로직 레벨 전압의 모드신호가 전압 공급부에 입력된 경우 제k 게이트라인에 공급되는 제k 게이트신호, 공통전압, 제k 게이트라인에 접속된 어느 한 화소의 화소전극에 공급되는 데이터전압을 보여주는 파형도이다. 도 6에는 제2 게이트로우전압(VGL2), 게이트변조전압(VGM), 및 게이트하이전압(VGH) 사이에서 스윙하는 제k 게이트신호(GSk)와 제N 및 제N+1 프레임 기간들 동안 제k 게이트라인에 접속된 화소(P)의 화소전극(11)에 공급되는 전압(Vdata)이 나타나 있다. 제2 게이트로우전압(VGL2)은 도 6과 같이 제1 게이트로우전압(VGL1)보다 높은 레벨의 전압이다.6 illustrates a k-th gate signal supplied to a k-th gate line, a common voltage, and data supplied to a pixel electrode of any one pixel connected to the k-th gate line when a mode signal of a second logic level voltage is input to the voltage supply unit. It is a waveform diagram showing the voltage. 6 shows the k-th gate signal GSk swinging between the second gate low voltage VGL2, the gate modulation voltage VGM, and the gate high voltage VGH, and during the N and N+1th frame periods. The voltage Vdata supplied to the pixel electrode 11 of the pixel P connected to the k gate line is shown. The second gate low voltage VGL2 is a voltage having a higher level than the first gate low voltage VGL1 as shown in FIG. 6.

도 6에서는 제k 게이트신호(GSk)의 폴링 폭을 줄이기 위해, 제k 게이트신호(GSk)가 제2 게이트로우전압(VGL2)에서 게이트하이전압(VGH)으로 라이징된 다음, 게이트하이전압(VGH)에서 게이트변조전압(VGM)으로 변조된 후, 게이트변조전압(VGM)에서 제2 게이트로우전압(VGL2)으로 폴링되는 것을 예시하였으나, 본 발명의 실시예는 이에 한정되지 않는다. 즉, 본 발명의 실시예에서 게이트변조전압(VGM)은 생략될 수 있으며, 이 경우 제k 게이트신호(GSk)는 제2 게이트로우전압(VGL2)에서 게이트하이전압(VGH)으로 라이징된 후, 도 6의 점선과 같이 게이트하이전압(VGH)에서 제2 게이트로우전압(VGL2)으로 폴링될 수 있다.In FIG. 6, in order to reduce the falling width of the k-th gate signal GSk, the k-th gate signal GSk is raised from the second gate low voltage VGL2 to the gate high voltage VGH, and then the gate high voltage VGH. ) Is modulated to the gate modulated voltage VGM and then polled from the gate modulated voltage VGM to the second gate low voltage VGL2, but the embodiment of the present invention is not limited thereto. That is, in the embodiment of the present invention, the gate modulation voltage VGM may be omitted, in this case, after the k-th gate signal GSk is raised from the second gate low voltage VGL2 to the gate high voltage VGH, As shown in the dotted line of FIG. 6, the gate high voltage VGH may be polled to the second gate low voltage VGL2.

도 6에서는 제N 프레임 기간 동안 정극성의 데이터전압이 화소전극(11)에 공급되고, 제N+1 프레임 기간 동안 부극성의 데이터전압이 화소전극(11)에 공급되는 것을 예시하였다. 또한, 도 6에서는 제N 프레임 기간 동안 공급되는 정극성의 데이터전압과 제N+1 프레임 기간 동안 공급되는 부극성의 데이터전압은 동일한 계조전압임에 주의하여야 한다. 정극성의 데이터전압은 공통전압(Vcom) 대비 높은 레벨의 전압이고, 부극성의 데이터전압은 공통전압(Vcom) 대비 낮은 레벨의 전압이다.In FIG. 6, it is illustrated that the data voltage of positive polarity is supplied to the pixel electrode 11 during the Nth frame period, and the data voltage of negative polarity is supplied to the pixel electrode 11 during the N+1th frame period. In addition, in FIG. 6, it should be noted that the data voltage of the positive polarity supplied during the Nth frame period and the data voltage of the negative polarity supplied during the N+1th frame period are the same gradation voltage. The positive data voltage is a voltage higher than the common voltage Vcom, and the negative data voltage is a lower voltage than the common voltage Vcom.

도 6을 참조하면, 제N 프레임 기간 동안 제k 게이트신호(GSk)가 게이트하이전압(VGH)을 갖는 기간 동안 화소전극(11)에는 정극성의 데이터전압이 공급된다. 제k 게이트신호(GSk)가 게이트변조전압(VGM)에서 제2 게이트로우전압(VGL2)으로 폴링될 때, 도 2와 같이 제k 게이트라인(Gk)과 트랜지스터(T)의 드레인 전극 간의 기생용량(Cgd)에 의해 화소전극(11)의 전압은 제2 킥백전압(kickback voltage, ΔVp2)만큼 하강한다. 제2 킥백전압(ΔVp2)은 수학식 3과 같이 정의될 수 있다.Referring to FIG. 6, during a period in which the k-th gate signal GSk has a gate high voltage VGH during an Nth frame period, a data voltage of positive polarity is supplied to the pixel electrode 11. When the k-th gate signal GSk falls from the gate modulated voltage VGM to the second gate low voltage VGL2, the parasitic capacitance between the k-th gate line Gk and the drain electrode of the transistor T as shown in FIG. 2 The voltage of the pixel electrode 11 decreases by a second kickback voltage (ΔVp2) by (Cgd). The second kickback voltage ΔVp2 may be defined as in Equation 3.

Figure 112015000911854-pat00003
Figure 112015000911854-pat00003

수학식 3에서, "ΔVp2"은 제2 킥백전압, "Cgd"는 제k 게이트라인(Gk)과 트랜지스터(T)의 드레인전극 간의 기생용량, "Cst"는 스토리지 커패시터의 용량, "Clc"는 액정셀의 용량, "VGM"은 게이트변조전압, "VGL2"은 제2 게이트로우전압을 지시한다. 제2 게이트로우전압(VGL2)이 제1 게이트로우전압(VGL1)보다 높은 레벨의 전압이기 때문에, 게이트변조전압(VGM)과 제2 게이트로우전압(VGL2) 간의 차이가 게이트변조전압(VGM)과 제1 게이트로우전압(VGL1) 간의 차이보다 작다. 이로 인해, 제2 킥백전압(ΔVp2)은 제1 킥백전압(ΔVp1)보다 작다.In Equation 3, "ΔVp2" is the second kickback voltage, "Cgd" is the parasitic capacitance between the k-th gate line Gk and the drain electrode of the transistor T, "Cst" is the capacity of the storage capacitor, and "Clc" is Capacitance of the liquid crystal cell, "VGM" denotes a gate modulated voltage, and "VGL2" denotes a second gate low voltage. Since the second gate low voltage VGL2 is a voltage higher than the first gate low voltage VGL1, the difference between the gate modulated voltage VGM and the second gate low voltage VGL2 is It is smaller than the difference between the first gate low voltages VGL1. For this reason, the second kickback voltage ΔVp2 is smaller than the first kickback voltage ΔVp1.

제N+1 프레임 기간 동안 제k 게이트신호(GSk)가 게이트하이전압(VGH)을 갖는 기간 동안 화소전극(11)에는 부극성의 데이터전압이 공급된다. 제k 게이트신호(GSk)가 게이트변조전압(VGM)에서 제2 게이트로우전압(VGL2)으로 폴링될 때, 도 2와 같이 제k 게이트라인(Gk)과 트랜지스터(T)의 드레인 전극 간의 기생용량(Cgd)에 의해 화소전극(11)의 전압은 제2 킥백전압(ΔVp2)만큼 하강한다.During a period in which the k-th gate signal GSk has a gate high voltage VGH during the N+1th frame period, a data voltage of negative polarity is supplied to the pixel electrode 11. When the k-th gate signal GSk falls from the gate modulated voltage VGM to the second gate low voltage VGL2, the parasitic capacitance between the k-th gate line Gk and the drain electrode of the transistor T as shown in FIG. 2 By (Cgd), the voltage of the pixel electrode 11 decreases by the second kickback voltage ΔVp2.

본 발명의 실시예는 화상 패턴이 특정한 패턴인 경우, 제2 게이트로우전압(VGL2)과 게이트하이전압(VGH) 사이에서 스윙하는 게이트신호(GSk)들을 게이트라인들(G1~Gn)에 출력함으로써, 제2 킥백전압(ΔVp2)을 제1 킥백전압(ΔVp1)보다 줄일 수 있다. 이로 인해, 본 발명의 실시예는 제N 프레임 기간 동안 화소전극(11)의 전압과 공통전압(Vcom) 간의 전위 차(VD3)와 제N+1 프레임 기간 동안 화소전극(11)의 전압과 공통전압(Vcom) 간의 전위 차(VD4) 사이에 차이를 도 5의 "VD1"과 "VD2" 사이에 차이보다 줄일 수 있다. 그 결과, 본 발명의 실시예는 화상 패턴이 도 3과 같이 특정한 패턴인 경우, 정극성의 전위 차와 부극성의 전위 차 사이에 발생된 차이로 인하여, 잔상이 시인되는 문제를 방지할 수 있다.
According to an exemplary embodiment of the present invention, when the image pattern is a specific pattern, the gate signals GSk swinging between the second gate low voltage VGL2 and the gate high voltage VGH are output to the gate lines G1 to Gn. , The second kickback voltage ΔVp2 may be reduced than the first kickback voltage ΔVp1. For this reason, in the embodiment of the present invention, the potential difference VD3 between the voltage of the pixel electrode 11 and the common voltage Vcom during the Nth frame period and the voltage of the pixel electrode 11 during the N+1th frame period are common. The difference between the potential difference VD4 between the voltages Vcom may be less than the difference between “VD1” and “VD2” of FIG. 5. As a result, according to the embodiment of the present invention, when the image pattern is a specific pattern as shown in FIG. 3, due to the difference generated between the potential difference of the positive polarity and the potential difference of the negative polarity, the problem of visual recognition of an afterimage can be prevented.

도 7은 본 발명의 실시예에 따른 액정표시장치의 구동방법을 보여주는 흐름도이다. 이하에서는 도 1 및 도 7을 결부하여 본 발명의 실시예에 따른 액정표시장치의 구동방법을 상세히 설명한다.7 is a flowchart illustrating a method of driving a liquid crystal display according to an exemplary embodiment of the present invention. Hereinafter, a method of driving a liquid crystal display device according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 and 7.

첫 번째로, 패턴 인식부(60)는 외부로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들(TS)을 입력받는다. 패턴 인식부(60)는 디지털 비디오 데이터(DATA)가 표시하는 화상 패턴을 분석한다. 패턴 인식부(60)는 분석된 화상 패턴이 미리 정해진 특정한 패턴에 해당하는지를 판단한다. 패턴 인식부(60)는 분석된 화상 패턴을 메모리에 저장된 특정한 패턴과 비교함으로써, 화상 패턴이 미리 정해진 특정한 패턴에 해당하는지를 판단할 수 있다. (도 7의 S101)First, the pattern recognition unit 60 receives digital video data DATA and timing signals TS from the outside. The pattern recognition unit 60 analyzes an image pattern displayed by the digital video data DATA. The pattern recognition unit 60 determines whether the analyzed image pattern corresponds to a predetermined specific pattern. The pattern recognition unit 60 may determine whether the image pattern corresponds to a predetermined specific pattern by comparing the analyzed image pattern with a specific pattern stored in the memory. (S101 in Fig. 7)

두 번째로, 패턴 인식부(60)는 화상 패턴이 분석된 화상 패턴이 미리 정해진 특정한 패턴이 아닌 경우 제1 로직 레벨 전압의 모드신호(MODE)를 출력한다. (도 7의 S102)Second, the pattern recognition unit 60 outputs the mode signal MODE of the first logic level voltage when the image pattern analyzed for the image pattern is not a predetermined specific pattern. (S102 in Fig. 7)

세 번째로, 전압 공급부(50)는 제1 로직 레벨 전압의 모드신호(MODE)가 입력되는 경우 게이트하이전압(VGH), 게이트변조전압(VGM), 및 제1 게이트로우전압(VGL1)을 게이트 구동부(20)로 출력한다. 구체적으로, 도 4와 같이 전압 공급부(50)의 전압 제어부(110)는 제1 로직 레벨 전압의 모드신호(MODE)가 입력되는 경우 제1 피드백 전압(FB1)을 게이트로우전압 공급부(120)에 출력하고, 게이트로우전압 공급부(120)는 구동전압(VDD)에 제1 피드백 전압(FB1)을 차지 펌핑하여 제1 게이트로우전압(VGL1)을 출력할 수 있다. 한편, 본 발명의 실시예에 따른 액정표시장치가 게이트신호를 변조하지 않는 경우, 전압 공급부(50)는 게이트변조전압(VGM)을 게이트 구동부(20)로 출력하지 않는다. (도 7의 S103)Third, when the mode signal MODE of the first logic level voltage is input, the voltage supply unit 50 gates the gate high voltage VGH, the gate modulation voltage VGM, and the first gate low voltage VGL1. Output to the drive unit 20. Specifically, as shown in FIG. 4, the voltage control unit 110 of the voltage supply unit 50 transmits the first feedback voltage FB1 to the gate low voltage supply unit 120 when the mode signal MODE of the first logic level voltage is input. Then, the gate low voltage supply unit 120 may charge-pump the first feedback voltage FB1 to the driving voltage VDD to output the first gate low voltage VGL1. Meanwhile, when the liquid crystal display according to the exemplary embodiment of the present invention does not modulate the gate signal, the voltage supply unit 50 does not output the gate modulated voltage VGM to the gate driver 20. (S103 in Fig. 7)

네 번째로, 게이트 구동부(20)는 전압 공급부(50)로부터 게이트하이전압(VGH), 게이트변조전압(VGM), 및 제1 게이트로우전압(VGL1)을 입력받는 경우, 도 5와 같이 게이트하이전압(VGH), 게이트변조전압(VGM), 및 제1 게이트로우전압(VGL1) 사이에서 스윙하는 게이트신호들을 생성하여 게이트라인들(G1~Gn)에 출력한다. 한편, 본 발명의 실시예에 따른 액정표시장치가 게이트신호를 변조하지 않는 경우, 게이트 구동부(20)는 전압 공급부(50)로부터 게이트하이전압(VGH)과 제1 게이트로우전압(VGL1)을 입력받으며, 게이트하이전압(VGH)과 제1 게이트로우전압(VGL1) 사이에서 스윙하는 게이트신호들을 생성하여 게이트라인들(G1~Gn)에 출력할 수 있다. (도 7의 S104)Fourth, when the gate driver 20 receives the gate high voltage VGH, the gate modulation voltage VGM, and the first gate low voltage VGL1 from the voltage supply unit 50, the gate high voltage is Gate signals swinging between the voltage VGH, the gate modulation voltage VGM, and the first gate low voltage VGL1 are generated and output to the gate lines G1 to Gn. On the other hand, when the liquid crystal display according to the embodiment of the present invention does not modulate the gate signal, the gate driver 20 inputs the gate high voltage VGH and the first gate low voltage VGL1 from the voltage supply unit 50. In response, gate signals swinging between the gate high voltage VGH and the first gate low voltage VGL1 may be generated and output to the gate lines G1 to Gn. (S104 in Fig. 7)

다섯 번째로, 패턴 인식부(60)는 화상 패턴이 분석된 화상 패턴이 미리 정해진 특정한 패턴인 경우 제2 로직 레벨 전압의 모드신호(MODE)를 출력한다. (도 7의 S105)Fifth, when the image pattern from which the image pattern is analyzed is a predetermined specific pattern, the pattern recognition unit 60 outputs the mode signal MODE of the second logic level voltage. (S105 in Fig. 7)

여섯 번째로, 전압 공급부(50)는 제2 로직 레벨 전압의 모드신호(MODE)가 입력되는 경우 게이트하이전압(VGH), 게이트변조전압(VGM), 및 제2 게이트로우전압(VGL2)을 게이트 구동부(20)로 출력한다. 제2 게이트로우전압(VGL2)은 도 6과 같이 제1 게이트로우전압(VGL1)보다 높은 레벨의 전압이다. 구체적으로, 도 4와 같이 전압 공급부(50)의 전압 제어부(110)는 제2 로직 레벨 전압의 모드신호(MODE)가 입력되는 경우 제2 피드백 전압(FB1)을 게이트로우전압 공급부(120)에 출력하고, 게이트로우전압 공급부(120)는 구동전압(VDD)에 제2 피드백 전압(FB2)을 차지 펌핑하여 제2 게이트로우전압(VGL2)을 출력할 수 있다. 한편, 본 발명의 실시예에 따른 액정표시장치가 게이트신호를 변조하지 않는 경우, 전압 공급부(50)는 게이트변조전압(VGM)을 게이트 구동부(20)로 출력하지 않는다. (도 7의 S106)Sixth, when the mode signal MODE of the second logic level voltage is input, the voltage supply unit 50 gates the gate high voltage VGH, the gate modulation voltage VGM, and the second gate low voltage VGL2. Output to the drive unit 20. The second gate low voltage VGL2 is a voltage having a higher level than the first gate low voltage VGL1 as shown in FIG. 6. Specifically, as shown in FIG. 4, when the mode signal MODE of the second logic level voltage is input, the voltage control unit 110 of the voltage supply unit 50 transmits the second feedback voltage FB1 to the gate low voltage supply unit 120. Then, the gate low voltage supply unit 120 may charge-pump the second feedback voltage FB2 to the driving voltage VDD to output the second gate low voltage VGL2. Meanwhile, when the liquid crystal display according to the exemplary embodiment of the present invention does not modulate the gate signal, the voltage supply unit 50 does not output the gate modulated voltage VGM to the gate driver 20. (S106 in Fig. 7)

일곱 번째로, 게이트 구동부(20)는 전압 공급부(50)로부터 게이트하이전압(VGH), 게이트변조전압(VGM), 및 제2 게이트로우전압(VGL2)을 입력받는 경우, 도 6과 같이 게이트하이전압(VGH), 게이트변조전압(VGM), 및 제2 게이트로우전압(VGL1) 사이에서 스윙하는 게이트신호들을 생성하여 게이트라인들(G1~Gn)에 출력한다. 한편, 본 발명의 실시예에 따른 액정표시장치가 게이트신호를 변조하지 않는 경우, 게이트 구동부(20)는 전압 공급부(50)로부터 게이트하이전압(VGH)과 제2 게이트로우전압(VGL1)을 입력받으며, 게이트하이전압(VGH)과 제2 게이트로우전압(VGL2) 사이에서 스윙하는 게이트신호들을 생성하여 게이트라인들(G1~Gn)에 출력할 수 있다. (도 7의 S107)Seventh, when the gate driver 20 receives the gate high voltage VGH, the gate modulation voltage VGM, and the second gate low voltage VGL2 from the voltage supply unit 50, the gate high voltage is Gate signals swinging between the voltage VGH, the gate modulation voltage VGM, and the second gate low voltage VGL1 are generated and output to the gate lines G1 to Gn. On the other hand, when the liquid crystal display according to the embodiment of the present invention does not modulate the gate signal, the gate driver 20 inputs the gate high voltage VGH and the second gate low voltage VGL1 from the voltage supply unit 50. In response, gate signals swinging between the gate high voltage VGH and the second gate low voltage VGL2 may be generated and output to the gate lines G1 to Gn. (S107 in Fig. 7)

이상에서 살펴본 바와 같이, 본 발명의 실시예는 화상 패턴이 미리 정해진 특정한 패턴이 아닌 경우 제1 게이트로우전압(VGL1)과 게이트하이전압(VGH) 사이를 스윙하는 게이트신호들을 게이트라인들(G1~Gn)에 출력하는 반면에, 미리 정해진 특정한 패턴인 경우 제1 게이트로우전압(VGL1)보다 높은 레벨인 제2 게이트로우전압(VGL2)과 게이트하이전압(VGH)사이를 스윙하는 게이트신호들을 게이트라인들(G1~Gn)에 출력할 수 있다. 그 결과, 본 발명의 실시예는 화상 패턴이 미리 정해진 특정한 패턴인 경우 미리 정해진 특정한 패턴이 아닌 경우보다 게이트신호의 전압 변화량을 줄일 수 있으므로, 킥백전압의 크기를 줄일 수 있다. 이로 인해, 본 발명의 실시예는 정극성의 전위 차와 부극성의 전위 차 사이의 차이를 줄일 수 있으므로, 잔상이 시인되는 문제를 방지할 수 있다.As described above, according to the exemplary embodiment of the present invention, when the image pattern is not a predetermined specific pattern, gate signals swinging between the first gate low voltage VGL1 and the gate high voltage VGH are converted to the gate lines G1 to Gn), while in the case of a predetermined specific pattern, gate signals swinging between the second gate low voltage VGL2 and the gate high voltage VGH, which are higher than the first gate low voltage VGL1, are gate lines. It can be output to the fields (G1 to Gn). As a result, in the embodiment of the present invention, when the image pattern is a predetermined specific pattern, the voltage change amount of the gate signal can be reduced compared to when the image pattern is not a predetermined specific pattern, and thus the magnitude of the kickback voltage can be reduced. For this reason, the embodiment of the present invention can reduce the difference between the potential difference of the positive polarity and the potential difference of the negative polarity, so that the problem of visual recognition of an afterimage can be prevented.

한편, 본 발명의 실시예에서는 설명의 편의를 위해 게이트 온 전압이 게이트하이전압이고, 제1 게이트 오프 전압이 제1 게이트로우전압이며, 제2 게이트 오프 전압이 제2 게이트로우전압인 것을 중심으로 설명하였다.Meanwhile, in the embodiment of the present invention, for convenience of explanation, the gate-on voltage is the gate high voltage, the first gate-off voltage is the first gate low voltage, and the second gate-off voltage is the second gate low voltage. Explained.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be appreciated by those skilled in the art through the above description that various changes and modifications can be made without departing from the technical idea of the present invention. Therefore, the technical scope of the present invention should not be limited to the content described in the detailed description of the specification, but should be determined by the claims.

10: 표시패널 11: 화소전극
12: 공통전극 13: 액정셀
Cst: 스토리지 커패시터 T: 트랜지스터
20: 게이트 구동부 30: 데이터 구동부
40: 타이밍 제어부 50: 전압 공급부
60: 패턴 인식부 110: 전압 제어부
120: 게이트로우전압 공급부10: display panel 11: pixel electrode
12: common electrode 13: liquid crystal cell
Cst: storage capacitor T: transistor
20: gate driver 30: data driver
40: timing control unit 50: voltage supply unit
60: pattern recognition unit 110: voltage control unit
120: gate low voltage supply

Claims (9)

데이터라인들 및 게이트라인들에 접속되는 화소들을 포함하는 표시패널;
상기 게이트라인들에 게이트신호들을 공급하는 게이트 구동부;
디지털 비디오 데이터가 표시하는 화상 패턴이 미리 정해진 잔상 시인 패턴이 아닌 경우 제1 로직 레벨 전압의 모드신호를 출력하며, 상기 화상 패턴이 상기 잔상 시인 패턴인 경우 제2 로직 레벨 전압의 모드신호를 출력하는 패턴 인식부; 및
상기 제1 로직 레벨 전압의 모드신호가 입력되는 경우 게이트 온 전압과 제1 게이트 오프 전압을 상기 게이트 구동부에 공급하고, 상기 제2 로직 레벨 전압의 모드신호가 입력되는 경우 상기 게이트 온 전압과, 상기 제1 게이트 오프 전압 보다 높은 레벨의 제2 게이트 오프 전압을 상기 게이트 구동부에 공급하는 전압 공급부를 구비하고,
상기 화상 패턴이 상기 잔상 시인 패턴이 아닌 경우, 상기 게이트 구동부는 상기 게이트 온 전압과 상기 제1 게이트 오프 전압 사이에서 스윙하는 제1 스윙폭을 갖는 상기 게이트신호들을 상기 게이트라인들에 출력하고,
상기 화상 패턴이 상기 잔상 시인 패턴인 경우, 상기 게이트 구동부는 상기 게이트 온 전압과 상기 제2 게이트 오프 전압 사이에서 스윙하고 상기 제1 스윙폭보다 작은 제2 스윙폭을 갖는 상기 게이트신호들을 상기 게이트라인들에 출력하는 액정표시장치.A display panel including pixels connected to data lines and gate lines;
A gate driver supplying gate signals to the gate lines;
Outputting a mode signal of a first logic level voltage when the image pattern displayed by digital video data is not a predetermined afterimage viewing pattern, and outputting a mode signal of a second logic level voltage when the image pattern is the afterimage viewing pattern. A pattern recognition unit; And
When the mode signal of the first logic level voltage is input, a gate-on voltage and a first gate-off voltage are supplied to the gate driver, and when the mode signal of the second logic level voltage is input, the gate-on voltage and the A voltage supply unit for supplying a second gate-off voltage of a level higher than the first gate-off voltage to the gate driver,
When the image pattern is not the afterimage viewing pattern, the gate driver outputs the gate signals having a first swing width swinging between the gate-on voltage and the first gate-off voltage to the gate lines,
When the image pattern is the afterimage viewing pattern, the gate driver swings between the gate-on voltage and the second gate-off voltage and transmits the gate signals having a second swing width smaller than the first swing width to the gate line. A liquid crystal display that outputs to the field. 제 1 항에 있어서,
상기 화상 패턴이 상기 잔상 시인 패턴이 아닌 경우, 상기 제1 스윙폭을 갖는 게이트신호가 각 박막트랜지스터를 통해 공급되는 각 화소에서의 화소전극의 전압이 제1 킥백전압만큼 하강하고,
상기 화상 패턴이 상기 잔상 시인 패턴인 경우, 상기 제2 스윙폭을 갖는 게이트신호가 각 박막트랜지스터를 통해 공급되는 각 화소에서의 화소전극의 전압은 상기 제1 킥백전압보다 작은 제2 킥백전압만큼 하강하는 액정표시장치.The method of claim 1,
When the image pattern is not the afterimage viewing pattern, the voltage of the pixel electrode in each pixel to which the gate signal having the first swing width is supplied through each thin film transistor decreases by a first kickback voltage,
When the image pattern is the afterimage viewing pattern, the voltage of the pixel electrode in each pixel supplied through each thin film transistor in which the gate signal having the second swing width is lowered by a second kickback voltage smaller than the first kickback voltage Liquid crystal display. 제 1 항에 있어서,
상기 전압 공급부는,
상기 제1 로직 레벨 전압의 모드신호가 입력되는 경우 제1 피드백 전압을 출력하고, 상기 제2 로직 레벨 전압의 모드신호가 입력되는 경우 제2 피드백 전압을 출력하는 전압 제어부; 및
구동전압에 상기 제1 피드백 전압을 차지 펌핑하여 제1 게이트 오프 전압을 출력하거나, 상기 구동전압에 상기 제2 피드백 전압을 차지 펌핑하여 제2 게이트 오프 전압을 출력하는 게이트 오프 전압 출력부를 포함하는 액정표시장치.The method of claim 1,
The voltage supply unit,
A voltage controller configured to output a first feedback voltage when the mode signal of the first logic level voltage is input and output a second feedback voltage when the mode signal of the second logic level voltage is input; And
Liquid crystal comprising a gate-off voltage output unit configured to charge-pump the first feedback voltage to a driving voltage to output a first gate-off voltage, or charge-pump the second feedback voltage to the driving voltage to output a second gate-off voltage Display device. 삭제delete 삭제delete 디지털 비디오 데이터가 표시하는 화상 패턴이 미리 정해진 잔상 시인 패턴인지 판단하는 단계;
상기 화상 패턴이 상기 잔상 시인 패턴이 아닌 경우 게이트 온 전압과 제1 게이트 오프 전압 사이에서 스윙하는 제1 스윙폭을 갖는 게이트신호들을 게이트라인들에 출력하는 단계; 및
상기 화상 패턴이 상기 잔상 시인 패턴인 경우 상기 게이트 온 전압과, 상기 제1 게이트 오프 전압보다 높은 레벨의 제2 게이트 오프 전압 사이에서 스윙하고, 상기 제1 스윙폭보다 작은 제2 스윙폭을 갖는 게이트신호들을 상기 게이트라인들에 출력하는 단계를 포함하는 액정표시장치의 구동방법.Determining whether an image pattern displayed by the digital video data is a predetermined afterimage viewing pattern;
Outputting gate signals having a first swing width swinging between a gate-on voltage and a first gate-off voltage to gate lines when the image pattern is not the afterimage viewing pattern; And
When the image pattern is the afterimage viewing pattern, a gate swings between the gate-on voltage and a second gate-off voltage higher than the first gate-off voltage, and has a second swing width smaller than the first swing width. And outputting signals to the gate lines. 제 6 항에 있어서,
상기 화상 패턴이 상기 잔상 시인 패턴이 아닌 경우, 상기 제1 스윙폭을 갖는 게이트신호가 각 박막트랜지스터를 통해 공급되는 각 화소에서의 화소전극의 전압이 제1 킥백전압만큼 하강하고,
상기 화상 패턴이 상기 잔상 시인 패턴인 경우, 상기 제2 스윙폭을 갖는 게이트신호가 각 박막트랜지스터를 통해 공급되는 각 화소에서의 화소전극의 전압은 상기 제1 킥백전압보다 작은 제2 킥백전압만큼 하강하는 액정표시장치의 구동방법.The method of claim 6,
When the image pattern is not the afterimage viewing pattern, the voltage of the pixel electrode in each pixel to which the gate signal having the first swing width is supplied through each thin film transistor decreases by a first kickback voltage,
When the image pattern is the afterimage viewing pattern, the voltage of the pixel electrode in each pixel supplied through each thin film transistor in which the gate signal having the second swing width is lowered by a second kickback voltage smaller than the first kickback voltage A method of driving a liquid crystal display device. 제 6 항에 있어서,
상기 화상 패턴이 상기 잔상 시인 패턴이 아닌 경우 상기 제1 스윙폭을 갖는 게이트신호들을 상기 게이트라인들에 출력하는 단계는,
상기 화상 패턴이 상기 잔상 시인 패턴이 아닌 경우 제1 로직 레벨 전압의 모드신호를 출력하는 단계;
상기 제1 로직 레벨 전압의 모드신호에 따라 상기 게이트 온 전압과 상기 제1 게이트 오프 전압을 출력하는 단계; 및
상기 게이트 온 전압과 상기 제1 게이트 오프 전압에 따라 상기 게이트 온 전압과 상기 제1 게이트 오프 전압 사이에서 스윙하는 상기 제1 스윙폭을 갖는 게이트신호들을 상기 게이트라인들에 출력하는 단계를 포함하는 액정표시장치의 구동방법.The method of claim 6,
When the image pattern is not the afterimage viewing pattern, outputting the gate signals having the first swing width to the gate lines,
Outputting a mode signal of a first logic level voltage when the image pattern is not the afterimage viewing pattern;
Outputting the gate-on voltage and the first gate-off voltage according to the mode signal of the first logic level voltage; And
And outputting gate signals having the first swing width swinging between the gate-on voltage and the first gate-off voltage to the gate lines according to the gate-on voltage and the first gate-off voltage. How to drive a display device. 제 6 항에 있어서,
상기 화상 패턴이 상기 잔상 시인 패턴인 경우 상기 제2 스윙폭을 갖는 게이트신호들을 상기 게이트라인들에 출력하는 단계는,
상기 화상 패턴이 상기 잔상 시인 패턴인 경우 제2 로직 레벨 전압의 모드신호를 출력하는 단계;
상기 제2 로직 레벨 전압의 모드신호에 따라 상기 게이트 온 전압과 상기 제2 게이트 오프 전압을 출력하는 단계; 및
상기 게이트 온 전압과 상기 제2 게이트 오프 전압에 따라 상기 게이트 온 전압과 상기 제2 게이트 오프 전압 사이에서 스윙하는 상기 제2 스윙폭을 갖는 게이트신호들을 상기 게이트라인들에 출력하는 단계를 포함하는 액정표시장치의 구동방법.The method of claim 6,
When the image pattern is the afterimage viewing pattern, outputting the gate signals having the second swing width to the gate lines,
Outputting a mode signal of a second logic level voltage when the image pattern is the afterimage viewing pattern;
Outputting the gate-on voltage and the second gate-off voltage according to the mode signal of the second logic level voltage; And
And outputting gate signals having the second swing width swinging between the gate-on voltage and the second gate-off voltage to the gate lines according to the gate-on voltage and the second gate-off voltage. How to drive a display device.
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