KR102194235B1 - 박막 트랜지스터 및 그 구동 방법 - Google Patents

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Abstract

박막 트랜지스터 및 그 구동 방법이 개시된다. 개시된 박막 트랜지스터는, 채널층과, 채널층 하부에 위치되어 채널층의 제1영역을 구동하도록 마련된 하부 게이트 전극 및, 채널층 상부에 위치되어 채널층의 제2영역을 구동하도록 마련된 상부 게이트 전극를 포함한다. 박막 트랜지스터는 하부 게이트 전극과 상부 게이트 전극을 이용하여 하나의 채널층의 전도도를 제어한다.

Description

박막 트랜지스터 및 그 구동 방법{Thin film transistor and method for driving the same}
박막 트랜지스터 및 그 구동 방법에 관한 것으로, 온/오프 듀티비를 개선할 수 있도록 된 박막 트랜지스터 및 그 구동 방법에 관한 것이다.
박막 트랜지스터는 전자 기기 분야에서 스위칭소자(switching devie)나 구동 소자(driving device)로 널리 사용된다. 예를 들어, 박막 트랜지스터는 디스플레이의 화소에 스위칭 소자로 사용될 수 있다.
이러한 디스플레이의 화소에 스위칭 소자로 일반적인 박막 트랜지스터 사용시, 박막 트랜지스터가 동작(turn-on)하는 시간보다 동작하지 않는(turn-off) 시간이 대부분을 차지하기 때문에, 박막 트랜지스터의 온/오프 듀티비(on/off duty ratio)가 매우 작다. 즉, 박막 트랜지스터의 게이트(gate)에 대부분의 시간동안 턴-오프(turn-off) 전압이 인가된다.
예를 들어, 박막 트랜지스터를 이용하는 능동행렬(active matrix) 디스플레이의 경우, 1프레임(frame)에 할당된 시간(1/프레임 주파수)을 다시 총 게이트 밴선의 수로써 분할한 시간 동안 1개의 게이트 배선에 턴-온(turn-on) 전압을 인가하여 그 배선에 연결된 박막 트랜지스터를 턴-온시켜 전압 또는 전류가 전달되도록 한다.
예를 들어, 120Hz, 풀에이치디(FHD: 1920*1080) 해상도를 가지는 경우의 온/오프 듀티비(on/off duty ration)는 다음과 같다. 1 프레임 (= 1/120)은 8.3msec, 박막 트랜지스터의 턴-온 시간은 8.3msec/1080 = 7.7 μsec이므로, 이로부터 얻어지는 온/오프 듀티비는 대략 0.001 즉, 약 0.1%가 된다.
이와 같이, 박막 트랜지스터는 1프레임에서 짧은 시간 동안만 턴-온 되고, 나머지 대부분의 시간은 박막 트랜지스터가 동작하지 않는 턴-오프 시간이 차지하며, 이러한 턴-온/오프 동작은 매 프레임마다 반복하게 되므로, 박막 트랜지스터 온/오프 듀티비가 매우 낮게 된다.
일반적인 n형 박막 트랜지스터에서는 대부분의 턴-오프 시간 동안 게이트에 음(-)의 전압이 인가되고, 이에 따라 게이트 절연층과 채널층(active layer) 사이의 계면(interface) 또는 게이트 절연층 내부에 정공(hole)이 트랩(trap)되는 시간이 디트랩(detrap)되는 시간보다 길어지게 되고, 시간이 지날수록 트랩된 정공의 양이 축적되어 박막 트랜지스터의 문턱전압이 음(-)의 방향으로 이동하여 신뢰성이 악화된다. 반대로, p형 박막 트랜지스터에서는 대부분의 턴-오프 시간 동안 게이트에 양(+)의 전압이 인가되고, 이에 따라 게이트 절연층과 채널층 사이의 계면 또는 게이트 절연층 내부에 전자(electron)가 트랩되는 시간이 디트랩되는 시간보다 길어지게 되고, 시간이 지날수록 트랩된 전자의 양이 축적되어, 시간이 지날수록 박막 트랜지스터의 문턱전압이 양(+)의 방향으로 이동하여 신뢰성이 악화된다.
이와 같이, 박막 트랜지스터의 온/오프 듀티비가 매우 작은 경우, 게이트 절연층과 채널층 사이의 계면 또는 게이트 절연층 내부에 캐리어(carrier)인 정공 또는 전자가 트랩되고, 시간이 지날수록 박막 트랜지스터의 문턱 전압이 이동하여 신뢰성이 악화된다.
온/오프 듀티비를 개선하여 문턱 전압의 변화가 없는 고신뢰성을 확보하도록 된 박막 트랜지스터 및 그 구동 방법, 이 박막 트랜지스터를 포함하는 디스플레이를 제공한다.
본 발명의 실시예에 따른 박막 트랜지스터는, 채널층과; 상기 채널층 하부에 위치되어, 상기 채널층의 제1영역을 구동하도록 마련된 하부 게이트 전극; 및 상기 채널층 상부에 위치되어, 상기 채널층의 제2영역을 구동하도록 마련된 상부 게이트 전극;를 포함하며, 상기 하부 게이트 전극과 상부 게이트 전극을 이용하여 하나의 채널층의 전도도를 제어하도록 마련된다.
상기 하부 게이트 전극과 상부 게이트 전극은 상기 채널층을 사이에 두고 일부 영역이 서로 오버랩 되도록 마련될 수 있다.
상기 하부 게이트 전극 및 상부 게이트 전극 각각은 단일 게이트 전극으로서, 상기 채널층을 사이에 두고, 일부 영역이 서로 오버랩 되도록 위치되며 서로 반대 방향으로 연장되는 구조일 수 있다.
상기 하부 게이트 전극은 서로 이격된 제1 및 제2하부 게이트 전극을 구비하며, 상기 상부 게이트 전극은 상기 제1 및 제2하부 게이트 전극 사이에 위치하며, 양단 일부가 각각 상기 채널층을 사이에 두고 상기 제1 및 제2하부 게이트 전극 일부와 오버랩 되도록 마련될 수 있다.
상기 상부 게이트 전극은 서로 이격된 제1 및 제2상부 게이트 전극을 구비하며, 상기 하부 게이트 전극은 상기 제1 및 제2상부 게이트 전극 사이에 위치하며, 양단 일부가 각각 상기 채널층을 사이에 두고 상기 제1 및 제2상부 게이트 전극 일부와 오버랩 되도록 마련될 수 있다.
상기 하부 게이트 전극과 상부 게이트 전극은 상기 채널층을 사이에 두고, 서로 오버랩되는 영역이 존재하지 않도록 마련될 수 있다.
상기 하부 게이트 전극은 서로 이격된 제1 및 제2하부 게이트 전극을 구비하며, 상기 상부 게이트 전극은 상기 제1 및 제2하부 게이트 전극 사이에 위치할 수 있다.
상기 상부 게이트 전극은 서로 이격된 제1 및 제2상부 게이트 전극을 구비하며, 상기 하부 게이트 전극은 상기 제1 및 제2상부 게이트 전극 사이에 위치할 수 있다.
상기 제1영역과 제2영역은 서로 공유되는 영역을 포함할 수 있다.
상기 제1영역과 제2영역은 서로 공유되는 영역을 포함하지 않을 수 있다.
이때, 상기 제1영역과 제2영역의 이격 거리는 상기 하부 게이트 전극과 상기 상부 게이트 전극에 동시에 턴-온 전압 인가시, 상기 채널층을 통하여 소스 전극과 드레인 전극 사이에 전류가 흐르는 범위 내일 수 있다.
상기 하부 게이트 전극은 기판 상에 형성되고, 상기 하부 게이트 전극 상에 형성된 게이트 절연층과; 상기 게이트 절연층 상에 형성된 상기 채널층과; 상기 채널층의 양단에 컨택되게 형성된 소스 전극 및 드레인 전극과; 상기 채널층을 덮는 보호층;을 포함하며, 상기 상부 게이트 전극은 상기 보호층 상에 형성될 수 있다.
상기 채널층과 보호층 사이에 식각정지층;을 더 포함할 수 있다.
상기 보호층은 상기 채널층에 직접적으로 컨택될 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터는 디스플레이의 화소에 스위칭 소자로 사용될 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터 구동 방법에 따르면, 디스플레이의 화소에 스위칭 소자로 사용될 때, 매 프레임마다, 턴-온 시간 동안에는 하부 게이트 전극과 상부 게이트 전극 둘 다에 턴-온 전압을 인가시켜 전류를 흘러주며, 턴-오프 시간 동안에는 하부 게이트 전극과 상부 게이트 전극 중 어느 하나에만 턴-오프 전압을 인가하여 박막 트랜지스터를 턴-오프시키며, 턴-오프시 상기 상부 게이트 전극 및 하부 게이트 전극에 턴-오프 전압이 프레임별로 교대로 입력되도록 구동된다.
매 프레임마다 턴-온 시간동안 상기 상부 게이트 전극 및 하부 게이트 전극 둘 다에 턴-온 전압이 인가되고, 턴-오프 시간동안 상기 상부 게이트 전극 및 하부 게이트 전극 중 어느 하나에는 턴-온 전압, 나머지 하나에는 턴-오프 전압이 프레임별로 교대로 인가될 수 있다.
매 프레임마다 턴-온 시간동안 상기 상부 게이트 전극 및 하부 게이트 전극 둘 다에 턴-온 전압이 인가되고, 턴-오프 시간동안 상기 상부 게이트 전극 및 하부 게이트 전극 중 어느 하나에는 턴-오프 전압, 나머지 하나에는 소정의 전압이 프레임별로 교대로 인가될 수 있다.
상기 디스플레이는 능동행렬 디스플레이로서, 한 프레임에 할당된 시간을 총 유효 게이트 배선의 수로써 분할한 시간 동안 해당 게이트 배선에 연결된 박막 트랜지스터의 상부 게이트 전극 및 하부 게이트 전극에 동시에 턴-온 전압을 인가하며, 턴-온 시간은 한 프레임에 할당된 시간을 총 유효 게이트 배선의 수로써 분할한 시간에 해당할 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터 및 그 구동 방법에 따르면, 상부 게이트 전극과 하부 게이트 전극을 이용하여 하나의 채널층을 구동하며, 턴-온 전압 인가 시간과 턴-오프 전압 인가 시간에 거의 차이가 없으므로, 온/오프 듀티 시간이 거의 동일하여 문턱 전압에 변화가 거의 없는 고신뢰성 박막 트랜지스터를 구현할 수 있다.
도 1 내지 도 9는 본 발명의 다양한 실시예에 따른 박막 트랜지스터를 보여주는 단면도이다.
도 10은 본 발명의 실시예에 따른 박막 트랜지스터를 포함하는 디스플레이의 일예를 개략적으로 보여준다.
도 11a 및 도 11b는 본 발명의 실시예에 따른 박막 트랜지스터를 디스플레이의 화소에 스위칭 소자로 사용할 때의 구동 방법들을 보여준다.
도 12는 비교예로서, 디스플레이의 화소에 스위칭 소자로 일반적인 박막 트랜지스터를 사용할 때의 구동 방법을 보여준다.
도 13a 및 도 13b는 각각 기존의 박막 트랜지스터가 n형 박막 트랜지스터로 구성될 때, 게이트에 음의 전압(-20V)이 인가되어 2시간 경과할 때까지의 소스 드레인 전류의 변화와 문턱 전압의 변화(△Vth)를 보여준다.
도 14는 본 발명의 실시예에 따른 박막 트랜지스터의 상부 게이트와 하부 게이트에 인가되는 전압에 따른 동작 특성을 보여준다.
도 15a 및 도 15b는 본 발명의 실시예에 따른 박막 트랜지스터와 구동 방법으로 상부 게이트와 하부 게이트에 전압이 인가되어 2시간 경과할 때까지의 소스, 드레인 전류의 변화와 문턱 전압의 변화(△Vth)를 보여준다.
이하, 첨부된 도면들을 참조하면서, 본 발명의 실시예에 따른 박막 트랜지스터 및 그 구동 방법을 상세히 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 나타내며, 도면상에서 각 구성요소의 크기나 두께 등은 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에서 "상부"나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1 내지 도 6은 본 발명의 다양한 실시예에 따른 박막 트랜지스터를 보여주는 단면도이다.
도 1 내지 도 6을 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터는, 하부 게이트 전극(30)과 상부 게이트 전극(90)을 이용하여 하나의 채널층(40)의 전도도를 제어하도록 마련된 것으로, 채널층(40)과, 이 채널층(40)의 하부에 위치되어 채널층(40)의 일부 영역 즉, 제1영역(A)을 구동하도록 마련된 하부 게이트 전극(30)과, 상기 채널층(40) 상부에 위치되어 상기 채널층(40)의 다른 영역을 포함하는 영역 즉, 제2영역(B)을 구동하도록 마련된 상부 게이트 전극(90)을 포함한다. 여기서, 상기 제1영역(A)과 제2영역(B)은 서로 공유되는 영역을 포함할 수 있다. 상기 제1영역(A)과 제2영역(B)은 서로 공유되는 영역을 포함하지 않을 수 있으며, 이때의 제1영역(A)과 제2영역(B)의 이격은 하부 게이트 전극(30)과 상부 게이트 전극(90)에 동시에 턴-온 전압 인가시, 채널층(40)을 통하여 제1전극(60) 및 제2전극(70) 사이에 전류를 흐르게 할 수 있는 범위 내일 수 있다. 상기 제1전극(60) 및 제2전극(70) 중 어느 하나는 소스 전극, 나머지 하나는 드레인 전극일 수 있다.
상기 하부 게이트 전극(30)은 기판(10) 상에 형성되고, 하부 게이트 전극(30) 상에 게이트 절연층(20)이 형성될 수 있다. 상기 게이트 절연층(20) 상에 채널층(40)이 형성될 수 있다. 채널층(40)의 양단에 컨택되게 제1전극(60) 및 제2전극(70)이 채널층(40) 상에 형성될 수 있다. 상기 제1전극(60) 및 제2전극(70) 사이에서 채널층(40)을 덮도록 보호층(50)이 형성될 수 있다. 상기 보호층(50)은 제1전극(60) 및 제2전극(70) 상으로 확장되어 오버랩되게 형성될 수 있다. 이와 같이, 상기 보호층(50)은 채널층(40), 제1전극(60) 및 제2전극(70)을 덮도록 게이트 절연층(20) 상에 형성될 수 있다. 본 발명의 실시예에 따른 박막 트랜지스터는 보호층(50)이 도 1 내지 도 6에서와 같이 채널층(40)에 직접적으로 컨택되도록 보호층(50)을 형성한 구조를 가지거나, 도 7 내지 도 9를 참조로 후술하는 다른 실시예들에서와 같이, 보호층(50)과 채널층(40) 사이에 식각 정지층(etch stop layer:55) 등을 더 구비하는 구조를 가질 수 있다. 상기 상부 게이트 전극(90)은 제1전극(60) 및 제2전극(70) 사이의 채널층(40) 상방에 위치하도록 보호층(50) 상에 형성될 수 있다. 상부 게이트 전극(90)은 제1전극(60) 또는 제2전극(70)과 보호층(50)을 사이에 두고 오버랩되게 연장될 수 있다. 도 1에서는 하부 게이트 전극(30)이 게이트 절연층(20)을 사이에 두고 제1전극(60)과 일부 오버랩되도록 형성되며, 상부 게이트 전극(90)이 보호층(50)을 사이에 두고 제2전극(70)과 일부 오버랩되게 형성된 경우를 예시적으로 보여준다. 여기서, 하부 게이트 전극(30)은 채널층(40) 하방에 제1전극(60)과 오버랩되지 않도록 형성될 수도 있다. 또한, 상부 게이트 전극(90)은 채널(40) 상방에 제2전극(70)과 오버랩되지 않도록 형성될 수 있다.
상기 기판(10)은 반도체 소자를 제조하는데 사용되는 기판일 수 있다. 예를 들어, 상기 기판(10)은 유리 기판, 플라스틱 기판, 실리콘 기판 중 어느 하나일 수 있다. 상기 기판(10) 표면에는 산화층, 예를 들어 실리콘 기판을 열산화하여 형성된 실리콘 산화층이 더 형성될 수 있다.
상기 상부 게이트 전극(90) 및 하부 게이트 전극(30)은 채널층(40)의 전기적 특성을 제어하기 위한 것으로, 전도성 물질 예컨대, 금속, 합금, 전도성 금속 산화물, 전도성 금속 질화물 등으로 형성될 수 있다. 예를 들어, Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속이나 이들을 포함하는 합금, IZO(InZnO) 또는 AZO(AlZnO)와 같은 전도성 산화물 등으로 형성될 수 있다.
상기 게이트 절연층(20)은 반도체 소자에 사용되는 절연 물질을 사용하여 형성될 수 있다. 예를 들어, 게이트 절연층(20)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화물보다 유전율이 큰 고유전물질 예컨대, HfO2, Al2O3, Si3N4 또는 이들의 혼합물 등으로 형성될 수 있다.
상기 채널층(40)은, 산화물 반도체, 질화물 반도체, 유기 반도체, C, Si, Ge, SiGe, GaN, GaAs, InSb, InP, CdS등의 3족, 4족, 5족 반도체 및 그 화합물, 카본 나노튜브, 그래핀, 전이금속 다이칼코지나이드 물질 등, 다양한 물질로 이루어질 수 있다. 예를 들어, 채널층(40)은, 질산화물 반도체, 즉, ZnON에 다양한 물질 성분을 도핑하여 형성될 수 있다.
상기 제1전극(60) 및 제2전극(70)은 전도성 물질 예컨대, 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물 등으로 형성될 수 있다. 예를 들어, Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속이나 이들을 포함하는 합금, IZO(InZnO) 또는 AZO(AlZnO)와 같은 전도성 산화물 등으로 형성될 수 있다. 상기 제1전극(60) 및 제2전극(70)은 단일층 또는 다중층 구조일 수 있다.
상기 보호층(50)은 예를 들어, 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기절연층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터를 구성하는 기판(10), 하부 게이트 전극(30), 게이트 절연층(20), 채널층(40), 상부 게이트 전극(90), 제1전극(60), 제2전극(70), 보호층(50), 상부 게이트 전극(90)은 박막 트랜지스터를 제조하는데 사용되는 다양한 물질로 구성될 수 있으며, 상기에서 예시한 물질에 한정되는 것은 아니다.
본 발명의 실시예에 따른 박막 트랜지스터에 있어서, 하부 게이트 전극(30)과 상부 게이트 전극(90)은 도 1 내지 도 3에서와 같이, 채널층(40)을 사이에 두고 일부 영역이 서로 오버랩 되거나, 도 4 내지 도 6에서와 같이, 서로 전혀 오버랩 되지 않는 구조로 형성될 수 있다. 또한, 본 발명의 실시예에 따른 박막 트랜지스터에 있어서, 하부 게이트 전극(30) 및 상부 게이트 전극(90)은 각각 도 1 및 도 4에서와 같이 단일 게이트 전극으로 이루어지거나, 도 2, 도 3, 도 5, 도 6에서와 같이, 어느 하나가 서로 이격된 복수의 게이트 전극을 포함하는 구조로 이루어질 수 있다.
도 1을 참조하면, 상기 하부 게이트 전극(30) 및 상부 게이트 전극(90) 각각은 단일 게이트 전극으로서, 채널층(40)을 사이에 두고, 일부 영역이 서로 오버랩 되도록 위치하며, 서로 반대 방향으로 연장되는 구조로 형성될 수 있다. 도 1에서 S는 하부 게이트 전극(30)과 상부 게이트 전극(90)이 오버랩되는 영역의 폭을 나타낸다.
도 2를 참조하면, 상기 하부 게이트 전극(30)은 채널층(40) 아래에서 d 만큼 서로 이격된 제1 및 제2하부 게이트 전극(30)을 구비하며, 상부 게이트 전극(90)은 제1 및 제2하부 게이트 전극(31)(33) 사이에 위치하도록 채널층(40) 상방에 형성하며, 상부 게이트 전극(90)의 양단 일부가 채널층(40)을 사이에 두고 제1 및 제2하부 게이트 전극(30) 일부 영역과 오버랩 되도록 형성될 수 있다. 도 2에서 S1은 제1하부 게이트 전극(31)과 상부 게이트 전극(90)이 오버랩 되는 영역의 폭, S2는 제2하부 게이트 전극(33)과 상부 게이트 전극(90)이 오버랩 되는 영역의 폭을 나타낸다.
도 2에서와 같이, 상부 게이트 전극(90)으로 단일 게이트 전극을 구비하고, 하부 게이트 전극(30)으로 제1 및 제2하부 게이트 전극(31)(33)을 구비하는 경우, 채널층(40)은 제1 및 제2하부 게이트 전극(31)(33)에 의해 구동되는 제1영역(A) 사이에 상부 게이트 전극(90)에 의해 구동되는 제2영역(B)이 존재할 수 있으며, 상기 제1영역(A)과 제2영역(B)은 서로 공유되는 영역을 포함하거나 포함하지 않을 수 있다.
도 3을 참조하면, 상기 상부 게이트 전극(90)은 채널층(40) 상방에서 d1만큼 서로 이격된 제1 및 제2상부 게이트 전극(91)(93)을 구비하며, 하부 게이트 전극(30)은 제1 및 제2상부 게이트 전극(91)(93) 사이에 위치하도록 채널층(40) 하방에 위치하며, 하부 게이트 전극(30)의 양단 일부가 채널층(40)을 사이에 두고 제1 및 제2상부 게이트 전극(91)(93) 일부 영역과 오버랩 되도록 형성될 수 있다. 도 3에서 S3는 제1상부 게이트 전극(91)과 하부 게이트 전극(30)이 오버랩 되는 영역의 폭, S4는 제2상부 게이트 전극(93)과 하부 게이트 전극(30)이 오버랩 되는 영역의 폭을 나타낸다.
도 3에서와 같이, 하부 게이트 전극(30)으로 단일 게이트 전극을 구비하고, 상부 게이트 전극(90)으로 제1 및 제2상부 게이트 전극(91)(93)을 구비하는 경우, 채널층(40)은 제1 및 제2상부 게이트 전극(91)(93)에 의해 구동되는 제2영역(B) 사이에 하부 게이트 전극(30)에 의해 구동되는 제1영역(A)이 존재할 수 있으며, 상기 제1영역(A)과 제2영역(B)은 서로 공유되는 영역을 포함하거나 포함하지 않을 수 있다.
도 1 내지 도 3에서, 간격 d, d1, 오버랩 되는 영역의 폭 S1, S2, S3, S4는 상부 게이트 전극(90)과 하부 게이트 전극(30)을 이용하여 하나의 채널층(40)의 전도도를 제어할 수 있는 범위 내에서 정해질 수 있다.
한편, 상기 상부 게이트 전극(90) 및 하부 게이트 전극(30)은 도 4 내지 도 6에서와 같이, 채널층(40)을 사이에 두고 서로 오버랩되는 영역이 전혀 존재하지 않도록 형성될 수도 있다. 도 4에서는 도 1에 대응되는 구조로서, 상부 게이트 전극(90) 및 하부 게이트 전극(30) 각각이 단일 게이트 전극으로 형성되며, 채널층(40)을 사이에 두고 서로 오버랩 되는 영역이 존재하지 않도록 된 경우를 보여준다. 도 5에서는 도 2에 대응되는 구조로서, 하부 게이트 전극(30)이 d3만큼 서로 이격된 제1 및 제2하부 게이트 전극(31)(33)을 구비하며, 상부 게이트 전극(90)이 채널층(40) 상방에서 채널층(40)을 사이에 두고 오버랩 되는 영역 없이 제1 및 제2하부 게이트 전극(31)(33) 사이에 위치하도록 형성된 경우를 보여준다. 도 6에서는 도 3에 대응되는 구조로서, 상부 게이트 전극(90)이 d4 만큼 서로 이격된 제1 및 제2상부 게이트 전극(91)(93)을 구비하며, 하부 게이트 전극(30)이 채널층(40) 아래에서 채널층(40)을 사이에 두고 오버랩되는 영역없이 제1 및 제2상부 게이트 전극(91)(93) 사이에 위치하도록 형성된 경우를 보여준다. 여기서, 도 4 내지 도 6에서는 상부 게이트 전극(90)과 하부 게이트 전극(30)의 끝이 채널층(40)을 사이에 두고 서로 맞닿도록 위치된 경우를 보여주는데, 상부 게이트 전극(90)과 하부 게이트 전극(30)의 끝은, 상부 게이트 전극(90)과 하부 게이트 전극(30)에 턴-온 전압을 인가하였을 때, 전류가 흐를 수 있도록 하는 범위 내에서 채널층(40)을 사이에 두고 서로 일정 간격 이격되어 있을 수도 있다.
한편, 본 발명의 실시예에 따른 박막 트랜지스터는 도 7 내지 도 9에서와 같이, 채널층(40)과 보호층(50) 사이에 식각 정지층(55)(etch stop layer)을 더 포함할 수 있다. 도 7 내지 도 9는 각각 도 1 내지 도 3에 대응되는 게이트 구조를 가지며, 채널층(40)과 보호층(50) 사이에 식각정지층(55)을 더 포함하는 경우를 보여주는데, 본 발명의 실시예에 따른 박막 트랜지스터는, 도 4 내지 도 6에서와 같이, 상부 게이트 전극(90)과 하부 게이트 전극(30)이 채널층(40)을 사이에 두고 서로 오버랩되지 않으며, 채널층(40)과 보호층(50) 사이에 식각 정지층(55)을 더 포함하는 구조로 형성될 수도 있다.
도 7 내지 도 9에서와 같이, 식각 정지층(55)을 구비하는 경우, 채널층(40)의 제1전극(60) 및 제2전극(70)과의 컨택을 위한 부분을 제외한 영역 상에 식각 정지층(55)을 형성하며, 이후 제1전극(60) 및 제2전극(70)은 채널층(40) 양단부에 컨택되도록 형성될 수 있다. 제1전극(60) 및 제2전극(70)은 식각 정지층(55) 양단에도 컨택되도록 형성될 수 있다. 상기 식각 정지층(55)은 제1전극(60) 및 제2전극(70)을 형성하기 위한 식각 공정에서, 상기 식각에 의해 채널층(40)이 손상되는 것을 방지하는 역할을 할 수 있다. 식각 정지층(55)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 유기절연물 등을 포함할 수 있다.
이상에서는 도 2, 도 3, 도 5, 도 6, 도 8, 도 9를 참조로, 하부 게이트 전극 및 상부 게이트 전극 중 어느 하나는 서로 이격된 2개의 게이트 전극으로 형성하고, 나머지 하나는 단일 게이트 전극으로 형성한 경우를 설명 및 도시하였는데, 본 발명의 실시예에 따른 박막 트랜지스터가 이에 한정되는 것은 아니다. 즉, 하부 게이트 전극 및 상부 게이트 전극 중 어느 하나는 서로 이격된 3개 이상의 게이트 전극으로 형성하고, 나머지 하나는 게이트 전극을 사이사이에 위치하도록 배치한 구조이도록 2개 이상의 게이트 전극으로 형상할 수도 있다.
이상에서 설명한 바와 같은 본 발명의 다양한 실시예에 따른 박막 트랜지스터에 따르면, 하부 게이트 전극(30)과 상부 게이트 전극(90)에 동시에 턴-온 전압이 인가될 때만 박막 트랜지스터가 턴-온 상태가 되어 전류가 흐르고, 하부 게이트 전극(30)과 상부 게이트 전극(90) 중 하나라도 턴-오프 전압이 인가되면, 박막 트랜지스터는 턴-오프 상태가 되어 전류가 흐르지 않는다.
상기한 바와 같은 본 발명의 다양한 실시예에 따른 박막 트랜지스터는 디스플레이 예컨대, 능동행렬(active matrix) 디스플레이의 화소에 스위칭 소자로 사용될 수 있다.
도 10은 본 발명의 실시예에 따른 박막 트랜지스터를 포함하는 디스플레이의 일예를 개략적으로 보여준다. 본 실시예의 디스플레이는 평판 디스플레이로서, 액정 디스플레이일 수 있다.
도 10을 참조하면, 제1기판(100)과 제2기판(200) 사이에 액정층(150)이 구비될 수 있다. 제1기판(100)은 도 1 내지 도 9를 참조로 설명한 본 발명의 실시예에 따른 박막 트랜지스터를 스위칭 소자로 포함하는 어레이 기판(array substrate)일 수 있다. 제1기판(100)은 박막 트랜지스터에 연결된 화소전극(미도시)을 포함할 수 있다. 제2기판(200)은 상기 화소 전극에 대응하는 상대전극(미도시)을 포함할 수 있다. 제1기판(100)과 제2기판(200) 사이에 인가되는 전압에 따라, 액정층(150)의 액정 배열상태가 달라질 수 있다. 본 발명의 실시예에 따른 박막 트랜지스터를 포함하는 디스플레이의 구성은 도 10의 구조에 한정되지 않고, 다양하게 변형될 수 있다.
도 11a는 본 발명의 실시예에 따른 박막 트랜지스터를 디스플레이의 화소에 스위칭 소자로 사용할 때의 구동 방법의 일예를 보여준다. 도 11b는 본 발명의 실시예에 따른 박막 트랜지스터를 디스플레이의 화소에 스위칭 소자로 사용할 때의 구동 방법의 다른 예를 보여준다. 도 11a 및 도 11b에서, Top Gate Signal은 상부 게이트 전극(90)에 인가되는 전압을 나타내며, Bottom Gate Signal은 하부 게이트 전극(30)에 인가되는 전압을 나타낸다.
도 11a를 참조하면, 디스플레이의 화소에 스위칭 소자로 사용되는 박막 트랜지스터를 구동하기 위하여, 매 프레임마다, 턴-온 시간(TFT On) 동안에는 하부 게이트 전극(30)과 상부 게이트 전극(90) 둘 다에 턴-온 전압을 인가시켜 전류를 흘러준다. 턴-오프 시간(TFT Off) 동안에는 하부 게이트 전극(30)과 상부 게이트 전극(90) 중 어느 하나에 턴-오프 전압을 인가하며 나머지 하나에 턴-오프 전압 이외의 다른 전압 예컨대, 턴-온 전압을 인가하여 박막 트랜지스터를 턴-오프시킨다. 복수의 프레임이 진행되는 동안, 턴-오프 시간(TFT Off) 동안에는, 상부 게이트 전극(90) 및 하부 게이트 전극(30) 각각에 턴-오프 전압과 턴-온 전압을 교대로 입력시킨다.
즉, 첫번째 프레임(1st Frame)에서 박막 트랜지스터가 턴-온 되는 시간(TFT On) 동안에는 하부 게이트 전극(30)과 상부 게이트 전극(90) 둘다에 턴-온(turn-on) 전압을 인가시켜서 전류를 흘린 후, 상부 게이트 전극(90)은 턴-온 전압을 유지하고 하부 게이트 전극(30)에만 턴-오프(turn-off) 전압을 인가하여 박막 트랜지스터를 턴-오프 시킨다. 두번째 프레임(2nd Frame)에서는 박막 트랜지스터가 턴-온 되는 시간(TFT On) 동안에는 하부 게이트 전극(30)과 상부 게이트 전극(90)에 턴-온 전압을 인가시켜서 전류를 흘린 후, 첫 번째 프레임과는 반대로 하부 게이트 전극(30)은 턴-온 전압을 유지하고 상부 게이트 전극(90)에만 턴-오프 전압을 인가하여 박막 트랜지스터를 턴-오프 시킨다. 같은 방식으로 매 프레임마다 박막 트랜지스터가 턴-온 되는 시간(TFT On) 동안에는 하부 게이트 전극(30)과 상부 게이트 전극(90)에 턴-온 전압을 인가시켜서 전류를 흘린 후, 상부 게이트 전극(90)과 하부 게이트 전극(30) 중 하나만을 교대로 턴-오프 전압을 인가하여 박막 트랜지스터를 턴-오프 시킨다.
한 프레임동안 턴-온 시간(TFT On)을 A, 턴-오프 시간(TFT Off)을 B라 할 때, 상부 게이트 전극(90) 및 하부 게이트 전극(30) 각각에 A+B+A 시간 동안 턴-온 전압, B 시간동안 턴-오프 전압이 교대로 입력되며, 매 프레임마다 턴-온 시간동안 상부 게이트 전극(90) 및 하부 게이트 전극(30)에 동시에 턴-온 전압이 인가되며, 턴-오프 시간동안 상부 게이트 전극(90) 및 하부 게이트 전극(30) 중 어느 하나에는 턴-온 전압, 나머지 하나에는 턴-오프 전압이 교대로 인가된다.
예를 들어, 첫 번째 프레임(1st Frame) 동안, A 시간동안에는 하부 게이트 전극(30) 및 상부 게이트 전극(90)에 둘 다에 턴-온 전압이 인가되며, 이어서 B 시간동안에는 하부 게이트 전극(30)에는 턴-오프 전압이 인가되고 상부 게이트 전극(90)에는 턴-온 전압이 인가된다.
이어지는 두 번째 프레임(2nd Frame) 동안, A 시간동안에는 하부 게이트 전극(30) 및 상부 게이트 전극(90)에 둘 다에 턴-온 전압이 인가되며, 이어서 B 시간동안에는 상부 게이트 전극(90)에는 턴-오프 전압이 인가되고 하부 게이트 전극(30)에는 턴-온 전압이 인가된다.
세 번째 프레임(3rd Frame) 동안, A 시간동안에는 하부 게이트 전극(30) 및 상부 게이트 전극(90)에 둘 다에 턴-온 전압이 인가되며, 이어서 B 시간동안에는 하부 게이트 전극(30)에는 턴-오프 전압이 인가되고 상부 게이트 전극(90)에는 턴-온 전압이 인가된다.
네 번째 프레임(4th Frame) 동안, A 시간 동안에는 하부 게이트 전극(30) 및 상부 게이트 전극(90)에 둘 다에 턴-온 전압이 인가되며, 이어서 B 시간동안에는 상부 게이트 전극(90)에는 턴-오프 전압이 인가되고 하부 게이트 전극(30)에는 턴-온 전압이 인가된다.
이와 같이, 두 프레임 구동 동안, 상부 게이트 전극(90)에는 A+B 시간 동안 턴-온 전압이 인가된 후, A 시간동안 턴-온 전압, B 시간동안 턴-오프 전압이 입력되며, 하부 게이트 전극(30)에는 A 시간동안 턴-온 전압, B 시간동안 턴-오프 전압이 인가된 후, A+B 시간 동안 턴-온 전압이 입력될 수 있으며, 복수의 프레임 구동동안 이러한 턴-온 전압 턴-오프 전압 입력이 교대로 반복적으로 이루어진다. 즉, 상부 게이트 전극(90)과 하부 게이트 전극(30)에는 A+B+A 시간 동안 턴-온 전압, B 시간동안 턴-오프 전압이 교대로 입력되며, 상부 게이트 전극(90)과 하부 게이트 전극(30) 사이에 턴-온 전압과 턴-오프 전압이 인가되는 시간차가 A가 나게 된다.
한편, 상기 디스플레이가 능동행렬 디스플레이인 경우, 한 프레임에 할당된 시간을 총 유효 게이트 배선의 수로써 분할한 시간 동안 해당 게이트 배선에 연결된 박막 트랜지스터의 상부 게이트 전극(90) 및 하부 게이트 전극(30) 둘 다에 턴-온 전압을 인가하며, 턴-온 시간은 한 프레임에 할당된 시간을 총 유효 게이트 배선의 수로써 분할한 시간에 해당할 수 있다.
예를 들어, 상기 디스플레이가 능동행렬 디스플레이로서, 120Hz, 풀에이치디(FHD: 1920*1080) 해상도를 가지는 경우, 1 프레임 (= 1/120)은 8.3msec, 박막 트랜지스터의 턴-온 시간은 8.3msec/1080 = 7.7 μsec가 된다. 여기서, 숫자 1080은 디스플레이의 유효 게이트 배선수에 해당하는 것으로, 본 발명의 실시예에 따른 박막 트랜지스터는 하부 게이트 전극 및 상부 게이트 전극을 구비하므로, 이러한 박막 트랜지스터를 화소에 스위칭 소자로 적용한 디스플레이에서의 총 게이트 배선의 수는 유효 게이트 배선수의 최소한 2배일 수 있다.
120Hz, 풀에이치디(FHD: 1920*1080) 해상도를 가지는 능동행렬 디스플레이에서, 1 프레임은 8.3msec, 박막 트랜지스터의 턴-온 시간 A는 7.7 μsec이므로, 박막 트랜지스터의 턴-오프 시간 B는 8.3msec - A이 된다. 그러므로, 평균적으로 상부 게이트 전극(90) 및 하부 게이트 전극(30) 각각에 턴-온 전압이 인가되는 시간 A+B+A = A+ 8.3msec - A + A = 8.3msec + A = 8.3077 msec가 된다. 또한, 상부 게이트 전극(90) 및 하부 게이트 전극(30) 각각에 턴-오프 전압이 인가되는 시간 B는 8.3msec - A가 된다. A는 7.7 μsec이므로, 턴-온 전압이 인가되는 시간 A+B+A는 8.3077msec가 되고, 턴-오프 전압이 인가되는 시간 B는 8.2923msec가 된다.
따라서, 이로부터 얻어지는 턴-온 전압이 인가되는 시간과 턴-오프 전압이 인가되는 시간의 온/오프 듀티비는 (A+B+A)/B = 8.3077/8.2923으로, 약 1.001이 된다.
즉, 본 발명의 실시예에 따른 박막 트랜지스터 구동 방법에 따르면, 턴-온 전압이 인가되는 시간과 턴-오프 전압이 인가되는 시간에 차이가 거의 없으며, 온/오프 듀티 시간을 거의 동일하게 해줄 수 있다.
도 11b를 참조하면, 디스플레이의 화소에 스위칭 소자로 사용되는 박막 트랜지스터를 구동하기 위하여, 매 프레임마다, 턴-온 시간(TFT On) 동안에는 하부 게이트 전극(30)과 상부 게이트 전극(90) 둘 다에 턴-온 전압을 인가시켜 전류를 흘려준 후, 하부 게이트 전극(30)과 상부 게이트 전극(90) 중 어느 하나에만 턴-오프 전압을 인가하여 박막 트랜지스터를 턴-오프 시킬 수도 있다. 이때, 턴-오프 전압이 인가되지 않는 나머지 게이트 전극에는 소정의 전압이 인가될 수 있다. 복수의 프레임이 진행되는 동안, 턴-오프 시간(TFT Off) 동안에는, 상부 게이트 전극(90) 및 하부 게이트 전극(30) 각각에 턴-오프 전압과 소정의 전압을 교대로 입력시킨다. 이때, 상기 소정의 전압은 박막 트랜지스터의 신뢰성을 향상시킬 수 있는 최적의 전압일 수 있다.
즉, 첫번째 프레임(1st Frame) 에서 박막 트랜지스터가 턴-온 되는 시간(TFT On) 동안에는 하부 게이트 전극(30)과 상부 게이트 전극(90) 둘다에 턴-온(turn-on) 전압을 인가시켜서 전류를 흘린 후, 상부 게이트 전극(90)에는 최적의 전압을 인가하고 하부 게이트 전극(30)에만 턴-오프(turn-off) 전압을 인가하여 박막 트랜지스터를 턴-오프 시킨다. 두번째 프레임(2nd Frame)에서는 박막 트랜지스터가 턴-온 되는 시간(TFT On) 동안에는 하부 게이트 전극(30)과 상부 게이트 전극(90) 둘다에 턴-온 전압을 인가시켜서 전류를 흘린 후, 첫 번째 프레임과는 반대로 상부 게이트 전극(90)에만 턴-오프 전압을 인가하고 하부 게이트 전극(30)에는 최적의 전압을 인가하여 박막 트랜지스터를 턴-오프 시킨다. 같은 방식으로 매 프레임마다 박막 트랜지스터가 턴-온 되는 시간(TFT On) 동안에는 하부 게이트 전극(30)과 상부 게이트 전극(90) 둘다에 턴-온 전압을 인가시켜서 전류를 흘린 후, 상부 게이트 전극(90)과 하부 게이트 전극(30) 중 하나만을 교대로 턴-오프 전압을 인가하여 박막 트랜지스터를 턴-오프 시킨다.
한 프레임동안 턴-온 시간(TFT On)을 A, 턴-오프 시간(TFT Off)을 B라 할 때, 상부 게이트 전극(90) 및 하부 게이트 전극(30) 각각에 A 시간 동안 턴-온 전압, B 시간동안 턴-오프 전압과 최적의 전압이 교대로 입력되며, 매 프레임마다 턴-온 시간동안 상부 게이트 전극(90) 및 하부 게이트 전극(30)에 동시에 턴-온 전압이 인가되며, 턴-오프 시간동안 상부 게이트 전극(90) 및 하부 게이트 전극(30) 중 어느 하나에는 턴-오프 전압, 나머지 하나에는 최적의 전압이 교대로 인가된다.
예를 들어, 첫 번째 프레임(1st Frame) 동안, A 시간동안에는 하부 게이트 전극(30) 및 상부 게이트 전극(90)에 둘 다에 턴-온 전압이 인가되며, 이어서 B 시간동안에는 하부 게이트 전극(30)에는 턴-오프 전압이 인가되고 상부 게이트 전극(90)에는 최적의 전압이 인가된다.
이어지는 두 번째 프레임(2nd Frame) 동안, A 시간동안에는 하부 게이트 전극(30) 및 상부 게이트 전극(90)에 둘 다에 턴-온 전압이 인가되며, 이어서 B 시간동안에는 상부 게이트 전극(90)에는 턴-오프 전압이 인가되고 하부 게이트 전극(30)에는 최적의 전압이 인가된다.
세 번째 프레임(3rd Frame) 동안, A 시간동안에는 하부 게이트 전극(30) 및 상부 게이트 전극(90)에 둘 다에 턴-온 전압이 인가되며, 이어서 B 시간동안에는 하부 게이트 전극(30)에는 턴-오프 전압이 인가되고 상부 게이트 전극(90)에는 최적의 전압이 인가된다.
네 번째 프레임(4th Frame) 동안, A 시간 동안에는 하부 게이트 전극(30) 및 상부 게이트 전극(90)에 둘 다에 턴-온 전압이 인가되며, 이어서 B 시간동안에는 상부 게이트 전극(90)에는 턴-오프 전압이 인가되고 하부 게이트 전극(30)에는 최적의 전압이 인가된다.
이와 같이, 네 개의 프레임 구동 동안, 상부 게이트 전극(90)에는 4A 시간 동안 턴-온 전압이 인가되고, 2B 시간동안 턴-오프 전압, 2B 시간동안 최적의 전압이 인가되며, 마찬가지로, 하부 게이트 전극(30)에는 4A 시간동안 턴-온 전압, 2B 시간동안 턴-오프 전압이 인가되고, 2B 시간동안 최적 전압이 인가될 수 있으며, 복수의 프레임 구동동안 이러한 턴-온 전압, 최적 전압, 턴-온 전압, 턴-오프 전압의 인가가 반복적으로 이루어진다.
이러한 본 발명의 다른 실시예에 따른 박막 트랜지스터 구동 방법에 따르면, 턴-오프 시간과 대등한 시간동안 최적 전압이 인가되므로, 실질적으로 온/오프 듀티 시간을 거의 동일하게 하는 효과가 얻어질 수 있다.
이와 같은 본 발명의 실시예들에 따른 박막 트랜지스터 구동 방법에 따르면, 온/오프 듀티비가 대략 1로, 실질적으로 턴-온 전압이나 그에 대응하는 전압이 인가되는 시간과 턴-오프 전압이 인가되는 시간에 차이가 거의 없다. 그러므로, 게이트 절연층(20)과 채널층(40) 사이의 계면 또는 게이트 절연층(20) 내부에 캐리어(carrier)인 정공 또는 전자가 트랩/디트랩되는 양이 거의 같게 되어, 시간이 지나도 계면이나 게이트 절연층(20) 내부에 캐리어가 축적되지 않아, 문턱 전압의 변화가 발생하지 않게 되고, 고신뢰성의 박막 트랜지스터를 구현할 수 있다.
반면에, 도 12에서와 같이 일반적인 박막 트랜지스터를 이용한 구동 방법에 따르면, 앞에서 설명한 바와 같이, 120Hz, 풀에이치디(FHD: 1920*1080) 해상도를 가지는 경우의 온/오프 듀티비는 대략 0.001이 되어, 턴-온 전압이 인가되는 시간과 턴-오프 전압이 인가되는 시간에 큰 차이가 있기 때문에, 계면이나 게이트 절연층 내부에 캐리어가 트랩되어 축적되고, 이에 따라 시간에 따른 문적 전압에 변화가 생길 수 있다.
도 13a 및 도 13b는 각각 기존의 박막 트랜지스터가 n형 박막 트랜지스터로 구성될 때, 게이트 전극에 음의 전압(-20V)이 인가되어 2시간 경과할 때까지의 소스 드레인 전류의 변화와 문턱 전압의 변화(△Vth)를 보여준다. 도 13a 및 도 13b에서 알 수 있는 바와 같이, 기존의 박막 트랜지스터에서는 시간에 따라 소스-드레인 전류와 문턱 전압의 변화가 크게 발생한다.
도 14는 본 발명의 실시예에 따른 박막 트랜지스터의 상부 게이트 전극과 하부 게이트 전극에 인가되는 전압에 따른 동작 특성을 보여준다. 하부 게이트 전극(BG)과 상부 게이트 전극(TG)이 동시에 턴-온 전압(즉, BG_on & TG_on)이 인가될 때만 박막 트랜지스터가 턴-온 상태가 되며, 둘 중의 하나라도 턴-오프 전압(즉, BG_off & TG_on 또는 BG_on & TG_off)이 인가되면 박막 트랜지스터는 턴-오프 상태가 된다.
도 15a 및 도 15b는 본 발명의 실시예에 따른 박막 트랜지스터와 구동 방법으로 상부 게이트 전극과 하부 게이트 전극에 전압이 인가되어 2시간 경과할 때까지의 소스, 드레인 전류의 변화와 문턱 전압의 변화(△Vth)를 보여준다.
도 15a 및 도 15b에서 알 수 있는 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 구조와 구동 방법에 의하면, 소스-드레인 전류와 문턱 전압의 변화를 크게 감소시킬 수 있다.
10...기판 20...게이트 절연층
30...하부 게이트 전극 40...채널층
50...보호층 55...식각 정지층
60,70...제1 및 제2전극 90...상부 게이트 전극

Claims (20)

  1. 채널층과;
    상기 채널층 하부에 위치되어, 상기 채널층의 제1영역을 구동하도록 마련된 하부 게이트 전극; 및
    상기 채널층 상부에 위치되어, 상기 채널층의 제2영역을 구동하도록 마련되고, 상기 채널층의 일부 영역만을 커버하도록 형성된 상부 게이트 전극;를 포함하며,
    상기 하부 게이트 전극과 상부 게이트 전극을 이용하여 하나의 채널층의 전도도를 제어하도록 된 박막 트랜지스터.
  2. 제1항에 있어서, 상기 하부 게이트 전극과 상부 게이트 전극은 상기 채널층을 사이에 두고 일부 영역이 서로 오버랩 되도록 마련된 박막 트랜지스터.
  3. 제2항에 있어서, 상기 하부 게이트 전극 및 상부 게이트 전극 각각은 단일 게이트 전극으로서, 상기 채널층을 사이에 두고, 일부 영역이 서로 오버랩 되도록 위치되며 서로 반대 방향으로 연장되는 구조인 박막 트랜지스터.
  4. 제2항에 있어서, 상기 하부 게이트 전극은 서로 이격된 제1 및 제2하부 게이트 전극을 구비하며,
    상기 상부 게이트 전극은 상기 제1 및 제2하부 게이트 전극 사이에 위치하며, 양단 일부가 각각 상기 채널층을 사이에 두고 상기 제1 및 제2하부 게이트 전극 일부와 오버랩 되도록 된 박막 트랜지스터.
  5. 제2항에 있어서, 상기 상부 게이트 전극은 서로 이격된 제1 및 제2상부 게이트 전극을 구비하며,
    상기 하부 게이트 전극은 상기 제1 및 제2상부 게이트 전극 사이에 위치하며, 양단 일부가 각각 상기 채널층을 사이에 두고 상기 제1 및 제2상부 게이트 전극 일부와 오버랩 되도록 된 박막 트랜지스터.
  6. 제1항에 있어서, 상기 하부 게이트 전극과 상부 게이트 전극은 상기 채널층을 사이에 두고, 서로 오버랩되는 영역이 존재하지 않도록 된 박막 트랜지스터.
  7. 제6항에 있어서, 상기 하부 게이트 전극은 서로 이격된 제1 및 제2하부 게이트 전극을 구비하며,
    상기 상부 게이트 전극은 상기 제1 및 제2하부 게이트 전극 사이에 위치하는 박막 트랜지스터.
  8. 제6항에 있어서, 상기 상부 게이트 전극은 서로 이격된 제1 및 제2상부 게이트 전극을 구비하며,
    상기 하부 게이트 전극은 상기 제1 및 제2상부 게이트 전극 사이에 위치하는 박막 트랜지스터.
  9. 제1항에 있어서, 상기 제1영역과 제2영역은 서로 공유되는 영역을 포함하거나 포함하지 않도록 된 박막 트랜지스터.
  10. 제1항에 있어서, 상기 제1영역과 제2영역은 서로 공유되는 영역을 포함하지 않으며,
    상기 제1영역과 제2영역의 이격 거리는 상기 하부 게이트 전극과 상기 상부 게이트 전극에 동시에 턴-온 전압 인가시, 상기 채널층을 통하여 소스 전극과 드레인 전극 사이에 전류가 흐르는 범위 내인 박막 트랜지스터.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 하부 게이트 전극은 기판 상에 형성되고,
    상기 하부 게이트 전극 상에 형성된 게이트 절연층과;
    상기 게이트 절연층 상에 형성된 채널층과;
    상기 채널층의 양단에 컨택되게 형성된 소스 전극 및 드레인 전극과;
    상기 채널층을 덮는 보호층;을 포함하며,
    상기 상부 게이트 전극은 상기 보호층 상에 형성되는 박막 트랜지스터.
  12. 제11항에 있어서, 상기 채널층과 보호층 사이에 식각정지층;을 더 포함하는 박막 트랜지스터.
  13. 제11항에 있어서, 상기 보호층은 상기 채널층에 직접적으로 컨택되는 박막 트랜지스터.
  14. 화소에 스위칭 소자로 청구항 1항 내지 10항 중 어느 한 항의 박막 트랜지스터를 사용한 디스플레이.
  15. 제14항에 있어서, 상기 하부 게이트 전극은 기판 상에 형성되고,
    상기 박막 트랜지스터는,
    상기 하부 게이트 전극 상에 형성된 게이트 절연층과;
    상기 게이트 절연층 상에 형성된 채널층과;
    상기 채널층의 양단에 컨택되게 형성된 소스 전극 및 드레인 전극과;
    상기 채널층을 덮는 보호층;을 포함하며,
    상기 상부 게이트 전극은 상기 보호층 상에 형성되는 디스플레이.
  16. 제15항에 있어서, 상기 박막 트랜지스터는, 상기 채널층과 보호층 사이에 식각정지층을 더 포함하거나, 상기 보호층이 상기 채널층에 직접적으로 컨택되도록 마련된 디스플레이.
  17. 디스플레이의 화소에 스위칭 소자로 사용되는 청구항 1항 내지 10항 중 어느 한 항의 박막 트랜지스터를 구동하기 위하여,
    매 프레임마다, 턴-온 시간 동안에는 하부 게이트 전극과 상부 게이트 전극 둘 다에 턴-온 전압을 인가시켜 전류를 흘러주며, 턴-오프 시간 동안에는 하부 게이트 전극과 상부 게이트 전극 중 어느 하나에만 턴-오프 전압을 인가하여 박막 트랜지스터를 턴-오프시키며,
    턴-오프시 상기 상부 게이트 전극 및 하부 게이트 전극에 턴-오프 전압이 프레임별로 교대로 입력되는 박막 트랜지스터 구동 방법.
  18. 제17항에 있어서, 매 프레임마다 턴-온 시간동안 상기 상부 게이트 전극 및 하부 게이트 전극 둘 다에 턴-온 전압이 인가되고, 턴-오프 시간동안 상기 상부 게이트 전극 및 하부 게이트 전극 중 어느 하나에는 턴-온 전압, 나머지 하나에는 턴-오프 전압이 프레임별로 교대로 인가되는 박막 트랜지스터 구동 방법.
  19. 제17항에 있어서, 매 프레임마다 턴-온 시간동안 상기 상부 게이트 전극 및 하부 게이트 전극 둘 다에 턴-온 전압이 인가되고, 턴-오프 시간동안 상기 상부 게이트 전극 및 하부 게이트 전극 중 어느 하나에는 턴-오프 전압, 나머지 하나에는 소정의 전압이 프레임별로 교대로 인가되는 박막 트랜지스터 구동 방법.
  20. 제17항에 있어서, 상기 디스플레이는 능동행렬 디스플레이로서, 한 프레임에 할당된 시간을 총 유효 게이트 배선의 수로써 분할한 시간 동안 해당 게이트 배선에 연결된 박막 트랜지스터의 상부 게이트 전극 및 하부 게이트 전극에 동시에 턴-온 전압을 인가하며,
    턴-온 시간은 한 프레임에 할당된 시간을 총 유효 게이트 배선의 수로써 분할한 시간에 해당하는 박막 트랜지스터 구동 방법.
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