KR101561450B1

KR101561450B1 - Test carrier

Info

Publication number: KR101561450B1
Application number: KR1020147023723A
Authority: KR
Inventors: 키요토 나카무라
Original assignee: 가부시키가이샤 아드반테스트
Priority date: 2012-06-05
Filing date: 2013-05-27
Publication date: 2015-10-19
Also published as: WO2013183478A1; JPWO2013183478A1; US9645173B2; TW201411154A; KR20140127277A; JP5816365B2; TWI482980B; US20150130494A1

Abstract

본 발명은 시험용 캐리어에 관한 것으로서, 시험용 캐리어(10)는 베이스 부재(20)와 커버 부재(60)를 구비하고, 베이스 부재는 다이(90)와 전기적으로 접속하는 배선(52)을 갖는 다층 기판(50)과, 다층 기판(50)을 지지하는 베이스 필름(40)을 구비하고, 커버 부재(60)는 개구(61)를 갖는 틀 형상의 커버 프레임(70)을 구비하고, 다층 기판(50)의 크기는 다이와 대향하는 대향면을 따르는 방향에서 다이(90)보다 크고 또한 개구(61)보다 작은 것을 특징으로 한다. The present invention relates to a test carrier, wherein the test carrier (10) comprises a base member (20) and a cover member (60), the base member comprising a multilayer substrate And a base film 40 for supporting the multilayer substrate 50. The cover member 60 has a frame-like cover frame 70 having an opening 61, and the multilayer substrate 50 ) Is larger than the die (90) and smaller than the opening (61) in the direction along the opposing face facing the die.

Description

Test carrier {Test carrier}

본 발명은 다이에 형성된 집적 회로 등의 전자 회로를 시험하기 위하여, 해당 다이칩이 실장되는 시험용 캐리어에 관한 것이다. The present invention relates to a test carrier in which a die chip is mounted to test an electronic circuit such as an integrated circuit formed on the die.

문헌의 참조에 의한 조합이 인정되는 지정국에 대해서는, 2012년 6월 5일 일본에 출원된 특허출원 2012-128088호에 기재된 내용을 참조하여 본 명세서에 조합하여, 본 명세서에 기재된 일부로 한다.Regarding a designation country in which a combination of references is recognized by reference to a document, reference is made to the contents of Japanese Patent Application No. 2012-128088 filed on June 5, 2012, which is hereby incorporated herein by reference.

베어 칩 상태의 반도체 칩이 일시적으로 실장되는 시험용 캐리어로서, 접촉 시트와 케이스 사이의 공간에, 베어 칩 상태의 반도체 칩을 끼워 넣음으로써, 일시적으로 반도체 칩을 실장하는 시험용 캐리어에서, 접촉 시트가, 필름 위에 상기 칩의 전극 패턴에 대응하여 형성된 도전성 접촉 패드와, 접촉 패드에 접속되어, 외부 시험 장치와의 접촉을 취하기 위한 도전성 배선 패턴에 의해 형성되는 것이 알려져 있다(예를 들면 특허 문헌 1 참조). In a test carrier in which a semiconductor chip in a bare chip state is temporarily mounted, a semiconductor chip in a state of a bare chip is inserted into a space between the contact sheet and the case to temporarily mount the semiconductor chip, A conductive contact pad formed on the film in correspondence with the electrode pattern of the chip, and a conductive wiring pattern connected to the contact pad to make contact with the external test apparatus (see, for example, Patent Document 1) .

특허 문헌 1 : 특개평 7-263504호 공보Patent Document 1: JP-A-7-263504

상기 시험용 캐리어는 칩의 핀 수가 많은 경우에는 칩과의 전기적인 접점 부분인 접촉 패드 및 배선의 수를 많이 해야 할 필요가 있지만, 접촉 패드와 접속되는 부분의 배선 패턴의 밀도가 높아져서, 배선 간의 절연 거리를 충분히 확보 할 수 없기 때문에, 다핀화한 칩에 대응 할 수 없는 문제가 있다. In the test carrier, when the number of pins of the chip is large, it is necessary to increase the number of contact pads and wirings which are electrical contact points with the chip. However, since the density of the wiring patterns at the portions connected to the contact pads increases, There is a problem that it is not possible to cope with a multi-pinned chip since a sufficient distance can not be ensured.

본 발명이 해결하고자 하는 기술적 과제는 칩의 다핀화에 대응한 시험용 캐리어를 제공하는 것이다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a test carrier corresponding to a multi-pin chip.

[1] 본 발명에 따른 시험용 캐리어는, 피시험 전자 부품을 홀드하는 제 1 부재와, 상기 제 1 부재에 포개져서 상기 피시험 전자 부품을 덮는 제 2 부재를 구비한 시험용 캐리어로서, 상기 제 1 부재는 상기 피시험 전자 부품과 전기적으로 접속되는 배선을 갖는 다층 기판과, 상기 다층 기판을 지지하는 지지 기판을 구비하고, 상기 제 2 부재는 개구를 갖는 틀 형상의 프레임을 구비하고, 상기 다층 기판의 크기는 상기 피시험 전자 부품과 대향하는 대향면을 따르는 방향에서, 상기 피시험 전자 부품보다 크고, 또한 상기 개구부보다 작은 것을 특징으로 한다. [1] A test carrier according to the present invention is a test carrier having a first member for holding an electronic component to be tested and a second member covering the first electronic component and covering the first electronic component, Wherein the member includes a multilayer substrate having a wiring electrically connected to the electronic device to be tested and a support substrate for supporting the multilayer substrate, wherein the second member has a frame-like frame having an opening, Is larger than that of the electronic device under test and smaller than the opening in the direction along the opposing surface facing the electronic device to be tested.

[2] 상기 발명에서, 상기 1 부재는 외부 단자를 구비하고, 상기 다층 기판의 배선은 상기 지지 기판의 배선을 통하여 상기 외부 단자에 접속되어도 좋다. [2] In the above invention, the one member may have an external terminal, and the wiring of the multi-layer substrate may be connected to the external terminal through the wiring of the supporting substrate.

[3] 상기 발명에서, 상기 지지 기판의 배선은 상기 대향면을 따르는 방향에서, 상기 다층 기판의 배선보다 바깥쪽의 위치에 형성되어도 좋다. [3] In the above invention, the wiring of the supporting substrate may be formed at a position outside the wiring of the multilayer substrate in the direction along the facing surface.

본 발명에 따르면, 핀 수가 많아져도, 다층 기판에 의해 피시험 전자 부품에 가까운 부분의 배선 밀도를 높일 수 있기 때문에, 다수 핀에 대응한 시험용 캐리어를 실현할 수 있다. According to the present invention, even when the number of pins is increased, the wiring density in a portion close to the electronic device to be tested can be increased by the multi-layer substrate, so that a test carrier corresponding to a plurality of pins can be realized.

도 1은 본 발명의 실시 형태에서의 디바이스 제조 공정의 일부를 도시한 플로우 차트이다.
도 2는 본 발명의 실시 형태에서의 시험용 캐리어의 분해 사시도이다.
도 3은 본 발명의 실시 형태에서의 시험용 캐리어의 단면도이다.
도 4는 본 발명의 실시 형태에서의 시험용 캐리어의 다층 기판의 단면도의 일부이다.
도 5는 도 3의 V부의 확대도이다. 1 is a flowchart showing a part of a device manufacturing process in an embodiment of the present invention.
2 is an exploded perspective view of a test carrier according to an embodiment of the present invention.
3 is a cross-sectional view of a test carrier according to an embodiment of the present invention.
4 is a part of a cross-sectional view of a multilayer substrate of a test carrier in an embodiment of the present invention.
5 is an enlarged view of a portion V in Fig.

이하, 본 발명의 실시 형태를 도면에 기초하여 설명한다. DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to the drawings.

도 1은 본 실시 형태에서의 디바이스 제조 공정의 일부를 도시한 플로우 차트이다. 1 is a flowchart showing a part of a device manufacturing process in the embodiment.

본 실시 형태에서는 반도체 웨이퍼의 다이싱 후(도 1의 공정 S10 이후)이며, 최종 패키징 전(공정 S50의 이전)에 다이(90)에 조립된 전자 회로의 시험을 수행한다(공정 S20 ~ S40). In this embodiment, after the dicing of the semiconductor wafer (after step S10 of Fig. 1), the electronic circuit assembled to the die 90 is tested before the final packaging (before step S50) (steps S20 to S40) .

본 실시 형태에서는 먼저 캐리어 조립 장치(미도시)에 의해 다이(90)를 시험용 캐리어(10)에 일시적으로 실장한다(공정 S20). 이어서, 상기 시험용 캐리어(10)를 통하여 다이(90)와 시험 장치(미도시)를 전기적으로 접속함으로써, 다이(90)에 형성된 전자 회로의 시험을 실행한다(공정 S30). 그리고, 이 시험이 종료되면 시험용 캐리어(10)에서 다이(90)를 취출한 후(공정 S40)에, 상기 다이(90)를 정식 패키징함으로써, 디바이스가 최종 제품으로 완성된다.In the present embodiment, first, the die 90 is temporarily mounted on the test carrier 10 by a carrier assembling device (not shown) (step S20). Then, the electronic circuit formed on the die 90 is tested (step S30) by electrically connecting the die 90 and the test apparatus (not shown) through the test carrier 10. When the test is completed, the die 90 is taken out from the test carrier 10 (step S40), and the die 90 is finally packaged to complete the device as a final product.

이하에, 본 실시 형태에서의 다이(90)가 일시적으로 실장되는(임시 패키징되는) 시험용 캐리어(10)의 구성에 대하여 도 2 ~ 도 9를 참조하면서 설명한다. Hereinafter, the configuration of the test carrier 10 in which the die 90 is temporarily mounted (temporarily packaged) in the present embodiment will be described with reference to Figs. 2 to 9. Fig.

도 2 ~ 도 5는 본 실시 형태에서의 시험용 캐리어를 도시한 도면이다. Figs. 2 to 5 are views showing the test carrier according to the present embodiment. Fig.

본 실시 형태에서의 시험용 캐리어(10)는, 도 2 ~ 도 4에 도시한 바와 같이, 다이(90)가 적재되는 베이스 부재(20)와, 상기 베이스 부재(20)에 포개져서 다이(90)를 덮고 있는 커버 부재(60)를 구비하고 있다. 상기 시험용 캐리어(10)는 베이스 부재(20)와 커버 부재(60) 사이에 다이(90)를 끼워 넣음으로써, 다이(90)를 홀드한다. 본 실시 형태에서의 다이(90)는 본 발명에서의 피시험 전자 부품의 일례에 상당한다.2 to 4, the test carrier 10 according to the present embodiment includes a base member 20 on which a die 90 is mounted and a base member 20 which is superimposed on the base member 20 to form a die 90, And a cover member 60 covering the cover member. The test carrier 10 holds the die 90 by inserting the die 90 between the base member 20 and the cover member 60. The die 90 in the present embodiment corresponds to an example of the electronic device to be tested in the present invention.

베이스 부재(20)는 베이스 프레임(30)과, 베이스 필름(40)과, 다층 기판(50)을 구비하고 있다. 본 실시 형태에서의 베이스 필름(40)이 본 발명에서의 제 1 부재의 일례에 상당한다.The base member 20 includes a base frame 30, a base film 40, and a multi-layer substrate 50. The base film 40 in this embodiment corresponds to an example of the first member in the present invention.

베이스 프레임(30)은 높은 강성(적어도 베이스 필름(40)보다 높은 강성)을 갖고, 중앙에 개구(31)가 형성된 리지드 기판이다. 상기 베이스 프레임(30)을 구성하는 재료로는 예를 들면, 폴리 이미드 수지, 폴리 아미드 이미드 수지, 글라스 에폭시 수지, 세라믹스, 글라스 등을 예시 할 수 있다.The base frame 30 is a rigid substrate having high rigidity (at least stiffness higher than that of the base film 40) and having an opening 31 at the center. As a material constituting the base frame 30, for example, polyimide resin, polyamide imide resin, glass epoxy resin, ceramics, glass and the like can be mentioned.

한편, 베이스 필름(40)은 가요성을 갖는 필름이며, 중앙 개구(31)를 포함한 베이스 프레임(30)의 전면에 접착제(미도시)를 통하여 첩부되어 있다. 이와 같이, 본 실시 형태에서는, 가요성을 갖는 베이스 필름(40)이 강성이 높은 베이스 프레임(30)에 첩부되어 있기 때문에, 베이스 부재(20)의 핸들링성의 항샹을 도모할 수 있다.On the other hand, the base film 40 is a flexible film, and is attached to the entire surface of the base frame 30 including the central opening 31 through an adhesive (not shown). As described above, in the present embodiment, since the base film 40 having flexibility is attached to the base frame 30 having high rigidity, the handling property of the base member 20 can be improved.

또한, 베이스 필름(40)은 다층 기판(50)을 지지하는 기판이다. 한편, 본 실시 형태에서의 베이스 필름(40)이 본 발명에서의 지지 기판의 일례에 상당한다.The base film 40 is a substrate for supporting the multi-layer substrate 50. On the other hand, the base film 40 in the present embodiment corresponds to an example of the support substrate in the present invention.

한편, 베이스 프레임(30)을 생략하고, 베이스 필름(40) 및 다층 기판(50) 만으로 베이스 부재(20)를 구성하여도 좋다. On the other hand, the base frame 20 may be omitted, and the base member 20 may be formed of only the base film 40 and the multi-layer substrate 50. [

다층 기판(50)은 다층으로 형성된 기판으로서, 베이스 프레임(30)의 측면 중, 다이(60)와 대향하는 면의 중앙에 접착제(미도시)를 통하여 첩부되어 있다. 다층 기판(50)은 베이스 필름(40)에 형성된 배선 패턴(42)과, 다이(90)와 접점을 취하는 범프(54) 사이에서 전기적인 도통을 형성하기 위한 배선 회로를 갖고 있다.The multi-layer substrate 50 is a multilayer substrate, and is bonded to the center of a side of the base frame 30 facing the die 60 with an adhesive (not shown). The multilayer board 50 has a wiring circuit for forming electrical conduction between the wiring pattern 42 formed on the base film 40 and the bump 54 taking the contact with the die 90.

도 2에 도시한 바와 같이, 시험용 캐리어(10)는 베이스 필름(40)의 측면의 중앙 부분에 다이(90)를 실장한다. 그리고, 다이(90)의 핀이 수백을 초과한 다수의 핀으로 이루어지면 해당 중앙 부분에서의 배선 회로의 배치에 대하여 고밀도화가 요구된다. 따라서, 본 예에서는 고밀도가 요구되는 부분을 다층화함으로써 다수 핀의 다이(90)에 대응하도록 되어 있다. 그 한편, 베이스 필름(40)의 외연측에서는 중앙 부분에 비해 배선 배치를 형성하는 공간이 크다. 따라서 베이스 프레임(30)의 외연측에는 다층 기판(50)을 설치하지 않고, 베이스 프레임(40)의 표면상에 배선 패턴(42)을 형성하고 있다. 즉, 베이스 필름(40)의 표면상에서 다층 기판(50)의 외측에 배선 패턴(42)이 형성되어 있다.As shown in Fig. 2, the test carrier 10 mounts the die 90 in the central portion of the side surface of the base film 40. As shown in Fig. If the pins of the die 90 are formed of a plurality of pins exceeding several hundreds, it is necessary to increase the density of the arrangement of the wiring circuits in the central portion. Therefore, in this embodiment, the multi-layered die 90 is designed to have a multi-layer structure in which high density portions are required. On the other hand, on the outer edge side of the base film 40, the space for forming the wiring arrangement is larger than the central portion. The wiring pattern 42 is formed on the surface of the base frame 40 without providing the multilayer board 50 on the outer edge side of the base frame 30. [ That is, the wiring pattern 42 is formed on the surface of the base film 40 on the outside of the multi-layer substrate 50.

그리고, 다층 기판(50)은 다이(90)와 대향하는 대향면을 따르는 방향에서, 다이(90)의 표면보다 크고, 커버 프레임(70)의 중앙의 개구(71)보다 작아지도록 형성되어 있다. 즉, 다층 기판(50)은 커버 프레임(70) 및 다이(90) 각각 대향하는 다층 기판(50)의 대향면의 면적은 다이(90)의 대향면의 면적보다 크고, 또한 개구(61)의 대향면의 면적보다 작아지도록 형성되어 있다.The multilayer substrate 50 is formed so as to be larger than the surface of the die 90 and smaller than the opening 71 at the center of the cover frame 70 in the direction along the opposing surface facing the die 90. That is, the multi-layer substrate 50 is formed such that the area of the opposing face of the multi-layer substrate 50 facing the cover frame 70 and the die 90 is larger than the area of the opposing face of the die 90, Is smaller than the area of the opposite surface.

다이(90)는 커버 프레임(70)의 개구(61)에 붙여진 커버 필름(80)과, 다층 기판(50) 사이에 협지되므로 배선 밀도는 그 사이에서 조밀하다. 또한, 일반적으로 다층 기판(50)은 베이스 필름(40)보다 비용이 더 든다. 따라서 다층 기판(50)의 크기를 상기와 같이 규정함으로써, 기판의 비용을 억제하면서 시험용 캐리어(10)의 다핀화를 실현하고 있다.Since the die 90 is sandwiched between the cover film 80 attached to the opening 61 of the cover frame 70 and the multilayer substrate 50, the wiring density is dense therebetween. In addition, the multi-layer substrate 50 is generally more costly than the base film 40. Accordingly, by defining the size of the multi-layer substrate 50 as described above, multi-pinning of the test carrier 10 is realized while suppressing the cost of the substrate.

도 5에 도시한 바와 같이, 베이스 필름(40)은 필름 본체(41)와, 그 필름 본체(41)의 표면에 형성된 배선 패턴(42)과, 외부 전극(43)을 갖고 있다. 필름 본체(41)는 예를 들면, 폴리 이미드 필름 등으로 구성되어 있으며, 배선 패턴(42)은 예를 들면, 필름 본체(41) 위에 적층된 동박을 에칭함으로써 형성되어 있다.5, the base film 40 has a film body 41, a wiring pattern 42 formed on the surface of the film body 41, and an external electrode 43. The film main body 41 is made of, for example, a polyimide film or the like, and the wiring pattern 42 is formed, for example, by etching a copper foil laminated on the film main body 41.

배선 패턴(42)은 커버 부재(60)와 대향하는 대향면을 따르는 방향에서 다층 기판(50)의 배선(52)보다 외측의 위치에 형성되어 있다. 상기와 같이, 베이스 필름(40)의 표면상에서, 다층 기판(50)과의 접착하는 부분의 외측에서는 예를 들어, 도 2에 도시한 바와 같이 방사상으로 배선 패턴을 형성한 경우, 배선 간의 거리를 확보 할 수 있기 때문에 외측에서는 베이스 필름상의 배선 패턴(42)에 의해 배선을 형성하고 있다.The wiring pattern 42 is formed at a position outside the wiring 52 of the multi-layer substrate 50 in the direction along the facing surface facing the cover member 60. As described above, when the wiring pattern is radially formed on the surface of the base film 40 outside the portion to be bonded to the multi-layer substrate 50, for example, as shown in Fig. 2, The wiring is formed by the wiring pattern 42 on the base film on the outer side.

도 5에 도시한 바와 같이, 배선 패턴(42)의 일단은 본딩 와이어(44) 등의 배선에 의해 다층 기판(50)에 접속되어 있다. 배선 패턴(42)의 타단에는 외부 단자(43)가 형성되어 있다. 상기 외부 단자(43)에는 다이(90)에 형성된 전자 회로 시험 시 시험 장치의 콘택터(미도시)가 전기적으로 접촉하여 시험용 캐리어(10)를 통하여 다이(90)가 시험 장치에 전기적으로 접속된다.As shown in Fig. 5, one end of the wiring pattern 42 is connected to the multi-layer substrate 50 by wiring such as a bonding wire 44 or the like. At the other end of the wiring pattern 42, an external terminal 43 is formed. A contactor (not shown) of the testing apparatus is electrically connected to the external terminal 43 at the time of electronic circuit testing formed on the die 90 and the die 90 is electrically connected to the testing apparatus through the testing carrier 10.

한편, 배선 패턴(42)은 상기 구성에 한정되지 않는다. 특별히 도시하지 않지만, 예를 들면, 배선 패턴(42)의 일부를 베이스 필름(40)의 표면에 잉크젯 인쇄에 의해 실시간으로 형성하여도 좋다. 혹은 배선 패턴(42)의 모두를 잉크젯 인쇄에 의해 형성하여도 좋다.On the other hand, the wiring pattern 42 is not limited to the above configuration. A part of the wiring pattern 42 may be formed on the surface of the base film 40 in real time by ink jet printing. Or the wiring pattern 42 may be formed by inkjet printing.

또한, 외부 단자(43)의 위치는 상기 위치에 한정되지 않고, 외부 단자(43)를베이스 필름(40)의 하면에 형성하여도 좋다. The position of the external terminal 43 is not limited to the above position, and the external terminal 43 may be formed on the lower surface of the base film 40. [

또한, 특별히 도시하지 않지만, 베이스 필름(40)에 더하여, 커버 필름(80)에 배선 패턴이나 외부 단자를 형성하거나, 커버 프레임(70)에 외부 단자를 형성하여도 좋다. In addition to the base film 40, a wiring pattern or an external terminal may be formed on the cover film 80, or an external terminal may be formed on the cover frame 70, though not particularly shown.

또한 본딩 와이어(44) 대신에, 잉크젯 등에 의한 묘화 방식으로 형성된 배선을 이용하여도 좋다. Instead of the bonding wire 44, a wire formed by a drawing method using an ink jet or the like may be used.

도 3 ~ 도 5에 도시한 바와 같이, 다층 기판(50)은 기판 본체(51)와, 배선(52)과, 저항부(53)와, 범프(54)를 구비하고 있다. 다층 기판(50)은 기판 본체(51)를 구성하는 절연체와 배선(52)을 층상으로 적층한 기판이다. 베이스 필름(40)과 달리 다층 기판(50)은 층상으로 형성되어 있기 때문에 기판 본체(51)의 표면에 한정하지 않고, 내층에 배선(52)의 패턴이 형성되어 있다.3 to 5, the multi-layer substrate 50 includes a substrate main body 51, a wiring 52, a resistance portion 53, and a bump 54. The multilayer substrate 50 is a substrate in which an insulator constituting the substrate main body 51 and wiring lines 52 are laminated in layers. Unlike the base film 40, the multi-layer substrate 50 is formed in a layered form, so that the pattern of the wiring 52 is formed not only on the surface of the substrate main body 51 but also on the inner layer.

배선(52)은, 기판 본체(51)의 각층에 따라 형성된 배선이며, 각 배선(52)의 일단은 범프(54)에 접속되고, 타단은 본딩 와이어(44)를 통하여 배선 패턴(42)에 접속되어 있다. 배선(42)은 다이(90)의 측정 핀의 수와 대응되도록 형성되어 있다. 다층 기판(50)은 기판 본체(51)에 유연성을 갖게 하는 플렉시블 기판이더라도 좋고, 또한 리지드 기판이더라도 좋다. 배선(52)은 동 등의 저저항의 재료로 형성되어 있다.One end of each wiring 52 is connected to the bump 54 and the other end is connected to the wiring pattern 42 via the bonding wire 44. [ Respectively. The wiring 42 is formed so as to correspond to the number of measurement pins of the die 90. The multi-layer substrate 50 may be a flexible substrate having flexibility in the substrate main body 51, or may be a rigid substrate. The wiring 52 is made of a low resistance material such as copper.

저항부(53)는 고저항의 부분이며, 배선(52)의 일부에 형성되어 있다. 저항부(53)의 저항값이 배선(52)의 저항값보다 높아지도록 저항부(53)는 형성되어 있다. 또한, 저항부(53)의 선로 길이는 배선(52)의 선로 길이에 비해 충분히 짧게 함으로써, 시험 장치에서 송신되어, 배선(52)으로 전송되는 신호로의 영향을 줄여서 신호 감쇠를 방지 할 수 있다. 또한, 저항부(53)의 길이는 저항값을 계산할 때 분포 정수 회로에서 취급하는 것보다 집중 정수 회로로 취급 할 정도로 고주파 신호 파장보다 충분히 짧은 길이이다.The resistance portion 53 is a part of a high resistance and is formed in a part of the wiring 52. [ The resistance portion 53 is formed such that the resistance value of the resistance portion 53 is higher than the resistance value of the wiring 52. [ By making the line length of the resistance portion 53 sufficiently shorter than the line length of the wiring 52, it is possible to prevent the signal attenuation by reducing the influence on the signal transmitted to the wiring 52 by the test apparatus . The length of the resistance portion 53 is sufficiently shorter than the wavelength of the high-frequency signal to be handled as a lumped-constant circuit, rather than being handled by a distributed constant circuit when calculating the resistance value.

저항부(53)는 니크롬이나 탄탈 등으로 형성되어 있다. 또한, 저항부(53)는 단위 길이당 저항값을 배선(42)의 단위 길이당 저항값보다 크게 되도록 형성되어 있다.The resistance portion 53 is formed of nichrome or tantalum. The resistance portion 53 is formed such that the resistance value per unit length is larger than the resistance value per unit length of the wiring 42. [

여기서, 저항부(53)의 저항값과 측정 핀과의 관계에 대하여 설명한다. 다이(90)를 시험하는 시험 장치에는 출력 할 수 있는 상한 전력(정격 전력)이 장치마다 미리 정해져 있다. 다이(90)의 시험 시에는 출력 전력을 측정 핀마다 분산되도록 신호 출력이 배선(52)을 통하여, 다이(90)의 핀에 입력된다. 이 때, 다이(90)의 시험을 가능하게 하기 위한, 신호 출력 전압의 하한값(1핀당의 하한 전압)은 미리 정해져 있어, 예를 들면 1.5 ~ 2.0V이다.Here, the relationship between the resistance value of the resistance portion 53 and the measurement pin will be described. In the test apparatus for testing the die 90, the upper limit power (rated power) that can be output is predetermined for each apparatus. During the test of the die 90, the signal output is input to the pins of the die 90 through the wiring 52 so that the output power is distributed for each measurement pin. At this time, the lower limit value (lower limit voltage per pin) of the signal output voltage for enabling the test of the die 90 is predetermined and is 1.5 to 2.0 V, for example.

그리고, 시험용 캐리어(10)의 다핀화를 실현하기 위해서는 많은 핀, 각각에 대하여, 상기 하한값 이상의 전압을 입력하여야 하며, 시험 장치에 대하여 요구되는 전력은 커져 버린다. 그 한편으로, 상기와 같이 시험 장치의 정격 전력은 정해져 있다.In order to realize the multi-pinning of the test carrier 10, it is necessary to input a voltage equal to or higher than the lower limit value to each pin and each of the pins, and the power required for the test apparatus becomes large. On the other hand, the rated power of the test apparatus is determined as described above.

따라서, 본 예에서는 각 핀에 대한 신호 출력 전압을 하한값 이상으로 하면서 각 신호 출력 전류를 작게 함으로써 각 핀의 소비 전력을 억제한다. 그리고, 본 예에서는 각 신호 출력의 전류를 작게 하기 위하여 저항부(53)를 다층 기판(50)에 설치하고 있다.Therefore, in this example, the signal output voltage for each pin is made equal to or more than the lower limit value, and the power consumption of each pin is suppressed by reducing the signal output current. In this example, the resistance portion 53 is provided on the multilayer substrate 50 in order to reduce the current of each signal output.

시험 장치의 정격 출력을 본 예의 시험용 캐리어 핀으로 나누면 각 핀의 신호 출력이 산출된다. 그리고, 각 핀의 신호 출력의 하한 전압은 정해져 있기 때문에 상기 각 핀의 신호 출력을 하한 전압으로 나누면 저항부(53)에 필요한 저항값이 산출된다. 즉, 저항부(53)의 저항값을 산출된 상기 저항값 이상의 값으로 설정함으로써 각 핀의 신호 출력을 하한 전압 이상으로 하면서, 시험 장치의 소비 전력을 정격 전력 이하로 하여, 다핀의 다이(90)를 시험 할 수 있다.The signal output of each pin is calculated by dividing the rated output of the test apparatus by the test carrier pin of this example. Since the lower limit voltage of the signal output of each pin is determined, dividing the signal output of each pin by the lower limit voltage, a resistance value required for the resistance section 53 is calculated. That is, by setting the resistance value of the resistance section 53 to a value equal to or higher than the calculated resistance value, the signal output of each pin is made to be equal to or higher than the lower limit voltage, the power consumption of the testing apparatus is made to be equal to or lower than the rated power, ) Can be tested.

따라서, 저항부(53)의 저항값은 시험 장치의 정격 전력과, 다이(90)와 시험용 캐리어(10)의 전기적인 접점인 핀의 수에 따라 설정되어 있다. 또한, 저항부(53)의 저항값에 대하여, 시험 장치의 소비 출력에 여유를 갖게 하기 위하여 정격 전력보다 낮은 출력 전력에서, 핀수로 나누면 각 핀의 신호 출력이 산출되고, 산출된 신호 출력을 신호 출력의 하한 전압으로 나눈 값을 저항값으로 설정하여도 좋다.Therefore, the resistance value of the resistance portion 53 is set according to the rated power of the test apparatus and the number of pins which are electrical contacts of the die 90 and the test carrier 10. The signal output of each pin is calculated by dividing the resistance value of the resistor 53 by the number of pins at an output power lower than the rated power so as to allow margin in the consumption output of the testing apparatus, The value divided by the lower limit voltage of the output may be set as the resistance value.

또한, 저항부(53)는 배선(52)의 일단에 배선 패턴(42)을 통하여 전기적으로 접속되어 있는 외부 단자(43)보다도 범프(54)에 가까운 측에 형성되어 있다. 또한, 바람직하게는 저항부(53)는 배선(52)에서 배선(52)의 양단 중 배선 패턴(42)에 접속된 일단보다도, 범프(54)에 접속된 타단에 가까운 측에 형성되어, 범프(54)에 최대한 가까운 위치에 형성되어도 좋다.The resistance portion 53 is formed closer to the bump 54 than the external terminal 43 electrically connected to one end of the wiring 52 through the wiring pattern 42. [ The resistor 53 is preferably formed closer to the other end connected to the bump 54 than one end connected to the wiring pattern 42 at both ends of the wiring 52 in the wiring 52, As shown in FIG.

본 예와 달리, 저항부(53)를 범프(54)에서 떨어진 위치에 형성한 경우에는 저항부(53)와 범프(54) 사이의 배선(52)의 기생 성분에 의해, 신호가 열화(감쇠)되기 때문에, 다이(90)의 평가에 영향을 미친다. 한편, 저항부(53)를 범프(54)에 접근시킴으로써, 해당 기생 성분을 줄일 수 있기 때문에 범프(54)에서 다이(90)로 입력되는 신호의 열화(감쇠)를 억제 할 수 있다.When the resistor 53 is formed at a position away from the bump 54, the parasitic component of the wiring 52 between the resistor 53 and the bump 54 deteriorates the signal ), Thus affecting the evaluation of the die 90. On the other hand, since the parasitic component can be reduced by approaching the resistor 53 to the bump 54, deterioration (attenuation) of the signal input from the bump 54 to the die 90 can be suppressed.

범프(54)는 다층 기판(50)과 다이(90)의 전기적인 도통을 도모하기 위한 부재로서 다이(90)의 전극 패드(91)의 배열과 대응하면서 기판 본체(51)의 표면상에 설치되어 있다. 범프(54)는 예를 들어 동이나 니켈을 함유한 도전성의 탄성재에 의해 형성되어 있으며, 예를 들어, 세미 애디티브법에 의해 형성되어 있다. 또한, 범프(54)는 기판 본체(51)의 표면상이며 배선(52)의 일단에 접속되어 있다.The bump 54 is provided on the surface of the substrate main body 51 in correspondence with the arrangement of the electrode pads 91 of the die 90 as a member for achieving electrical conduction between the multilayer substrate 50 and the die 90 . The bumps 54 are formed of a conductive elastic material containing copper or nickel, for example, by the semi-additive method. The bump 54 is on the surface of the substrate main body 51 and is connected to one end of the wiring 52.

도 2 ~ 도 4에 도시한 바와 같이, 커버 부재(60)는 커버 프레임(70)과, 커버 필름(80)을 구비하고 있다. 본 실시 형태에서의 커버 부재(60)가 본 발명에서의 제 2 부재의 일례에 상당한다.As shown in Figs. 2 to 4, the cover member 60 includes a cover frame 70 and a cover film 80. Fig. The cover member 60 in this embodiment corresponds to an example of the second member in the present invention.

커버 프레임(70)은 높은 강성(적어도 베이스 필름(40)보다도 높은 강성)을 갖고, 중앙에 개구(71)가 형성된 리지드 판이다. 상기 커버 프레임(70)은, 예를 들면, 글라스, 폴리 이미드 수지, 폴리 아미드 이미드 수지, 글라스 에폭시 수지, 세라믹스 등으로 구성되어 있다.The cover frame 70 is a rigid plate having high rigidity (at least stiffness higher than that of the base film 40) and having an opening 71 at the center. The cover frame 70 is made of, for example, glass, polyimide resin, polyamide imide resin, glass epoxy resin, ceramics, or the like.

한편, 본 실시 형태에서의 커버 필름(80)은 베이스 필름(40)보다도 낮은 영률(낮은 경도)을 가지면서 자기 점착성(탁 성)을 갖는 탄성 재료로 구성된 필름이며, 베이스 필름(40)보다도 유연하게 되어 있다. 상기 커버 필름(80)을 구성하는 구체적인 재료로서는, 예를 들면 실리콘 고무나 폴리 우레탄 등을 예시 할 수 있다. 여기에서「자기 점착성」은 점착제나 접착제를 사용하지 않고 피점착물에 점착 할 수 있는 특성을 의미한다.On the other hand, the cover film 80 in the present embodiment is a film made of an elastic material having a lower Young's modulus (lower hardness) than the base film 40 and having a self-adhesive property (turbidity) . As a specific material constituting the cover film 80, for example, silicone rubber, polyurethane and the like can be mentioned. Here, " self-adhesive property " means a property of sticking to an adherend without using a pressure-sensitive adhesive or an adhesive.

또한, 커버 필름(80)과 베이스 필름(40)의 쌍방이 자기 점착성을 가져도 좋다. Both the cover film 80 and the base film 40 may have self-adhesive property.

도 2 ~ 도 4로 되돌아가서, 커버 필름(80)은 중앙 개구(71)를 포함한 커버 프레임(70)의 전면에 접착제(미도시)에 의해 첩부되어 있다. 본 실시 형태에서는 유연한 커버 필름(80)이 강성이 높은 커버 프레임(70)에 첩부되어 있기 때문에, 커버 부재(60)의 핸들링성의 향상을 도모 할 수 있다.
Returning to Figs. 2 to 4, the cover film 80 is pasted on the front surface of the cover frame 70 including the central opening 71 by an adhesive (not shown). In the present embodiment, since the flexible cover film 80 is attached to the highly rigid cover frame 70, the handling property of the cover member 60 can be improved.

이상 설명한 시험용 캐리어(10)는 다음과 같이 조립된다. The test carrier 10 described above is assembled as follows.

즉, 먼저 커버 부재(60)를 반전시켜 전극 패드(91)가 위쪽을 향한 자세로 커버 필름(80) 상에 다이(90)를 적재한다. 또한, 도 9에 도시한 바와 같이, 베이스 필름(40)에 자기 점착성이 부여되어 있는 경우에는 다층 기판(50) 상에 다이(90)를 적재한다.That is, first, the cover member 60 is reversed, and the die 90 is loaded on the cover film 80 with the electrode pad 91 facing upward. 9, when the base film 40 is given self-tackiness, the die 90 is mounted on the multi-layer substrate 50. In this case,

이 때, 본 실시 형태에서는 상술한 바와 같이, 커버 필름(80)이 자기 점착성을 갖고 있기 때문에 다이(90)를 커버 필름(80) 상에 적재하는 것만으로 다이(90) 를 커버 필름(80)에 임시 고정 할 수 있다. Since the cover film 80 has a self-adhesive property, the die 90 can be mounted on the cover film 80 to cover the die 90 with the cover film 80, As shown in FIG.

이어서, 커버 부재(60) 상에 베이스 부재(20)를 포개서, 베이스 필름(40) 및 다층 기판(50)과 커버 필름(80)의 사이에 형성된 수용 공간 내에 다이(90)를 수용하여, 다이(90)를 끼워 넣는다. Next, the base member 20 is superposed on the cover member 60 to accommodate the die 90 in the receiving space formed between the base film 40 and the multilayer substrate 50 and the cover film 80, (90).

이 때, 본 실시 형태에서는 커버 필름(80)이 자기 점착성을 갖고 있기 때문에, 베이스 필름(40)과 커버 필름(80)을 밀착시키는 것만으로 이들이 접합되어, 베이스 부재(20)와 커버 부재(60)가 일체화된다. In this embodiment, since the cover film 80 has a self-adhesive property, the base film 40 and the cover film 80 are brought into close contact with each other, ) Are integrated.

또한, 본 실시 형태에서는 커버 필름(80)이 베이스 필름(40)보다도 유연하게 되어 있고, 다이(90)의 두께만큼 커버 필름(80)의 텐션이 상승한다. 상기 커버 필름(40)의 텐션에 의해, 다이(90)가 베이스 필름(40)에 밀착되기 때문에, 다이(90)의 위치 어긋남을 방지 할 수 있다.Further, in the present embodiment, the cover film 80 is more flexible than the base film 40, and the tension of the cover film 80 is increased by the thickness of the die 90. Since the die 90 is brought into close contact with the base film 40 by the tension of the cover film 40, displacement of the die 90 can be prevented.

또한, 베이스 필름(40)에서 배선 패턴(42)이 형성되어 있는 부분에 레지스트 등의 수지층을 형성하여도 좋다. 이에 따라, 배선 패턴(42)의 요철을 경감시키기 때문에, 베이스 필름(40)과 커버 필름(80)의 접합이 강화된다.A resin layer such as a resist may be formed on the base film 40 where the wiring patterns 42 are formed. As a result, the concavity and convexity of the wiring pattern 42 is reduced, so that the bonding of the base film 40 and the cover film 80 is strengthened.

이상과 같이 조립된 시험용 캐리어(10)는 특별히 도시하지 않은 시험 장치로 운반되어, 상기 시험 장치의 콘택터가 시험용 캐리어(10)의 외부 단자(44)에 전기적으로 접촉되어, 시험용 캐리어(10)를 통하여 시험 장치와 다이(90)의 전자 회로가 전기적으로 접속되어 다이(90)의 전자 회로의 시험이 실행된다. The test carrier 10 assembled as described above is transported to a test apparatus not shown in the figure so that the contactor of the test apparatus is brought into electrical contact with the external terminal 44 of the test carrier 10, The test device and the electronic circuitry of the die 90 are electrically connected to conduct the test of the electronic circuitry of the die 90.

한편, 본 발명의 변형예로서, 범프(54)를 저항부(53)와 같이 고저항으로 하여도 좋다. 범프(53)의 저항값은 범프(53)에 포함되는 도전재의 함유량을 조정함으로써 설정된다. 그리고, 범프(53)의 저항값은 저항부(53)와 마찬가지로, 시험 장치의 정격 전력과, 다이(90)와 시험용 캐리어(10)의 전기적인 접점인 핀의 수에 따라 설정되어 있다. 이에 따라, 1핀당의 소비 전력을 낮출 수 있어, 다핀화에 대응한 시험용 캐리어(10)를 실현 할 수 있다.On the other hand, as a modified example of the present invention, the bump 54 may be made to have a high resistance like the resistor 53. The resistance value of the bump 53 is set by adjusting the content of the conductive material contained in the bump 53. [ The resistance value of the bump 53 is set in accordance with the rated power of the test apparatus and the number of pins which are electrical contacts of the die 90 and the test carrier 10, As a result, the power consumption per pin can be reduced, and the test carrier 10 corresponding to the multi-pin can be realized.

또한, 본 예는 다층 기판(50)에, 시험용 신호에 영향을 미치는 노이즈를 억제하기 위한 노이즈 필터를 설치하여도 좋다. 노이즈 필터는 예를 들면 콘덴서를 포함한 회로로 구성되어 있다. 상기와 같이, 시험용 캐리어(10)는 다층 기판(50)을 구비하고 있기 때문에, 상기 다층 기판(50)에 회로 기능을 갖게 할 수 있다. 그리고, 그 회로 기능의 일례로서 노이즈 필터를 다층 기판(50)에 설치하고 있다.In this example, the multilayer substrate 50 may be provided with a noise filter for suppressing noise affecting the test signal. The noise filter is composed of a circuit including a capacitor, for example. As described above, since the test carrier 10 is provided with the multilayer substrate 50, the multilayer substrate 50 can have a circuit function. The noise filter is provided in the multilayer substrate 50 as an example of the circuit function.

또한, 상기 노이즈 필터는, 배선(52)에서, 배선(52)의 일단에 배선 패턴(42)을 통하여 전기적으로 접속되어 있는 외부 단자(43)보다도 범프(54)에 가까운 측에 형성되더라도 좋다. 또한, 바람직하게는 저항부(53)는 배선(52)에서, 배선(52)의 양단 중, 배선 패턴(42)에 접속된 일단보다도 범프에 접속된 타단에 가까운 측에 형성되더라도 좋다. 이에 따라 다이(90)의 근방에, 노이즈 필터를 배치 할 수 있으며, 노이즈 억제 효과를 높일 수 있다.The noise filter may be formed closer to the bump 54 than the external terminal 43 electrically connected to one end of the wiring 52 through the wiring pattern 42 in the wiring 52. [ The resistance portion 53 may be formed on the wiring 52 near the other end connected to the bump more than one end connected to the wiring pattern 42 at both ends of the wiring 52. [ Thus, the noise filter can be disposed in the vicinity of the die 90, and the noise suppressing effect can be enhanced.

한편, 이상 설명한 실시 형태는 본 발명의 이해를 용이하게 하기 위하여 기재된 것으로서, 본 발명을 한정하기 위하여 기재된 것은 아니다. 따라서, 상기의 실시 형태에 개시된 각 요소는 본 발명의 기술적 범위에 속하는 모든 설계 변경 및 균등물을 포함하는 취지이다. The embodiments described above are shown for the purpose of facilitating understanding of the present invention and are not described for limiting the present invention. Therefore, each element disclosed in the above embodiments is intended to include all design modifications and equivalents falling within the technical scope of the present invention.

10 …시험용 캐리어
20 …베이스 부재
30 …베이스 프레임
40 …베이스 필름
41 …필름 본체
42 …배선 패턴
43 …외부 전극
44 …본딩 와이어
50 …다층 기판
51 …기판 본체
52 …배선
53 …저항부
54 …범프
60 …커버 부재
70 …커버 프레임
71 …개구
80 …커버 필름
90 …다이
91 …전극 패드10 ... Test carrier
20 ... Base member
30 ... Base frame
40 ... Base film
41 ... Film body
42 ... Wiring pattern
43 ... External electrode
44 ... Bonding wire
50 ... Multilayer substrate
51 ... The substrate body
52 ... Wiring
53 ... Resistance part
54 ... Bump
60 ... The cover member
70 ... Cover frame
71 ... Opening
80 ... Cover film
90 ... die
91 ... Electrode pad

Claims

A first member for holding the electronic component to be tested,
And a second member that is superposed on the first member and covers the electronic device to be tested,
Wherein the first member comprises:
A multilayer substrate having a wiring electrically connected to the electronic device to be tested,
And a support substrate for supporting the multilayer substrate,
The second member includes a frame-shaped frame having an opening,
The size of the multi-
Wherein the test electronic component is larger than the test electronic component in the direction along the opposing surface facing the electronic device to be tested, and is smaller than the opening.

The method according to claim 1,
Wherein the one member has an external terminal,
And the wiring of the multilayer substrate is connected to the external terminal through the wiring of the supporting substrate.

The method of claim 2,
Wherein the wiring of the supporting substrate is formed at a position outside the wiring of the multilayer substrate in the direction along the facing surface.