KR100952001B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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요시오 오자와
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가부시끼가이샤 도시바
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Abstract

본 발명은, 반도체 기판의 표면 상의 적어도 1개소에 형성되어 있는 게이트 절연막과, 상기 게이트 절연막 상에 형성되어 있는 적어도 1개의 제1 게이트 전극과, 상기 제1 게이트 전극의 표면을 피복하여 형성되어 있음과 함께, 상기 제1 게이트 전극이 갖는 복수의 각부 중 상기 게이트 절연막과 접촉하고 있지 않은 각부 이외를 피복하고 있는 부분의 적어도 일부의 막 두께가, 상기 게이트 절연막과 접촉하고 있지 않은 상기 각부를 피복하고 있는 부분의 적어도 일부의 막 두께보다도 얇게 형성되어 있는 전극간 절연막과, 상기 전극간 절연막의 표면을 피복하여 형성되어 있는 제2 게이트 전극을 포함한다.
반도체 장치, 게이트 절연막, 플로팅 게이트 전극, 터널 게이트 절연막, 부유 게이트 전극, 다결정 실리콘막, 실리콘 웨이퍼, 전극간 절연막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1a 및 도 1b는 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 2a 및 도 2b는 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 3은 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 4는 도 3 중 파단선 A-A'를 따라 도시하는 단면도.
도 5a 및 도 5b는 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 6은 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 7은 도 6 중 파단선 B-B'를 따라 도시하는 단면도.
도 8a 및 도 8b는 제3 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 9a 및 도 9b는 제3 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 10은 제3 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 11은 도 10 중 파단선 C-C'를 따라 도시하는 단면도.
도 12는 도 10 중 파단선 D-D'를 따라 도시하는 단면도.
도 13a 및 도 13b는 제4 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 14a 및 도 14b는 제4 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 15는 제4 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 16a 및 도 16b는 제5 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 17은 제5 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 18a 및 도 18b는 제6 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 19는 제6 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 20은 도 19 중 파단선 E-E'를 따라 도시하는 단면도.
도 21은 도 19 중 파단선 F-F'를 따라 도시하는 단면도.
도 22는 제7 실시예에 따른 반도체 장치를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 웨이퍼
2 : 터널 게이트 절연막
3 : 부유 게이트 전극
4 : 소자 분리 영역
5 : SiO2막
6, 7, 8 : 전극간 절연막
9 : 컨트롤 게이트 전극
10 : 캐패시터 구조
11a : 소스 영역
11b : 드레인 영역
12 : 선택 게이트 전극
13 : 기억용 트랜지스터
14 : 선택용 트랜지스터
15 : 메모리 셀
16 : 배선
16a : 비트선
17 : 플러그
17a : 컨택트 플러그
17b : 비어 플러그
18 : 층간 절연막
19 : 불휘발성 메모리
삭제
본 출원은, 일본 특허 출원 2006-130340(2006년 5월 9일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 인터 폴리 절연막의 박막화가 도모된 플로팅 게이트형 EEPROM 및 그 제조 방법에 관한 것이다.
반도체 장치 중에는, 플로팅 게이트형의 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 불리는 재기입 가능한 불휘발성 메모리가 있다. 이 플로팅 게이트형의 EEPROM을 미세화하기 위해서는, 터널 게이트 절연막이나 인터 폴리 절연막(Inter-Poly-Dielectric: IPD)을 박막화할 필요가 있다. 그런데, IPD를 박막화하면 리크 전류가 발생하기 쉬워지거나, 리크 전류가 증대하거나 할 우려가 커진다. 리크 전류가 발생하거나, 혹은 증대하거나 하면, 불휘발성 메모리의 데이터 유지 특성이 열화하기 쉬워진다. 따라서, 불휘발성 메모리의 데이터 유지 특성을 유지하기 위해서는, IPD의 박막화를 진행시키는 것이 곤란하다.
이러한 불휘발성 메모리의 데이터 유지 특성의 유지와 IPD의 박막화에 의한 EEPROM의 미세화 사이의 트레이드 오프의 문제를 회피하기 위해, 메모리 셀(캐패시터)을 입체적으로 형성하는 기술이 있다. 이 기술에 따르면, IPD를 박막화하지 않고 그 면적을 증대시킬 수 있으므로, 리크 전류의 발생 및 증대를 억제하여 불휘발성 메모리의 데이터 유지 특성을 유지할 수 있다. 즉, 메모리 셀의 용량을 유지하면서 EEPROM의 미세화에 대응할 수 있다.
그러나, 입체적인 캐패시터 구조를 채용해도, EEPROM의 미세화를 한층 더 진척시키기 위해서는 IPD의 박막화는 피할 수 없다. 그 이유의 하나는, 컨트롤 게이트 전극간이 IPD로 매립되게 되기 때문이다. 입체적인 캐패시터 구조에서 IPD를 박막화하면, IPD와 접하는 플로팅 게이트 전극의 상면이나 측면 등의 평면부(평탄부)보다도 IPD와 접하는 플로팅 게이트 전극의 각부(코너부)에서 전계 집중이 발생하기 쉬워진다. 나아가서는, 플로팅 게이트 전극의 각부에서 리크 전류가 흐르기 쉬워진다. 이들의 결과, 플로팅 게이트 전극에 축적된 전하가 새어 나가기 때문에, 불휘발성 메모리의 데이터 유지 특성이 열화한다. 즉, 입체적인 캐패시터 구조를 채용하면, IPD의 박막화는 플로팅 게이트 전극의 각부에서 가장 먼저 한계에 도달한다.
본 발명의 하나의 양태에 따르면, 본 발명의 반도체 장치는, 반도체 기판의 표면 상의 적어도 1개소에 형성되어 있는 게이트 절연막과, 상기 게이트 절연막 상에 형성되어 있는 적어도 1개의 제1 게이트 전극과, 상기 제1 게이트 전극의 표면을 피복하여 형성되어 있음과 함께, 상기 제1 게이트 전극이 갖는 복수의 각부 중 상기 게이트 절연막과 접촉하고 있지 않은 각부 이외를 피복하고 있는 부분의 적어도 일부의 막 두께가, 상기 게이트 절연막과 접촉하고 있지 않은 상기 각부를 피복하고 있는 부분의 적어도 일부의 막 두께보다도 얇게 형성되어 있는 전극간 절연막과, 상기 전극간 절연막의 표면을 피복하여 형성되어 있는 제2 게이트 전극을 포함한다.
본 발명의 다른 하나의 양태에 따르면, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 표면 상의 적어도 1개소에 게이트 절연막을 형성하는 공정과, 이 게이트 절연막 상에 적어도 1개의 제1 게이트 전극을 형성하는 공정과, 이 제1 게이트 전극의 표면을 피복하고, 또한, 상기 제1 게이트 전극이 갖는 복수의 각부 중 상기 게이트 절연막과 접촉하고 있지 않은 각부 이외를 피복하는 부분의 적어도 일부의 막 두께를, 상기 게이트 절연막과 접촉하고 있지 않은 상기 각부를 피복하는 부분의 적어도 일부의 막 두께보다도 얇게 하여 전극간 절연막을 형성하는 공정과, 이 전극간 절연막의 표면을 피복하여 제2 게이트 전극을 형성하는 공정을 포함한다.
<실시예>
이하, 본 발명에 따른 각 실시예를 도면을 참조하면서 설명한다.
(제1 실시예)
우선, 본 발명에 따른 제1 실시예를 도 1a~도 4를 참조하면서 설명한다. 도 1a~도 3은, 본 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단도면이다. 도 4는, 도 3 중 파단선 A-A'를 따라 도시하는 단면도이다.
본 실시예는, 반도체 장치 중 특히 소위 플로팅 게이트형의 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 불리는 재기입 가능한 불휘발성 메모리, 및 그 제조 방법에 적용된다. 그리고, 본 실시예에서는, 미세화가 도모되고 있음과 함께 전기적 특성의 열화의 억제가 도모된 플로팅 게이트형 EEPROM, 및 그 제조 방법에 대하여 설명한다.
플로팅 게이트형 EEPROM을 미세화하기 위해서는, 플로팅 게이트 상에 형성되는 인터 폴리 절연막(Inter-Poly-Dielectric: IPD)의 박막화가 중요하게 된다. 그런데, IPD를 박막화하면 플로팅 게이트의 각부 부근에서 전계 집중이 발생하기 쉬워져, 리크 전류의 증대가 사실상 불가피하게 된다. 본 실시예에서는, 전계 집중하기 쉬운 부분과 전계 집중하기 어려운 부분에서 인터 폴리 절연막의 두께를 선택적으로 변화시킴으로써 리크 전류의 증대를 억제 혹은 저감하여, IPD의 박막화를 실효적으로 가능하게 하는 기술에 대하여 설명한다. 이하, 구체적이면서 또한 상세하게 설명한다.
우선, 도 1a에 도시하는 바와 같이, 반도체 기판으로서의 실리콘 웨이퍼(1) 의 표면 상에 터널 게이트 절연막(2)을 열산화법 등에 의해 형성한다. 이 터널 게이트 절연막(2)은, 예를 들면 실리콘 산화막(SiO2막)을 이용하여 형성된다. 계속해서, 이 터널 게이트 절연막(2) 상에 제1 게이트 전극으로서의 부유 게이트 전극(플로팅 게이트 전극)(3)을 CVD법 등에 의해 형성한다. 이 플로팅 게이트 전극(3)은, 예를 들면 N형 불순물인 인(P)을 다결정 실리콘막(폴리실리콘막)에 도프함으로써 형성된다.
계속해서, 터널 게이트 절연막(2) 및 플로팅 게이트 전극(3)의 좌우 양측면에 접촉시켜, 소위 STI(Shallow Trench Isolation) 구조로 이루어지는 소자 분리 영역(4)을 실리콘 웨이퍼(1)의 표층부에 형성한다. 각 소자 분리 영역(4)은, RIE법, CVD법, 및 CMP법 등에 의해 실리콘 산화막(SiO2)이나 실리콘 질화막(SiN) 등의 절연막을 실리콘 웨이퍼(1)의 표층부에 매립함으로써 형성된다. 이 때, 각 소자 분리 영역(4)은, 그들의 상면(4a)이 플로팅 게이트 전극(3)의 좌우 양측면의 중간부에 위치하는 높이에 형성된다. 이에 의해, 플로팅 게이트 전극(3)의 높이 방향의 중간부로부터 상측의 부분은, 각 소자 분리 영역(4)으로부터 노출된다. 즉, 플로팅 게이트 전극(3)의 평면부 중, 상면(3a) 및 좌우 양측면의 중간부로부터 상부에 걸친 부분(상부 측면)(3b)이 각 소자 분리 영역(4)으로부터 노출된다.
따라서, 이 단계에서는, 당연히, 플로팅 게이트 전극(3)이 갖는 복수의 각부(3c, 3d) 중, 터널 게이트 절연막(2)에 접하고 있지 않은 측의 각부인 좌우 양 상측 각부(3c)는, 그들의 표면이 노출되어 있다. 이것에 대하여, 플로팅 게이트 전극(3)이 갖는 복수의 각부(3c, 3d) 중, 터널 게이트 절연막(2)에 접하는 측의 각부인 좌우 양 하측 각부(3d)는, 그들의 표면을 터널 게이트 절연막(2) 및 각 소자 분리 영역(4)에 의해 피복되어 있다.
계속해서, 도 1a에 도시하는 바와 같이, 플로팅 게이트 전극(3)의 노출 부분 및 각 소자 분리 영역(4)의 표면을 피복하여 제1 전극간 절연막(5)을 CVD법 등에 의해 형성한다. 후술하는 바와 같이, 본 실시예에서는 플로팅 게이트 전극(3)과 그 상방에 형성되는 컨트롤 게이트 전극(9) 사이에 형성되는 전극간 절연막(8)을, 절연막을 3층으로 적층하여 이루어지는 적층막으로서 형성한다. 따라서, 제1 전극간 절연막(5)은, 전극간 절연막(8)의 하층 전극간 절연막(제1층째의 전극간 절연막)으로 된다. 이 제1 전극간 절연막(5)에는, 예를 들면 산화막을 이용하는 것이 바람직하다. 본 실시예에서는, 제1 전극간 절연막(5)으로서 실리콘 산화막(SiO2막)을 이용하는 것으로 한다. SiO2막(5)은, 그 전체의 막 두께가 대략 균일한 크기로 성막된다.
다음으로, 도 1b에 도시하는 바와 같이, SiO2막(제1 전극간 절연막)(5)의 표면을 피복하여, 제2 전극간 절연막(6)을 온도가 약 700℃ 이상인 분위기하에서 기상 성장법 등에 의해 형성한다. 이 제2 전극간 절연막(6)은, 전극간 절연막(8)의 중층 전극간 절연막(제2층째의 전극간 절연막)으로 된다. 또한, 제2 전극간 절연막(6)에는, 예를 들면 질화막을 이용하는 것이 바람직하다. 본 실시예에서는, 제2 전극간 절연막(6)으로서 실리콘 질화막(Si3N4막)을 이용하는 것으로 한다. 또한, 이 단계에서는, Si3N4막(6)은, SiO2막(5)과 마찬가지로, 그 전체의 막 두께가 대략 균일한 크기로 성막된다.
다음으로, 도 2a에 도시하는 바와 같이, Si3N4막(제2 전극간 절연막)(6)을 선택적이면서 또한 부분적으로 박막화한다. 구체적으로는, Si3N4막(6)에 대하여 드라이 에칭의 일종인 RIE법을 전면적으로 실시한다. 이에 의해, Si3N4막(6)을 플로팅 게이트 전극(3)의 높이 방향을 따라서 이방적으로 에칭한다. 이 결과, 도 2a에 도시하는 바와 같이, 플로팅 게이트 전극(3) 및 각 소자 분리 영역(4)의 상방에 형성되는 Si3N4막(6)은, 그 실리콘 웨이퍼(1)의 표면에 수직인 방향(실리콘 웨이퍼(1)의 두께 방향, 세로 방향)을 따른 막 두께가, 실리콘 웨이퍼(1)의 표면에 평행한 방향(실리콘 웨이퍼(1)의 면방향, 가로 방향)을 따른 막 두께보다도 얇게 형성된다.
구체적으로는, 플로팅 게이트 전극(3)의 상면(3a)의 상방에 형성되는 Si3N4막(6)의 플로팅 게이트 전극(3)의 상면(3a)에 대하여 수직인 방향(세로 방향)의 막 두께는, 플로팅 게이트 전극(3)의 좌우 양 상부 측면(3b)의 측방에 형성되는 Si3N4막(6)의 플로팅 게이트 전극(3)의 좌우 양 상부 측면(3b)에 대하여 수직인 방향(가로 방향)의 막 두께보다도 얇게 형성된다. 마찬가지로, 각 소자 분리 영역(4)의 상면(4a)의 가장자리부를 제외한 부분(중앙부)의 상방에 형성되는 Si3N4막(6)의 각 소자 분리 영역(4)의 상면(4a)(플로팅 게이트 전극(3)의 상면(3a))에 대하여 수직 인 방향(세로 방향)의 막 두께는, 플로팅 게이트 전극(3)의 좌우 양 상부 측면(3b)의 측방에 형성되는 Si3N4막(6)의 플로팅 게이트 전극(3)의 좌우 양 상부 측면(3b)에 대하여 수직인 방향(가로 방향)의 막 두께보다도 얇게 형성된다.
즉, 간결하게 설명하면, 플로팅 게이트 전극(3)의 상면(3a)의 상방의 Si3N4막(6)은, 플로팅 게이트 전극(3)의 좌우 양 상부 측면(3b)의 측방의 Si3N4막(6)보다도 얇게 형성된다. 따라서, 당연히, 플로팅 게이트 전극(3)의 각 상측 각부(3c)의 주위(근방)에 형성되는 Si3N4막(6) 중, 플로팅 게이트 전극(3)의 상면(3a)의 상방의 부분은, 플로팅 게이트 전극(3)의 각 상부 측면(3b)의 측방의 부분보다도 얇게 형성된다. 마찬가지로, 각 소자 분리 영역(4)의 상면(4a)의 상방에 형성되는 Si3N4막(6) 중 각 상면(4a)의 가장자리부를 제외한 부분(중앙부)의 상방에 형성되는 Si3N4막(6)은, 플로팅 게이트 전극(3)의 각 상부 측면(3b)의 측방에 형성되는 Si3N4막(6)보다도 얇게 형성된다.
다음으로, 도 2b에 도시하는 바와 같이, 세로 방향의 막 두께를 가로 방향의 막 두께보다도 얇게 된 Si3N4막(제2 전극간 절연막)(6)의 표면을 피복하여, 제3 전극간 절연막(7)을 CVD법 등에 의해 형성한다. 이 제3 전극간 절연막(7)은, 전극간 절연막(8)의 상층 전극간 절연막(제3층째의 전극간 절연막)으로 된다. 또한, 제3 전극간 절연막(7)에는, 제1 전극간 절연막(5)과 마찬가지로, 예를 들면 산화막을 이용하는 것이 바람직하다. 본 실시예에서는, 제3 전극간 절연막(7)으로서 실리콘 산화막(SiO2막)을 이용하는 것으로 한다. 이 상층 측의 SiO2막(7)은, 하층 측의 SiO2막(5)과 마찬가지로, 그 전체의 막 두께가 대략 균일한 크기로 성막된다.
지금까지의 공정에 의해, 도 2b에 도시하는 바와 같이, SiO2막(하층 전극간 절연막)(5), Si3N4막(중층 전극간 절연막)(6), 및 SiO2막(상층 전극간 절연막)(7)의 3층 구조로 이루어지는 전극간 절연막(8)이, 플로팅 게이트 전극(3) 및 각 소자 분리 영역(4)의 각각의 표면을 피복하여 성막된다. 전술한 바와 같이, 전극간 절연막(8)에서는, 그 중층 전극간 절연막인 Si3N4막(6)의 세로 방향의 막 두께가 가로 방향의 막 두께보다도 얇게 형성되어 있다. 이 때문에, 전극간 절연막(8) 전체로서도, 그 세로 방향의 막 두께가 가로 방향의 막 두께보다도 얇게 형성된다. 따라서, 당연히, 전극간 절연막(8) 중 플로팅 게이트 전극(3)의 각 상측 각부(3c) 이외를 피복하는 부분의 적어도 일부의 막 두께가, 각 상측 각부(3c)를 피복하는 부분의 적어도 일부의 막 두께보다도 얇게 형성된다. 구체적으로는, 플로팅 게이트 전극(3)의 각 상측 각부(3c)를 피복하여 형성되는 전극간 절연막(8) 중, 플로팅 게이트 전극(3)의 상면(3a) 상의 전극간 절연막(8)은, 플로팅 게이트 전극(3)의 각 상부 측면(3b) 상의 전극간 절연막(8)보다도 얇게 형성된다.
마찬가지로, 각 소자 분리 영역(4)의 상면(4a) 상에 형성되는 전극간 절연막(8) 중, 각 상면(4a)의 가장자리부를 제외한 부분 상에 형성되는 전극간 절연막(8)은, 플로팅 게이트 전극(3)의 각 상부 측면(3b) 상에 형성되는 전극간 절연 막(8)보다도 얇게 형성된다. 즉, 각 소자 분리 영역(4)의 상면(4a) 상에 형성되는 전극간 절연막(8) 중, 각 상면(4a)의 중앙부 상에 형성되는 전극간 절연막(8)은, 각 상면(4a)의 가장자리부 상에 형성되는 전극간 절연막(8)보다도 얇게 형성된다.
또한, 본 발명자들이 행한 실험에 따르면, 전극간 절연막(8)의 후막으로 형성된 부분의 막 두께가, 전극간 절연막(8)의 박막으로 형성(가공)된 부분의 막 두께에 대하여 약 1.2배 이상의 두께이면, 플로팅 게이트 전극(3)의 주위에 전계 집중이나 리크 전류가 발생할 우려를 억제 혹은 저감시킬 수 있다는 것을 알 수 있었다. 특히, 플로팅 게이트 전극(3)의 각 상측 각부(3c)의 근방의 적어도 일부에서의 전극간 절연막(8)의 막 두께를, 그 밖의 부분의 적어도 일부에서의 전극간 절연막(8)의 막 두께의 약 1.2배 이상의 두께로 설정하면, 플로팅 게이트 전극(3)의 각 상측 각부(3c)의 근방에 전계 집중이나 리크 전류가 발생할 우려를 억제 혹은 저감시킬 수 있다는 것을 알 수 있었다.
따라서, 본 실시예에서는, 플로팅 게이트 전극(3)의 각 상부 측면(3b)의 측방에 형성되는 후막의 전극간 절연막(8)의 막 두께를, 플로팅 게이트 전극(3)의 상면(3a)의 상방에 형성되는 박막의 전극간 절연막(8)의 막 두께에 대하여 약 1.2배 이상의 두께로 설정하는 것으로 한다. 즉, 본 실시예에서는, 전극간 절연막(8)의 후막 부분의 막 두께가 전극간 절연막(8)의 박막 부분의 막 두께에 대하여 약 1.2배 이상의 두께로 되도록, 하층 측의 SiO2막(5), Si3N4막(6), 및 상층 측의 SiO2막(7)의 각각의 막 두께를 적절하게, 적정한 크기로 설정한다. 이 때, 특히 Si3N4(6)의 후막 부분의 막 두께 및 Si3N4막(6)의 박막 부분의 막 두께를, 전극간 절연막(8)의 후막 부분의 막 두께가 전극간 절연막(8)의 박막 부분의 막 두께에 대하여 약 1.2배 이상의 두께로 되도록, 전술한 방법에 의해 적절하게, 적정한 크기로 설정하는 것이 중요하다. 또한, 이러한 전극간 절연막(8)의 후막 부분과 박막 부분 사이의 막 두께의 비의 설정은, 후술하는 제2~제7의 각 실시예에서도 마찬가지로 한다. 특히, Si3N4막(6)의 후막 부분과 박막 부분 사이의 막 두께의 비의 설정은, 후술하는 제6 및 제7의 각 실시예에서도 마찬가지로 한다.
또한, 본 실시예의 전극간 절연막(8)과 같이, 복수층의 절연막(5, 6, 7)을 적층해서 이루어지는 전극간 절연막은, 일반적으로 인터 폴리 절연막(Inter-Paly-Dielectric: IPD)으로도 불린다. 또한, 본 실시예의 전극간 절연막(8)과 같이, 산화막(5), 질화막(6), 및 산화막(7)의 3층으로 이루어지는 적층막의 구조는, 일반적으로 ONO 구조로 약칭된다.
다음으로, 도 3에 도시하는 바와 같이, 인터 폴리 절연막(IPD)(8) 상에 제2 게이트 전극으로서의 제어 게이트 전극(컨트롤 게이트 전극)(9)을 CVD법 등에 의해 형성한다. 이 컨트롤 게이트 전극(9)도, 플로팅 게이트 전극(3)과 마찬가지로, 예를 들면 N형 불순물인 인(P)을 다결정 실리콘막(폴리실리콘막)에 도프함으로써 형성된다. 컨트롤 게이트 전극(9)은, 소위 워드선으로서 기능한다. 지금까지의 공정에 의해, 플로팅 게이트 전극(3)과 컨트롤 게이트 전극(9) 사이에 3층 구조의 인터 폴리 절연막(8)을 사이에 두고 이루어지는 입체적인 캐패시터 구조(10)가 실리 콘 웨이퍼(1)의 표면 상에 형성된다.
다음으로, 도 4에 도시하는 바와 같이, 소스 영역(11a) 또는 드레인 영역(11b)으로 되는 불순물 확산 영역(트랜지스터 확산층)(11)을 실리콘 웨이퍼(1)의 표층부의 복수 개소에 형성한다. 구체적으로는, 각 불순물 확산 영역(11)은, 각 터널 게이트 절연막(2), 각 플로팅 게이트 전극(3), 각 인터 폴리 절연막(8), 및 각 컨트롤 게이트 전극(9)을 마스크로 하여, 이온 주입법에 의해 실리콘 웨이퍼(1)의 표층부에 형성된다. 이 결과, 각 불순물 확산 영역(11)은, 인접하는 각 터널 게이트 절연막(2)끼리의 사이에서 각 터널 게이트 절연막(2)의 가장자리부의 하면을 피복하여 실리콘 웨이퍼(1)의 표층부에 형성된다.
또한, 도 4에 도시하는 바와 같이, 실리콘 웨이퍼(1)의 표면 상에는, 각 플로팅 게이트 전극(3) 및 각 컨트롤 게이트 전극(9)과 함께, 제3 게이트 전극으로서의 선택 게이트 전극(12)이 복수 개소에 형성된다. 이들 각 선택 게이트 전극(12)도, 각 플로팅 게이트 전극(3)과 마찬가지로, 각 터널 게이트 절연막(2) 상에 형성된다. 각 터널 게이트 절연막(2), 각 플로팅 게이트 전극(3), 각 인터 폴리 절연막(8), 및 각 컨트롤 게이트 전극(9)은, 각 소스 영역(11a) 및 각 드레인 영역(11b)과 함께 기억용 트랜지스터(13)를 구성한다. 이것에 대하여, 각 선택 게이트 전극(12)은, 각 소스 영역(11a) 및 각 드레인 영역(11b)과 함께 선택용 트랜지스터(14)를 구성한다. 그리고, 각 기억용 트랜지스터(13)는, 각 선택용 트랜지스터(14)와 함께 메모리 셀(15)을 구성한다. 또한, 도 4는, 도 3 중 파단선 A-A'를 따라 도시하는 단면도이다.
계속해서, 도 4에 도시하는 바와 같이, 소위 비트선(16a)을 포함하는 복수개의 배선(16)을 컨트롤 게이트 전극(9)의 상방에 형성한다. 비트선(16a)은, 워드선으로 되는 컨트롤 게이트 전극(9)이 연장되는 방향과 직교하는 방향을 따라서 연장되어 형성된다. 또한, 각 배선(16)과 실리콘 웨이퍼(1)의 표면(표층부)을 전기적으로 접속하는 컨택트 플러그(17a)나, 각 배선(16)끼리 전기적으로 접속하는 비어 플러그(17b) 등의 플러그(17)를 실리콘 웨이퍼(1) 상에 복수개 형성한다. 각 컨택트 플러그(17a)는, 소정의 배선(16)과 소정의 소스 영역(11a) 또는 소정의 드레인 영역(11b)을 전기적으로 접속하여 형성된다.
또한, 각 플로팅 게이트 전극(3), 각 컨트롤 게이트 전극(9), 각 선택 게이트 전극(12), 각 배선(16), 각 플러그(17) 등은, 실제로는 실리콘 웨이퍼(1) 상에 복수층으로 적층되어 형성되는 복수의 층간 절연막 중 어느 하나에 형성된다. 단, 도 4에서는, 도면을 보기 쉽게 하기 위해, 실리콘 웨이퍼(1) 상에 복수층으로 적층되어 형성되는 복수의 층간 절연막을 통합하여 1층의 층간 절연막(18)으로서 도시한다. 이 층간 절연막(18)은, 프리 메탈 절연막으로도 불린다. 마찬가지로, 각 배선(16) 및 각 플러그(17)에는, 그들의 표면을 피복하여 배리어 메탈막이 형성되는 것이 일반적이지만, 도 4에서는, 도면을 보기 쉽게 하기 위해, 배리어 메탈막의 도시를 생략하였다. 이러한 도시 방법은, 후술하는 제2~제7의 각 실시예에서 참조하는 도 7, 도 11, 도 12, 도 20, 및 도 21에서도 마찬가지이다. 또한, 도 1a~도 3에서는, 설명을 알기 쉽게 하기 위해, 도 4에 도시하는 각 플로팅 게이트 전극(3) 중 1개의 플로팅 게이트 전극(3), 및 그 부근의 구조를 도시하였다. 이들과 같은 도시 방법은, 후술하는 제2~제7의 각 실시예에서 참조하는 도 5a, 도 5b, 도 6, 도 8a~도 10, 도 13a~도 19, 및 도 22에서도 마찬가지이다.
이 후, 도시를 수반하는 구체적이면서 상세한 설명은 생략하지만, 본딩 공정이나 패키징 공정 등의 소정의 공정을 거침으로써, 원하는 구조로 이루어지는 기억형 반도체 장치로서의 재기입 가능한 불휘발성 메모리(19)를 얻는다. 즉, 도 3 및 도 4에 도시하는 바와 같이, 하층측부터 순서대로 SiO2막(5), Si3N4막(6), 및 SiO2막(7)이 3층으로 적층된 ONO 구조를 갖는 인터 폴리 절연막(IPD)(8)이 각 플로팅 게이트 전극(3)과 각 컨트롤 게이트 전극(9) 사이에 형성된 입체적인 캐패시터 구조(10)를 갖는다. 플로팅 게이트 전극(3)의 각 상측 각부(3c)의 주위에 형성되어 있는 IPD(8)(Si3N4막(6)) 중, 플로팅 게이트 전극(3)의 상면(3a)의 상방의 인터 폴리 절연막(8)(Si3N4막(6))이, 플로팅 게이트 전극(3)의 각 상부 측면(3b)의 측방의 인터 폴리 절연막(8)(Si3N4막(6))보다도 얇게 형성되어 있는, 플로팅 게이트형의 EEPROM(19)을 얻는다.
또한, 도 1a~도 3은, EEPROM(19)이 구비하는 워드선(컨트롤 게이트 전극)(3)이 연장되는 방향(길이 방향)을 따라 도시하는 단면도이다. 즉, 도 1a~도 3은, EEPROM(19)이 구비하는 비트선(16a)이 연장되는 방향과 직교하는 방향을 따라 도시하는 단면도이다. 이것에 대하여, 도 4는, EEPROM(19)이 구비하는 비트선(16a)이 연장되는 방향(길이 방향)을 따라 도시하는 단면도이다. 즉, EEPROM(19)이 구비하는 워드선(3)이 연장되는 방향과 직교하는 방향을 따라 도시하는 단면도이다. 또 한, 이들과 같은 도시 방법은, 후술하는 제2~제7의 각 실시예에서 참조하는 도 5a~도 22에서도 마찬가지이다.
이상 설명한 바와 같이, 이 제1 실시예에서는, 플로팅 게이트형 EEPROM(19)이 구비하는 플로팅 게이트(3)의 각 평면부(3a, 3b) 및 각 상측 각부(3c)를 피복하여 형성되는 인터 폴리 절연막(8)의 막 두께를, 선택적이면서 또한 부분적으로 서로 다른 크기로 설정한다. 특히, 전계 집중이나 리크 전류가 발생하기 쉬운 컨트롤 게이트 전극(9)에 대향하는 플로팅 게이트 전극(3)의 각 상측 각부(3c)를 피복하는 인터 폴리 절연막(8)의 막 두께를, 세로 방향과 가로 방향에서 서로 다른 크기로 설정한다. 구체적으로는, 플로팅 게이트(3)의 각 상측 각부(3c)를 피복하여 형성되는 인터 폴리 절연막(8)을, 그 플로팅 게이트(3)의 상면(3a)을 피복하는 부분의 막 두께가, 플로팅 게이트(3)의 각 상부 측면(3b)을 피복하는 부분의 막 두께보다도 얇게 형성한다. 바꾸어 말하면, 플로팅 게이트(3)의 각 상측 각부(3c)를 피복하여 형성되는 인터 폴리 절연막(8)을, 그 플로팅 게이트(3)의 각 상부 측면(3b)을 피복하는 부분의 막 두께를, 플로팅 게이트(3)의 상면(3a)을 피복하는 부분의 막 두께보다도 두껍게 형성한다.
종래의 플로팅 게이트형 EEPROM에서는, EEPROM의 미세화 및 고집적화를 도모하기 위해 인터 폴리 절연막의 막 두께를 얇게 하면, 플로팅 게이트 전극과 컨트롤 게이트 전극 사이의 리크 전류가 흐르기 쉽게 되는 것이 일반적으로 알려져 있다. 또한, EEPROM이 구비하는 캐패시터가 입체 구조를 갖는 경우, 인터 폴리 절연막에 덮어져 있는 상측 각부에 전계 집중이 발생하기 쉬운 것도 일반적으로 알려져 있 다.
이것에 대하여, 본 실시예에서는, 전술한 바와 같이, 적어도 플로팅 게이트(3)의 각 상측 각부(3c)를 피복하고 있는 인터 폴리 절연막(8)의 막 두께가 전체적으로 균일하게 얇게 되지 않도록, 인터 폴리 절연막(8)을 선택적이면서 또한 부분적으로 박막화하면서 성막한다. 이것에 의해, 본 실시예의 플로팅 게이트형 EEPROM(19)에서는, 플로팅 게이트(3)의 각 상측 각부(3c) 부근에 전계 집중이나 리크 전류가 발생하거나, 혹은 리크 전류가 증대하거나 할 우려를 저감 혹은 억제하면서, 인터 폴리 절연막(8)의 박막화의 한계를 넓힐 수 있다. 즉, 본 실시예에서는, EEPROM(19)의 미세화를 도모하면서, 그 미세화에 수반하는 인터 폴리 절연막(8)의 박막화에 기인하여 EEPROM(19)의 전기적 특성이 열화할 우려를 억제할 수 있다.
이와 같이, 본 실시예에 따르면, 입체적인 캐패시터 구조(10)를 가짐과 함께, 각 플로팅 게이트 전극(3)의 상측 각부(3c) 부근에서 전계 집중이나 리크 전류가 발생하기 어렵고, 또한, 미세화가 도모된 플로팅 게이트형 EEPROM(19)을 제공할 수 있다. 나아가서는, 종래에서는 실질적으로 트레이드 오프이었던 고집적화와 전기적 특성의 향상을 양립시킬 수 있는 플로팅 게이트형 EEPROM(19)을 제공할 수 있다. 그것과 함께, 본 실시예에 따르면, 그러한 EEPROM(19)을 용이하게 제조할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
(제2 실시예)
다음으로, 본 발명에 따른 제2 실시예를 주로 도 5a~도 7을 참조하면서 설명 한다. 도 5a, 도 5b, 및 도 6은, 본 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다. 도 7은, 도 6 중 파단선 B-B'를 따라 도시하는 단면도이다. 또한, 전술한 제1 실시예와 동일 부분에는 동일 부호를 붙이고, 그의 상세한 설명을 생략한다.
본 실시예에서는, 제1 실시예와 마찬가지로, 플로팅 게이트 전극의 상측 각부 부근에서의 전계 집중이나 리크 전류의 발생을 억제 혹은 저감하면서, 인터 폴리 절연막의 박막화를 한층 더 도모한다. 나아가서는, 플로팅 게이트형 EEPROM의 전기적 특성의 향상을 도모하면서, 그 미세화(고집적화)를 한층 더 도모한다. 이하, 구체적이면서 또한 상세하게 설명한다.
우선, 플로팅 게이트 전극(3) 및 각 소자 분리 영역(4)을 피복하여 그들의 상방에 하층 인터 폴리 절연막으로서의 SiO2막(5) 및 중층 인터 폴리 절연막으로서의 Si3N4막(6)을 형성하는 공정까지는, 제1 실시예에서 도 1a 및 도 1b를 참조하면서 설명한 공정과 마찬가지로 한다.
다음으로, 도 5a에 도시하는 바와 같이, Si3N4막(6)을 SiO2막(5)의 표면(상면) 상에 선택적이면서 또한 부분적으로 남긴다. 구체적으로는, 플로팅 게이트 전극(3)의 각 상부 측면(3b) 상에만 Si3N4막(6)을 남긴다. 이러한 구조는, 제1 실시예와 마찬가지로, Si3N4막(6)에 대하여 RIE법을 전면적으로 실시하고, Si3N4막(6)을 그 세로 방향을 따라서 이방적으로 에칭함으로써 얻어진다. 단, 본 실시예에서는, 제1 실시예와 달리, 플로팅 게이트 전극(3)의 상면(3a)의 상방 및 각 소자 분리 영역(4)의 상면(4a)의 가장자리부를 제외한 부분(중앙부)의 상방으로부터 Si3N4막(6)이 없어질 때까지 RIE를 추진한다.
이 결과, 플로팅 게이트 전극(3)의 상면(3a)의 상방 및 각 소자 분리 영역(4)의 상면(4a)의 중앙부의 상방으로부터 Si3N4막(6)이 전면적으로 제거되어, 플로팅 게이트 전극(3)의 각 상부 측면(3b)의 측방에만 Si3N4막(6)이 남겨진다. 따라서, 당연히, 플로팅 게이트 전극(3)의 각 상측 각부(3c) 부근에서는, 이들의 측방에만 Si3N4막(6)이 선택적이면서 또한 부분적으로 남겨진다. 또한, 플로팅 게이트 전극(3)의 상면(3a)의 상방 및 각 소자 분리 영역(4)의 상면(4a)의 중앙부의 상방에서는, SiO2막(5)의 표면(상면)이 Si3N4막(6)으로부터 노출된다.
다음으로, 도 5b에 도시하는 바와 같이, 제1 실시예와 마찬가지의 공정에 의해, 하층 측의 SiO2막(5)의 표면 상에 선택적이면서 또한 부분적으로 남겨진 Si3N4막(6)의 표면, 및 Si3N4막(6)으로부터 선택적이면서 또한 부분적으로 노출된 SiO2막(5)의 표면을 피복하고, 상층 인터 폴리 절연막으로서의 SiO2막(7)을 형성한다. 이 상층 측의 SiO2막(7)은, 제1 실시예와 마찬가지로, 그 전체의 막 두께가 대략 균일한 크기로 성막된다.
지금까지의 공정에 의해, 도 5b에 도시하는 바와 같이, 플로팅 게이트 전 극(3)의 각 상부 측면(3b)의 측방에서 하층 측의 SiO2막(5)과 상층 측의 SiO2막(7) 사이에 Si3N4막(6)이 끼워져 이루어지는 3층 구조의 인터 폴리 절연막(21)이, 플로팅 게이트 전극(3) 및 각 소자 분리 영역(4)의 각각의 표면을 피복하여 성막된다. 이와 같이, 본 실시예의 인터 폴리 절연막(21)에서는, 전술한 제1 실시예의 인터 폴리 절연막(8)과 달리, Si3N4막(6)이 플로팅 게이트 전극(3)의 각 상부 측면(3b)의 측방에만 형성되어 있다. 따라서, 본 실시예의 인터 폴리 절연막(21)은, 제1 실시예의 인터 폴리 절연막(8)에 비하여, 그 세로 방향의 막 두께가 더 얇게 형성되어 있다. 또한, 본 실시예에서는, 인터 폴리 절연막(21) 중, 플로팅 게이트 전극(3)의 각 상부 측면(3b)의 측방에 형성되는 3층 구조의 부분의 막 두께를, 플로팅 게이트 전극(3)의 상면(3a)의 상방에 형성되는 2층 구조의 부분의 막 두께에 대하여 약 1.2배 이상의 두께로 설정한다.
다음으로, 도 6에 도시하는 바와 같이, 제1 실시예와 마찬가지의 공정에 의해, 인터 폴리 절연막(21) 상에 컨트롤 게이트 전극(9)을 형성한다. 이에 의해, 플로팅 게이트 전극(3)과 컨트롤 게이트 전극(9) 사이에 부분적으로 ONO 구조(3층 구조)를 갖는 인터 폴리 절연막(21)을 끼워 이루어지는 입체적인 캐패시터 구조(22)가 실리콘 웨이퍼(1)의 표면 상에 형성된다.
다음으로, 도 7에 도시하는 바와 같이, 제1 실시예와 마찬가지의 공정에 의해, 복수의 소스 영역(11a) 및 드레인 영역(11b)을 실리콘 웨이퍼(1)의 표층부에 형성한다. 그것과 함께, 복수개의 선택 게이트 전극(12)을 각 터널 게이트 절연 막(2) 상에 형성한다. 각 터널 게이트 절연막(2), 각 플로팅 게이트 전극(3), 각 인터 폴리 절연막(21), 및 각 컨트롤 게이트 전극(9)은, 각 소스 영역(11a) 및 각 드레인 영역(11b)과 함께 기억용 트랜지스터(23)를 구성한다. 그리고, 각 기억용 트랜지스터(23)는, 각 선택용 트랜지스터(14)와 함께 메모리 셀(24)을 구성한다. 계속해서, 비트선(16a)을 포함하는 배선(16)이나, 컨택트 플러그(17a) 및 비어 플러그(17b) 등의 플러그(17)를 실리콘 웨이퍼(1) 상에 복수개씩 형성한다. 또한, 도 7은, 도 6 중 파단선 B-B'를 따라 도시하는 단면도이다.
이 후, 도시를 수반하는 구체적이면서 상세한 설명은 생략하지만, 제1 실시예와 마찬가지로, 본딩 공정이나 패키징 공정 등의 소정의 공정을 거침으로써, 원하는 구조로 이루어지는 기억형 반도체 장치로서의 재기입 가능한 불휘발성 메모리(25)를 얻는다. 즉, 도 6 및 도 7에 도시하는 바와 같이, 각 플로팅 게이트 전극(3)의 상면(3a) 및 각 소자 분리 영역(4)의 상면(4a)의 중앙부와 각 컨트롤 게이트 전극(9) 사이에서는 하층 SiO2막(5) 및 상층 SiO2막(7)의 2층 구조로 이루어짐과 함께, 각 플로팅 게이트 전극(3)의 각 상부 측면(3b)과 각 컨트롤 게이트 전극(9) 사이에서는 하층 SiO2막(5), Si3N4막(6), 및 상층 SiO2막(7)의 3층 구조로 이루어지는, 부분적인 ONO 구조를 갖는 인터 폴리 절연막(IPD)(21)이 각 플로팅 게이트 전극(3)과 각 컨트롤 게이트 전극(9) 사이에 형성된 입체적인 캐패시터 구조(22)를 갖는 플로팅 게이트형의 EEPROM(25)을 얻는다.
이상 설명한 바와 같이, 이 제2 실시예에 따르면, 전술한 제1 실시예와 마찬 가지의 효과를 얻을 수 있다. 또한, 본 실시예의 EEPROM(25)에서는, 제1 실시예의 EEPROM(19)과 달리, 각 플로팅 게이트 전극(3)의 각 상측 각부(3c)를 전체적으로 피복하는 것이 아니라, 각 상측 각부(3c)의 일부의 상방에만 Si3N4막(6)이 선택적이면서 또한 부분적으로 남겨진다. 구체적으로는, 본 실시예의 EEPROM(25)의 각 플로팅 게이트 전극(3)의 각 상측 각부(3c) 부근에서는, EEPROM(25)의 가로 방향인 각 상측 각부(3c)의 측방에만 Si3N4막(6)이 선택적이면서 또한 부분적으로 남겨진다. 이것에 대하여, EEPROM(25)의 세로 방향인 플로팅 게이트 전극(3)의 상면(3a)의 상방 및 각 소자 분리 영역(4)의 상면(4a)의 중앙부의 상방에는, Si3N4막(6)은 남겨지지 않는다.
따라서, 본 실시예의 EEPROM(25)은, 제1 실시예의 EEPROM(19)에 비하여, 그 세로 방향에서 인터 폴리 절연막(21)이 더 박막화되어 있다. 즉, 본 실시예의 EEPROM(25)은, 제1 실시예의 EEPROM(19)에 비하여, 그 세로 방향에서 더 미세화 및 고집적화가 도모되어 있다.
(제3 실시예)
다음으로, 본 발명에 따른 제3 실시예에 대하여 주로 도 8a~도 12를 참조하면서 설명한다. 도 8a~도 10은, 본 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단도면이다. 도 11은, 도 10 중 파단선 C-C'를 따라 도시하는 단면도이다. 도 12는, 도 10 중 파단선 D-D'를 따라 도시하는 단면도이다. 또한, 전술한 제1 및 제2의 각 실시예와 동일 부분에는 동일 부호를 붙이고, 그들의 상세한 설명을 생략한다.
본 실시예에서는, 제1 및 제2의 각 실시예와 달리, 플로팅 게이트 전극 상면의 일부의 상방에서만 인터 폴리 절연막의 박막화를 한층 더 도모한다. 이하, 구체적이면서 또한 상세하게 설명한다.
우선, 플로팅 게이트 전극(3) 및 각 소자 분리 영역(4)을 피복하여 그들의 상방에 하층 인터 폴리 절연막으로서의 SiO2막(5) 및 중층 인터 폴리 절연막으로서의 Si3N4막(6)을 형성하는 공정까지는, 제1 실시예에서 도 1a 및 도 1b를 참조하면서 설명한 공정과 마찬가지로 한다.
다음으로, 도 8a에 도시하는 바와 같이, Si3N4막(6)의 표면을 피복하여 레지스트막(31)을 형성한다. 계속해서, Si3N4막(6) 중 플로팅 게이트 전극(3)의 상면(3a)의 가장자리부를 제외한 부분(중앙부)의 상방에 형성되어 있는 Si3N4막(6)의 표면이 노출되도록, 통상의 리소그래피 기술을 이용하여 레지스트막(31)에 개구부(32)를 형성한다. 바꾸어 말하면, 플로팅 게이트 전극(3)의 상면(3a) 상에 형성되어 있는 Si3N4막(6) 중, 플로팅 게이트 전극(3)의 각 상측 각부(3c)를 제외한 부분의 상방에 형성되어 있는 Si3N4막(6)의 표면이 노출되도록, 리소그래피 공정에 의해 레지스트막(31)에 개구부(32)를 형성한다.
다음으로, 도 8b에 도시하는 바와 같이, RIE법이나 약액을 이용하는 웨트 에칭에 의해 개구부(32)로부터 노출되어 있는 Si3N4막(6)만을 그 세로 방향을 따라서 이방적으로 에칭하여, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부의 상방에 형성되어 있는 Si3N4막(6)을 선택적이면서 또한 부분적으로 제거한다. 이에 의해, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부의 상방에서 SiO2막(5)의 표면이 노출된다.
다음으로, 도 9a에 도시하는 바와 같이, SiO2막(5)의 표면 상에 남겨진 Si3N4막(6)의 표면 상으로부터 레지스트막(31)을 박리시켜 제거한다. 이 결과, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부의 상방을 제외하고, 플로팅 게이트 전극(3)의 상면(3a) 상 및 각 상부 측면(3b) 상에 대략 균일한 막 두께를 갖는 Si3N4막(6)이 남겨진다. 즉, 플로팅 게이트 전극(3)의 각 상측 각부(3c)를 피복하여 대략 균일한 막 두께를 갖는 Si3N4막(6)이 선택적이면서 또한 부분적으로 남겨진다.
다음으로, 도 9b에 도시하는 바와 같이, 제1 및 제2의 각 실시예와 마찬가지의 공정에 의해, 하층 측의 SiO2막(5)의 표면 상에 선택적이면서 또한 부분적으로 남겨진 Si3N4막(6)의 표면, 및 Si3N4막(6)으로부터 선택적이면서 또한 부분적으로 노출된 SiO2막(5)의 표면을 피복하여, 상층 측의 SiO2막(7)을 형성한다. 이 상층 측의 SiO2막(7)은, 제1 및 제2의 각 실시예와 마찬가지로, 그 전체의 막 두께가 대략 균일한 크기로 성막된다.
지금까지의 공정에 의해, 도 9b에 도시하는 바와 같이, 플로팅 게이트 전 극(3)의 상면(3a)의 중앙부의 상방을 제외하고 하층 측의 SiO2막(5)과 상층 측의 SiO2막(7) 사이에 Si3N4막(6)이 끼워져 이루어지는 3층 구조의 인터 폴리 절연막(33)이, 플로팅 게이트 전극(3) 및 각 소자 분리 영역(4)의 각각의 표면을 피복하여 성막된다. 이와 같이, 본 실시예의 인터 폴리 절연막(33)에서는, 제1 및 제2의 각 실시예의 인터 폴리 절연막(8, 21)과 달리, Si3N4막(6)이 플로팅 게이트 전극(3)의 상면(3a)의 중앙부의 상방에는 형성되어 있지 않다. 따라서, 본 실시예의 인터 폴리 절연막(33)은, 제1 및 제2의 각 실시예의 인터 폴리 절연막(8, 21)에 비하여, 그 세로 방향의 막 두께가 플로팅 게이트 전극(3)의 상면(3a)의 중앙부의 상방에서만 동등 이상으로 얇게 형성되어 있다. 또한, 본 실시예에서는, 인터 폴리 절연막(33) 중, 플로팅 게이트 전극(3)의 각 상부 측면(3b) 및 각 상측 각부(3c) 상에 형성되는 3층 구조의 부분의 막 두께를, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부 상에 형성되는 2층 구조의 부분의 막 두께에 대하여 약 1.2배 이상의 두께로 설정한다.
다음으로, 도 10에 도시하는 바와 같이, 제1 및 제2의 각 실시예와 마찬가지의 공정에 의해, 인터 폴리 절연막(33) 상에 컨트롤 게이트 전극(9)을 형성한다. 이에 의해, 플로팅 게이트 전극(3)과 컨트롤 게이트 전극(9) 사이에 부분적으로 ONO 구조(3층 구조)를 갖는 인터 폴리 절연막(33)을 끼워 이루어지는 입체적인 캐패시터 구조(34)가 실리콘 웨이퍼(1)의 표면 상에 형성된다.
다음으로, 도 11 및 도 12에 도시하는 바와 같이, 제1 및 제2의 각 실시예와 마찬가지의 공정에 의해, 소스 영역(11a) 또는 드레인 영역(11b)을 실리콘 웨이퍼(1)의 표층부에 형성한다. 그것과 함께, 복수개의 선택 게이트 전극(12)을 각 터널 게이트 절연막(2) 상에 형성한다. 각 터널 게이트 절연막(2), 각 플로팅 게이트 전극(3), 각 인터 폴리 절연막(33), 및 각 컨트롤 게이트 전극(9)은, 각 소스 영역(11a) 및 각 드레인 영역(11b)과 함께 기억용 트랜지스터(35)를 구성한다. 그리고, 각 기억용 트랜지스터(35)는 각 선택용 트랜지스터(14)와 함께 메모리 셀(36)을 구성한다. 계속해서, 비트선(16a)을 포함하는 배선(16)이나, 컨택트 플러그(17a) 및 비어 플러그(17b) 등의 플러그(17)를 실리콘 웨이퍼(1) 상에 복수개씩 형성한다. 또한, 도 11은, 도 10 중 파단선 C-C'를 따라 도시하는 단면도이다. 마찬가지로, 도 12는, 도 10 중 파단선 D-D'를 따라 도시하는 단면도이다.
이 후, 도시를 수반하는 구체적이면서 상세한 설명은 생략하지만, 제1 및 제2의 각 실시예와 마찬가지로, 본딩 공정이나 패키징 공정 등의 소정의 공정을 거침으로써, 원하는 구조로 이루어지는 기억형 반도체 장치로서의 재기입 가능한 불휘발성 메모리(37)를 얻는다. 즉, 도 10~도 12에 도시하는 바와 같이, 각 플로팅 게이트 전극(3)의 상면(3a)의 중앙부와 각 컨트롤 게이트 전극(9) 사이에서는 하층 SiO2막(5) 및 상층 SiO2막(7)의 2층 구조로 이루어짐과 함께, 각 플로팅 게이트 전극(3)의 상면(3a)의 중앙부를 제외한 부분과 각 컨트롤 게이트 전극(9) 사이에서는 하층 SiO2막(5), Si3N4막(6), 및 상층 SiO2막(7)의 3층 구조로 이루어지는, 부분적인 ONO 구조를 갖는 인터 폴리 절연막(IPD)(33)이 각 플로팅 게이트 전극(3)과 각 컨 트롤 게이트 전극(9) 사이에 형성된 입체적인 캐패시터 구조(34)를 갖는 플로팅 게이트형의 EEPROM(37)을 얻는다.
이상 설명한 바와 같이, 이 제3 실시예에 따르면, 전술한 제1 및 제2의 각 실시예와 마찬가지의 효과를 얻을 수 있다. 또한, 본 실시예에서는, 제1 및 제2의 각 실시예와 달리, 각 플로팅 게이트 전극(3)의 각 상부 측면(3b) 및 각 플로팅 게이트 전극(3)의 상면(3a)의 가장자리부의 양 영역 상에서의 인터 폴리 절연막(33)(Si3N4막(6))의 막 두께 및 구성이 동등하게 형성되어 있다. 즉, 본 실시예의 인터 폴리 절연막(33)(Si3N4막(6))은, 제1 및 제2의 각 실시예의 인터 폴리 절연막(8, 21)(Si3N4막(6))에 비하여, 플로팅 게이트 전극(3)의 각 상측 각부(3c)의 상방을 피복하고 있는 부분의 막 두께가 더 두껍게 형성되어 있다. 따라서, 본 실시예의 EEPROM(37)은, 제1 및 제2의 각 실시예의 EEPROM(19, 25)에 비하여, 플로팅 게이트 전극(3)의 각 상측 각부(3c) 부근에서 전계 집중이나 리크 전류가 발생할 우려가 더 저감 혹은 억제되고 있어, 전기적 특성이 보다 향상되어 있다.
(제4 실시예)
다음으로, 본 발명에 따른 제4 실시예에 대하여 주로 도 13a~도 15를 참조하면서 설명한다. 도 13a~도 15는, 본 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다. 또한, 전술한 제1~제3의 각 실시예와 동일 부분에는 동일 부호를 붙이고, 그들의 상세한 설명을 생략한다.
본 실시예에서는, 제3 실시예와 마찬가지로 플로팅 게이트 전극 상면의 중앙 부의 상방으로부터 Si3N4막을 제거할 뿐만 아니라, 플로팅 게이트 전극의 좌우 양 상측 각부를 제외한 플로팅 게이트 전극의 좌우 양 상부 측면의 측방으로부터도 Si3N4막을 더 제거한다. 이에 의해, 인터 폴리 절연막을, 그 세로 방향 및 가로 방향의 양방향에서 박막화한다. 이하, 구체적이면서 또한 상세하게 설명한다.
우선, 플로팅 게이트 전극(3) 및 각 소자 분리 영역(4)을 피복하여 그들의 상방에 하층 인터 폴리 절연막으로서의 SiO2막(5)을 형성하는 공정까지는, 제1 실시예에서 도 1a를 참조하면서 설명한 공정과 마찬가지로 한다.
다음으로, 도 13a에 도시하는 바와 같이, 중층 인터 폴리 절연막으로서의 Si3N4막(41)을, 그 막 두께를 형성 위치에 따라서 부분적으로 변화시키면서 SiO2막(5)의 표면 상에 형성한다. 구체적으로는, 플로팅 게이트 전극(3)의 상면(3a) 상, 플로팅 게이트 전극(3)의 각 상측 각부(3c) 부근, 및 각 소자 분리 영역(4)의 상면(4a) 상의 막 두께를, 플로팅 게이트 전극(3)의 각 상측 각부(3c)를 제외한 플로팅 게이트 전극(3)의 각 상부 측면(3b) 상의 막 두께보다도 두껍게 하면서, SiO2막(5)의 표면 상에 Si3N4막(41)을 성막한다. 이러한 구조는, PVD법의 일종인 스퍼터링법, 플라즈마 CVD법, 또는 SiO2막(5)에 대한 커버리지가 거친(불균일한) LPCVD법을 이용하여 Si3N4막(41)을 성막함으로써 얻어진다.
특히, Si3N4막(41)의 원료 가스로서 SiH2Cl2 및 NH3의 혼합 가스를 이용함과 함께, Si3N4막(41)의 성막 압력을 통상보다 고압으로 설정하는 것이 바람직하다. 이러한 설정에 의해, 도 13a에 도시하는 바와 같이, 플로팅 게이트 전극(3)의 각 상부 측면(3b) 상의 영역 중 플로팅 게이트 전극(3)의 각 상측 각부(3c) 부근에, 그들의 하방의 영역보다도 막 두께가 두꺼운 Si3N4막(41)을 성막할 수 있다.
다음으로, 도 13b에 도시하는 바와 같이, 제3 실시예와 마찬가지로, Si3N4막(41)의 표면을 피복하여 레지스트막(42)을 형성한다. 계속해서, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부의 상방에 형성되어 있는 Si3N4막(41)의 표면이 노출되도록, 레지스트막(42)에 개구부(43)를 형성한다. 계속해서, 개구부(43)로부터 노출되어 있는 Si3N4막(41)만을 그 세로 방향을 따라서 이방적으로 에칭하여, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부의 상방에 형성되어 있는 Si3N4막(41)을 선택적이면서 또한 부분적으로 제거한다. 이에 의해, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부의 상방에 형성되어 있는 SiO2막(5)의 표면이 노출된다.
다음으로, 도 14a에 도시하는 바와 같이, 제3 실시예와 마찬가지로, SiO2막(5)의 표면 상에 남겨진 Si3N4막(41)의 표면 상으로부터 레지스트막(42)을 박리시켜 제거한다. 계속해서, RIE법 및 약액에 의한 웨트 에칭 공정을 조합하여 행함으로써, Si3N4막(41)에 대하여 선택적이면서 또한 부분적으로 하프 에칭을 실시한다. 이에 의해, Si3N4막(41)을 SiO2막(5)의 표면 상으로부터 전면적으로 박리시키지 않 도록 제어하면서, Si3N4막(41)을 더욱 선택적이면서 또한 부분적으로 SiO2막(5)의 표면 상으로부터 제거한다. 구체적으로는, 플로팅 게이트 전극(3)의 각 상측 각부(3c) 부근 및 각 소자 분리 영역(4)의 상면(4a) 상에 남겨져 있는 Si3N4막(41)보다도 막 두께가 얇은, 플로팅 게이트 전극(3)의 각 상부 측면(3b) 상에서 각 상측 각부(3c)의 하방에 남겨져 있는 Si3N4막(41)을, SiO2막(5)의 표면 상으로부터 제거한다.
이 결과, 플로팅 게이트 전극(3)의 각 상측 각부(3c)의 주위 및 각 소자 분리 영역(4)의 상면(4a)의 상방에만, 대략 균일한 막 두께를 갖는 Si3N4막(41)이 SiO2막(5)을 피복하여 남겨진다. 즉, 플로팅 게이트 전극(3)의 각 상측 각부(3c)의 주위, 및 플로팅 게이트 전극(3) 및 각 소자 분리 영역(4)에 의해 형성되는 각 오목부(47)의 저부에만, 후막의 Si3N4막(41)이 SiO2막(5)을 피복하여 선택적이면서 또한 부분적으로 남겨진다.
다음으로, 도 14b에 도시하는 바와 같이, 제1~제3의 각 실시예와 마찬가지의 공정에 의해, 하층 측의 SiO2막(5)의 표면 상에 선택적이면서 또한 부분적으로 남겨진 Si3N4막(41)의 표면, 및 Si3N4막(41)으로부터 선택적이면서 또한 부분적으로 노출된 SiO2막(5)의 표면을 피복하여, 상층 측의 SiO2막(7)을 형성한다. 이 상층 측의 SiO2막(7)은, 제1~제3의 각 실시예와 마찬가지로, 그 전체의 막 두께가 대략 균일한 크기로 성막된다.
지금까지의 공정에 의해, 도 14b에 도시하는 바와 같이, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부의 상방 및 플로팅 게이트 전극(3)의 각 상부 측면(3b) 상의 영역 중 각 상측 각부(3c)의 하방을 제외한 영역에서 하층 측의 SiO2막(5)과 상층 측의 SiO2막(7) 사이에 Si3N4막(41)이 끼워져 이루어지는 3층 구조의 인터 폴리 절연막(44)이, 플로팅 게이트 전극(3) 및 각 소자 분리 영역(4)의 각각의 표면을 피복하여 성막된다. 이와 같이, 본 실시예의 인터 폴리 절연막(44)에서는, 제1~제3의 각 실시예의 인터 폴리 절연막(8, 21, 33)과 달리, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부의 상방뿐만 아니라, 플로팅 게이트 전극(3)의 각 상부 측면(3b)의 측방의 영역 중 각 상측 각부(3c)의 측방을 제외한 영역에도 Si3N4막(41)이 형성되어 있지 않다. 단, 오목부(47)의 저부인 각 소자 분리 영역(4)의 상면(4a)의 가장자리부를 제외한 영역의 상방에는, Si3N4막(41)이 형성되어 있다.
따라서, 본 실시예의 인터 폴리 절연막(44)은, 제1~제3의 각 실시예의 인터 폴리 절연막(8, 21, 33)에 비하여, 그 세로 방향의 막 두께가 플로팅 게이트 전극(3)의 상면(3a)의 중앙부의 상방에서 동등 이상으로 얇게 형성되어 있다. 그것과 함께, 본 실시예의 인터 폴리 절연막(44)은, 제1~제3의 각 실시예의 인터 폴리 절연막(8, 21, 33)에 비하여, 그 가로 방향의 막 두께가 플로팅 게이트 전극(3)의 각 상부 측면(3b) 상의 하측 부분에서 더 얇게 형성되어 있다. 또한, 본 실시예에서는, 인터 폴리 절연막(44) 중, 플로팅 게이트 전극(3)의 각 상측 각부(3c) 및 각 소자 분리 영역(4)의 상면(4a) 상에 형성되는 3층 구조의 부분의 막 두께를, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부 및 플로팅 게이트 전극(3)의 각 상부 측면(3b)의 하측 부분 상에 형성되는 2층 구조의 부분의 막 두께에 대하여 약 1.2배 이상의 두께로 설정한다.
다음으로, 도 15에 도시하는 바와 같이, 제1~제3의 각 실시예와 마찬가지의 공정에 의해, 인터 폴리 절연막(44) 상에 컨트롤 게이트 전극(9)을 형성한다. 이에 의해, 플로팅 게이트 전극(3)과 컨트롤 게이트 전극(9) 사이에 부분적으로 ONO 구조(3층 구조)를 갖는 인터 폴리 절연막(44)을 끼워 이루어지는 입체적인 캐패시터 구조(45)가 실리콘 웨이퍼(1)의 표면 상에 형성된다. 또한, 플로팅 게이트 전극(3)의 근방을 그 중앙부 또는 가장자리부에서 높이 방향(세로 방향)을 따라 나타내는 단면 구조는, 제3 실시예에서 참조한 도 11 또는 도 12에 도시하는 단면 구조와 마찬가지이다. 이 때문에, 본 실시예에서는 그들의 도시를 생략한다.
이 후, 도시를 수반하는 구체적이면서 상세한 설명은 생략하지만, 제1~제3의 각 실시예와 마찬가지로, 본딩 공정이나 패키징 공정 등의 소정의 공정을 거침으로써, 원하는 구조로 이루어지는 기억형 반도체 장치로서의 재기입 가능한 불휘발성 메모리(46)를 얻는다. 즉, 도 15에 도시하는 바와 같이, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부와 각 컨트롤 게이트 전극(9) 사이 및 플로팅 게이트 전극(3)의 각 상부 측면(3b) 상의 영역 중 각 상측 각부(3c)의 하방을 제외한 영역과 컨트롤 게이트 전극(9) 사이에서는 하층 SiO2막(5) 및 상층 SiO2막(7)의 2층 구조로 이루어 짐과 함께, 플로팅 게이트 전극(3)의 각 상측 각부(3c)와 각 컨트롤 게이트 전극(9) 사이 및 각 소자 분리 영역(4)의 상면(4a)과 각 컨트롤 게이트 전극(9) 사이에서는 하층 SiO2막(5), Si3N4막(41), 및 상층 SiO2막(7)의 3층 구조로 이루어지는, 부분적인 ONO 구조를 갖는 인터 폴리 절연막(IPD)(44)이 각 플로팅 게이트 전극(3)과 각 컨트롤 게이트 전극(9) 사이에 형성된 입체적인 캐패시터 구조(45)를 갖는 플로팅 게이트형의 EEPROM(46)을 얻는다.
이상 설명한 바와 같이, 이 제4 실시예에 따르면, 전술한 제1~제3의 각 실시예와 마찬가지의 효과를 얻을 수 있다. 또한, 본 실시예에서는, 제3 실시예와 마찬가지로, 플로팅 게이트 전극(3)의 각 상측 각부(3c) 부근에는 후막의 인터 폴리 절연막(44)(Si3N4막(41))이 형성되어 있다. 그것과 함께, 본 실시예에서는, 제3 실시예와 마찬가지로 플로팅 게이트 전극(3)의 상면(3a)의 중앙부의 상방으로부터 Si3N4막(41)이 제거되어 있을 뿐만 아니라, 플로팅 게이트 전극(3)의 각 상부 측면(3b) 상의 영역 중 각 상측 각부(3c)의 하방을 제외한 영역의 측방으로부터도 Si3N4막(41)이 제거되어 있다. 즉, 본 실시예의 인터 폴리 절연막(44)(Si3N4막(41))은, 제1~제3의 각 실시예의 인터 폴리 절연막(8, 21, 33)(Si3N4막(6))과 달리, 그 세로 방향 및 가로 방향의 양방향에서 선택적이면서 또한 부분적으로 박막화되어 있다.
따라서, 본 실시예의 EEPROM(46)은, 플로팅 게이트 전극(3)의 각 상측 각 부(3c) 부근에서 전계 집중이나 리크 전류가 발생할 우려가 제3 실시예의 EEPROM(37)과 동일 정도로 저감 혹은 억제되고 있어, 전기적 특성이 보다 향상되어 있다. 그것과 함께, 본 실시예의 EEPROM(46)은, 제1~제3의 각 실시예의 EEPROM(19, 25, 37)에 비하여, 그 가로 방향에서 더 미세화되어 있다. 즉, 본 실시예의 EEPROM(46)은, 제1~제3의 각 실시예의 EEPROM(19, 25, 37)에 비하여, 고집적화와 전기적 특성의 향상이 더 높은 레벨에서 양립되어 있다.
(제5 실시예)
다음으로, 본 발명에 따른 제5 실시예에 대하여 주로 도 16a, 도 16b, 및 도 17을 참조하면서 설명한다. 도 16a~도 17은 본 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다. 또한, 전술한 제1~제4의 각 실시예와 동일 부분에는 동일 부호를 붙이고, 그들의 상세한 설명을 생략한다.
본 실시예에서는, 제4 실시예와 마찬가지로 플로팅 게이트 전극의 좌우 양 상측 각부를 제외한 플로팅 게이트 전극 상면의 중앙부의 상방 및 플로팅 게이트 전극의 좌우 양 상부 측면의 측방으로부터 Si3N4막을 제거할 뿐만 아니라, 소자 분리 영역의 상면의 상방으로부터도 Si3N4막을 더 제거한다. 이에 의해, 인터 폴리 절연막을, 그 가로 방향에서 박막화함과 함께, 그 세로 방향에서 더 박막화한다. 이하, 구체적이면서 또한 상세하게 설명한다.
우선, 플로팅 게이트 전극(3)의 각 상측 각부(3c)의 상방 및 각 소자 분리 영역(4)의 상면(4a)의 상방에만, SiO2막(5)을 피복하여 후막의 Si3N4막(41)을 선택 적이면서 또한 부분적으로 남기는 공정까지는, 제4 실시예에서 도 13a~도 14a를 참조하면서 설명한 공정과 마찬가지로 한다.
다음으로, 도 16a에 도시하는 바와 같이, 제4 실시예와 마찬가지로, RIE법 및 약액에 의한 웨트 에칭 공정을 조합하여 SiO2막(5)의 표면 상에 남겨진 Si3N4막(41)에 대하여 선택적이면서 또한 부분적으로 에칭을 실시한다. 단, 본 실시예에서는, 제4 실시예와 달리, 플로팅 게이트 전극(3)의 각 상부 측면(3b) 상에서 각 상측 각부(3c)의 하방에 남겨져 있는 Si3N4막(41)뿐만 아니라, 각 소자 분리 영역(4)의 상면(4a) 상에 남겨져 있는 Si3N4막(41)도 SiO2막(5)의 표면 상으로부터 전면적으로 박리시켜 제거한다. 이 결과, 플로팅 게이트 전극(3)의 각 상측 각부(3c)의 상방에만, 막 두께가 대략 균일하게 후막의 Si3N4막(41)이 SiO2막(5)을 피복하여 선택적이면서 또한 부분적으로 남겨진다.
다음으로, 도 16b에 도시하는 바와 같이, 제1~제4의 각 실시예와 마찬가지의 공정에 의해, 하층 측의 SiO2막(5)의 표면 상에 선택적이면서 또한 부분적으로 남겨진 Si3N4막(41)의 표면, 및 Si3N4막(41)으로부터 선택적이면서 또한 부분적으로 노출된 SiO2막(5)의 표면을 피복하여, 상층 측의 SiO2막(7)을 형성한다. 이 상층 측의 SiO2막(7)은, 제1~제4의 각 실시예와 마찬가지로, 그 전체의 막 두께가 대략 균일한 크기로 성막된다.
지금까지의 공정에 의해, 도 16b에 도시하는 바와 같이, 플로팅 게이트 전 극(3)의 각 상측 각부(3c)의 상방에서만 하층 측의 SiO2막(5)과 상층 측의 SiO2막(7) 사이에 Si3N4막(41)이 끼워져 이루어지는 3층 구조의 인터 폴리 절연막(51)이, 플로팅 게이트 전극(3) 및 각 소자 분리 영역(4)의 각각의 표면을 피복하여 성막된다. 이와 같이, 본 실시예의 인터 폴리 절연막(51)에서는, 제1~제4의 각 실시예의 인터 폴리 절연막(8, 21, 33, 44)과 달리, Si3N4막(41)이 플로팅 게이트 전극(3)의 각 상측 각부(3c)의 상방에만 형성되어 있다.
따라서, 본 실시예의 인터 폴리 절연막(51)은, 제1~제3의 각 실시예의 인터 폴리 절연막(8, 21, 33, 44)에 비교하여, 그 세로 방향의 막 두께가 각 소자 분리 영역(4)의 상면(4a)의 상방에서 더 얇게 형성되어 있다. 그것과 함께, 본 실시예의 인터 폴리 절연막(51)은, 제1~제4의 각 실시예의 인터 폴리 절연막(8, 21, 33, 44)에 비하여, 그 가로 방향의 막 두께가 플로팅 게이트 전극(3)의 각 상측 각부(3c)를 제외한 영역에서 동등 이상으로 얇게 형성되어 있다. 또한, 본 실시예에서는, 인터 폴리 절연막(51) 중, 플로팅 게이트 전극(3)의 각 상측 각부(3c) 상에 형성되는 3층 구조의 부분의 막 두께를, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부, 플로팅 게이트 전극(3)의 각 상부 측면(3b)의 하측 부분, 및 각 소자 분리 영역(4)의 상면(4a) 상에 형성되는 2층 구조의 부분의 막 두께에 대하여 약 1.2배 이상의 두께로 설정한다.
다음으로, 도 17에 도시하는 바와 같이, 제1~제4의 각 실시예와 마찬가지의 공정에 의해, 인터 폴리 절연막(51) 상에 컨트롤 게이트 전극(9)을 형성한다. 이 에 의해, 플로팅 게이트 전극(3)과 컨트롤 게이트 전극(9) 사이에 부분적으로 ONO 구조(3층 구조)를 갖는 인터 폴리 절연막(51)을 끼워 이루어지는 입체적인 캐패시터 구조(52)가 실리콘 웨이퍼(1)의 표면 상에 형성된다. 또한, 플로팅 게이트 전극(3)의 근방을 그 중앙부 또는 가장자리부에서 높이 방향(세로 방향)을 따라 나타내는 단면 구조는, 제3 실시예에서 참조한 도 11 또는 도 12에 도시하는 단면 구조와 마찬가지이다. 이 때문에, 본 실시예에서는 그들의 도시를 생략한다.
이 후, 도시를 수반하는 구체적이면서 상세한 설명은 생략하지만, 제1~제4의 각 실시예와 마찬가지로, 본딩 공정이나 패키징 공정 등의 소정의 공정을 거침으로써, 원하는 구조로 이루어지는 기억형 반도체 장치로서의 재기입 가능한 불휘발성 메모리(53)를 얻는다. 즉, 도 17에 도시하는 바와 같이, 플로팅 게이트 전극(3)의 각 상측 각부(3c)를 제외한 부분과 각 컨트롤 게이트 전극(9) 사이에서는 하층 SiO2막(5) 및 상층 SiO2막(7)의 2층 구조로 이루어짐과 함께, 플로팅 게이트 전극(3)의 각 상측 각부(3c)와 각 컨트롤 게이트 전극(9) 사이에서는 하층 SiO2막(5), Si3N4막(41), 및 상층 SiO2막(7)의 3층 구조로 이루어지는, 부분적인 ONO 구조를 갖는 인터 폴리 절연막(IPD)(51)이 각 플로팅 게이트 전극(3)과 각 컨트롤 게이트 전극(9) 사이에 형성된 입체적인 캐패시터 구조(52)를 갖는 플로팅 게이트형의 EEPROM(53)을 얻는다.
이상 설명한 바와 같이, 이 제5 실시예에 따르면, 전술한 제1~제4의 각 실시예와 마찬가지의 효과를 얻을 수 있다. 또한, 본 실시예에서는, 제1~제4의 각 실 시예와 달리, 플로팅 게이트 전극(3)의 각 상측 각부(3c) 부근에만 후막의 인터 폴리 절연막(51)(Si3N4막(41))이 형성되어 있다. 즉, 본 실시예의 인터 폴리 절연막(51)(Si3N4막(41))은, 제1~제4의 각 실시예의 인터 폴리 절연막(8, 21, 33, 44)(Si3N4막(6, 41))과 달리, 그 가로 방향에서 박막화되어 있음과 함께, 그 세로 방향에서 더 박막화되어 있다.
따라서, 본 실시예의 EEPROM(53)은, 플로팅 게이트 전극(3)의 각 상측 각부(3c) 부근에서 전계 집중이나 리크 전류가 발생할 우려가 제4의 실시예의 EEPROM(37)과 동일 정도로 저감 혹은 억제되고 있어, 전기적 특성이 보다 향상되어 있다. 그것과 함께, 본 실시예의 EEPROM(46)은, 제1~제4의 각 실시예의 EEPROM(19, 25, 37, 46)에 비하여, 그 세로 방향 및 가로 방향의 양방향에서 더 미세화되어 있다. 즉, 본 실시예의 EEPROM(46)은, 제1~제4의 각 실시예의 EEPROM(19, 25, 37, 46)에 비하여, 고집적화와 전기적 특성의 향상이 더 높은 레벨에서 양립되어 있다.
(제6 실시예)
다음으로, 본 발명에 따른 제6 실시예에 대하여 주로 도 18a~도 21을 참조하면서 설명한다. 도 18a, 도 18b, 및 도 19는, 본 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단도면이다. 도 20은, 도 19 중 파단선 E -E'를 따라 도시하는 단면도이다. 도 21은, 도 19 중 파단선 F-F'를 따라 도시하는 단면도이다. 또한, 전술한 제1~제5의 각 실시예와 동일 부분에는 동일 부호를 붙이고, 그들의 상세한 설명을 생략한다.
본 실시예에서는, 제1~제5의 각 실시예와 달리, 플로팅 게이트 전극의 각 상측 각부의 근방에서의 Si3N4막의 막 두께를, 플로팅 게이트 전극의 각 상측 각부를 제외한 그 밖의 부분의 상방 또는 측방에서의 막 두께 및 각 소자 분리 영역의 상방에서의 Si3N4막의 막 두께보다도 두껍게 하여, 하층 측의 SiO2막의 표면을 전면적으로 피복하여 Si3N4막을 형성한다. 이하, 구체적이면서 또한 상세하게 설명한다.
우선, Si3N4막(41)의 표면을 피복하여 레지스트막(42)을 형성한 후, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부의 상방에서 레지스트막(42)에 개구부(43)를 형성하는 공정까지는, 제4 실시예에서 도 13a 및 도 13b를 참조하면서 설명한 공정과 마찬가지로 한다.
다음으로, 도 18a에 도시하는 바와 같이, 제3 및 제4의 각 실시예와 마찬가지의 공정에 의해, 개구부(43)로부터 노출되어 있는 Si3N4막(41)만을 그 세로 방향을 따라서 이방적으로 에칭한다. 단, 본 실시예에서는, 제3 및 제4의 각 실시예와 달리, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부의 상방에 형성되어 있는 SiO2막(5)의 표면이 개구부(43)에 전면적으로 노출될 때까지 Si3N4막(41)을 전면적으로 박리시켜 제거하지는 않는다. 본 실시예에서는, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부의 상방에 형성되어 있는 Si3N4막(41)에 대해서는, 에칭에 의해 박 막화(하프 에칭)를 실시하기만 한다. 즉, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부 상에 형성되어 있는 SiO2막(5)의 표면이 Si3N4막(41)에 의해 피복된 상태에서 노출되지 않도록, Si3N4막(41)에 대한 에칭을 그 막 두께 방향의 중간부에서 멈춘다.
구체적으로는, 에칭이 종료한 후의 플로팅 게이트 전극(3)의 상면(3a)의 중앙부의 상방의 Si3N4막(41)의 막 두께가, 플로팅 게이트 전극(3)의 각 상부 측면(3b)의 측방에서 각 상측 각부(3c)보다도 하방에 형성되어 있는 Si3N4막(41)의 막 두께와 동일 정도의 두께로 설정되도록, Si3N4막(41)에 대한 에칭을 제어한다. 이에 의해, 도 18a에 도시하는 바와 같이, 플로팅 게이트 전극(3)의 각 상측 각부(3c) 부근 및 각 소자 분리 영역(4)의 상면(4a) 상의 막 두께가, 그 밖의 부분의 막 두께보다도 두껍게 형성된 Si3N4막(41)을 SiO2막(5)의 표면 상에 성막할 수 있다.
다음으로, 도 18b에 도시하는 바와 같이, 제4 및 제5의 각 실시예와 마찬가지의 공정에 의해, Si3N4막(41)의 표면 상으로부터 레지스트막(42)을 박리시켜 제거한다. 계속해서, 제5 실시예와 마찬가지의 공정에 의해, 각 소자 분리 영역(4)의 상면(4a)의 상방에 형성되어 있는 Si3N4막(41)에 대하여 선택적이면서 또한 부분적으로 에칭을 실시한다. 단, 본 실시예에서는, 제5 실시예와 달리, 각 소자 분리 영역(4)의 상면(4a) 상에 형성되어 있는 SiO2막(5)의 표면이 전면적으로 노출될 때까지 Si3N4막(41)을 SiO2막(5)의 표면 상으로부터 전면적으로 박리시켜 제거하지는 않는다. 본 실시예에서는, 전술한 플로팅 게이트 전극(3)의 상면(3a)의 중앙부의 상방의 Si3N4막(41)에 대한 에칭과 마찬가지로, 각 소자 분리 영역(4)의 상면(4a) 상에 남겨져 있는 Si3N4막(41)에 대해서는, 에칭에 의해 박막화(하프 에칭)를 실시하기만 한다. 즉, 각 소자 분리 영역(4)의 상면(4a) 상에 형성되어 있는 SiO2막(5)의 표면이 Si3N4막(41)에 의해 피복된 상태에서 노출되지 않도록, Si3N4막(41)에 대한 에칭을 그 막 두께 방향의 중간부에서 멈춘다.
구체적으로는, 에칭이 종료한 후의 각 소자 분리 영역(4)의 상면(4a) 상의 Si3N4막(41)의 막 두께가, 플로팅 게이트 전극(3)의 각 상부 측면(3b)의 측방에서 각 상측 각부(3c)보다도 하방에 형성되어 있는 Si3N4막(41)의 막 두께와 동일 정도의 두께로 설정되도록, Si3N4막(41)에 대한 에칭을 제어한다. 이에 의해, 도 18b에 도시하는 바와 같이, 플로팅 게이트 전극(3)의 각 상측 각부(3c)의 주위의 막 두께가, 그 밖의 부분의 막 두께보다도 두껍게 형성된 Si3N4막(41)을 SiO2막(5)의 표면 상에 성막할 수 있다.
다음으로, 도 19에 도시하는 바와 같이, 제1~제5의 각 실시예와 마찬가지의 공정에 의해, Si3N4막(41)의 표면을 피복하여 상층 측의 SiO2막(7)을 형성한다. 이 상층 측의 SiO2막(7)은, 제1~제5의 각 실시예와 마찬가지로, 그 전체의 막 두께가 대략 균일한 크기로 성막된다. 지금까지의 공정에 의해, 도 19에 도시하는 바와 같이, 플로팅 게이트 전극(3)의 각 상측 각부(3c) 부근의 막 두께가 그 밖의 부분의 막 두께보다도 두꺼운 Si3N4막(41)이 하층 측의 SiO2막(5)과 상층 측의 SiO2막(7) 사이에 끼워져 이루어지는 3층 구조의 인터 폴리 절연막(61)이, 플로팅 게이트 전극(3) 및 각 소자 분리 영역(4)의 각각의 표면을 피복하여 성막된다.
또한, 본 실시예에서는, 인터 폴리 절연막(61) 중, 플로팅 게이트 전극(3)의 각 상측 각부(3c) 상에 형성되는 부분의 막 두께를, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부, 플로팅 게이트 전극(3)의 각 상부 측면(3b)의 하측 부분, 및 각 소자 분리 영역(4)의 상면(4a) 상에 형성되는 부분의 막 두께에 대하여 약 1.2배 이상의 두께로 설정한다. 이 때, 제1 실시예에서 설명한 바와 같이, 인터 폴리 절연막(61)의 후막 부분의 막 두께가 인터 폴리 절연막(61)의 박막 부분의 막 두께에 대하여 약 1.2배 이상의 두께로 되도록, 하층 측의 SiO2막(5), Si3N4막(41), 및 상층 측의 SiO2막(7)의 각각의 막 두께를 적절하게, 적정한 크기로 설정한다. 특히, Si3N4막(41)의 후막 부분의 막 두께 및 Si3N4막(41)의 박막 부분의 막 두께를, 인터 폴리 절연막(61)의 후막 부분의 막 두께가 인터 폴리 절연막(61)의 박막 부분의 막 두께에 대하여 약 1.2배 이상의 두께로 되도록 적절하게, 적정한 크기로 설정하는 것이 중요하다.
계속해서, 도 19에 도시하는 바와 같이, 제1~제5의 각 실시예와 마찬가지의 공정에 의해, 인터 폴리 절연막(61) 상에 컨트롤 게이트 전극(9)을 형성한다. 이에 의해, 플로팅 게이트 전극(3)과 컨트롤 게이트 전극(9) 사이에 부분적으로 막 두께가 서로 다른 ONO 구조(3층 구조)를 갖는 인터 폴리 절연막(61)을 끼워 이루어지는 입체적인 캐패시터 구조(62)가 실리콘 웨이퍼(1)의 표면 상에 형성된다.
다음으로, 도 20 및 도 21에 도시하는 바와 같이, 제1~제5의 각 실시예와 마찬가지의 공정에 의해, 소스 영역(11a) 또는 드레인 영역(11b)을 실리콘 웨이퍼(1)의 표층부에 형성한다. 그것과 함께, 복수개의 선택 게이트 전극(12)을 각 터널 게이트 절연막(2) 상에 형성한다. 각 터널 게이트 절연막(2), 각 플로팅 게이트 전극(3), 각 인터 폴리 절연막(61), 및 각 컨트롤 게이트 전극(9)은, 각 소스 영역(11a) 및 각 드레인 영역(11b)과 함께 기억용 트랜지스터(63)를 구성한다. 그리고, 각 기억용 트랜지스터(63)는, 각 선택용 트랜지스터(14)와 함께 메모리 셀(64)을 구성한다. 계속해서, 비트선(16a)을 포함하는 배선(16)이나, 컨택트 플러그(17a) 및 비어 플러그(17b) 등의 플러그(17)를 실리콘 웨이퍼(1) 상에 복수개씩 형성한다. 또한, 도 20은, 도 19 중 파단선 E-E'를 따라 도시하는 단면도이다. 마찬가지로, 도 21은, 도 19 중 파단선 F-F'를 따라 도시하는 단면도이다.
이 후, 도시를 수반하는 구체적이면서 상세한 설명은 생략하지만, 제1~제5의 각 실시예와 마찬가지로, 본딩 공정이나 패키징 공정 등의 소정의 공정을 거침으로써, 원하는 구조로 이루어지는 기억형 반도체 장치로서의 재기입 가능한 불휘발성 메모리(65)를 얻는다. 즉, 도 19~도 21에 도시하는 바와 같이, 플로팅 게이트 전 극(3)의 각 상측 각부(3c) 부근의 막 두께가 그 밖의 부분의 막 두께보다도 두껍게 형성된 Si3N4막(41)이 하층 측의 SiO2막(5)과 상층 측의 SiO2막(7) 사이에 끼워져 이루어지는 ONO 구조(3층 구조)를 갖는 인터 폴리 절연막(IPD)(61)이 각 플로팅 게이트 전극(3)과 각 컨트롤 게이트 전극(9) 사이에 형성된 입체적인 캐패시터 구조(62)를 갖는 플로팅 게이트형의 EEPROM(65)을 얻는다.
이상 설명한 바와 같이, 이 제6 실시예에 따르면, 전술한 제1~제5의 각 실시예와 마찬가지의 효과를 얻을 수 있다. 또한, 본 실시예의 EEPROM(65)에서는, 제2~제5의 각 실시예의 EEPROM(25, 37, 46, 53)과 달리, 제1 실시예의 EEPROM(19)과 마찬가지로 플로팅 게이트 전극(3) 및 각 소자 분리 영역(4)의 상면(4a)을 피복하여 전면적으로 Si3N4막(41)이 형성되어 있다. 이 때문에, 본 실시예의 EEPROM(65)은, 플로팅 게이트 전극(3)의 주위에 전계 집중이나 리크 전류가 발생할 우려가 제1 실시예의 EEPROM(19)과 동일 정도로 저감 혹은 억제되고 있어, 전기적 특성이 보다 향상되어 있다. 특히, 본 실시예의 EEPROM(65)에서는, 플로팅 게이트 전극(3)의 각 상측 각부(3c)를 피복하여 후막의 Si3N4막(41)이 형성되어 있음과 함께, 플로팅 게이트 전극(3)의 각 상측 각부(3c)를 제외한 그 밖의 부분 및 각 소자 분리 영역(4)의 상면(4a)을 피복하여 박막의 Si3N4막(41)이 형성되어 있다. 이 때문에, 본 실시예의 EEPROM(65)은, 플로팅 게이트 전극(3)의 각 상측 각부(3c) 근방에서의 전기적 특성이 최대한 향상되어 있다.
(제7 실시예)
다음으로, 본 발명에 따른 제7 실시예에 대하여 주로 도 22를 참조하면서 설명한다. 도 22는, 본 실시예에 따른 반도체 장치를 도시하는 단면도이다. 또한, 전술한 제1~제6의 각 실시예와 동일 부분에는 동일 부호를 붙이고, 그들의 상세한 설명을 생략한다.
본 실시예에서는, 제6 실시예와 마찬가지로, 플로팅 게이트 전극의 각 상측 각부의 근방에서의 막 두께를, 플로팅 게이트 전극의 각 상측 각부를 제외한 그 밖의 부분의 상방 또는 측방에서의 막 두께 및 각 소자 분리 영역의 상방에서의 막 두께보다도 두껍게 하여 Si3N4막을 형성한다. 단, 제6 실시예와 달리, Si3N4막의 막 두께의 변화를 보다 완만하게 설정한다. 이하, 간결하게 설명한다.
우선 플로팅 게이트 전극(3) 및 각 소자 분리 영역(4)을 피복하여 그들의 상방에 하층 측의 SiO2막(5)을 형성하는 공정까지는, 제1 실시예에서 도 1a를 참조하면서 설명한 공정과 마찬가지로 한다.
다음으로, 도 22에 도시하는 바와 같이, Si3N4막(71)을 SiO2막(5)의 표면 상에 형성한다. 이 때, Si3N4막(71)을, 스퍼터링법, 공급 율속적인 기상 성장법과 에칭 공정의 조합, 혹은 리소그래피 공정 등에 의해 성막한다. 그러면, 도 22에 도시하는 바와 같이, 플로팅 게이트 전극(3)의 각 상측 각부(3c) 부근의 막 두께가 그 밖의 부분의 막 두께보다도 두꺼운 Si3N4막(71)을 하층 측의 SiO2막(5)의 표면 상에 형성할 수 있다. 특히, 제6 실시예의 Si3N4막(41)과 달리, 플로팅 게이트 전 극(3)의 각 상측 각부(3c) 부근으로부터 플로팅 게이트 전극(3)의 상면(3a)의 중앙부를 따라서 막 두께가 서서히 얇아지는 Si3N4막(71)을 SiO2막(5)의 표면 상에 형성할 수 있다. 마찬가지로, 플로팅 게이트 전극(3)의 각 상측 각부(3c) 부근으로부터 플로팅 게이트 전극(3)의 각 상부 측면(3b)의 하방을 향함에 따라서 막 두께가 서서히 얇아지는 Si3N4막(71)을 SiO2막(5)의 표면 상에 형성할 수 있다. 또한, Si3N4막(71)의 박막 부분의 막 두께는, 그 형성 위치에 상관없이 대략 균일한 크기로 설정되는 것이 바람직하다.
다음으로, 도 22에 도시하는 바와 같이, 제1~제6의 각 실시예와 마찬가지의 공정에 의해, Si3N4막(71)의 표면을 피복하여 상층 측의 SiO2막(7)을 형성한다. 이 상층 측의 SiO2막(7)은, 제1~제6의 각 실시예와 마찬가지로, 그 전체의 막 두께가 대략 균일한 크기로 성막된다. 지금까지의 공정에 의해, 도 22에 도시하는 바와 같이, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부나 플로팅 게이트 전극(3)의 각 상부 측면(3b)의 하방으로부터 플로팅 게이트 전극(3)의 각 상측 각부(3c)를 향함에 따라서 막 두께가 서서히 두꺼워지는 Si3N4막(71)이 하층 측의 SiO2막(5)과 상층 측의 SiO2막(7) 사이에 끼워져 이루어지는 3층 구조의 인터 폴리 절연막(72)이, 플로팅 게이트 전극(3) 및 각 소자 분리 영역(4)의 각각의 표면을 피복하여 성막된다.
또한, 본 실시예의 인터 폴리 절연막(72)에서는, 제6 실시예의 인터 폴리 절 연막(61)과 마찬가지로, 플로팅 게이트 전극(3)의 각 상측 각부(3c) 상에 형성되는 부분의 막 두께를, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부, 플로팅 게이트 전극(3)의 각 상부 측면(3b)의 하측 부분, 및 각 소자 분리 영역(4)의 상면(4a) 상에 형성되는 부분의 막 두께에 대하여 약 1.2배 이상의 두께로 설정한다. 이 때, 제1 및 제6의 각 실시예에서 설명한 바와 같이, 인터 폴리 절연막(72)의 후막 부분의 막 두께가 인터 폴리 절연막(72)의 박막 부분의 막 두께에 대하여 약 1.2배 이상의 두께로 되도록, 하층 측의 SiO2막(5), Si3N4막(71), 및 상층 측의 SiO2막(7)의 각각의 막 두께를 적절하게, 적정한 크기로 설정한다. 특히, Si3N4막(71)의 후막 부분의 막 두께 및 Si3N4막(71)의 박막 부분의 막 두께를, 인터 폴리 절연막(72)의 후막 부분의 막 두께가 인터 폴리 절연막(72)의 박막 부분의 막 두께에 대하여 약 1.2배 이상의 두께로 되도록 적절하게, 적정한 크기로 설정하는 것이 중요하다.
계속해서, 도 22에 도시하는 바와 같이, 제1~제6의 각 실시예와 마찬가지의 공정에 의해, 인터 폴리 절연막(72) 상에 컨트롤 게이트 전극(9)을 형성한다. 이에 의해, 플로팅 게이트 전극(3)과 컨트롤 게이트 전극(9) 사이에 막 두께가 부분마다 완만하게 변화되는 ONO 구조(3층 구조)를 갖는 인터 폴리 절연막(72)을 끼워 이루어지는 입체적인 캐패시터 구조(73)가 실리콘 웨이퍼(1)의 표면 상에 형성된다. 또한, 플로팅 게이트 전극(3)의 근방을 그 중앙부 또는 가장자리부에서 높이 방향(세로 방향)을 따라 나타내는 단면 구조는, 제6 실시예에서 참조한 도 20 또는 도 21에 도시하는 단면 구조와 대략 마찬가지이다. 이 때문에, 본 실시예에서는 그들의 도시를 생략한다.
이 후, 도시를 수반하는 구체적이면서 상세한 설명은 생략하지만, 제1~제6의 각 실시예와 마찬가지로, 본딩 공정이나 패키징 공정 등의 소정의 공정을 거침으로써, 원하는 구조로 이루어지는 기억형 반도체 장치로서의 재기입 가능한 불휘발성 메모리(74)를 얻는다. 즉, 도 22에 도시하는 바와 같이, 플로팅 게이트 전극(3)의 상면(3a)의 중앙부나 플로팅 게이트 전극(3)의 각 상부 측면(3b)의 하방으로부터 플로팅 게이트 전극(3)의 각 상측 각부(3c)를 향함에 따라 막 두께가 서서히 두꺼워지는 Si3N4막(71)이 하층 측의 SiO2막(5)과 상층 측의 SiO2막(7) 사이에 끼워져 이루어지는 ONO 구조(3층 구조)를 갖는 인터 폴리 절연막(IPD)(72)이 각 플로팅 게이트 전극(3)과 각 컨트롤 게이트 전극(9) 사이에 형성된 입체적인 캐패시터 구조(73)를 갖는 플로팅 게이트형의 EEPROM(74)을 얻는다.
이상 설명한 바와 같이, 이 제7 실시예에 따르면, 전술한 제6 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 본 발명에 따른 반도체 장치 및 그 제조 방법은, 전술한 제1~제7의 각 실시예에는 제약받지 않는다. 본 발명의 취지를 일탈하지 않는 범위에서, 그들의 구성, 혹은 제조 공정 등의 일부를 여러 가지 다양한 설정으로 변경하거나, 혹은 각종 설정을 적절하고, 적당하게 조합하여 이용하거나 하여 실시할 수 있다.
예를 들면, 제1~제7의 각 실시예에서는, SiO2막(5, 7) 및 Si3N4막(6, 41, 71)의 2종류의 절연막이 교대로 3층으로 적층된 ONO 구조로 이루어지는 인터 폴리 절 연막(8, 21, 33, 44, 51, 61, 72)을 이용하였지만, 이것에 한정되지는 않는다. 인터 폴리 절연막은, 예를 들면 1종류(1층)의 절연막에 의해 구성되어도 상관없다. 혹은, 인터 폴리 절연막은, 예를 들면 인터 폴리 절연막(8, 21, 33, 44, 51, 61, 72)과 마찬가지로, 3종류 이상의 절연막이 4층 이상으로 겹쳐진 구성으로 되어도 상관없다. 즉, 인터 폴리 절연막은, 이것을 구성하는 절연막의 종류나 층수를 적절하고, 적정한 수로 설정되어도 상관없다.
구체적으로는, 인터 폴리 절연막을 인터 폴리 절연막(8, 21, 33, 44, 51, 61, 72)과 마찬가지로, 산화물의 막(층)과 질화물의 막(층)을 교대로 적층하여 구성하는 경우, 다음과 같은 구성으로 해도 상관없다. 예를 들면, 산화막과 질화막을 교대로 4층으로 적층하여 인터 폴리 절연막을 구성하는 경우, 하층 측으로부터 Si3N4막, SiO2막, Si3N4막, 그리고 SiO2막의 순번으로 적층해도 상관없다. 이러한 구조는, 일반적으로 NONO 구조로 약칭된다. 혹은, 하층 측으로부터 SiO2막, Si3N4막, SiO2막, 그리고 Si3N4막의 순번으로 적층해도 상관없다. 이러한 구조는, 일반적으로 ONON 구조로 약칭된다. 또한, 산화막과 질화막을 교대로 5층으로 적층하여 인터 폴리 절연막을 구성하는 경우, 하층 측으로부터 Si3N4막, SiO2막, Si3N4막, SiO2막, 그리고 Si3N4막의 순번으로 적층해도 상관없다. 이러한 구조는, 일반적으로 NONON 구조로 약칭된다. 또한, 인터 폴리 절연막을 5층 구조로 하는 경우, ONONO 구조로 해도 상관없는 것은 물론이다. 또한, 인터 폴리 절연막을 7층 구조로 하는 경우에는, NONONON 구조나 ONONONO 구조로 해도 상관없는 것은 물론이다.
또한, 제1~제7의 각 실시예에서는, 인터 폴리 절연막(8, 21, 33, 44, 51, 61, 72) 전체의 막 두께를 선택적이면서 또한 부분적으로 변화시키기 위해, 중층(제2층째)의 인터 폴리 절연막인 Si3N4막(6, 41, 71)의 막 두께를 선택적이면서 또한 부분적으로 변화시키거나, 혹은 Si3N4막(6, 41, 71)을 선택적이면서 또한 부분적으로 제거하거나 하였다. 그러나, 인터 폴리 절연막(8, 21, 33, 44, 51, 61, 72) 전체의 막 두께를 선택적이면서 또한 부분적으로 변화시키는 방법은, 이것에 한정되지는 않는다. 예를 들면, 하층(제1층째)의 인터 폴리 절연막인 SiO2막(5)이나 상층(제3층째)의 인터 폴리 절연막인 SiO2막(7)의 막 두께를 선택적이면서 또한 부분적으로 변화시킴으로써, 인터 폴리 절연막(8, 21, 33, 44, 51, 61, 72) 전체의 막 두께를 선택적이면서 또한 부분적으로 변화시켜도 상관없다. 혹은, SiO2막(5, 7)을 선택적이면서 또한 부분적으로 제거함으로써, 인터 폴리 절연막(8, 21, 33, 44, 51, 61, 72) 전체의 막 두께를 선택적이면서 또한 부분적으로 변화시켜도 상관없다.
구체적으로는, 인터 폴리 절연막을 NONON 구조로 하는 경우, 제3층째의 Si3N4막의 막 두께를 선택적이면서 또한 부분적으로 변화시킴으로써, 인터 폴리 절연막 전체의 막 두께를 선택적이면서 또한 부분적으로 변화시키면 된다. 혹은, 인터 폴리 절연막을 ONONO 구조로 하는 경우, 제3층째의 SiO2막의 막 두께를 선택적이 면서 또한 부분적으로 변화시킴으로써, 인터 폴리 절연막 전체의 막 두께를 선택적이면서 또한 부분적으로 변화시키면 된다. 즉, 인터 폴리 절연막 전체의 막 두께는, 이것을 구성하는 막 중의 적어도 1개의 막의 막 두께를 선택적이면서 또한 부분적으로 적절하고, 적정한 크기로 설정함으로써, 선택적이면서 또한 부분적으로 변화되어도 상관없다.
또한, 제4 실시예에서는, 중층 인터 폴리 절연막으로서의 Si3N4막(41)을, SiH2Cl2 및 NH3의 혼합 가스를 원료 가스로서 이용하여 성막하였지만, Si3N4막(41)의 성막 방법은 이것에 한정되지는 않는다. 예를 들면, Si3N4 및 NH4의 혼합 가스를 원료 가스로서 이용해도, 도 13a에 도시하는 바와 같이, 플로팅 게이트 전극(3)의 각 상측 각부(3c)의 근방의 부분을 그 하측의 부분보다도 후막으로 형성하면서, Si3N4막(41)을 성막할 수 있다.
또한, 제1~제7의 각 실시예에서는, 실리콘 산화막을 SiO2로 표기함과 함께 실리콘 질화막을 Si3N4로 표기하였지만, 실리콘 산화막 및 실리콘 질화막은 그들의 화학 양론비(스토이키오메트리)가 반드시 정확하게 SiO2 혹은 Si3N4의 표기대로일 필요는 없다. 실리콘 산화막 및 실리콘 질화막의 화학 양론비는, SiO2 혹은 Si3N4의 표기로부터 약간 어긋나 있어도, SiO2막(5, 7)이나 Si3N4막(6, 41, 71)과 마찬가지의 효과를 얻을 수 있다.
또한, 제1~제7의 각 실시예에서는, SiO2막(5, 7) 및 Si3N4막(6, 41, 71)의 2종류의 절연막이 교대로 3층으로 적층된 ONO 구조로 이루어지는 인터 폴리 절연막(8, 21, 33, 44, 51, 61, 72)을 이용하였지만, 이것에 한정되지는 않는다. 예를 들면, 중층(제2층째)의 인터 폴리 절연막으로서, Si3N4막(6, 41, 71) 대신에 탄탈 산화물이나 하프늄 산화물 등의 소위 고유전체막을 이용해도 Si3N4막(6, 41, 71)과 마찬가지의 효과를 얻을 수 있다.
또한, 제1~제7의 각 실시예에서는, 비유전율이 일반적인 크기인 SiO2막(5, 7) 및 Si3N4막(6, 41, 71)을 이용하여 인터 폴리 절연막(8, 21, 33, 44, 51, 61, 72)을 구성하였지만, 이것에 한정되지는 않는다. 인터 폴리 절연막(8, 21, 33, 44, 51, 61, 72)을 구성하는 절연막 중 적어도 1개의 절연막으로, 비유전율이 9이상인 고유전체막을 이용해도 상관없는 것은 물론이다. 인터 폴리 절연막에 고유전체막을 포함시킴으로써, 제1~제7의 각 실시예에서의 캐패시터(10, 22, 34, 45, 52, 62, 73)의 미세화를 도모하면서 그들의 용량을 증대시킬 수 있다. 즉, 캐패시터(10, 22, 34, 45, 52, 62, 73)의 미세화와 전기적 특성의 향상을 더 높은 레벨에서 양립시킬 수 있다. 나아가서는, 플로팅 게이트형 EEPROM(19, 25, 37, 46, 53, 65, 74)의 미세화(고집적화)와 전기적 특성의 향상을 더 높은 레벨에서 양립시킬 수 있다.
또한, 인터 폴리 절연막에 고유전체막을 포함시키는 경우, 인터 폴리 절연막 전체의 막 두께는, 고유전체막의 막 두께를 선택적이면서 또한 부분적으로 적절하고, 적정한 크기로 설정함으로써, 선택적이면서 또한 부분적으로 변화시켜도 상관없는 것은 물론이다. 단, 바람직하게는 고유전체막을 그 밖의 절연막보다도 후막으로 형성하면 된다. 이에 의해, 인터 폴리 절연막 전체 중 박막으로 형성된 부분에서도, 캐패시터의 용량이 저감할 우려를 억제할 수 있다.
또한, 제4~제6의 각 실시예에서 SiO2막(5)의 표면 상에 Si3N4막(41)을 형성하는 방법은, 전술한 스퍼터링법, 플라즈마 CVD법, 또는 LPCVD법에 한정되지는 않는다. Si3N4막(41)은, 예를 들면 제7 실시예의 Si3N4막(71)과 마찬가지로, 공급 율속적인 기상 성장법과 에칭 공정의 조합, 혹은 리소그래피 공정 등에 의해 SiO2막(5)의 표면 상에 성막되어도 상관없는 것은 물론이다.
당 분야의 당업자라면, 추가의 장점 및 변경을 이룰 수 있을 것이다. 따라서, 본 발명은 광의의 점에서 상술한 설명 및 실시예에 한정되지 않는다. 따라서, 첨부한 특허 청구 범위와 그의 등가물에 의해 정의된 정신이나 범위를 일탈하지 않고 다양한 변경이 이루어질 수도 있다.
이상, 본 발명에 따르면, 불휘발성 메모리의 데이터 유지 특성 및 IPD의 박막화에 의한 EEPROM의 미세화의 열화를 방지할 수 있다.

Claims (20)

  1. 불휘발성 메모리를 포함하는 반도체 장치로서,
    상기 불휘발성 메모리는,
    반도체 기판과,
    상기 반도체 기판의 표면 상의 적어도 1개소에 형성되어 있는 게이트 절연막과,
    상기 게이트 절연막 상에 형성되어 있는 적어도 1개의 부유 게이트 전극인 제1 게이트 전극과,
    상기 제1 게이트 전극의 표면을 피복하여 형성되어 있음과 함께, 상기 제1 게이트 전극이 갖는 복수의 각부(角部) 중 상기 제1 게이트 전극의 상측의 각부를 피복하고 있는 부분의 막 두께가, 상기 제1 게이트 전극의 상측의 상기 각부를 제외한 상면 및 측면 상의 막 두께보다도 두껍게 형성되어 있는 전극간 절연막과,
    상기 전극간 절연막의 표면을 피복하여 형성되어 있는 제어 게이트 전극인 제2 게이트 전극과,
    상기 게이트 절연막의 가장자리부의 하면을 피복하도록 상기 반도체 기판의 표층부에 상호 이격되어 형성되는 소스 영역 및 드레인 영역
    을 포함하며,
    상기 전극간 절연막은, 상기 제1 게이트 전극의 표면을 피복하여 형성된 제1 전극간 절연막, 상기 제2 게이트 전극의 상기 제1 게이트 전극과 대향하는 측의 표면을 피복하여 형성된 제3 전극간 절연막, 및 이 제3 전극간 절연막과 상기 제1 전극간 절연막 사이에 부분적 또는 전면적으로 끼워져 형성된 제2 전극간 절연막의 3층 구조로 이루어지는 반도체 장치.
  2. 제1항에 있어서,
    상기 전극간 절연막은, 상기 제1 게이트 전극의 상면 상에 형성되어 있는 부분의 막 두께가, 상기 제1 게이트 전극의 측면 상에 형성되어 있는 부분의 막 두께보다도 얇게 형성되어 있는 반도체 장치.
  3. 제1항에 있어서,
    상기 전극간 절연막은, 상기 제1 게이트 전극의 상면 상에서 상기 제1 게이트 전극의 상측의 상기 각부를 피복하고 있는 부분의 막 두께가, 상기 제1 게이트 전극의 측면 상에서 상기 제1 게이트 전극의 상측의 상기 각부를 피복하고 있는 부분의 막 두께보다도 얇게 형성되어 있는 반도체 장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 제2 전극간 절연막은, 상기 제1 게이트 전극의 상측의 상기 각부를 피복하고 있는 부분의 막 두께가, 상기 제1 게이트 전극의 상측의 상기 각부를 제외한 상면 및 측면 상의 두께보다도 두껍게 형성되어 있는 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 전극간 절연막은, 상기 제1 게이트 전극의 상면 상에서 상기 제1 게이트 전극의 상측의 상기 각부를 피복하고 있는 부분의 막 두께가, 상기 제1 게이트 전극의 측면 상에서 상기 제1 게이트 전극의 상측의 상기 각부를 피복하고 있는 부분의 막 두께보다도 얇게 형성되어 있는 반도체 장치.
  9. 삭제
  10. 제1항에 있어서,
    상기 제2 전극간 절연막은, 상기 제1 게이트 전극의 상측의 상기 각부를 피복하고 있는 부분의 막 두께가, 상기 제1 게이트 전극의 상측의 상기 각부를 제외한 상면 및 측면 상의 막 두께보다도 두껍게 형성되고, 또한 상기 제2 전극간 절연막은 상기 각부를 피복하고 또한 두껍게 형성된 상기 부분이 실리콘 질화막 또는 고유전체막에 의해 형성되어 있는 반도체 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제1항에 있어서,
    상기 제2 전극간 절연막은, 상기 제1 게이트 전극 상면 중 상기 제1 게이트 전극의 상측의 상기 각부에서만 상기 제1 전극간 절연막의 표면 상에 형성되어 있는 반도체 장치.
  15. 제1항에 있어서,
    적어도 상기 제1 게이트 전극의 측면의 상부를 노출시켜 상기 제1 게이트 전극의 측면에 인접하여 형성되어 있는 소자 분리 영역을 더 포함하며,
    상기 제2 전극간 절연막은, 상기 소자 분리 영역의 상면 및 상기 제1 게이트 전극의 상측의 상기 각부를 피복하여 상기 제1 전극간 절연막의 표면 상에 형성되어 있는 반도체 장치.
  16. 제15항에 있어서,
    상기 전극간 절연막은, 상기 제1 게이트 전극의 상측의 상기 각부를 피복하여 형성되어 있는 부분의 막 두께 및 상기 소자 분리 영역의 상면 상에 형성되어 있는 부분의 막 두께가, 다른 부분의 막 두께보다도 두꺼운 반도체 장치.
  17. 제1항에 있어서,
    상기 제1 게이트 전극의 상측의 상기 각부를 피복하고 있는 상기 전극간 절연막의 적어도 일부의 막 두께를, 다른 적어도 일부분의 막 두께에 대하여 1.2배 이상의 두께로 설정하는 반도체 장치.
  18. 제1항에 있어서,
    상기 제1, 제2, 및 제3의 각 전극간 절연막의 적어도 하나는 비유절율이 9이상인 고유전체막으로 형성되어 있는 반도체 장치.
  19. 불휘발성 메모리를 포함하는 반도체 장치의 제조방법으로서,
    반도체 기판의 표면 상의 적어도 1개소에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 적어도 1개의 부유 게이트 전극인 제1 게이트 전극을 형성하는 공정과,
    상기 제1 게이트 전극의 표면을 피복하고, 또한, 상기 제1 게이트 전극이 갖는 복수의 각부 중 상기 제1 게이트 전극의 상측의 각부를 피복하는 부분의 막 두께를, 상기 제1 게이트 전극의 상측의 상기 각부를 제외한 상면 및 측면의 막 두께보다도 두껍게 하여 전극간 절연막을 형성하는 공정과,
    상기 전극간 절연막의 표면을 피복하여 제어 게이트 전극인 제2 게이트 전극을 형성하는 공정과,
    상기 게이트 절연막의 가장자리부의 하면을 피복하도록 상기 반도체 기판의 표층부에 상호 이격되어 형성되는 소스 영역 및 드레인 영역을 형성하는 공정
    을 포함하며,
    상기 전극간 절연막을 형성하는 공정은 상기 제1 게이트 전극의 표면을 피복하여 제1 전극간 절연막을 형성하고, 이 제1 전극간 절연막의 표면 상에 부분적으로 또는 전면적으로 제2 전극간 절연막을 형성하고, 적어도 상기 제2 전극간 절연막의 표면을 피복하여 제3 전극간 절연막을 형성함으로써, 상기 전극간 절연막을 적어도 3층 구조로 형성하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제1, 제2, 및 제3의 각 전극간 절연막의 적어도 하나는 비유절율이 9이상인 고유전체막으로 형성되는 반도체 장치의 제조 방법.
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