KR100946441B1 - LED having Vertical- Structured Electrodes and Manufacturing Method thereof - Google Patents
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Abstract
10μm 이하 두께의 사파이어 기판 위에 성장시킨 다층 박막구조체로서 n-GaN층, 활성층, p-GaN층을 포함하는 에피택시층, n-GaN층의 하부에 부착된 도전성의 지지판; n-GaN층의 측벽에 형성된 사이드 전극리드를 포함하여 구성되며, 상기 사이드 전극리드는 상기 활성층에 전류를 공급하도록 적어도 n-GaN층의 저저항 버퍼층과 상기 지지판 사이의 전류 경로를 제공하는 수직전극형 질화물 발광소자에 관한 것이다.A multilayer thin film structure grown on a sapphire substrate having a thickness of 10 μm or less, an epitaxial layer including an n-GaN layer, an active layer, and a p-GaN layer, and a conductive support plate attached to a lower portion of the n-GaN layer; and a side electrode lead formed on the sidewall of the n-GaN layer, the side electrode lead providing a current path between the support plate and the low resistance buffer layer of at least the n-GaN layer to supply current to the active layer. It relates to a polar nitride light emitting device.
본 발명은 소자의 열적 전기적 특성이 향상되어 소자의 효율이 획기적으로 증가되며, 특히 대전력, 대전류로 구동할 경우, 열 방출 특성이 크게 향상된다.According to the present invention, the thermal and electrical characteristics of the device are improved, and the efficiency of the device is significantly increased. In particular, when driven at a large power and a large current, the heat dissipation characteristics are greatly improved.
발광소자, 수직전극, 사이드 전극, 방열, 전기 저항 Light emitting element, vertical electrode, side electrode, heat radiation, electric resistance
Description
반도체 발광소자 및 그 제조방법에 관한 것으로, 특히, 사파이어 기판을 사용하여 성장시킨 층구조 특성의 장점을 그대로 유지하면서도 대 전력으로 구동할 경우에 발생하는 방열 및 전기적 문제점을 해결하기 위하여 사파이어 기판을 얇게 가공하고 열 및 전류의 통로 기능을 하는 금속리드를 형성하여 기판상의 금속배선에 접속이 용이하도록 하여 소자의 열 방출 특성 및 발광특성을 개선한 고출력용 수직전극형 발광소자 및 그 제조방법에 관한 것이다. The present invention relates to a semiconductor light emitting device and a method for manufacturing the same. In particular, the sapphire substrate is thinned to solve heat dissipation and electrical problems caused by driving at high power while maintaining the advantages of the layer structure characteristics grown using the sapphire substrate. The present invention relates to a high-output vertical electrode type light emitting device for improving heat dissipation and light emission characteristics of a device by forming a metal lead that processes and forms a metal lead that functions as a path for heat and current, thereby improving the heat dissipation and light emission characteristics of the device. .
종래 질화갈륨 반도체 발광소자(10)에서는 보통 기판인 사파이어(14) 위에 에피텍시에 의해 에피텍시층(13)을 형성하는 소자구조 제작 공정을 거쳐 단위소자로 분리하여 발광소자 칩을 완성하는데, 이때 단위 칩의 사파이어(14) 두께는 80~100μm 정도이다. 그런데 사파이어는 부도체이기 때문에 도1과 같이 n-전극(11) 및 p-전극(12)을 상층에 수평으로 형성함으로써 전류집중이 발생되고, 또한 양 전극을 수평으로 배열함에 따라 칩 사이즈를 축소하는데 한계가 있으며, 더구나 사파이어는 열전도율이 좋지 않기 때문에 고출력 구동 시 발생되는 열이 충분히 방출되지 못하게 됨으로써 소자 성능에 제약을 초래하였다. 사파이어 기판의 열전도 특성은 약 40 W/mK 정도인데, 사파이어 기판의 두께가 약 80 미크론일 경우, 열 저항 값은 3.5 ℃/W 정도로 소자 시스템 전체의 열저항의 약 90 %를 차지하게 된다. 사파이어의 이러한 특성은 특히 최근의 고밀도, 대전력 광원을 실현하기 위하여 대전류로 구동할 경우, 소자의 신뢰성을 저하시키는 주원인이 되어왔다. In the conventional gallium nitride semiconductor
이러한 문제를 해결하기 위하여 최근에 고출력 레이저의 고밀도 에너지를 이용하여 사파이어기판과 질화갈륨 반도체 층 사이의 경계면의 질화갈륨을 분해하여 사파이어 기판과 에피택시층 부분을 분리하는 레이저 리프트오프 공법이 사용되고 있다. 도2는 이러한 레이저 리프트오프 공법에 의하여 사파이어를 분리하고 도전성의 지지판(26)을 부착하여 제작된 수직전극형 발광소자(20)를 도시한다. 그러나 리프트오프 공법의 경우 레이저를 조사할 때 유발되는 기계적 및 열적 손상으로 인하여 소자의 광전 특성이 변질되는 문제와 생산 수율의 저하 문제로 인하여 그 적용에 많은 제한이 따른다. In order to solve this problem, a laser lift-off method has recently been used to separate the sapphire substrate and the epitaxy layer by decomposing gallium nitride at the interface between the sapphire substrate and the gallium nitride semiconductor layer using the high-density energy of the high power laser. FIG. 2 shows a vertical electrode type
그 외에, 일본 히다치 케이블사의 TiN 박박을 사파이어 기판과 질화갈륨 반도체 사이에 형성하여 분리하는 방법, 스미토모사의 Si 기판상의 박막 제작 후 연마 분리 기법, 또는 일본 동북대학교의 습식 에칭 기술을 이용한 리프트오프 기법 등 여러 가지 기법들이 알려져 있으나, 아직 신뢰성 있는 기술로 정립되었다고 할 수는 없는 실정이다. In addition, a method of forming and separating TiN foil from Hitachi Cable Co., Ltd. between a sapphire substrate and a gallium nitride semiconductor, polishing separation after fabrication of a thin film on a Si substrate of Sumitomo Corporation, or a lift-off method using wet etching technology of Tohoku University of Japan, etc. Although various techniques are known, they are not yet established as reliable technologies.
또한 대리기판을 사용하여 소자구조를 형성하는 공정에 있어서도 사파이어 기판과 질화갈륨 반도체 사이의 격자정수의 차이로 인하여 생산 수율이 크게 저하되는 문제가 있었다. 예컨대, 1000℃ 정도의 성장 온도에서 질화갈륨 반도체의 격자정수가 사파이어 기판의 격자정수 보다 작아, 오목한 형태의 상태로 휘지만 두 물질간의 열팽창 계수의 차이 때문에 상온에서는 볼록한 형태로 기판이 휘어지게 된다. 이 때문에 이러한 기판을 사용하여 공정을 진행시 대리기판에 붙이거나 접합하는 것이 곤란하며, 결국 생산 수율의 저하로 이어지게 된다. In addition, even in the process of forming a device structure using a surrogate substrate, there is a problem that the production yield is greatly reduced due to the difference in lattice constant between the sapphire substrate and the gallium nitride semiconductor. For example, at a growth temperature of about 1000 ° C., the lattice constant of the gallium nitride semiconductor is smaller than the lattice constant of the sapphire substrate, but the substrate is bent in a concave shape, but the substrate is bent in a convex form at room temperature due to the difference in thermal expansion coefficient between the two materials. For this reason, it is difficult to attach or bond to a surrogate substrate during the process using such a substrate, which leads to a decrease in production yield.
따라서 사파이어 기판 전체를 제거하거나 일부 제거하는 시도가 이루어지고 있으나, 사파이어 기판 전체를 제거할 경우 질화갈륨 반도체 내에 존재하는 많은 결정 결함, 특히 버퍼층에 존재하는 결함으로 인하여 소자 제작시 전기적 특성이 열화되는 것으로 나타나 균일한 소자를 제작하거나 생산의 재현성을 얻는 것이 매우 곤란하였다. Therefore, attempts have been made to remove or partially remove the entire sapphire substrate. However, when the entire sapphire substrate is removed, electrical properties deteriorate due to many crystal defects in the gallium nitride semiconductor, particularly defects in the buffer layer. It was very difficult to produce uniform devices or to obtain reproducibility of production.
본 발명은 발광소자의 p-n 접합부 및 이를 포함하는 활성층과 GaN층에 기계적 및 전기적으로 손상을 주지 않는 방식으로 수직전극 구조를 달성함으로써 발광소자의 전기적 및 열적 특성을 개선하는 것을 목적으로 한다. An object of the present invention is to improve the electrical and thermal properties of a light emitting device by achieving a vertical electrode structure in a manner that does not mechanically and electrically damage the p-n junction of the light emitting device and the active layer and GaN layer including the same.
또한 다른 목적은 사파이어 기판을 박막화하여 유지함으로써 발광소자의 특성 저하를 방지하는 동시에 여전히 수직전극 구조의 장점을 유지함으로써 칩 크기를 축소하고, 기판의 실장 밀도를 높일 수 있는 발광소자를 제공하는 것이다. In addition, another object of the present invention is to provide a light emitting device capable of reducing the chip size and increasing the mounting density of the substrate by preventing thinning of the sapphire substrate to prevent deterioration of the characteristics of the light emitting device and still maintaining the advantages of the vertical electrode structure.
상기와 같은 목적을 달성하기 위한 본 발명의 수직전극형 질화물 발광소자는 10μm 이하 두께의 사파이어 기판 위에 성장시킨 다층 박막구조체로서 n-GaN층, 활성층, p-GaN층을 포함하는 에피택시층; 상기 n-GaN층의 하부에 부착된 도전성의 지지판; 상기 n-GaN층의 측벽의 적어도 일부에 형성된 사이드 전극리드;를 포함하여 구성되며, 상기 사이드 전극리드는 상기 활성층에 전류를 공급하도록 적어도 n-GaN층의 저저항 버퍼층과 상기 지지판 사이의 전류 경로를 제공하는 것을 특징으로 한다.Vertical electrode nitride light emitting device of the present invention for achieving the above object is a multilayer thin film structure grown on a sapphire substrate of 10μm or less thickness epitaxial layer including an n-GaN layer, an active layer, p-GaN layer; A conductive support plate attached to a lower portion of the n-GaN layer; And a side electrode lead formed on at least a portion of a sidewall of the n-GaN layer, wherein the side electrode lead is a current path between at least a low resistance buffer layer of the n-GaN layer and the support plate to supply current to the active layer. It characterized in that to provide.
또한 상기 n-GaN층은 하부 버퍼층으로서 고 전기저항 버퍼층이 포함될 수 있다.In addition, the n-GaN layer may include a high electrical resistance buffer layer as a lower buffer layer.
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또한, 상기 사파이어의 하면을 덮도록 형성된 금속층을 더 포함하며, 상기 금속층은 상기 연결리드와 일체로 연장 형성될 수도 있다.The metal layer may further include a metal layer formed to cover the lower surface of the sapphire, and the metal layer may be integrally formed with the connection lead.
본 발명에 따른 수직전극형 질화물 발광소자를 제조하는 방법은 (a) 사파이어 기판 위에 n-GaN층, 활성층, p-GaN층을 성장시키는 에피택시 층 형성단계; (b) 상기 에피택시층의 n-GaN층의 두께 일부를 남기고 식각하여 서로 이격된 다수의 홈을 형성하는 단계; (c) 공융본딩 또는 열압착을 사용하여 상기 에피택시층의 상부 표면에 대리기판을 부착하는 단계; (d) 사파이어 기판을 습식 식각하여 사파이어를 박막화하고, 상기 단계(b)에서 형성된 홈과 상하 정열된 위치에서 사파이어의 일부분을 식각 하여 홈을 형성함으로써 n-GaN층 표면이 노출되게 하는 단계; (e) 사파이어 위에 금속층을 형성하되, 상기 단계(d)에서 형성된 홈을 통하여 사파이어의 측벽면을 따라 연결리드를 형성하여 노출된 n-GaN층에 접촉되도록 하는 단계; (f) 공융본딩 또는 열압착을 이용하여 도전성의 지지판을 사파이어 위에 형성된 금속층에 부착하는 단계; (g) 대리기판을 제거하고 표면의 이물질을 제거하는 단계; (h) 상기 단계(b)에서 형성된 홈의 인근지역을 건식 식각하여 확장홈을 형성하여, n-GaN층에 이르는 깊이로 식각하되, 상기 단계(b) 공정에서 형성된 홈의 하부로 남아있던 n-GaN층 부분도 같이 제거하여 상기 단계(e)에서 형성한 금속층이 노출되도록 하는 단계; (i) 상기 단계(h)에서 형성된 확장홈에 금속증착을 하여, n-GaN층 측벽면에 n-전극의 일부인 사이드 전극리드를 형성하되, 상기 단계(h)에서 노출된 금속층과 전기적 접속이 이루어지게 하는 단계; 및 (j) 상기 단계(b)에서 형성된 홈의 적어도 일부를 따라 절단하는 소자 분리단계;를 포함한다.A method of manufacturing a vertical electrode type nitride light emitting device according to the present invention includes (a) an epitaxy layer forming step of growing an n-GaN layer, an active layer, and a p-GaN layer on a sapphire substrate; (b) forming a plurality of grooves spaced apart from each other by etching leaving a portion of the thickness of the n-GaN layer of the epitaxy layer; (c) attaching a surrogate substrate to the top surface of the epitaxy layer using eutectic bonding or thermal thermocompression; (d) wet etching the sapphire substrate to thin the sapphire, and exposing the n-GaN layer surface by etching a portion of the sapphire at a position aligned vertically with the groove formed in the step (b) to form a groove; (e) forming a metal layer on the sapphire, forming a connection lead along the sidewall surface of the sapphire through the groove formed in step (d) so as to contact the exposed n-GaN layer; (f) attaching the conductive support plate to the metal layer formed on the sapphire using eutectic bonding or thermocompression bonding; (g) removing the surrogate substrate and removing foreign substances from the surface; (h) dry etching the neighboring regions of the grooves formed in step (b) to form extended grooves, which are etched to a depth up to n-GaN layer, where n remains at the bottom of the grooves formed in step (b) Removing the GaN layer part as well so that the metal layer formed in step (e) is exposed; (i) forming a side electrode lead, which is part of the n-electrode, on the sidewall surface of the n-GaN layer by depositing metal in the expansion groove formed in the step (h), and the electrical connection with the exposed metal layer in the step (h) Making it happen; And (j) separating the device to cut along at least a portion of the groove formed in step (b).
본 발명에서는 기존의 그라인딩, 랩핑, 폴리싱 공정과 습식 식각을 이용하여 사파이어를 10μm 이하로 얇게 형성하여, 열 방출 경로는 그대로 유지하면서 방열 효율은 높이는 구조를 갖게 하고, 전극배열을 종래의 수평구조에서 수직구조로 형성함으로써 종래의 발광소자 구조보다 열 저항 특성 및 광 방출 특성을 개선하는 효과가 있다. In the present invention, by using a conventional grinding, lapping, polishing process and wet etching to form a thin sapphire to 10μm or less, to have a structure to increase the heat dissipation efficiency while maintaining the heat release path, the electrode array in a conventional horizontal structure The vertical structure has the effect of improving the heat resistance and light emission characteristics of the conventional light emitting device structure.
본 발명에 의하여, 특히, 레이저 리프트오프 공법에서 나타나는 수율 저하의 문제가 해결되는 효과가 있다. 또 사파이어 기판을 제거하면서 유발되는 소자 활성층의 손상, 금속과 n-형 질화갈륨 반도체의 접합부에서 생기는 전기적 저항으로 인한 소자의 구동전압 상승과 이에 따른 에너지 손실문제가 방지되는 효과가 있다. In particular, according to the present invention, there is an effect that the problem of yield reduction in the laser liftoff method is solved. In addition, it is possible to prevent the device active layer caused by removing the sapphire substrate, the driving voltage of the device due to the electrical resistance generated at the junction between the metal and the n-type gallium nitride semiconductor, and the energy loss problem.
본 발명은 종래기술에 비하여 동일 전력으로 구동 시, 소자의 열적 특성이 향상되어 소자의 효율이 획기적으로 증가되며, 특히 대전력, 대전류로 구동할 경우, 열 방출 특성이 크게 향상되고 따라서 발광 효율 및 광학 성능이 크게 향상된다. 아울러 고 반사율을 가지는 금속층 반사구조의 추가로 인하여 광 이용효율 및 광 성능이 향상된다. Compared to the prior art, the present invention improves thermal efficiency of the device by drastically improving the thermal characteristics of the device, and particularly when driving with a large power and a large current. Optical performance is greatly improved. In addition, due to the addition of a metal layer reflective structure having a high reflectance, light utilization efficiency and light performance are improved.
제조 측면에서도 한꺼번에 많은 양을 동시에 제조할 수 있는 양산의 장점이 있으며, 특히 소량을 생산 하더라도 균일성, 수율, 가격 저하 등으로 인하여 제조단가가 저렴하여 진다. 특히 고출력의 광원 제품임에도 불구하고 원재료비의 추가적 증가 요인이 없어, 결국 에너지 절감이 이루어진다. In terms of manufacturing, there is an advantage of mass production that can simultaneously produce a large amount at a time, even if a small amount of production, manufacturing cost is low due to uniformity, yield, price reduction. In particular, despite the high-power light source products, there is no additional increase in raw material costs, resulting in energy savings.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
(제1실시예)(First embodiment)
도3은 본 발명의 일 실시예에 따른 발광소자의 측단면도를 나타낸다. 전기 절연층인 사파이어(360)를 얇은 두께로 하여 유지한 채, 전기 전도성 및 열전도성이 우수한 지지판(399)을 접합하여 종래의 사파이어 기판 이용의 장점 및 소자의 전기적 특성을 그대로 유지하면서 열적 특성 및 광학적 특성을 개선하여 대 전류 구동이 가능한 소자의 구조이다. 본 실시예에 따른 소자의 층구조는 위로부터 차례로 p-전극(310), p-GaN층(320), 활성층(330), n-GaN층(340), 사파이어(360), 반사금속층(370), 및 도전성의 지지판(399)으로 구성된다. p-GaN층(320), 활성층(330), 및 n-GaN층(340)은 사파이어(360) 위에서 성장시킨 에피택시층(349)이다. Figure 3 shows a side cross-sectional view of a light emitting device according to an embodiment of the present invention. While maintaining the electrical
여기서, 전기적 절연층인 사파이어(360)의 두께를 10μm 이하로 얇게 형성하어 수직 방향 열저항을 작게 하는 것이 바람직하다. 그러나, 사파이어(360)는 여전히 전기적 절연층이므로, 사파이어(360)의 외측벽에 형성되는 금속의 연결리드와 이 연결리드와 일체로 연장되어 사파이어(360)의 저면을 커버하는 반사금속층(370)을 형성하고, n-GaN층(340)의 외측벽에 n-전극(350)의 사이드 전극리드(351)를 형성하여 상기 연결리드를 통하여 상하로 연결되도록 하여 n-GaN층(340)으로부터 지지판(399)으로 사파이어(360)을 바이패스하는 도전 경로를 제공함으로써 사파이어(360)를 일부 유지한 채 수직전극 구조를 만드는 것이 가능하다. 이하에서는 n-GaN층(340)의 외측벽에 형성되는 n-전극(350)을 구성하는 리드를 '사이드 전극리드(351)'라 지칭한다. 사이드 전극리드(351)는 연결리드와 일체로 형성되어 전류 통로를 제공할 뿐 만 아니라, 소자의 고 전력 동작에서 발생되는 열을 하부 지지판(399)을 통하여 방열하는 방열 경로의 기능을 동시에 갖는다. Here, it is preferable to form the thickness of the
또한 사파이어(360) 위에서 n-GaN층(340)을 성장시킬 때, 격자정수 부정합으로 인하여 최하부 버퍼층으로서 전기적으로 고 저항층인 버퍼층이 형성되며, 그 상부에는 전기적으로 저저항 버퍼층인 n-콘택트층이 형성된다. 따라서 도3에 명시적으로 도시되지는 않았으나, n-GaN층(340)의 하부 버퍼층으로서 고 전기저항층인 버퍼층이 존재하는데, 사이드 전극리드(351)는 이러한 고 전기저항층을 바이패스하여 지지판(399)으로부터 저저항의 버퍼층인 n-콘택트층으로 전기적인 접속 경로를 제공하게 된다. In addition, when the n-
한편, p- 및 n-GaN층(320, 340)은 목적에 따라 다양한 다층 적층 구조를 가질 수 있으나, 본 발명은 사파이어(360) 위에서 성장된 질화물 반도체 층구조를 갖는 p-n접합 소자에 일반적으로 적용되므로 구체적인 층구조에 대한 설명은 생락한다. 또한, 위에서 GaN을 예로 들었으나, 본 발명은 질화물 반도체에 일반적으로 적용된다. Meanwhile, the p- and n-
도3에서 지지판(399)은 실리콘 기판(390)의 상하면에 금속막(380)을 증착한 것을 도시하였으나, 본 발명은 이에 국한되지 아니하고, 이하에서 지지판(399)은 구조적 지지력을 제공할 수 있는 도전성 기판을 일반적으로 지칭한다. In FIG. 3, the
도4는 도3의 반도체 소자를 제조하는 공정을 단계별로 나타낸 것이며, 이하에서는 도4를 참조하여 본 발명에 따른 소자의 제조공정을 상세히 설명한다.FIG. 4 is a step-by-step illustration of the process of manufacturing the semiconductor device of FIG. 3, and the following describes the manufacturing process of the device according to the present invention in detail with reference to FIG. 4.
단계(a): 먼저 기판인 사파이어(360) 위에 n-GaN층(340), 활성층(330), p-GaN층(320)의 에피택시층(349)을 형성한다.Step (a): First, an
단계(b): 지지판(399)으로의 전류 및 열 통로인 사이드 전극리드(351)를 만들기 위해 레이저나 건식 식각, 또는 습식 식각을 통하여 상기 에피택시층(349) 영역의 상층부 일부분을 제거하여, 소자 크기에 상응하는 간격으로 도랑 형상의 홈을 형성한다. 홈은 가로 및 세로 방향으로 서로 일정 간격으로 이격되게 복수개 형성한다. 이때 n-GaN은 1~2um정도의 두께를 남겨서 이후 사파이어(360)의 반사금속층(370)을 형성하기 위한 기반으로 활용하며, 식각으로 형성하는 홈의 폭은 1~100 um정도 되게 한다. 식각을 하게 되면 기판의 휨 현상도 많이 해소되어 향후 사파이어(360) 기판의 박막화 및 대리기판에의 접합 및 전사 등의 공정이 매우 수월하게 된다. Step (b): a portion of the upper layer of the
단계(c): 내열 및 내산성을 가지는 적절한 전기왁스나 접착제 또는 Au, Ag, Ti, Sn, Pd, Rd, Pt, Ta, Cr, Ni 중의 어느 하나 또는 이들의 조합으로 이루어지는 접착물질(361)을 대리기판(Receptor, 362)의 부착면 및 에피택시층 구조의 상부 표면에 형성한 후, 공융본딩(Eutectic bonding) 또는 열압착 방법을 사용하여 에피택시층 구조의 상부 표면에 대리기판(362)을 부착한다. 대리기판(362)은 사파이어(Sapphire) 나 Si, GaAs, SiC, InP, InAs, GaN 등의 물질을 사용한다. Step (c): an
단계(d): 기판인 사파이어(360)를 박막으로 만드는데, 이 공정은 1차로 그라인딩, 랩핑 또는 폴리싱을 이용하여 50um이하로 되게 한 다음, 습식 식각을 이용하여 10um이하의 사파이어(360)만 남기고 나머지를 식각하는 방법으로 진행하며, 이때 사용되는 식각액은 염산(HCL), 질산(H3PO4), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H2SO4), 인산(H3PO4), 산화크롬(CrO3) 및 알루에치(4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들의 혼합액을 이용하며, 식각시 용액의 온도는 200~400℃사이로 유지하는 것이 바람직하다. 이후 단계(b)에서 형성된 홈과 상,하로 정열된 위치에서 사파이어(36)의 일부분을 건식식각 또는 습식식각을 이용하여 제거하여 홈을 형성한다. 이 때 홈의 폭은 1~100um로 식각하여 n-GaN층(340)이 노출되게 하며, n-GaN층(340)이 식각되는 깊이는 1um이내로 하여 n-GaN층(340)이 상하로 관통되지 않게 한다. 한편, 건식식각은 BCl3, HBr, Cl2, Ar, 또는 CCl2F2 및 이들의 조합으로 된 Gas를 사용하여 유도결합 플라즈마 (ICP RIE), 또는 전자사이클로트론(ECR) 반응성 이온 식각(RIE)의 방법을 사용할 수 있다. Step (d): The substrate is made of a thin film of
단계(e): 상기 단계(d)의 식각이 완료된 후 표면세척을 충분히 한 다음 사파이어(360) 면 위에 1um~10um두께로 Pd, Rh, Ta, Ni, Cr, Au, Ti, Pt, Al, Ag등의 등의 금속과 이들을 혼합한 다층구조의 반사금속층(370)을 도금(plating)이나 증착의 방법으로 연속적으로 형성하며, 반사금속층(370)이 단계(d)에서 형성된 홈을 통하여 사파이어(36)의 측벽면을 따라 연결리드를 형성하여 노출된 n-GaN층(340)에 접촉되도록 한다. 이때 가능하면 고반사율의 금속을 사용하고 마지막 금속층은 향후 지지판(399)과의 접합을 위하여 유텍틱 금속으로 형성하는 것이 바람직하다. 이때 반사금속층(37)이 홈을 통하여 사파이어(360)의 측벽면을 따라 연결리드를 형성하여 노출된 n-GaN층(340)에 접촉되도록 하되, 사파이어(360)의 노출 평면상의 일부 또는 전면에 동시에 형성 되도록 한다.Step (e): After the etching of the step (d) is completed, the surface washing is sufficient, and then, Pd, Rh, Ta, Ni, Cr, Au, Ti, Pt, Al, to 1um ~ 10um thickness on the
단계(f): Au, Ag, Ti, Rd, Pt, Ta, Cr, AuSn, PbSn, In 등의 금속을 이용한 공융접합(eutecting bonding) 또는 열압착을 이용하여 지지판(399)을 사파이어(360) 위에 형성된 반사금속층(370)에 부착한다. 이때 지지판(399)은 전기전도 및 열전도가 좋게 하기 위하여 비저항이 20Ω-cm 이하인 Si, GaAs, InP, InAs, SiC, Cu, AlN 등의 물질로 구성하며 오믹접촉을 위해 Cr, Ni, Au, AuGe, Ti, Pt 중 하나 또는 이들 금속의 조합물질을 상,하면에 증착하고 열처리를 하여 지지판(399)을 완성한다. Step (f):
단계(g): 에피택시층(349)의 상부에 부착된 대리기판(362)을 완전히 제거하고 아울러 접착을 위해 사용된 접착물질(361)을 식각용액을 이용하여 완전히 제거하며 표면의 이물질을 깨끗이 제거한다.Step (g): Completely remove the
단계(h): 에피택시층(349)의 상부에 투명전극(도시되지 아니함)을 형성하고, n-전극(350)을 구성하는 사이드 전극리드(351)를 형성하기 위해 단계(b)에서 형성된 홈의 인근지역을 2~100um의 폭으로 건식 식각하여 확장된 홈을 형성하게 되는데, 최상층부로부터 n-GaN층(340)의 저저항 버퍼층에 이르는 깊이, 즉 n-GaN층(340)의 적어도 상부 1~2um까지 식각하여 MESA구조를 형성한다. 이때 상기 단계(b) 공정에서 형성된 도랑하부로 남아있던 n-GaN층(340)의 부분도 같이 제거하여 단계(e)에서 형성한 반사금속층(370)이 노출되도록 한다. 상기 투명전극은 NiAu, ITO, ZnO, ZrB 중 하나 또는 이들의 조합으로 형성한다.Step (h): A transparent electrode (not shown) is formed on the
단계(i): 에피택시층(349)의 상부표면 위와 단계(h)에서 Mesa 식각으로 드러난 n-GaN층(340) 상면 및 금속층(370) 상부로 금속증착을 하여, p-전극(310)과 n-전극(350)을 형성한다. 이때 주의할 점은 단계(h)에서 형성된 확장된 홈의 저면과 측벽면에 전극물질이 증착되게 하여 n-GaN층(340) 측벽에 N-전극(350)의 일부인 사이드 전극리드(351)가 형성되어 반사금속층(370)과 일체로 된 연결리드를 통하여 하부의 지지판(399)과 전기적 접촉이 반드시 일어날 수 있도록 한다. 전극의 형성은 Cr, Ni, Au, Ti, Al, Pt, Al, Au 중 하나 또는 이들 금속의 조합을 적당한 두께로 증착 또는 도금한 다음 열처리를 거쳐서 오믹접촉을 형성한다.Step (i): metal deposition is performed on the upper surface of the
단계(j): 기판위의 소자들을 개별소자로 만들기 위해 laser, 다이싱, 브레이킹 등의 방법을 이용하여 위에서 형성된 홈을 따라 절단하는 소자 분리공정을 통하여 반도체 발광소자 칩 제작을 완성한다. 이때 반드시 모든 홈을 따라 절단할 필요는 없으며, 여러 개의 단위 칩을 포함하도록 크기를 조절하여 여러 개의 단위칩의 n-전극(350)이 공통의 지지판(399)에 접속된 칩을 제작할 수도 있다.Step (j): In order to make the devices on the substrate into individual devices, a semiconductor light emitting device chip is fabricated through a device isolation process of cutting along the grooves formed using laser, dicing, and braking methods. At this time, it is not necessary to cut along all the grooves, and may be manufactured by adjusting the size to include a plurality of unit chips so that the n-
(제2실시예)Second Embodiment
제2실시예에서는 제1실시예의 단계(d)에서 도5에 보인 구조와 같이 사파이어(360)를 완전히 제거하는 점에서 차이가 있다. 이때 n-GaN층(340)의 일부분까지 건식 식각을 이용하여 제거한 다음 반사율이 높은 금속막을 그 위에 형성 후 지지판(399)을 본딩하여 소자를 완성하며, 기타 공정은 제1실시예와 동일하다. 이때 금속막을 반드시 형성하여야 하는 것은 아니고, 사이드 전극리드(351)가 직접 지지판(399)에 접속되도록 하는 것도 가능하다. 여기서 n-GaN층(340) 하부의 고 전기저항층인 버퍼층이 완전히 제거되거나 또는 일부 남아있더라도, 사이드 전극리드(351)에 의하여 추가적인 전류 및 방열 통로를 제공하므로, 제1실시예와 마찬가지로 우수한 광전 특성 및 방열 특성을 갖는다.In the second embodiment, there is a difference in that the
(제3 실시예) (Third Embodiment)
제1실시예의 단계(d)에서 사파이어(360) 표면에 도6에 보인 바와 같은 광반사 패턴을 형성함으로써, 소자의 활성층(330)에서 사파이어(36))쪽으로 진행한 광이 난반사되어 보다 많은 광이 출광면으로 재반사되도록 하여 광 추출효율을 증가시킨 점에 차이가 있으며, 나머지는 제1실시예와 동일하다.In the step (d) of the first embodiment, by forming the light reflection pattern as shown in Fig. 6 on the surface of the
이상에서 설명한 바와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상의 범위 내에서 다양하게 변형된 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 상기한 기술은 단지 예시적인 것이며 한정적인 것이 아닌 것이며, 본 발명의 범위는 후술하는 특허청구범위에 의하여 포괄되는 범위로 해석되어야 한다.As described above, those skilled in the art to which the present invention pertains will understand that the present invention may be embodied in other specific forms that are variously modified within the scope of the technical idea. Therefore, the above description is merely exemplary and not limiting, and the scope of the present invention should be construed as the scope covered by the following claims.
도1은 사파이어 절연 기판상에 구성된 종래의 수평 전극 소자의 모식도이다. 1 is a schematic diagram of a conventional horizontal electrode element constructed on a sapphire insulating substrate.
도2는 레이저를 이용하여 절연 기판인 사파이어를 제거하고 지지판에 부착한 종래의 수직전극형 소자의 모식도이다., Fig. 2 is a schematic diagram of a conventional vertical electrode device in which sapphire, an insulating substrate, is removed using a laser and attached to a support plate.
도3은 본발명에 따른 수직전극형 소자를 나타낸 모식도이다. 3 is a schematic view showing a vertical electrode device according to the present invention.
도4는 본 발명에 따른 수직전극형 소자를 제조하는 공정을 단계별로 도시한 설명도이다. 4 is an explanatory diagram showing step by step a process of manufacturing a vertical electrode device according to the present invention.
도5는 본 발명에 따른 변형 실시예를 나타내는 모식도이다. 5 is a schematic diagram showing a modified embodiment according to the present invention.
도6은 본 발명에 따른 다른 변형 실시예를 나타내는 모식도이다.6 is a schematic diagram showing another modified embodiment according to the present invention.
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040031284A (en) * | 2002-10-04 | 2004-04-13 | 엘지전자 주식회사 | Method for manufactring GaN substrate |
JP2005012188A (en) | 2003-05-22 | 2005-01-13 | Matsushita Electric Ind Co Ltd | Manufacturing method for semiconductor device |
KR20070042214A (en) * | 2005-10-18 | 2007-04-23 | 김성진 | Nitride-based light emitting diode and manufacturing of the same |
KR100743471B1 (en) * | 2006-06-30 | 2007-07-30 | 에피밸리 주식회사 | Manufacturnig of iii-nitride semiconductor light emitting device |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040031284A (en) * | 2002-10-04 | 2004-04-13 | 엘지전자 주식회사 | Method for manufactring GaN substrate |
JP2005012188A (en) | 2003-05-22 | 2005-01-13 | Matsushita Electric Ind Co Ltd | Manufacturing method for semiconductor device |
KR20070042214A (en) * | 2005-10-18 | 2007-04-23 | 김성진 | Nitride-based light emitting diode and manufacturing of the same |
KR100743471B1 (en) * | 2006-06-30 | 2007-07-30 | 에피밸리 주식회사 | Manufacturnig of iii-nitride semiconductor light emitting device |
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