KR100751668B1 - Method of forming a spacer for a gate electrode - Google Patents
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Abstract
본 발명은 게이트 전극용 스페이서 형성 방법에 관한 것으로, 게이트 전극 패터닝 후 USG층을 게이트 전극 상부 및 측벽 그리고 게이트 전극과 게이트 전극 사이에 형성함으로써, 후속 공정에 의한 반도체 기판의 손상을 방지하고, LPC SAC 결함을 방지하고 그리고 워드라인과 비트라인의 기생 정전용량을 줄일 수 있는 게이트 전극용 스페이서 형성 방법을 제공한다.
The present invention relates to a method of forming a spacer for a gate electrode, wherein a USG layer is formed between a gate electrode and a gate electrode and between the gate electrode and the gate electrode after patterning the gate electrode to prevent damage to the semiconductor substrate by a subsequent process, A method for forming a spacer for a gate electrode capable of preventing defects and reducing parasitic capacitance of word lines and bit lines is provided.
디램, 워드라인, 비트라인, 절연막DRAM, word line, bit line, insulation film
Description
도 1a 내지 1e는 본 발명의 제 1 실시 예에 따른 게이트 전극용 스페이서 형성 방법을 설명하기 위한 단면도.1A to 1E are cross-sectional views illustrating a method of forming a spacer for a gate electrode according to a first embodiment of the present invention.
도 2는 본 발명의 제 2 실시 예에 따른 게이트 전극용 스페이서 형성 방법을 설명하기 위한 단면도.2 is a sectional view for explaining a method of forming a spacer for a gate electrode according to a second embodiment of the present invention;
도 3은 비트라인상의 게이트 전극에 본 발명을 적용한 셀 어레이 단면도.3 is a sectional view of a cell array in which the present invention is applied to a gate electrode on a bit line.
도 4는 워드라인과 비트라인 양쪽의 게이트 전극에 본 발명을 적용한 셀 어레이 단면도.
4 is a sectional view of a cell array in which the present invention is applied to gate electrodes on both word lines and bit lines.
<도면의 주요 부분에 대한 부호의 설명>Description of the Related Art
1 : 반도체 기판 2 : 폴리 실리콘1: semiconductor substrate 2: polysilicon
3, 10 : 메탈 4 : 게이트 전극3, 10: metal 4: gate electrode
5 : 하드 질화막 6, 8, 9 : 질화막5:
7 : USG
7: USG
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 DRAM에 있어서 식각 공정에 의해 발생하는 기판의 손상, LPC(Landing Plug Contact) SAC 결함을 방지하고, 비트라인과 워드라인의 기생 정전용량을 줄일 수 있는 게이트 전극용 스페이서 형성 방법에 관한 것이다.
The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device, which can prevent damage to a substrate and an LPC (Landing Plug Contact) SAC defect caused by an etching process in a DRAM and reduce a parasitic capacitance of a bit line and a word line And a method of forming a spacer for a gate electrode.
기존의 반도체 DRAM 소자에서는 반도체 기판상에 게이트 전극 산화막(Gate oxide)및 폴리 실리콘(Poly-Si)을 증착하고 게이트 전극(Gate electrode) 패터닝(Patterning) 하여 게이트 전극을 형성한다. 전체구조 상부에 제 1 산화막을 증착한 후 스페이서(Spacer)용 질화막(Nitride)을 증착하여 건식 식각을 실시하여 게이트 전극 측벽에 스페이서를 형성한다. 전체 구조 상부에 이온을 주입하여 소스 및 드레인을 형성한다. 그후 SAS 및 SAC 공정을 수행하여 비트라인과 워드 라인을 형성한다. In a conventional semiconductor DRAM device, a gate electrode and a polysilicon are deposited on a semiconductor substrate and a gate electrode is patterned to form a gate electrode. After the first oxide film is deposited on the entire structure, a nitride film for a spacer is deposited, and dry etching is performed to form spacers on the side walls of the gate electrode. Ions are implanted into the entire structure to form a source and a drain. The SAS and SAC processes are then performed to form bit lines and word lines.
상기의 게이트 전극형성시 Rox을 조절하여 기판의 손실(Loss)을 방지하고 있다. 하지만 게이트 전극 스페이서 형성시에는 두 번의 식각을 실시하기 때문에 게이트 전극 주변지역의 기판 손실이 발생할 수가 있다. In the formation of the gate electrode, the loss of the substrate is prevented by controlling the Rox. However, when the gate electrode spacer is formed, since the substrate is etched twice, the substrate loss may occur in the region around the gate electrode.
만일 셀 지역에서 실리콘 기판의 손실이 발생될 경우에는 셀의 정션 레이크(Junction leakage)가 증가하여 셀의 브레이크다운 전압(Breakdown voltage) 이 떨어지게 되며 이에 따라 재충전(Refresh)이 취약하게 된다. 또한 기판의 손실이 발생할 경우 센스 앰프가 오동작 할 수 있다. If a loss of the silicon substrate occurs in the cell region, the junction leakage of the cell increases, and the breakdown voltage of the cell is lowered, resulting in a refill. In addition, when the loss of the substrate occurs, the sense amplifier may malfunction.
그리고 LPC(Landing Plug Contact) 식각시 게이트 전극의 하드마스크 질화막을 베리어로 SAC(Self Aligned Contact)를 진행하게 된다. 하지만 SAC 식각시 하드 마스크의 손실이 발생하고 이로 인해 LPC SAC 결함이 발생하게 된다. In Landing Plug Contact (LPC) etching, a self-aligned contact (SAC) is performed using the hard mask nitride film of the gate electrode as a barrier. However, when the SAC is etched, the hard mask is lost and the LPC SAC defect occurs.
또한 비트라인(Bit Line)과 SN(Storage Node)또는 SNC(Storage Node Contact)사이의 거리가 가까워서 비트라인 커패시턴스(Capacitance)가 높게 나오고, 워드라인과 비트 라인사이의 거리가 가까워져서 워드라인과 비트 라인 사이의 기생 정전용량이 높게 나오는 문제점이 있다.
Also, since the distance between a bit line and a storage node (SN) or a storage node contact (SNC) is short, a bit line capacitance is high, and a distance between a word line and a bit line is shortened, There is a problem that the parasitic capacitance between lines is increased.
본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, 게이트 전극 스페이서 형성전에 전체 구조 상부에 절연막를 증착함으로 인해 후속 식각 공정에 의해 기판이 손상되는 것을 방지할 수 있는 게이트 전극용 스페이서 형성 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention provides a method of forming a spacer for a gate electrode capable of preventing a substrate from being damaged by a subsequent etching process by depositing an insulating film on an entire structure before forming a gate electrode spacer It has its purpose.
본 발명의 다른 목적은 스페이서 형성시 게이트 전극 상부에 USG 절연막을 잔류시킴으로써 후속 LPC(Landing Plug Contact) 형성을 위한 식각 공정시 게이트 전극가 손상입는것을 방지할 수 있는 게이트 전극용 스페이서 형성 방법을 제공하는데 그 목적이 있다. Another object of the present invention is to provide a method of forming a spacer for a gate electrode capable of preventing a gate electrode from being damaged in an etching process for forming a subsequent LPC (landing plug contact) by leaving a USG insulating film on the gate electrode in forming a spacer, There is a purpose.
본 발명의 다른 목적은 게이트 전극 상부에 잔류하는 USG에 의해 비트라인및 워드라인의 기생 정전용량를 줄일 수 있는 게이트 전극용 스페이서 형성 방법을 제공하는데 그 목적이 있다.
It is another object of the present invention to provide a method of forming a spacer for a gate electrode capable of reducing the parasitic capacitance of a bit line and a word line by a USG remaining on the gate electrode.
게이트 전극이 형성된 반도체 기판이 제공되는 단계, 상기 전체 구조 상부에 USG층 및 질화막이 순차로 형성되는 단계, 상기 게이트 전극의 측벽에 상기 USG층 및 질화막으로 이루어진 스페이서가 형성되고, 상기 게이트 전극의 상부 및 상기 반도체 기판상에 상기 USG층의 일부가 잔류하도록 식각공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 게이트 전극용 스페이서 형성 방법을 제공한다. A USG layer and a nitride layer are sequentially formed on the entire structure. A spacer made of the USG layer and the nitride layer is formed on a sidewall of the gate electrode. And performing an etching process so that a part of the USG layer remains on the semiconductor substrate.
게이트 전극이 형성된 반도체 기판이 제공되는 단계, 상기 전체 구조 상부에 USG층을 형성하는 단계, 상기 게이트 전극 측벽의 USG층을 제거하기 위해 제 1 식각공정을 실시하는 단계, 상기 전체 구조 상부에 질화막을 형성하는 단계, 상기 게이트 전극 측벽에 질화막 스페이서가 형성되고 상기 게이트 전극 상부 및 상기 반도체 기판상에 상기 USG층의 일부가 잔류되도록 제 2 식각공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 게이트 전극용 스페이서 형성 방법을 제공한다.
The method comprising: providing a semiconductor substrate on which a gate electrode is formed; forming a USG layer on the entire structure; performing a first etching process to remove a USG layer on the sidewall of the gate electrode; And performing a second etching process such that a nitride spacer is formed on the sidewall of the gate electrode and a part of the USG layer is left on the gate electrode and on the semiconductor substrate. And a spacer for forming a spacer.
이하, 첨부된 도면을 참조하여 본 발명의 제 1 실시 예를 더욱 상세히 설명하기로 한다. Hereinafter, a first embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 1e는 본 발명의 제 1 실시 예에 따른 게이트 전극용 스페이서 형성 방법을 설명하기 위한 단면도이다. 1A to 1E are cross-sectional views illustrating a method of forming a spacer for a gate electrode according to a first embodiment of the present invention.
도 1a을 참조하면, 게이트 전극(4)이 형성된 반도체 기판(1)상에 게이트 전극(4) 표면에 선택적 산화와 게이트 전극 실링 질화막(Gate Sealing Nitride)(6) 그리고 IMP공정을 기존의 프로세스와 동일하게 실시한다. 1A, selective oxidation, a gate electrode
도 1b를 참조하면, 전체 구조 상부에 절연막(7)을 약 500Å의 두께로 증착한다. 이때 절연막(7)은 USG(7), HTO, PE-TESOS 및 LP-TESOS가 사용될 수 있다. 이때 본 발명에서는 USG(7)물질을 사용하여 게이트 전극(4) 상부에 약 500Å, 게이트 전극(4) 측벽에는 약 100Å, 게이트 전극(4) 하부 즉 게이트 전극(4)과 게이트 전극(4) 사이의 반도체 기판(1)상에는 약 500Å의 두께로 증착된다. Referring to FIG. 1B, an insulating film 7 is deposited on the entire structure to a thickness of about 500 ANGSTROM. At this time, USG (7), HTO, PE-TESOS and LP-TESOS may be used as the insulating film 7. A
이는 USG(7) 물질의 종횡비를 이용하는 것이다. 현재 실험된 자료에 의하면 USG(7) 물질의 종횡비는 약 4.5 : 1 정도이다. 이는 USG(7) 물질을 약 450Å 증착하였을 때 측벽에는 약 100Å의 두께가 증착된다. 이러한 증착시의 종횡비를 이용하여 게이트 전극(4) 상부와 게이트 전극(4) 사이의 반도체 기판(1)상에 USG(7)가 게이트 전극(4) 측벽에 보다 약 4.5배 더 두껍게 형성된다. 후속 게이트 전극(4) 스페이서 형성을 위한 식각공정 후 Rox 컨드롤이 용이하여 원하는 만큼 Rox 타겟을 설정하여 USG를 남길 수 있어서 실리콘 기판의 손실을 방지할 수 있다. This is the use of the aspect ratio of the USG (7) material. According to current data, the aspect ratio of USG (7) material is about 4.5: 1. When the USG (7) material is deposited to a thickness of about 450 Å, a thickness of about 100 Å is deposited on the sidewall. The USG 7 is formed on the sidewall of the
도 1c을 참조하면, 게이트 전극(1) 측벽의 USG(7)를 소정의 식각 공정을 실시하여 제거한다. 이때 측벽의 110Å 두께의 USG(7)가 제거 되는 동안 게이트 전극(4) 상부와 게이트 전극(4) 사이의 반도체 기판(1)상의 USG는 약 400Å의 두께 가 잔존하게 된다. Referring to FIG. 1C, the USG 7 on the sidewall of the gate electrode 1 is removed by a predetermined etching process. At this time, the USG on the semiconductor substrate 1 between the upper portion of the
도 1d 및 1e를 참조하면, 상기 USG(7) 상부에 스페이서용 질화막(8)을 약 200Å의 두께로 증착한 후 식각공정을 실시하여 게이트 전극(4) 스페이서를 형성한다. 이때 상기 기판상의 USG(7)가 약 200Å의 두께로 잔존하는 것을 타겟으로 하여 시각을 실시한다. 이로써 실리콘 기판(1)에는 데미지(Damage)를 거의 주지 않는 반도체 셀을 제조할 수 있다.Referring to FIGS. 1D and 1E, a
본 발명의 제 2 실시 예를 첨부 도면을 참조하여 상세히 설명하기로 한다. A second embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 제 2 실시 예에 따른 게이트 전극용 스페이서 형성 방법을 설명하기 위한 단면도이다. 2 is a cross-sectional view illustrating a method of forming a spacer for a gate electrode according to a second embodiment of the present invention.
도 1b 및 도 2를 참조하면, 제 1 실시 예와 같이 전체 구조 상부에 USG(6)를 도포한다. 그리고 게이트 전극(4) 측벽의 USG(6)를 제거하지 않고 스페이서용 질화막(8)을 증착한다. 제 1 실시 예에서 설명한 바와 같이 후속 공정을 실시하여 게이트 전극(4) 상부에 200Å 두께의 USG(6)가 잔류하게 된다.Referring to FIG. 1B and FIG. 2,
도 3은 비트라인상의 게이트 전극에 본 발명을 적용한 셀 어레이 단면도이다. 도 3을 참조하면, 제 1 실시 예 및 제 2 실시 예를 워드라인에는 적용하지 않고 비트 라인에만 적용하여 실시할 수 있다. 3 is a cross-sectional view of a cell array in which the present invention is applied to a gate electrode on a bit line. Referring to FIG. 3, the first embodiment and the second embodiment can be implemented by applying only to the bit line without applying to the word line.
도 4는 워드라인과 비트라인 양쪽의 게이트 전극에 본 발명을 적용한 셀 어레이 단면도이다. 도 4를 참조하면, 제 1 및 제 2 실시 예를 워드라인과 비트라인 모두에 적용할 수 있다. 4 is a cross-sectional view of a cell array in which the present invention is applied to gate electrodes on both the word line and the bit line. Referring to FIG. 4, the first and second embodiments can be applied to both a word line and a bit line.
본 발명에 의해 게이트 전극 상부에 잔류하는 USG는 후속 공정의 LPC SAC 공 정에서도 SAC 결함을 억제할 수 있다. 게이트 전극 상부의 200Å의 두께로 형성되어 있는 USG에 의해 후속 LPC 식각 공정시 게이트 전극의 데미지를 줄일 수 있게 된다. 게이드 상부의 USG가 남아 있기 때문에 후속 공정의 비트라인과의 기생 커패시턴스를 줄일수 있다.
USG remaining on the gate electrode by the present invention can suppress SAC defects even in the LPC SAC process of the subsequent process. USG formed at a thickness of 200 angstroms above the gate electrode makes it possible to reduce the damage of the gate electrode in the subsequent LPC etching process. Because the USG on top of the gauge remains, the parasitic capacitance with the bit line of the subsequent process can be reduced.
본 발명은 게이트 전극용 스페이서 형성 후 USG를 증착하여 후속 스페이서 형성시 수행되는 식각에 의해 반도체 기판이 손실되는 것을 방지하여 기판의 손상되는 것을 방지 할수 있다. The present invention can prevent the substrate from being damaged by preventing the semiconductor substrate from being lost by the etching performed in the subsequent spacer formation by depositing the USG after forming the spacer for the gate electrode.
또한 게이트 전극 상부에 USG를 잔류시킴으로써 LPC SAC의 결함을 방지 할수 있다. It is also possible to prevent the defects of the LPC SAC by leaving USG on the gate electrode.
또한 비트라인과 SN 혹은 SNC 사이의 거리를 USG를 사용하여 기존보다 크게 하여 비트라인의 기생 정전용량을 줄일 수 있다. In addition, the distance between the bit line and the SN or SNC can be made larger than that using the USG to reduce the parasitic capacitance of the bit line.
또한 게이트 전극 상부의 USG에 의해 게이트 전극과 비트라인 사이의 거리가 멀어짐으로 인해 게이트 전극 기생 정전용량을 줄일 수 있다.
Also, since the distance between the gate electrode and the bit line is increased by the USG on the gate electrode, the parasitic capacitance of the gate electrode can be reduced.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH101998A (en) * | 1996-06-17 | 1998-01-06 | Matsushita Electric Ind Co Ltd | Sanitary flushing device |
| KR19980019634A (en) * | 1996-09-02 | 1998-06-25 | 문정환 | Gate electrode of semiconductor device and manufacturing method thereof |
| KR19980067517A (en) * | 1997-02-05 | 1998-10-15 | 김광호 | Gate pattern of semiconductor device and manufacturing method thereof |
-
2001
- 2001-12-29 KR KR1020010088003A patent/KR100751668B1/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH101998A (en) * | 1996-06-17 | 1998-01-06 | Matsushita Electric Ind Co Ltd | Sanitary flushing device |
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Non-Patent Citations (2)
| Title |
|---|
| 공개공보 10-1998-19634 |
| 공개공보 10-1998-67517 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030057900A (en) | 2003-07-07 |
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