KR100707717B1 - Stacking method of semiconductor chips and stacking device thereof - Google Patents
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Abstract
본 발명은 반도체 제조공정에서 반도체 칩의 고 집적화를 위해 다수 개를 적층 제조하는 반도체 칩 적층 방법 및 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip stacking method and apparatus for stacking a plurality of semiconductor chips for high integration in a semiconductor manufacturing process.
좀더 상세하게는 반도체 칩 패키지를 적층 하여 고 집적화 하기 위해서; 로더에 의해 칩 패키지를 적층 할 적층 트레이를 레일을 따라 제1적층존에 이송하여 제1 또는 제1, 2트레이공급부 상의 트레이에 적재된 칩 패키지를 제1픽업헤드부에 의해 픽업하여 적층 트레이 상에 정렬 배치하고, 상기 적층 트레이를 다시 제2적층존으로 이송하여 제3트레이공급부 상의 트레이에 적재된 칩 패키지를 제2픽업헤드부에 의해 픽업 적층 트레이 상에 정렬 배치된 칩 패키지 상부로 접착하여 적층 한 후, 상기 칩 패키지가 적층 완료된 적층 트레이를 검사, 배출존으로 이송하여 레이저 센서 검지기에 의해 칩 패키지의 적층 된 높낮이가 정상인 적층 칩 패키지와, 적층된 높낮이가 불량인 적층 칩 패키지를 검사하여 상기 불량인 적층 칩 패키지가 적재된 적층 트레이를 분리 배출하도록 함으로써; 작업성 및 제품의 신뢰성을 극대화하고, 또한 작업의 연속성을 제공하여 자동화를 이루도록 하여 생산성 향상을 극대화하는데 그 특징이 있다.More specifically, to stack a semiconductor chip package to high integration; The stacker for stacking the chip package by the loader is transported along the rail to the first stacking zone, and the chip package loaded in the tray on the first, first or second tray supply unit is picked up by the first pick-up head unit and placed on the stacked tray. The stack tray is transferred to the second stack zone, and the chip package loaded in the tray on the third tray supply unit is adhered to the top of the chip package arranged on the pickup stack tray by the second pickup head unit. After the stacking, the stacked trays in which the chip packages are stacked are transferred to the discharge zone, and the stacked chip packages in which the heights of the stacked chip packages are normal are inspected by a laser sensor detector, and the stacked chip packages in which the heights of the stacked chips are bad are examined. Separating and discharging the stacked tray on which the defective stacked chip package is loaded; It is characterized by maximizing productivity and reliability by maximizing workability and product reliability, and also providing automation of work continuity.
반도체, 칩, 적층, 접착, 고 집적화, 트레이 Semiconductors, Chips, Stacking, Bonding, High Integration, Trays
Description
도 1은 본 발명 장치의 개략 구성을 보여주는 평면도.1 is a plan view showing a schematic configuration of an apparatus of the present invention.
도 2는 본 발명 장치의 개략 구성을 보여주는 측면도.2 is a side view showing a schematic configuration of the apparatus of the present invention.
도 3은 본 발명 장치의 칩 패키지 공급을 보여주는 요부 사시도.Figure 3 is a perspective view of the main portion showing the chip package supply of the device of the present invention.
도 4는 본 발명 장치의 접착제 공급을 보여주는 요부 사시도.Figure 4 is a perspective view of the main portion showing the adhesive supply of the device of the present invention.
도 5는 본 발명 장치의 적층 패키지의 검사를 보여주는 요부 사시도.Figure 5 is a perspective view of the main portion showing the inspection of the laminated package of the device of the present invention.
도 6은 본 발명의 칩 패키지를 2층으로 적층 제조하는 과정의 공정도.Figure 6 is a process diagram of a process of laminating and manufacturing a chip package of the present invention in two layers.
도 7은 본 발명의 칩 패키지를 3층으로 적층 제조하는 과정의 공정도.7 is a process chart of a process of laminating and manufacturing a chip package of the present invention in three layers.
** 도면의 주요 부분에 대한 부호의 설명 **** Description of symbols for the main parts of the drawing **
10: 로더 12: 적층 트레이10: loader 12: lamination tray
15: 레일 21, 22: 적층존15:
23: 검사, 배출존 31, 32, 33: 트레이공급부23: inspection,
41, 42: 트레이회수부 50: 접착제공급부41, 42: tray recovery unit 50: adhesive supply unit
51, 52: 픽업헤드부 60: 레이저 센서 검지기51 and 52: pickup head portion 60: laser sensor detector
70: 불량 적층트레이 회수부 80: 트렌스퍼70: defective laminated tray recovery unit 80: transfer
본 발명은 반도체 제조공정에서 반도체 칩의 고 집적화를 위해 다수 개를 적층 제조하는 반도체 칩 적층 방법 및 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip stacking method and apparatus for stacking a plurality of semiconductor chips for high integration in a semiconductor manufacturing process.
일반적으로 반도체 칩(Chip)은 산화공정, 확산공정, 사진 식자공정 및 금속공정 등의 일련의 웨이퍼 가공공정의 반복 수행에 의해서 웨이퍼 상에 형성되며, 상기 웨이퍼 상에 형성된 칩은 EDS(Electrical Die Sorting)공정에 의해서 칩의 정상 유무가 테스팅되며, 상기 테스팅에 의해서 양품으로 검사된 칩은 슬라이딩 된 후 패키징 된다.In general, a semiconductor chip is formed on a wafer by repeating a series of wafer processing processes such as an oxidation process, a diffusion process, a photographic process, and a metal process, and the chips formed on the wafer are EDS (Electrical Die Sorting). The chip is tested for normality by the process, and the chip tested for good quality by the testing is slid and packaged.
그리고 상기 패키징 된 칩은 제한된 표면 실장 면적 내에 보다 많은 메모리 밀도를 높이기 위한 하나의 방법으로 두개 이상의 패키지를 수직으로 적층되게 접착하여 가압, 가열함으로써 그 용량을 확장하고 있다.In addition, the packaged chip expands its capacity by bonding two or more packages vertically stacked, pressurized, and heated as a method for increasing more memory density within a limited surface mount area.
이러한 종래의 반도체 칩 적층장치는 다수의 형태로 개시된 바 있다.Such a conventional semiconductor chip stacking device has been disclosed in a number of forms.
일례로 제1, 2 트레이가 올려지는 테이블과, 제1, 2 트레이를 테이블로 로딩 또는 언로딩하는 이송부와, 칩 패키지를 픽업하여 트레이 상에 운반 적층 하는 픽업헤드부로 개략 구성되어, 테이블 상에 제1트레이를 로딩한 후 픽업헤드부가 제1트레이 상의 칩 패키지를 픽업하고, 상기 제1트레이를 언로딩 한 후 다시 제2트레이를 로딩하여 픽업헤드부가 제2트레이 상에 칩 패키지를 적층 하는 과정을 반복하여 제조하도록 하였다.For example, it is roughly composed of a table on which the first and second trays are placed, a transfer part for loading or unloading the first and second trays to the table, and a pickup head part for picking up and stacking the chip package on the tray. After the first tray is loaded, the pickup head unit picks up the chip package on the first tray, unloads the first tray, and then loads the second tray to stack the chip package on the second tray. It was prepared to repeat.
그러나 이러한 방법은 상기 제1, 2 트레이를 테이블 상에 반복적으로 로딩, 언로딩하면서 작업하기 때문에 작업성이 매우 저하됨은 물론 작업 테이블이 고정된 상태의 정적인 작업 흐름으로 인해 작업의 연속성을 이루기 곤란하여 자동화의 실현이 매우 어려운 문제점이 있었다.However, in this method, since the first and second trays are repeatedly loaded and unloaded on the table, the workability is very low, and the work flow is difficult to achieve due to the static work flow of the fixed work table. The realization of automation was very difficult.
뿐만 아니라, 상기한 작업과정에서의 적층 패키지의 작업 불량 및 오류를 검출할 수 있는 과정이 배제되어 작업 신뢰도가 크게 저하되는 문제점도 있었다.In addition, there is a problem that the work reliability is greatly reduced since the process of detecting work defects and errors of the stack package in the work process is excluded.
또한, 다른 예로서 회전가능한 인덱스 테이블을 구비하여 제1, 2, 3 영역으로 분할 형성하되, 제1, 3 영역에는 네스트 픽쳐를 각각 설치하고 제2영역에는 접합기를 설치 구성하였다.As another example, a rotatable index table is provided to be divided into first, second, and third regions, and nest pictures are installed in the first and third regions, respectively, and a splicer is installed in the second region.
그리고 상기 테이블의 전면에는 상, 하부 패키지 트레이 및 접착제 트레이, 적층 패키지 트레이를 구비하고, 상기 트레이, 접착제를 이송하는 로봇 암이 복수 구비되어 이루어진다.The front surface of the table includes upper and lower package trays, an adhesive tray, and a laminated package tray, and a plurality of robot arms transferring the trays and the adhesive are provided.
이러한 적층장치는 인덱스 테이블을 회전 이송하면서 제1, 3 영역에서 로봇 암에 의해 칩 패키지를 적층 하되, 상부의 패키지는 접착제를 묻혀 적층 하게 된다.The stacking apparatus stacks the chip package by the robot arm in the first and third regions while rotating the index table, and the upper package is coated with an adhesive.
그리고 인덱스 테이블을 다시 회전 이송하여 제2영역에서 적층된 칩 패키지를 접합기에 의해 가압하여 접합하도록 하는 것이다.Then, the index table is rotated and transferred again to press the chip packages stacked in the second area by using a bonding machine.
그러나 상기한 장치 또한 트레이 공급 배출 방향이 복잡하여 작업자의 작업성이 매우 불편함은 물론 이로 인해 작업 오류를 유발하게 되는 문제점이 있었다.However, the apparatus also has a problem that the operation of the operator is very inconvenient as well as the tray supply discharge direction is complicated, thereby causing a work error.
더욱이, 상기한 작업 오류를 점검하지 위한 별도의 장치가 배제되어 작업자 가 일일이 매 작업 중간에 육안으로 점검해야 하는 불편함이 있었다.In addition, the separate device for checking the above-mentioned work error is excluded, there is a inconvenience that the operator should check visually in the middle of every work.
또한, 상기한 칩 패키지의 작업 불량 및 오류를 자동 검출할 수 있는 과정이 배제되어 작업 신뢰도가 크게 저하되는 문제점 등이 있었다.In addition, there is a problem that the operation reliability is greatly reduced by eliminating the process of automatically detecting the failure and error of the chip package.
본 발명은 상기한 종래 기술이 갖는 제반 문제점을 근본적으로 해결하고자 창출된 것이다.The present invention has been created to fundamentally solve all the problems of the prior art.
본 발명은 로더에 의해 칩 패키지를 적층 할 빈 적층 트레이를 일 방향으로 간헐 이송하면서 칩 패키지를 2층 또는 3층으로 접착되게 적층 함은 물론 레이저 센서에 의해 적층 패키지의 접합 상태를 검사하여 정상 적층 패키지와 불량 적층 패키지가 포함된 트레이를 별도 분리 배출 안내하면서 작업성 및 제품의 신뢰성을 극대화하고, 또한 작업의 연속성을 제공하여 자동화를 이루도록 하여 생산성 향상을 극대화하는데 그 목적이 있다.According to the present invention, the chip stacks are laminated in two or three layers while intermittently transferring the empty stacking trays for stacking the chip packages by the loader in one direction, as well as checking the bonding state of the stack packages by a laser sensor. The purpose is to maximize productivity and productivity by maximizing the workability and reliability of the product while guiding the separate trays containing the package and the defective laminated package separately.
이러한 본 발명의 목적은, 반도체 칩 패키지를 적층 하여 고 집적화 하기 위해서; 로더에 의해 칩 패키지를 적층 할 적층 트레이를 레일을 따라 제1적층존에 이송하여 제1 또는 제1, 2트레이공급부 상의 트레이에 적재된 칩 패키지를 제1픽업헤드부에 의해 픽업하여 적층 트레이 상에 정렬 배치하고, 상기 적층 트레이를 다시 제2적층존으로 이송하여 제3트레이공급부 상의 트레이에 적재된 칩 패키지를 제2픽업헤드부에 의해 픽업 적층 트레이 상에 정렬 배치된 칩 패키지 상부로 접착하여 적층 한 후, 상기 칩 패키지가 적층 완료된 적층 트레이를 검사, 배출존으로 이 송하여 레이저 센서 검지기에 의해 칩 패키지의 적층된 높낮이가 정상인 적층 칩 패키지와, 적층된 높낮이가 불량인 적층 칩 패키지를 검사하여 상기 불량인 적층 칩 패키지가 적재된 적층 트레이를 분리 배출하는 반도체 칩 적층 방법 및 장치에 의해 달성된다.The object of the present invention is to stack a semiconductor chip package to high integration; The stacker for stacking the chip package by the loader is transported along the rail to the first stacking zone, and the chip package loaded in the tray on the first, first or second tray supply unit is picked up by the first pick-up head unit and placed on the stacked tray. The stack tray is transferred to the second stack zone, and the chip package loaded in the tray on the third tray supply unit is adhered to the top of the chip package arranged on the pickup stack tray by the second pickup head unit. After the stacking, the stacked tray in which the chip package is stacked is transferred to the discharge zone, and the stacked chip package in which the stacked height of the chip package is normal is inspected by the laser sensor detector, and the stacked chip package in which the stacked height is bad. It is achieved by a semiconductor chip stacking method and apparatus for separating and discharging the stacked tray on which the defective stacked chip package is loaded.
다음은 상기한 본 발명의 목적을 달성하기 위한 본 발명의 반도체 칩 적층 방법에 대해 살펴보기로 한다.Next, the semiconductor chip stacking method of the present invention for achieving the above object of the present invention will be described.
본 발명은 반도체 칩 패키지를 적층 하여 고 집적화 함에 있어서,According to the present invention, the semiconductor chip package is stacked and highly integrated.
로더에 의해 칩 패키지를 적층 할 적층 트레이를 레일을 따라 제1적층존에 이송하여 제1트레이공급부 상의 트레이에 적재된 칩 패키지를 제1픽업헤드부에 의해 픽업하여 적층 트레이 상에 정렬 배치하는 제1하부 칩 패키지 적층단계,A stacking tray for stacking the chip packages by the loader to the first stacking zone along the rails, the chip packages loaded in the tray on the first tray supply unit being picked up by the first pick-up head unit, and arranged on the stacking tray; 1 bottom chip package stacking step,
상기 제1하부 칩 패키지가 정렬 배치된 적층 트레이를 다시 로더에 의해 레일을 따라 제2적층존으로 이송하여 제3트레이공급부 상의 트레이에 적재된 칩 패키지를 제2픽업헤드부에 의해 픽업하여 접착제를 묻힌 후 적층 트레이 상에 정렬 배치된 제1하부 칩 패키지 상부로 접착하여 적층 하는 제2상부 칩 패키지 적층단계,The stacking tray in which the first lower chip package is arranged is transferred back to the second stacking zone along the rail by the loader, and the chip package loaded on the tray on the third tray supply unit is picked up by the second pick-up head unit to apply the adhesive. A second upper chip package laminating step of laminating and burying the upper and lower adhesive chips onto the first lower chip package aligned on the lamination tray;
상기 칩 패키지가 적층 완료된 적층 트레이를 다시 로더에 의해 레일을 따라 검사, 배출존으로 이송하여 레이져 센서 검지기에 의해 칩 패키지의 적층된 높낮이가 정상인 적층 칩 패키지와, 적층된 높낮이가 불량인 적층 칩 패키지를 검사하여 상기 불량인 적층 칩 패키지가 적재된 적층 트레이를 분리 배출하는 검사, 배출 단 계를 포함하여 이루어진다.The stacking tray in which the chip package is stacked is again inspected along the rail by the loader and transferred to the discharge zone, and the stacking chip package in which the stacking height of the chip package is normal by the laser sensor detector, and the stacking chip package in which the stacking height is poor The inspection is performed by separating and discharging the stacked tray on which the defective stacked chip package is loaded.
그리고 상기 검사, 배출 단계에서 정상인 적층 칩 패키지가 적재된 적층 트레이는 로더에 의해 계속 이송되어 오븐에 의해 가열하여 적층 칩 패키지의 접착에 의한 적층 상태를 최적화하게 된다. In addition, the stacking tray in which the stacking chip package, which is normal in the inspecting and discharging step, is loaded is continuously transported by a loader and heated by an oven to optimize the stacking state by adhesion of the stacking chip package.
또한, 본 발명은 상기 제1하부 칩 패키지 적층단계에서 제1적층존의 제2트레이공급부 상의 트레이에 적재된 칩 패키지를 제1로봇암에 의해 픽업하여 접착제를 묻힌 후 적층 트레이 상에 정렬 배치된 제1하부 칩 패키지 상부로 접착하여 적층 하는 제2하부 칩 패키지 적층단계를 더 포함하여 칩 패키지의 적층을 복층으로 적층 하는 방법을 제공할 수도 있음은 물론이다.In addition, the present invention in the stacking step of the first lower chip package picks up the chip package loaded on the tray on the second tray supply unit of the first stacked zone by the first robot arm, the adhesive is applied to the stacking arrangement on the stacking tray A second lower chip package stacking step of adhering and stacking the upper part of the first lower chip package may further include a method of laminating the stack of chip packages in a plurality of layers.
다음은 상기와 같은 본 발명의 방법을 달성하기 위한 바람직한 실시 예를 첨부도면을 참조하여 구체적으로 살펴보기로 한다.Next, a preferred embodiment for achieving the method of the present invention as described above will be described in detail with reference to the accompanying drawings.
즉, 본 발명의 적층장치는 도 1 내지 도 5에 도시된 바와 같이,That is, the lamination apparatus of the present invention, as shown in Figures 1 to 5,
칩 패키지를 적층 할 적층 트레이(12)를 일방향의 레일(15)을 따라 제1,2적층존(21)(22)과 검사, 배출존(23)으로 간헐 이송하는 로더(10)와,A
상기 제1적층존(21)의 한 부분에 적층 트레이(12)에 공급할 칩 패키지가 적재된 트레이를 상하로 적층 공급하는 제1, 2 트레이공급부(31)(32) 및 상기 제1, 2트레이공급부에서 칩 패키지를 모두 공급한 빈 트레이를 적층되게 회수하는 제1트레이회수부(41)와,First and second
상기 제2적층존(22)의 한 부분에 적층 트레이(12)에 공급할 칩 패키지가 적 재된 트레이를 상하로 적층 공급하는 제3트레이공급부(33) 및 상기 제3트레이공급부에서 칩 패키지를 모두 공급한 빈 트레이를 적층되게 회수하는 제2트레이회수부(42)와,The third
상기 제1,2적층존(21)(22)에서 각각 칩 패키지 또는 트레이를 픽업하여 이송하는 제1, 2 픽업헤드부(51)(52)와, 칩 패키지의 적층 시 상호 접합하기 위해 칩 패키지 저면에 접착제를 묻히도록 하는 접착제공급부(50)(50)와,The first and second pickup heads 51 and 52 for picking up and transferring the chip packages or trays from the first and second stacked
상기 검사, 배출존(23)에서 적층 트레이(12) 상의 적층 패키지의 높낮이를 검출하여 정상, 불량을 판별하는 레이저 센서 검지기(60) 및, 상기 레이저 센서 검지기에 의해 불량 판별된 적층 패키지가 적재된 적층 트레이를 별도로 분리 배출하는 불량 적층트레이 회수부(70)로 구성되어 이루어진다.The
이때, 상기 제1,2적층존(21)(22)의 사이에는 제1,2픽업헤드부(51)(52)에 의해 별도의 패키지를 픽업 가능하도록 상호 대응되는 제1,2적층존(21)(22)으로 이송대(82)에 의해 이송하는 트렌스퍼(80)를 더 구성하여 이룰 수 있게 된다.At this time, between the first and second
또한, 상기 제1, 2, 3 트레이공급부(31)(32)(33) 및 제1, 2 트레이회수부(41)(42)는 트레이를 상하로 승강 되게 적층, 적재할 수 있도록 구성된다.In addition, the first, second, third
미설명부호로서 100은 조작부를 나타내는 것이다.
다음은 상기와 같이 구성된 본 발명 장치의 작동 및 작용에 대해 살펴보기로 한다.Next, the operation and operation of the apparatus of the present invention configured as described above will be described.
먼저, 본 발명은 칩 패키지를 2층으로 적층 하여 고 집적화를 이루는 도 6을 중심으로 살펴보면, 로더(10)에 의해 칩 패키지를 적층 할 적층 트레이(12)를 레일(15)을 따라 제1적층존(21)으로 이송공급하게 된다.First, in the present invention, the chip package is stacked in two layers to achieve high integration. Referring to FIG. 6, a stacking
이와 같은 상태에서 제1픽업헤드부(51)이 제1트레이공급부(31)의 상단에 위치한 트레이에서 칩 패키지를 픽업하여 위치 보정한 상태로 적층 트레이(12)에 정렬하여 배치하게 된다.In this state, the first
이때, 상기 제1픽업헤드부(51)은 칩 패키지를 4개, 8개, 16개 등과 같이 여러 개를 한번에 픽업하여 운반한다.In this case, the first pick-up
이와 같이하여 상기 적층 트레이(12) 상에 하부 칩 패키지의 공급이 완료되면, 다시 로더(10)에 의해 적층 트레이(12)를 이송하여 제2적층존(22)으로 이송공급하게 된다.When the supply of the lower chip package is completed on the stacking
이와 같이 이송된 적층 트레이(12)에는 다시 제2픽업헤드부(52)이 제3트레이공급부(33)의 상단에 위치한 트레이에서 칩 패키지를 픽업하여 접착제공급부(50)에서 패키지의 저면에 접착제를 뭍인 후 위치 보정하고, 적층 트레이(12)의 각 하부 칩 패키지 상부로 적층되게 적합하도록 공급한다.The second
이때, 상기 적층 트레이(12) 상의 칩 패키지에는 패키지 외에 별도의 물질을 적층되게 공급하는 경우가 발생할 경우가 있게 된다.In this case, the chip package on the stacking
이는 제1,2픽업헤드부(51)(52)에 의해 적층 트레이(12) 상에 공급하게 되는데, 특히 상기 제1,2픽업헤드부(51)(52)간에는 트렌스퍼(80)를 이용하여 이동하므로 제1 또는 제2 픽업헤드부(51)(52)에 의해 적층 트레이(12) 상에 공급하는 작업을 가능하게 한다.This is supplied to the stacking
즉, 상기 물건의 공급부가 제1, 2 픽업헤드부(51)(52)의 어느 쪽에 위치하느냐에 따라 제1,2픽업헤드부(51)(52)이 물건을 직접 적층 트레이(12) 상에 공급하거나 전후 이송하는 트렌스퍼(80)상의 이송대(82)에 의해 다른 쪽 픽업헤드부으로 공급하여 다른 쪽 픽업헤드부에 의해 적층 트레이 상에 공급할 수도 있게 되는 것이다.That is, depending on which of the first and second pick-up
상기와 같이하여 적층 트레이(12)에 칩 패키지를 적층 완료하면, 다시 로더(10)에 의해 적층 트레이(12)를 이송하여 검사, 배출존(23)으로 이송공급하게 된다.When the chip package is laminated on the stacking
이와 같은 상태에서 레이저 센서 검지기(60)가 적층 트레이(12) 상의 적층 칩 패키지를 각각 검사하게 된다.In this state, the
이는 도 5에 도시된 바와 같이 적층된 칩 패키지의 네 모서리 부분의 높낮이를 검출함으로써 칩 패키지의 적층 접합이 불량인지 정상인지를 검출하여 판별하게 된다.This is determined by detecting the height of the four corners of the stacked chip package as shown in FIG. 5 by detecting whether the laminated bonding of the chip package is defective or normal.
이와 같이하여 상기 적층 트레이(12) 상의 칩 패키지에 불량이 포함되어 있으면, 이는 별도의 회수부(70)에 의해 분리 배출되고, 정상적인 칩 패키지가 적재된 적층 트레이(12)는 계속해서 이송되어 오븐(미 도시함)으로 공급되어 칩 패키지의 적층 접합을 최적화하는 것이다.In this way, if the chip package on the stacking
이때, 상기 불량의 적층 칩 패키지가 포함되어 있는 적층 트레이(12)는 상기와 같이 레이저 센서 검지기(60)에 의해 검출되어 회수부(70)에 이송으로 검수단계에서 정상적인 칩 패키지로 수정되거나 분리되고 다시 반송되어 레이저 센서 검지 기에 의해 다시 검사한 후 오븐(미 도시함)으로 이송 배출되도록 되어 있다.At this time, the stacking
한편, 상기 제1,2적층존(21)(22)에서 제1,3트레이공급부(31)(33)상의 상부에 있는 트레이의 칩 패키지가 모두 공급되면, 빈 트레이는 제1,2픽업헤드부(51)(52)에 의해 제1,2트레이회수부(41)(42)로 회수되고, 제1,3트레이공급부(31)(33)에서는 다시 새로운 칩 패키지가 적재된 트레이가 하부에서 상부로 자동 공급되면서 연속적인 작업을 이루게 되는 것이다.Meanwhile, when all the chip packages of the trays on the first and third
또한, 상기한 본 발명은 칩 패키지를 2층으로 적층 하는 경우를 설명한 것이고, 이를 좀더 고 집적화하기 위해서 3층으로 적층 하는 경우를 도 7을 중심으로 설명하면 다음과 같다.In addition, the present invention described above is a case in which the chip package is stacked in two layers, and in the case of stacking in three layers in order to further integrate the same, the following description will be given with reference to FIG. 7.
이는 전술한 도 6의 실시 예와 비교하여 볼 때, 상기 제1적층존(21)에서 제1픽업헤드부(51)이 제1트레이공급부(31)의 상단에 위치한 트레이에서 칩 패키지를 픽업하여 위치 보정한 상태로 적층 트레이(12)에 정렬하여 배치한 후, 이동하지 않고 다시 한번 상기 제1픽업헤드부(51)이 제2트레이공급부(32)의 상단에 위치한 트레이에서 칩 패키지를 픽업하여 접착제공급부(50)에서 패키지의 저면에 접착제를 뭍인 후 위치 보정하고, 적층 트레이(12)의 각 하부 칩 패키지 상부로 적층되게 적합하도록 공급한다.Compared to the above-described embodiment of FIG. 6, the first pick-up
이와 같이 제1적층존(21)에서 2층으로 적층되게 칩 패키지를 접합한 다음, 상기 적층 트레이(12)는 다시 로더(10)에 의해 제2적층존(22)으로 이송공급하여 전술한 바와 같이 제2픽업헤드부(52)에 의해 제3트레이공급부(33) 상의 칩 패키지를 픽업하여 접착제공급부(50)에서 패키지의 저면에 접착제를 뭍인 후 위치 보정하고, 적층 트레이(12)의 각 하부 칩 패키지 상부로 적층되게 적합하므로 3층으로 적층되게 접합하게 되는 것이다.As described above, after the chip packages are bonded to be stacked in two layers in the first stacked
이와 같이 3층으로 적층된 칩 패키지가 적재된 적층 트레이(12)는 전술한 바와 같이 다시 로더(10)에 의해 이송공급되어 레이저 센서 검지기(60)에 의해 적층 트레이(12) 상의 적층 칩 패키지를 각각 검사하여 정상과 불량 칩 패키지가 포함된 적층 트레이를 분리 배출하게 되는 것이다.As described above, the stacking
이상에서 살펴본 바와 같이 본 발명은, 로더에 의해 칩 패키지를 적층 할 빈 적층 트레이를 일 방향으로 간헐 이송하면서 칩 패키지를 2층 또는 3층으로 접착되게 적층 함은 물론 레이저 센서에 의해 적층 패키지의 접합 상태를 검사하여 정상 적층 패키지와 불량 적층 패키지가 포함된 트레이를 별도 분리 배출 안내하면서 작업성 및 제품의 신뢰성을 극대화하고, 또한 작업의 연속성을 제공하여 자동화를 이루도록 하여 생산성 향상을 극대화하는 효과를 갖는 것이다.As described above, in the present invention, the chip package is laminated in two or three layers while intermittently transferring an empty lamination tray in which the chip package is to be stacked by a loader in one direction, as well as bonding the laminated package by a laser sensor. By inspecting the condition, separate and discharge the trays containing the normal lamination package and the bad lamination package, and maximize the workability and product reliability, and also provide the continuity of the work to achieve the automation to maximize productivity. will be.
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0124820Y1 (en) * | 1995-10-17 | 1998-12-15 | 김광호 | Electronic parts mounting apparatus |
KR20010081820A (en) * | 2000-02-19 | 2001-08-29 | 윤종용 | Module test handler |
KR20020001945A (en) * | 2000-06-22 | 2002-01-09 | 김정곤 | Fail part tray transfer apparatus |
KR20050026157A (en) * | 2003-09-09 | 2005-03-15 | 삼성전자주식회사 | Apparatus for stacking semiconductor chips on wafer, method using the apparatus, and semiconductor package manufactured thereby |
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