KR100651788B1 - Manufacturing method of TBGA semiconductor package - Google Patents

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Abstract

본 발명에 따르면, 폴리이미드 수지상의 구리 코팅을 에칭하여 회로 프레임을 준비하는 단계, 상기 회로 프레임을 접착 테이프에 라미네이팅하는 단계, 상기 회로 프레임이 라미네이팅된 접착 테이프를 타발하여 윈도우를 형성하는 단계, 상기 접착 테이프를 펀치로 타발하여 스티프너에 가압착시키는 단계, 상기 접착 테이프에 가압착된 스티프너를 롤러로 본압착시키는 단계, 다른 접착 테이프를 타발하여 윈도우를 형성하는 단계, 상기 다른 접착 테이프를 펀치로 타발하여 방열판에 가압착시키는 단계, 상기 다른 접착 테이프에 가압착된 방열판을 롤러로 본압착시키는 단계 및, 상기 다른 접착 테이프의 노출면을 상기 스티프너의 이면에 대하여 프레스로 압착시키는 단계를 구비하는 TBGA 반도체 팩키지의 제조 방법이 제공된다.According to the present invention, a method of preparing a circuit frame by etching a copper coating on a polyimide resin, laminating the circuit frame on an adhesive tape, forming a window by punching the adhesive tape on which the circuit frame is laminated, Punching the adhesive tape to the stiffener by punching, pressing the stiffener pressed on the adhesive tape with a roller, punching another adhesive tape to form a window, and punching the other adhesive tape with the punch TBGA semiconductor comprising the step of pressing and pressing the heat-sink to the heat-sink, press-fitting the heat-sink of the other adhesive tape with a roller, and pressing the exposed surface of the other adhesive tape with a press against the back surface of the stiffener. A method of making a package is provided.

Description

ＴＢＧＡ 반도체 팩키지 제조 방법{Manufacturing method of TBGA semiconductor package }Manufacturing method of TBGA semiconductor package

도 1은 통상적인 TBGA 반도체 팩키지의 일예에 대한 전체적인 단면도.1 is an overall cross-sectional view of one example of a conventional TBGA semiconductor package.

도 2 는 통상적인 TBGA 반도체 팩키지의 다른 예에 대한 전체적인 단면도.2 is an overall cross-sectional view of another example of a conventional TBGA semiconductor package.

도 3은 본 발명에 따른 TBGA 반도체 팩키지 제조 방법을 설명하는 순서도.3 is a flow chart illustrating a method for manufacturing a TBGA semiconductor package according to the present invention.

도 4a 내지 도 6 은 본 발명에 따른 TBGA 반도체 팩키지 제조 방법을 개략적으로 나타낸 설명도.4A to 6 are schematic views showing a method for manufacturing a TBGA semiconductor package according to the present invention.

< 도면의 주요 부호에 대한 간단한 설명 ><Brief Description of Major Codes in Drawings>

11. 방열판 12. 접착 테이프11.heat sink 12.adhesive tape

13. 회로 프레임 14. 볼13. Circuit Frame 14. Ball

15. 반도체 칩 15. 본딩 와이어15. Semiconductor chip 15. Bonding wire

21. 방열판 22. 제 1 접착 테이프21. Heat sink 22. First adhesive tape

23. 스티프너(stiffner) 24. 제 2 접착 테이프23. Stiffner 24. Second adhesive tape

25. 회로 프레임 41. 스티프너25. Circuit Frame 41. Stiffener

42. 릴 43. 제 2 접착 테이프42. Reel 43. Second adhesive tape

44. 회로 프레임 45. 46. 펀치44. Circuit Frame 45. 46. Punch

47. 롤러 49. 다이47.Roller 49.Die

본 발명은 TBGA 반도체 팩키지의 제조 방법에 관한 것으로서, 보다 상세하게는 접착 테이프에 대한 부착시에 롤링 및 프레싱 단계를 구비함으로써 접착력이 향상되고 공극의 제거가 가능해지는 TBGA 반도체 팩키지의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a TBGA semiconductor package, and more particularly, to a method for manufacturing a TBGA semiconductor package that includes a rolling and pressing step upon attachment to an adhesive tape, thereby improving adhesion and removing voids. .

반도체 팩키지 제조 분야에서, TAB (tape automated bonding)을 적용하는 것이 공지되어 있다. TAB 테이프는 소정의 회로 패턴이 그 위에 형성될 수 있도록 접착층과 절연층을 가진 테이프로서, 이것은 반도체 칩과 함께 방열판상에 함께 설치된다. 반도체 칩의 전극은 상기 TAB 테이프의 회로 패턴에 와이어 본딩을 통해서 전기적으로 연결된다. TAB 테이프와 방열판을 사용하는 소위 TBGA(TAB ball grid array) 반도체 팩키지는 높은 밀도의 회로를 수용할 수 있고, 전기적 특성이 우수하며, 열방출성이 높기 때문에, 컴퓨터 그래픽 카드, 게임기용 카드등과 같은 주문형 제품에 주로 사용된다. In the field of semiconductor package manufacturing, it is known to apply tape automated bonding (TAB). A TAB tape is a tape having an adhesive layer and an insulating layer so that a predetermined circuit pattern can be formed thereon, which is installed together with a semiconductor chip on a heat sink. Electrodes of the semiconductor chip are electrically connected to the circuit pattern of the TAB tape through wire bonding. The so-called TBGA (TAB ball grid array) semiconductor package, which uses TAB tape and heat sinks, can accommodate high-density circuits, has excellent electrical characteristics, and has high heat dissipation. Mainly used for custom products.

통상적으로 TBGA 반도체 팩키지는 반도체 칩의 전극과 와이어 본딩되는 회로 프레임, 반도체 칩에서 발생되는 열을 방산시키는 방열판 및, 지지 역할을 하는 스티프너(stiffner)를 구비한다. 이들은 접착 테이프에 의해서 상호 접착된 상태로 유지된다. 반도체 팩키지에 구비된 스티프너의 유무에 따라서 원-피스형(one-piece type) 또는 투-피스형(two-piece type)으로 구분될 수 있다.In general, a TBGA semiconductor package includes a circuit frame wire-bonded with an electrode of a semiconductor chip, a heat sink for dissipating heat generated from the semiconductor chip, and a stiffner serving as a support. These are kept in the state of being mutually bonded by the adhesive tape. Depending on the presence or absence of a stiffener provided in the semiconductor package, it may be classified into a one-piece type or a two-piece type.

도 1에는 통상적인 TBGA 반도체 팩키지의 일례에 대한 개략적인 단면도가 도 시되어 있으며, 이것은 원-피스형의 반도체 팩키지를 도시한 것이다.1 shows a schematic cross-sectional view of one example of a conventional TBGA semiconductor package, which illustrates a one-piece semiconductor package.

도면을 참조하면, 방열판(11)과 회로 프레임(13)은 접착 테이프(12)에 의해서 상호 부착된다. 반도체 칩(15)은 방열판(11)의 중심부에 형성된 홈에 수용되어 안착된다. 반도체 칩(15)의 전극은 상기 회로 프레임(13)에 대하여 본딩 와이어(16)를 통해서 전기적으로 연결된다. 반도체 칩(15)은 상기 방열판(11)과 회로 프레임(13)의 중심부에서 몰딩(17)에 의해 감싸여진다. 도면 번호 14 는 볼들을 표시하며, 상기 볼들은 회로 프레임(14)을 외부 회로에 전기적으로 연결시키는 역할을 한다.Referring to the drawings, the heat sink 11 and the circuit frame 13 are attached to each other by an adhesive tape 12. The semiconductor chip 15 is housed in a groove formed in the center of the heat sink 11. Electrodes of the semiconductor chip 15 are electrically connected to the circuit frame 13 through bonding wires 16. The semiconductor chip 15 is wrapped by the molding 17 at the center of the heat sink 11 and the circuit frame 13. Reference numeral 14 denotes balls, which serve to electrically connect the circuit frame 14 to an external circuit.

위에 설명된 원-피이스형 TBGA 반도체 팩키지의 테이프 부착 공정은 다음과 같이 이루어진다. 우선, 방열판(11)에 접착 테이프(12)를 부착한다. 접착 테이프(12)는 양면 테이프로써, 방열판(11)에 대향하지 않는 면에는 커버 필름이 부착되어 있다. 다음에 상기 커버 필름을 제거하고, 회로 프레임(13)을 부착한다. The tape attach process of the one-piece TBGA semiconductor package described above is performed as follows. First, the adhesive tape 12 is attached to the heat sink 11. The adhesive tape 12 is a double-sided tape, and a cover film is attached to the surface not facing the heat sink 11. Next, the cover film is removed and the circuit frame 13 is attached.

위와 같은 라미네이팅 공정에 있어서, 방열판(11)에 접착 테이프(12)를 부착하거나 상기 접착 테이프(12)에 회로 프레임(13)을 부착하는 공정은 타발 압착 방식에 의해서만 수행된다. 타발 압착 방식은 접착 테이프(12) 또는 회로 프레임(13)을 펀치로써 타발함과 동시에 가압하여 부착시키는 방식이다. In the laminating process as described above, the process of attaching the adhesive tape 12 to the heat sink 11 or the circuit frame 13 to the adhesive tape 12 is performed only by the punching crimping method. The punching crimping method is a method in which the adhesive tape 12 or the circuit frame 13 is punched out and punched together with a punch.

도 2에 도시된 것은 통상적인 TBGA 반도체 팩키지의 다른 예에 대한 개략적인 단면도이며, 이것은 투-피스형(two-piece type)의 반도체 팩키지를 나타낸 것이다.2 is a schematic cross-sectional view of another example of a conventional TBGA semiconductor package, which shows a two-piece type semiconductor package.

도면을 참조하면, 방열판(21)의 상부에는 제 1 의 접착 테이프(22)가 부착되 고, 상기 접착 테이프(22)에 대해서 스티프너(23)가 부착된다. 스티프너(23)의 중심부에는 윈도우가 형성되어 있으며, 상기 윈도우를 통해서 반도체 칩(26)이 수용되어 반도체 칩(26)의 일면이 방열판(21)에 접촉한다. 스티프너(23)에는 다른 제 2 의 접착 테이프(24)가 부착되는데, 상기 제 2 의 접착 테이프(24)의 이면에는 회로 프레임(25)이 다시 부착된다. 반도체 칩(26)의 전극과 회로 프레임(25)은 본딩 와이어(27)를 통해서 전기적으로 접속되고, 몰딩(28)에 의해서 상기 반도체 칩(26)과 본딩 와이어(27)가 감싸여진다. 볼들(28)은 상기 회로 프레임(25)을 외부 회로에 전기적으로 연결하는 역할을 한다.Referring to the drawings, a first adhesive tape 22 is attached to an upper portion of the heat sink 21, and a stiffener 23 is attached to the adhesive tape 22. A window is formed in the center of the stiffener 23, and the semiconductor chip 26 is accommodated through the window so that one surface of the semiconductor chip 26 contacts the heat sink 21. Another second adhesive tape 24 is attached to the stiffener 23, and the circuit frame 25 is attached again to the rear surface of the second adhesive tape 24. The electrode of the semiconductor chip 26 and the circuit frame 25 are electrically connected through the bonding wires 27, and the semiconductor chip 26 and the bonding wires 27 are wrapped by the molding 28. The balls 28 serve to electrically connect the circuit frame 25 to an external circuit.

위와 같은 투피이스형 TBGA 반도체 팩키지의 테이프 부착 공정은 다음과 같이 이루어진다.The tape attachment process of the two-piece TBGA semiconductor package as described above is performed as follows.

우선 방열판(21)에 제 1 접착 테이프(22)를 부착시킨다. 다음에 제 1 접착 테이프(22)의 커버 필름을 떼어내고 스티프너(23)를 부착시키며, 다시 제 2 접착 테이프(24)를 스티프너(23)에 부착시킨다. 다음에 제 2 접착 테이프(24)의 커버 필름을 떼어내고 회로 프레임(25)을 부착시킨다. First, the first adhesive tape 22 is attached to the heat sink 21. Next, the cover film of the first adhesive tape 22 is removed and the stiffener 23 is attached, and the second adhesive tape 24 is attached to the stiffener 23 again. Next, the cover film of the second adhesive tape 24 is removed and the circuit frame 25 is attached.

상기 공정중에 접착 테이프를 부착시키는 공정은 도 1을 참고하여 설명한 바와 같이 펀치를 이용하여 타발 압착시키는 방법을 사용한다. 이처럼 펀치에 의산 단순 타발 압착은 압착력이 부족하거나 또는 작업 온도가 불안정할 경우 부착된 접착 테이프와 스티프너 사이 또는 접착 테이프와 방열판 사이의 접착력이 약해지거나, 접착 테이프내에 공극이 발생할 수 있기 때문에 제품의 안정성이 떨어진다. 특히 접착 테이프나 접착부 사이에 공극이 발생하게 되면 후공정에서 그러한 공극의 제거가 불가능해지며, 그러한 공극으로 수분이 흡수되는 경우에는 반도체 팩키지의 성능에 치명적인 불량을 초래할 수 있다는 문제점이 있다.In the process of attaching the adhesive tape during the process, as described with reference to FIG. 1, a punching method using a punch is used. As such, the simple punching crimp based on the punch can reduce the adhesive force between the attached adhesive tape and the stiffener or between the adhesive tape and the heat sink when the pressing force is insufficient or the operating temperature is unstable, or voids may occur in the adhesive tape. Falls. In particular, when the voids are generated between the adhesive tape or the adhesive portion, it is impossible to remove such voids in a later process, and when water is absorbed into the voids, there is a problem that it may cause a fatal defect in the performance of the semiconductor package.

본 발명은 위와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 향상된 TBGA 반도체 팩키지의 제조 방법을 제공하는 것이다.The present invention has been made to solve the above problems, an object of the present invention is to provide an improved method for manufacturing a TBGA semiconductor package.

본 발명의 다른 목적은 TBGA 반도체 팩키지의 개선된 라미네이팅 방법을 제공하는 것이다.Another object of the present invention is to provide an improved laminating method of a TBGA semiconductor package.

본 발명의 다른 목적은 롤링과 프레싱에 의해 접착력이 개선된 TBGA 반도체 팩키지의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method for producing a TBGA semiconductor package with improved adhesion by rolling and pressing.

상기와 같은 목적을 달성하기 위하여, 본 발명에 따르면, 폴리이미드 수지상의 구리 코팅을 에칭하여 회로 프레임을 준비하는 단계, 상기 회로 프레임을 접착 테이프에 라미네이팅하는 단계, 상기 회로 프레임이 라미네이팅된 접착 테이프를 타발하여 윈도우를 형성하는 단계, 상기 접착 테이프를 펀치로 타발하여 스티프너에 가압착시키는 단계, 상기 접착 테이프에 가압착된 스티프너를 롤러로 본압착시키는 단계, 다른 접착 테이프를 타발하여 윈도우를 형성하는 단계, 상기 다른 접착 테이프를 펀치로 타발하여 방열판에 가압착시키는 단계, 상기 다른 접착 테이프에 가압착된 방열판을 롤러로 본압착시키는 단계 및, 상기 다른 접착 테이프의 노출면을 상기 스티프너의 이면에 대하여 프레스로 압착시키는 단계를 구비하는 TBGA 반도체 팩키지의 제조 방법이 제공된다. In order to achieve the above object, according to the present invention, the step of preparing a circuit frame by etching a copper coating on the polyimide resin, the step of laminating the circuit frame to an adhesive tape, the adhesive tape with the circuit frame laminated Forming a window by punching, pressing the adhesive tape with a punch to press the stiffener, pressing the press-fitted stiffener with a roller, and punching another adhesive tape to form a window. Pressing the other adhesive tape with a punch to press the heat sink, main pressing the heat sink pressed on the other adhesive tape with a roller, and pressing the exposed surface of the other adhesive tape against the back surface of the stiffener. Fabrication of a TBGA semiconductor package comprising the step of pressing with a A method is provided.                     

본 발명의 일 특징에 따르면, 상기 회로 프레임이 라미네이팅된 접착 테이프 및, 상기 다른 접착 테이프는 릴의 형태로 공급된다.According to one feature of the invention, the adhesive tape on which the circuit frame is laminated and the other adhesive tape are supplied in the form of a reel.

이하, 본 발명을 첨부된 도면에 도시된 일 실시예를 참고로 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 3에 도시된 것은 본 발명에 따라서 TBGA 반도체 팩키지를 제조하는 방법을 나타내는 순서도로서, 특히 투피이스형 반도체 팩키지에서 접착 테이프를 방열판과 스티프너에 부착시키는 방법을 나타낸 것이다. 3 is a flowchart illustrating a method of manufacturing a TBGA semiconductor package according to the present invention, and particularly, a method of attaching an adhesive tape to a heat sink and a stiffener in a two-piece semiconductor package.

도면을 참조하면, 본 발명에 따른 반도체 팩키지 제조 방법은 회로 프레임의 준비 단계(31)로부터 시작되어 회로 프레임과 스티프너를 롤링에 의해서 본압착시키는 단계(35)에 이르는 제 1 공정과, 방열판의 준비 단계(36)로부터 시작되어 방열판과 접착 테이프를 롤링에 의해서 본압착시키는 단계(39)에 이르는 제 2 공정 과, 상기 제 1 공정과 제 2 공정에 의해서 제작된 스티프너와 방열판을 프레싱에 의해 상호 압착시키는 프레싱 단계(40)를 구비한다.Referring to the drawings, the method for manufacturing a semiconductor package according to the present invention starts from the preparing step 31 of the circuit frame and reaches the step 35 of main compression of the circuit frame and the stiffener by rolling, and the preparation of the heat sink. Starting from step 36, the second process leading to the step 39 of main compression of the heat sink and the adhesive tape by rolling, and the stiffener and the heat sink produced by the first and second processes are pressed together by pressing. Pressing step 40 is provided.

상기 제 1 공정에 있어서, 우선 회로 프레임을 준비한다(단계 31). 회로 프레임은 폴리이미드 수지 필름상에 구리층을 도포하고, 상기 구리층을 에칭에 의해 식각시킴으로써 제조되며, 이러한 제조 방법은 공지된 바와 같다. 이러한 회로 프레임은 제 2 접착 테이프(도 1의 24)에 라미네이팅 된다(단계 32). 제 2 접착 테이프에 라미네이팅된 회로 프레임은 릴에 감긴 상태로써 공급된다.In the first step, a circuit frame is first prepared (step 31). The circuit frame is produced by applying a copper layer on a polyimide resin film and etching the copper layer by etching, and such a manufacturing method is as known. This circuit frame is laminated to the second adhesive tape (24 of FIG. 1) (step 32). The circuit frame laminated to the second adhesive tape is supplied as wound on a reel.

다음에 회로 프레임과 제 2 접착 테이프에 펀치를 사용하여 윈도우를 형성한다(단계 33). 윈도우가 형성된 부분은 반도체 칩이 수용될 부분에 대응하는 부분이 며, 상기 윈도우는 펀치에 의한 타발 공정에 의해 형성된다. 반도체 칩(도 2의 26)은 회로 프레임(25)과 제 2 접착 테이프(24)의 윈도우를 통과하여 수용된다. 이후에 제 2 접착 테이프(24)는 미리 준비된 스티프너(도 2 의 23)에 대하여 압착용 펀치에 의해서 가압착하게 된다(단계 34). 가압착된 스티프너와 회로 프레임은 롤러에 의한 롤링 작업으로써 보다 강하게 압착된다 (단계 35).Next, a punch is used in the circuit frame and the second adhesive tape to form a window (step 33). The portion where the window is formed is a portion corresponding to the portion where the semiconductor chip is to be accommodated, and the window is formed by a punching process by punching. The semiconductor chip (26 in FIG. 2) is received through the window of the circuit frame 25 and the second adhesive tape 24. Thereafter, the second adhesive tape 24 is pressed against the stiffener (23 in FIG. 2) prepared in advance by a pressing punch (step 34). The pressed stiffener and the circuit frame are pressed more strongly by the rolling operation by the roller (step 35).

도 4a 내지 도 4c 는 도 3에 도시된 1 차 공정을 개략적으로 나타낸 설명도이다.4A to 4C are explanatory diagrams schematically showing the primary process illustrated in FIG. 3.

도 4a 를 참조하면, 스티프너(41)가 미리 준비된 것이 도시되어 있으며, 상기 스티프너(41)는 다수개의 반도체 팩키지를 만들수 있도록 형성된 것이다. 도면에 도시된 예에서는 4 개의 반도체 팩키지에 적용될 수 있도록 4 개의 스티프너가 서로 연결된 상태로 도시되어 있으며, 각 스티프너의 중심에는 윈도우(41a)가 형성되어 있다. 차후 공정에서 4 개의 스티프너가 절단될 수 있도록 각 스티프너에는 통공(41b)이 형성되어 있다.Referring to FIG. 4A, the stiffener 41 is prepared in advance, and the stiffener 41 is formed to make a plurality of semiconductor packages. In the example shown in the figure, four stiffeners are shown connected to each other so as to be applied to four semiconductor packages, and a window 41a is formed at the center of each stiffener. A through hole 41b is formed in each stiffener so that four stiffeners can be cut in a subsequent process.

도 4b 는 도 3의 단계 31 내지 단계 34 가 순차적으로 수행되는 것을 나타낸다. 회로 프레임(44)은 제 2 접착 테이프(43)에 대하여 라미네이팅된 상태로서 릴(42)에 감겨져 있으며, 이는 도 3에서 단계 31 및 단계 32 에 해당된다. 우측의 릴에 감겨진 회로 프레임(44)이 라미네이팅된 제 2 접착 테이프(43)는 그로부터 풀려서 좌측의 릴에 감기게 된다. 도 4a 에 도시된 스티프너(41)는 상기 제 2 접착 테이프(43)의 아래에서 다이위에 배치된 상태이다. 펀치(45)는 회로 프레임(44)과 제 2 접착 테이프(43)를 타발하여 윈도우를 형성하게 되며, 이러한 작업은 도 3 의 단계 33에 해당된다. 윈도우를 형성한 이후에는 회로 프레임이 라미네이팅된 제 2 접착 테이프(43)를 펀치(46)로써 스티프너(41)에 압착하게 되는데 이것은 도 3의 단계 34 에 해당된다. 펀치(46)는 제 2 접착 테이프(43)를 소정의 크기만큼 타발함과 동시에, 타발된 부분을 스티프너(41)의 표면에 압착시키게 된다. 펀치(46)에 의한 상기 압착은 차후 공정인 롤러에 의한 본압착에 앞선 가압착에 해당한다.4B shows that steps 31 to 34 of FIG. 3 are performed sequentially. The circuit frame 44 is wound on the reel 42 as laminated to the second adhesive tape 43, which corresponds to steps 31 and 32 in FIG. 3. The second adhesive tape 43 on which the circuit frame 44 wound on the right reel is laminated is unwound and wound on the left reel. The stiffener 41 shown in FIG. 4A is disposed on the die under the second adhesive tape 43. The punch 45 punches the circuit frame 44 and the second adhesive tape 43 to form a window, which corresponds to step 33 of FIG. After forming the window, the circuit frame compresses the laminated second adhesive tape 43 with the punch 46 to the stiffener 41, which corresponds to step 34 of FIG. The punch 46 punches the second adhesive tape 43 by a predetermined size and simultaneously compresses the punched portion on the surface of the stiffener 41. The pressing by the punch 46 corresponds to the pressing before the main pressing by the roller which is a subsequent process.

도 4c 에는 가압착된 제 2 접착 테이프와(43)와 스티프너(41)를 롤링에 의해서 본압착시키는 것이 도시되어 있다. 다이(49)의 상부에 가압착된 제 2 접착 테이프(43)와 스티프너(41)가 배치되며, 롤러(47)가 가압착된 회로 프레임(48)의 상부를 구름 운동으로 압박함으로써 보다 강한 압착이 이루어질 수 있다. In FIG. 4C, the main compression of the second adhesive tape 43 and the stiffener 41 by pressing is shown by rolling. The second adhesive tape 43 and the stiffener 41 press-fitted on the upper portion of the die 49 are disposed, and the pressing force is stronger by pressing the upper part of the circuit frame 48 on which the roller 47 is press-pressed by rolling motion. This can be done.

다시 도 3을 참조하여 제 2 공정을 설명하기로 한다. Referring to FIG. 3 again, the second process will be described.

제 2 공정은 우선 방열판을 준비한다(단계 36). 다음에, 제 1 접착 테이프에 펀치를 이용하여 윈도우를 타발한다(단계 37). 상기 방열판의 윈도우는 상기 제 1 공정에서 제 2 접착 테이프 및 스티프너에 형성되는 윈도우와 일치하는 것으로서, 그것을 통해 반도체 칩이 수용된다. 또한 다른 펀치를 이용하여 상기 제 1 접착 테이프를 방열판에 가압착시키게 된다 (단계 38). 다음에 롤러를 이용하여 가압착된 제 1 접착 테이프를 방열판상에 보다 강하게 압착시키게 된다(단계 39).The second process first prepares a heat sink (step 36). Next, the window is punched using a punch on the first adhesive tape (step 37). The window of the heat sink corresponds to the window formed in the second adhesive tape and the stiffener in the first process, through which the semiconductor chip is accommodated. In addition, another punch is used to press the first adhesive tape to the heat sink (step 38). Next, the first adhesive tape pressed using the roller is pressed more strongly on the heat sink (step 39).

도 5a 내지 도 5c 에 도시된 것은 상기 도 3의 제 2 공정을 개략적으로 나타낸 설명도이다.5A to 5C are explanatory diagrams schematically showing the second process of FIG. 3.

도 5a 를 참조하면, 방열판(51)이 준비된 것이 도시되어 있으며, 이것은 도 3의 단계 36에 해당한다. 방열판(51)에는 차후 공정에서의 절단을 위해서 통공(51b)이 미리 형성되어 있으며, 이것은 도 4A 도시된 스티프너(41)의 통공(41b)과 일치한다. Referring to FIG. 5A, a heat sink 51 is shown, which corresponds to step 36 of FIG. 3. The heat sink 51 is formed with a through hole 51b in advance for cutting in a later process, which coincides with the through hole 41b of the stiffener 41 shown in FIG. 4A.

도 5b 를 참조하면, 제 1 접착 테이프(53)는 릴에 감겨진 상태로 공급된다. 여기에서 펀치(54)의 작용에 의해 1 접착 테이프(53)를 타발하여 윈도우(53a)를 형성하고, 순차적으로 다른 펀치(55)를 사용하여 제 1 접착 테이프(53)를 다시 소정 면적만큼 타발하여 방열판(51)상에 가압착시키는 것이 도시되어 있다. 이러한 작용은 도 3의 단계 37 과 단계 38 에 해당한다. Referring to FIG. 5B, the first adhesive tape 53 is supplied while being wound on a reel. Here, by the action of the punch 54, one adhesive tape 53 is punched out to form a window 53a, and the other adhesive 55 is sequentially used to hit the first adhesive tape 53 again by a predetermined area. To press the heat sink 51 onto the heat sink 51 is shown. This action corresponds to step 37 and step 38 of FIG.

도 5c 를 참조하면, 다이(57)의 상부에 제 1 접착 테이프(53)가 부착된 방열판이 배치되며, 롤러(56)가 상기 제 1 접착 테이프(53)상에 구름 운동을 함으로써 보다 강한 압착이 이루어진다. 이러한 공정은 도 3에서 단계 39 의 본압착에 해당한다.Referring to FIG. 5C, a heat sink having a first adhesive tape 53 attached thereto is disposed on an upper portion of the die 57, and the roller 56 makes a strong compression by rolling on the first adhesive tape 53. This is done. This process corresponds to the main compression of step 39 in FIG.

다음에, 도 3의 단계 40 및 도 6에서 알 수 있는 바와 같이, 제 2 접착 테이프가 압착된 스티프너와 제 1 접착 테이프가 압착된 방열판은 프레스에 압착에 의해서 상호 부착될 수 있다. 도 6을 참조하면, 다이(62)의 상부에 제 1 접착 테이프가 압착된 방열판이 배치되고, 다시 그 위에 제 2 접착 테이프가 압착된 스티프너가 배치된다. 상기 제 1 접착 테이프의 상부 노출 표면에는 커버 필름이 덮여있는데, 이러한 커버 필름은 상기 제 2 공정의 완료 이후에 상기 단계 40을 수행하기 위해서 제거된다. 상기 제 1 접착 테이프의 상부 표면의 접착면이 스티프너의 이면에 부착시키게 되는 것이다.Next, as can be seen in steps 40 and 6 of FIG. 3, the stiffener on which the second adhesive tape is pressed and the heat sink on which the first adhesive tape is pressed may be attached to each other by pressing on the press. Referring to FIG. 6, a heat sink having a first adhesive tape compressed on the die 62 is disposed, and a stiffener on which the second adhesive tape is compressed is disposed thereon. A cover film is covered on the top exposed surface of the first adhesive tape, which cover film is removed to perform step 40 after completion of the second process. The adhesive surface of the upper surface of the first adhesive tape is to be attached to the back surface of the stiffener.

도 4b 에 도시된 펀치들 및, 도 5B 에 도시된 펀치들은 근본적으로 같은 구 조를 가진다. 따라서, 별도로 두가지 금형을 제작하지 아니하고, 동일한 금형을 이용하여 도 4b 및 도 5b 의 작업을 수행할 수 있다. 즉, 접착 테이프들이 감긴 릴(42,52)과, 스티프너(41) 또는 방열판(51)을 교체하면서 윈도우의 형성과 타발 및 가압착 작업을 수행할 수 있는 것이다. 또한 도 4c 및 도 5c 에 도시된 다이 및 롤러들도 유사한 구조를 구비하며, 따라서 단지 하나의 금형만을 가지고도 두가지 작업을 수행할 수 있다.The punches shown in FIG. 4B and the punches shown in FIG. 5B have essentially the same structure. Accordingly, the work of FIGS. 4B and 5B may be performed using the same mold without separately manufacturing two molds. That is, while replacing the reels (42, 52), the stiffeners 41 or the heat sink 51, the adhesive tapes are wound, it is possible to perform the formation and punching and pressing of the window. Also, the dies and rollers shown in FIGS. 4C and 5C have a similar structure, and thus, two operations can be performed with only one mold.

본 발명에 따른 반도체 팩키지 제조 방법은 접착 테이프의 압착력을 향상시키며, 공극의 형성에 따른 수분의 흡수를 방지할 수 있다. 따라서 반도체 팩키지 제조시의 불량품 발생을 감소시킬 수 있고, 제품의 수명도 연장시킬 수 있다.The semiconductor package manufacturing method according to the present invention improves the compressive force of the adhesive tape, and can prevent the absorption of moisture due to the formation of voids. Therefore, the occurrence of defective products in the manufacture of a semiconductor package can be reduced, and the life of the product can be extended.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 알 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is merely exemplary, and those skilled in the art will appreciate that various modifications and equivalent other embodiments are possible therefrom. Could be. Therefore, the true scope of the invention should be defined only by the appended claims.

Claims (2)

폴리이미드 수지상의 구리 코팅을 에칭하여 회로 프레임을 준비하는 단계,Preparing a circuit frame by etching a copper coating on polyimide resin, 상기 회로 프레임을 접착 테이프에 라미네이팅하는 단계,Laminating the circuit frame to an adhesive tape, 상기 회로 프레임이 라미네이팅된 접착 테이프를 타발하여 윈도우를 형성하는 단계,Punching the circuit frame with the laminated adhesive tape to form a window; 상기 접착 테이프를 펀치로 타발하여 스티프너에 가압착시키는 단계,Punching the adhesive tape to a stiffener by punching; 상기 접착 테이프에 가압착된 스티프너를 롤러로 본압착시키는 단계,Squeezing the stiffener pressed on the adhesive tape with a roller; 다른 접착 테이프를 타발하여 윈도우를 형성하는 단계,Punching another adhesive tape to form a window, 상기 다른 접착 테이프를 펀치로 타발하여 방열판에 가압착시키는 단계,Punching the other adhesive tape with a punch to heat sink; 상기 다른 접착 테이프에 가압착된 방열판을 롤러로 본압착시키는 단계 및,Compressing the heat sink pressed on the other adhesive tape with a roller; 상기 다른 접착 테이프의 노출면을 상기 스티프너의 이면에 대하여 프레스로 압착시키는 단계를 구비하는 TBGA 반도체 팩키지의 제조 방법.And pressing the exposed surface of said other adhesive tape against the back surface of said stiffener by a press. 제 1 항에 있어서, 상기 회로 프레임이 라미네이팅된 접착 테이프 및, 상기 다른 접착 테이프는 릴의 형태로 공급되는 것을 특징으로 하는 TBGA 반도체 팩키지의 제조 방법.The method of manufacturing a TBGA semiconductor package according to claim 1, wherein the adhesive tape on which the circuit frame is laminated and the other adhesive tape are supplied in the form of a reel.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020061228A (en) * 2001-01-15 2002-07-24 미크론정공 주식회사 Fabrication method of semiconductor package and lamination apparatus of tape
KR100833933B1 (en) * 2002-01-09 2008-05-30 삼성테크윈 주식회사 Apparatus and method for attaching heat spreader on frame of semiconductor package
KR100428745B1 (en) * 2002-03-27 2004-04-28 주식회사 칩팩코리아 Tab tape attachment tool for tape ball grid array package fabrication
KR100536897B1 (en) 2003-07-22 2005-12-16 삼성전자주식회사 Connecting structure and method of circuit substrate
KR101939054B1 (en) * 2018-04-05 2019-01-16 (주)베스트룸 Method for forming electrodes on film for smart window film and smart window film using it

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07297227A (en) * 1994-04-26 1995-11-10 Fujitsu Ltd Manufacture of semiconductor device
JPH08306741A (en) * 1995-04-28 1996-11-22 Hitachi Cable Ltd Film carrier for tab and its production
JPH10173003A (en) * 1996-12-13 1998-06-26 Sharp Corp Semiconductor device and its manufacturing method, and film carrier tape and its manufacturing method
JP2000058701A (en) * 1998-08-05 2000-02-25 Sumitomo Metal Mining Co Ltd Carrier tape with reinforcing section and semiconductor device using the same
JP2000077484A (en) * 1998-09-02 2000-03-14 Seiko Epson Corp Tape material for flexible substrate, manufacture of the flexible substrate, manufacture of semiconductor device, and manufacture of liquid crystal device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07297227A (en) * 1994-04-26 1995-11-10 Fujitsu Ltd Manufacture of semiconductor device
JPH08306741A (en) * 1995-04-28 1996-11-22 Hitachi Cable Ltd Film carrier for tab and its production
JPH10173003A (en) * 1996-12-13 1998-06-26 Sharp Corp Semiconductor device and its manufacturing method, and film carrier tape and its manufacturing method
JP2000058701A (en) * 1998-08-05 2000-02-25 Sumitomo Metal Mining Co Ltd Carrier tape with reinforcing section and semiconductor device using the same
JP2000077484A (en) * 1998-09-02 2000-03-14 Seiko Epson Corp Tape material for flexible substrate, manufacture of the flexible substrate, manufacture of semiconductor device, and manufacture of liquid crystal device

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