KR100454072B1 - 반도체소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 이중 트렌치구조의 캐패시터와 수직한 실린더 셀 트랜지스터를 구현한 반도체소자 및 그 제조방법에 관한 것으로, 본 발명에 따른 반도체소자 및 그 제조방법은, 제1도전형 웰이 형성된 반도체기판; 상기 제1도전형웰을 포함한 반도체기판내에 형성된 제1트렌치; 상기 제1트렌치표면에 형성된 플레이트전극; 상기 플레이트전극표면에 형성된 캐패시터절연막; 상기 캐패시터절연막을 포함한 제1트렌치내에 형성된 스토리지노드전극;으로 구성되는 캐패시터와, 상기 스토리지노드전극상에 형성된 제1평탄화절연막; 상기 제1트렌치와 대응되지 않는 상기 제1도전형 웰내에 형성된 제2트렌치; 상기 제2트렌치의 표면에 형성된 게이트절연막; 상기 제2트렌치의 측벽에 위치하는 게이트절연막상에 형성된 게이트전극; 상기 제2트렌치 측벽과 대응하는 상기 제1도전형 웰의 상부 및 하부에 각각 형성된 드레인 및 소오스;로 구성되는 트랜지스터를 포함하여 구성된다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 이중 트렌치 캐패시터와 수직한 실린더 셀 트랜지스터를 구현할 수 있는 반도체소자 및 그 제조방법에 관한 것이다.
일반적으로 에스오시(SOC; System on a Chip)를 구현함에 있어서, 메모리셀의 캐패시터와 트랜지스터를 실리콘기판내에 형성이 가능하다면 후속 공정에 많은 기여를 할 수 있다.
그러나, 기존의 트랜지스터는 수평적인 구조로 채택되어 있고, 게이트전극이나 소오스 또는 드레인도 수평으로 되어 있어 많은 면적을 차지할 뿐만 아니라 최소 디자인룰의 제약도 매우 심하면서 공정도 복잡하고 디바이스 특성도 그다지 개선되지 않는다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 수직한 트렌치하부에 캐패시터가 배치되고 실린더 형 내벽에 트랜지스터를배치하므로써 접합누설전류 및 접합캐패시터를 최소화시킬 수 있는 반도체소자 및 그 제조방법을 제공함에 그 목적이 있다.
도 1 내지 도 8은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
11 : 반도체기판 13 : P웰
15 : 패드산화막 17 : 제1질화막
19 : 감광막패턴 21 : 제1트렌치
23 : 제1버퍼산화막 25 : 산화막
27 : 제2질화막 29 : 제2트렌치
31 : 제3트렌치 33 : 플레이트전극
35 : 캐패시터절연막 37 : 스토리지노드전극
39 : 칼라절연막 41 : 스토리지노드플러그
43 : 버퍼절연막 45 : 질화막스페이서
47 : 스토리지노드커넥터 49 : 버퍼질화막
51a : 드레인 51b : 소오스
53 : 제1평탄화절연막 55 : 셀마스크용 감광막패턴
57 : 제4트렌치 59 : 게이트절연막
61 : 게이트전극 63 : 제2평탄화절연막
65a : 워드라인콘택홀 65b : 비트라인콘택홀
67a : 워드라인콘택플러그 67b : 비트라인콘택플러그
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자는, 제1도전형 웰이 형성된 반도체기판; 상기 제1도전형웰을 포함한 반도체기판내에 형성된 제1트렌치; 상기 제1트렌치표면에 형성된 플레이트전극; 상기 플레이트전극표면에 형성된 캐패시터절연막; 상기 캐패시터절연막을 포함한 제1트렌치내에 형성된 스토리지노드전극;으로 구성되는 캐패시터와, 상기 스토리지노드전극상에 형성된 제1평탄화절연막; 상기 제1트렌치와 대응되지 않는 상기 제1도전형 웰내에 형성된 제2트렌치; 상기 제2트렌치의 표면에 형성된 게이트절연막; 상기 제2트렌치의 측벽에 위치하는 게이트절연막상에 형성된 게이트전극; 상기 제2트렌치 측벽과 대응하는 상기 제1도전형 웰의 상부 및 하부에 각각 형성된 드레인 및 소오스;로 구성되는 트랜지스터를 포함하여 구성되는 것을 특징으로한다.
또한, 본 발명에 따른 반도체소자는, 상기 캐패시터는 제1도전형 웰아래의 반도체기판내에 형성되고, 상기 제1평탄화절연막과 스토리지노드전극사이에 스토리지노드플러그가 형성되어 있으며, 상기 스토리지노드플러그와 상기 소오스사이에 스토리지노드 커넥터가 형성되어 캐패시터와 트랜지스터를 연결시켜 주는 것을 특징으로 한다.
그리고, 본 발명에 따른 반도체소자는, 상기 캐패시터가 실린더형 구조를 가지며, 트랜지스터는 수직한 구조를 갖는 것을 특징으로한다.
한편, 본 발명에 따른 반도체소자의 제조방법은, 내부에 제1도전형 웰이 형성된 반도체기판을 제공하는 단계; 상기 제1도전형웰을 포함한 반도체기판내에 제1트렌치를 형성하는 단계; 상기 제1트렌치표면에 플레이트전극을 형성하는 단계; 상기 플레이트전극표면에 캐패시터절연막을 형성하는 단계; 상기 캐패시터절연막을 포함한 제1트렌치내에 스토리지노드전극을 형성하는 단계; 상기 스토리지노드전극상에 형성된 제1평탄화절연막을 형성하는 단계; 상기 제1트렌치와 대응되지 않는 상기 제1도전형 웰내에 제2트렌치를 형성하는 단계; 상기 제2트렌치의 표면에 게이트절연막을 형성하는 단계; 상기 제2트렌치의 측벽에 위치하는 게이트절연막 부분상에 게이트전극을 형성하는 단계; 및 상기 제2트렌치 측벽과 대응하는 상기 제1도전형 웰의 상부 및 하부에 드레인 및 소오스를 각각 형성하는 단계;를 포함하여 구성되는 것을 특징으로한다.
또한, 본 발명에 따른 반도체소자의 제조방법에 있어서, 상기 제1트렌치를 형성하는 단계는, 제1도전형웰의 표면상에 패드산화막과 제1질화막을 형성한후 상기 제1질화막과 패드산화막 및 제1도전형웰을 순차적으로 패터닝하여 예비 트렌치를 형성하는 단계; 상기 1차 트렌치측벽에 희생산화막을 형성하는 단계; 상기 희생산화막사이의 예비트렌치내에 제2질화막을 형성하는 단계; 상기 희생산화막을 제거한후 상기 제2질화막 및 제1질화막을 마스크로 상기 제1도전형 웰과 그 아래의 반도체기판부분을 순차적으로 제거하여 제1트렌치를 형성하는 단계;를 포함하여 구성되는 것을 특징으로한다.
그리고, 본 발명에 따른 반도체소자의 제조방법에 있어서, 상기 제1평탄화절연막과 스토리지노드전극사이에 스토리지노드플러그를 형성하는 단계와, 상기 스토리지노드플러그표면에 버퍼절연막을 형성하는 단계를 더 포함하는 것을 특징으로한다.
더우기, 본 발명에 따른 반도체소자의 제조방법은, 상기 버퍼절연막을 제거한후 제거된 부분내에 스토리지노드 커넥터를 형성하는 단계를 더 포함하며, 상기 게이트전극은 제2트렌치를 포함한 전체 결과물상에 도전층을 형성한후 상기 도전층을 이방성 식각에 의해 상기 제2트렌치의 측면에만 남도록 선택적으로 제거하여 형성하는 것을 더 포함하는 것을 특징으로한다.
또한, 본 발명에 따른 반도체소자의 제조방법은, 상기 드레인 및 소오스를 형성하는 단계후 전체 결과물상에 제2평탄화절연막을 형성하는 단계와, 상기 제2평탄화절연막을 선택적으로 제거하여 상기 드레인 및 게이트전극의 상면을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀내에 후속공정에서 형성되는 워드라인과 비트라인과 연결되는 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로한다. (실시예)
이하, 본 발명에 따른 반도체소자 및 그 제조방법은 첨부된 도면을 참조하여 상세히 설명한다.
도 1 내지 도 8은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
본 발명의 바람직한 실시예에 따른 반도체소자는, 도 1에 도시된 바와같이, 먼저 반도체기판(11)내에 P형 불순물을 이온주입하여 P웰(13)을 형성한다.
그다음, 상기 반도체기판(11)상에 패드산화막(15)과 제1질화막(17)을 적층한후 상기 제1질화막(17)상에 트렌치마스크용 감광막(미도시)을 도포한다.
이어서, 상기 감광막(미도시)을 포토리소그라피 공정기술에 의한 노광 및 현상공정을 진행한 후 이를 선택적으로 패터닝하여 트렌치형성용 감광막패턴(19)을 형성한다.
그다음, 상기 감광막패턴(19)을 마스크로 상기 제1질화막(17)과 패드산화막 (15) 및 반도체기판(11)을 순차적으로 패터닝하여 상기 반도체기판(11)내에 소정깊이의 제1트렌치 (21)를 형성한다.
이어서, 도 2에 도시된 바와같이, 상기 감광막패턴(19)을 제거한후 버퍼산화공정을 진행하여 제1트렌치(21)표면에 제1버퍼산화막(23)을 형성한다.
그다음, 상기 제1버퍼산화막(23)을 포함한 전체 결과물상에 제1산화막(25)을 증착한후 상기 제1산화막(25)을 블랭킷 이방성 건식식각에 의해 상기 제1질화막 (17)의 상면이 노출될 때까지 선택적으로 제거하여 제1트렌치(21)의 양측면에만 남도록 한다. 이때, 상기 제1트렌치(21)의 중앙부아래에 위치하는 P웰(13)의 표면이 노출된다.
이어서, 상기 노출된 P 웰(13) 부분을 포함하는 트렌치(21)내부 및 전체 결과물상에 제2질화막(27)을 증착한후 상기 제2질화막(27)을 블랭킷 이방성 건식식각에 의해 제거하여 상기 제1트렌치(21)내에만 남도록 한다.
그다음, 도 3에 도시된 바와같이, 습식식각공정을 진행하여 상기 제1산화막 (25)을 제거한후 제1질화막(17) 및 제2질화막(27)을 하드마스크로 사용하여 캐패시터가 형성될 수 있도록 상기 P 웰(13)을 포함한 반도체기판(11)을 수 μm 정도 식각하여 제2트렌치(29)를 형성한다.
이어서, As 또는 인이 도핑된 LPTEOS를 제2트렌치(29)를 포함한 전체 결과물상에 증착한후 그 위에 감광막(미도시)을 도포한다.
그다음, 상기 감광막(미도시)을 P-웰 바로 아래 수백Å까지 건식식각하고, 그 감광막상부에 노출되어 있는 LPTEOS를 습식식각한후 감광막을 제거하고, 도핑되지 않은 산화막을 증착한후 아닐링하여 플레이트전극(33)은 완성한후, 도핑된 LPTEOS와 도핑되지 않은 LPTEOS를 제거한다.
이어서, 상기 플레이트전극(33)상에 캐패시터절연막(35)과 스토리지노드용 폴리실리콘층을 순차적으로 적층하고 이들을 블랭킷 에치백하여 스토리지노드전극 (37)을 형성한다. 이때, 상기 스토리지노드전극(37)은 P웰(13)의 아래에서 멈추도록 형성한다.
그다음, 제2트렌치(29)의 측면에 칼라산화막(39)을 형성하고, 제2트렌치(29)의 하면에 스토리지노드 플러그용 도전층(미도시)을 증착한다음 이를 블랭킷 에치백하여 스토리지노드플러그(41)를 형성한다.
이어서, 도 4에 도시된 바와같이, 상기 스토리지노드플러그(41)표면을 포함한 전체 결과물상에 제2버퍼절연막(43)을 증착하고, 이를 에치백한다음 전체 결과물상에 질화막(미도시)을 증착한후 상기 질화막(미도시)을 에치백하여 상기 제1트렌치 (21)의 측면에 질화막스페이서(45)을 형성한다.
그다음, 도 5에 도시된 바와같이, 상기 제2버퍼절연막(43)을 습식식각공정을통해 제거한다.
이어서, 도 6에 도시된 바와같이, 상기 전체 결과물상에 인(phosphorus)이 도핑된 폴리실리콘(미도시)을 증착하고, 이를 블랭킷으로 건식식각하여 상기 스토리지노드플러그(41)와 후속 공정에서 형성될 드레인영역(미도시)과의 전기적 연결을 위해 상기 제2버퍼절연막(43)이 제거된 제1트렌치(21)의 측면부분에 스토리지노드커넥터(47)를 형성한후 전체 결과물상에 버퍼질화막(49)을 증착하고 이를 건식식각공정으로 에치백한다.
그다음, 도 7에 도시된 바와같이, 전체 결과물상에 제1평탄화절연막(53)을 증착한후 이를 CMP처리하여 평탄화시킨다.
이어서, 드레인을 형성하기 위해 P웰(13)내에 불순물을 이온주입하여 소오스 (51b)을 형성한다.
그다음, 상기 제1평탄화절연막(53)을 포함한 전체 결과물상에 셀마스크용 감광막(미도시)을 도포하고 이를 포토리소그라피공정기술을 이용한 노광 및 현상공정과 함께 식각공정을 통해 선택적으로 패터닝하여 감광막패턴(57)을 형성한다.
이어서, 상기 감광막패턴(57)을 마스크로 상기 제1트렌치(21)부분과 대응되지 않는 패드산화막(15)의 일부분과 P웰(13)의 일부분을 순차적으로 건식식각하되, 드레인(51a)부분이 노출될때까지 식각하여 제4트렌치(59)를 형성한다.
그다음, 도면에는 도시하지 않았지만, 셀마스크용 감광막패턴(57)을 제거한후 희생산화공정(sacrificial oxidation process)을 진행하여 상기 제4트렌치(59)표면에 희생산화막(미도시)을 얇게 형성한다. 이때, 소오스(51b)와 드레인(51a)영역이 고도핑된 관계로 채널부분보다 5배 내지 10배까지 산화막이 두껍게 형성된다.
이어서, 도 8에 도시된 바와같이, 제4트렌치(59)를 포함한 전체 결과물상에 게이트절연막(59)과 게이트전극용 도전층(61)을 적층하고 이들을 블랭킷 건식식각하여 제4트렌치(4)의 측면에 게이트전극(61)을 형성한다.
그다음, 상기 게이트전극(61)을 포함한 전체 결과물상에 제2평탄화절연막 (63)을 두껍게 적층한다음 상기 제2평탄화절연막(63)을 비트라인 및 워드라인마스크 (미도시)를 이용하여 선택적으로 패터닝하여 상기 드레인(51a)과 게이트전극(61)을 노출시키는 워드라인 콘택홀(65a) 및 비트라인콘택홀(65b)을 형성한다.
이어서, 상기 워드라인콘택홀(65a) 및 비트라인콘택홀(65b)을 포함한 제2평탄화절연막(65)상에 플러그 형성용 도전층(미도시)을 증착하고, 상기 도전층(미도시)을 블랭킷 식각하여 워드라인 콘택홀(65a) 및 비트라인콘택홀(65b)내에 워드라인콘택플러그(67a) 및 비트라인콘택플러그(67b)를 형성한다.
그다음, 최종적으로, 도면에는 도시하지 않았지만, 상기 워드라인 콘택플러그 (67a) 및 비트라인 콘택플러그(67b) 각각에 워드라인(미도시)과 비트라인(미도시)를 형성하여 메모리셀 제조를 완료한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자 및 그 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자 및 그 제조방법에 있어서는, 실린더형 트렌치내벽에 수직한 트랜지스터의 구현이 가능함과 동시에, 그 하부에 트렌치 캐패시터의 구현이 가능하다.
특히, 본 발명에 따른 반도체소자 및 그 제조방법에 있어서는, 접합 누설절류와 접합 캐패시터를 극소화하기 위하여 수직한 에스오아이(SOI) 소자 제조를 실현할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (12)
- 제1도전형 웰이 형성된 반도체기판;상기 제1도전형웰을 포함한 반도체기판내에 형성된 제1트렌치;상기 제1트렌치표면에 형성된 플레이트전극;상기 플레이트전극표면에 형성된 캐패시터절연막;상기 캐패시터절연막을 포함한 제1트렌치내에 형성된 스토리지노드전극;으로 구성되는 캐패시터와,상기 스토리지노드전극상에 형성된 제1평탄화절연막;상기 제1트렌치와 대응되지 않는 상기 제1도전형 웰내에 형성된 제2트렌치;상기 제2트렌치의 표면에 형성된 게이트절연막;상기 제2트렌치의 측벽에 위치하는 게이트절연막상에 형성된 게이트전극;상기 제2트렌치 측벽과 대응하는 상기 제1도전형 웰의 상부 및 하부에 각각 형성된 드레인 및 소오스;로 구성되는 트랜지스터를 포함하여 구성되는 것을 특징으로하는 반도체소자.
- 제1항에 있어서, 상기 캐패시터는 제1도전형 웰아래의 반도체기판내에 형성되는 것을 특징으로하는 반도체소자.
- 제1항에 있어서, 상기 제1평탄화절연막과 스토리지노드전극사이에 스토리지노드플러그가 형성되어 있는 것을 특징으로하는 반도체소자.
- 제3항에 있어서, 상기 스토리지노드플러그와 상기 소오스사이에 스토리지노드 커넥터가 형성되어 캐패시터와 트랜지스터를 연결시켜 주는 것을 특징으로 하는 반도체소자.
- 제1항에 있어서, 상기 캐패시터는 실린더형 구조를 가지며, 트랜지스터는 수직한 구조를 갖는 것을 특징으로 하는 반도체소자.
- 내부에 제1도전형 웰이 형성된 반도체기판을 제공하는 단계;상기 제1도전형웰을 포함한 반도체기판내에 제1트렌치를 형성하는 단계;상기 제1트렌치표면에 플레이트전극을 형성하는 단계;상기 플레이트전극표면에 캐패시터절연막을 형성하는 단계;상기 캐패시터절연막을 포함한 제1트렌치내에 스토리지노드전극을 형성하는 단계;상기 스토리지노드전극상에 형성된 제1평탄화절연막을 형성하는 단계;상기 제1트렌치와 대응되지 않는 상기 제1도전형 웰내에 제2트렌치를 형성하는 단계;상기 제2트렌치의 표면에 게이트절연막을 형성하는 단계;상기 제2트렌치의 측벽에 위치하는 게이트절연막 부분상에 게이트전극을 형성하는 단계; 및상기 제2트렌치 측벽과 대응하는 상기 제1도전형 웰의 상부 및 하부에 드레인 및 소오스를 각각 형성하는 단계;를 포함하여 구성되는 것을 특징으로하는 반도체소자 제조방법.
- 제6항에 있어서, 상기 제1트렌치를 형성하는 단계는,제1도전형웰의 표면상에 패드산화막과 제1질화막을 형성한후 상기 제1질화막과 패드산화막 및 제1도전형웰을 순차적으로 패터닝하여 예비 트렌치를 형성하는 단계와,상기 1차 트렌치측벽에 희생산화막을 형성하는 단계;상기 희생산화막사이의 예비트렌치내에 제2질화막을 형성하는 단계;상기 희생산화막을 제거한후 상기 제2질화막 및 제1질화막을 마스크로 상기 제1도전형 웰과 그 아래의 반도체기판부분을 순차적으로 제거하여 제1트렌치를 형성하는 단계;를 포함하여 구성되는 것을 특징으로하는 반도체소자의 제조방법.
- 제7항에 있어서, 상기 제1평탄화절연막과 스토리지노드전극사이에 스토리지노드플러그를 형성하는 단계와, 상기 스토리지노드플러그표면에 버퍼절연막을 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 제조방법.
- 제8항에 있어서, 상기 버퍼절연막을 제거한후 제거된 부분내에 스토리지노드커넥터를 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 제조방법.
- 제9항에 있어서, 상기 게이트전극은 제2트렌치를 포함한 전체 결과물상에 도전층을 형성한후 상기 도전층을 이방성 식각에 의해 상기 제2트렌치의 측면에만 남도록 선택적으로 제거하여 형성하는 것을 더 포함하는 것을 특징으로하는 반도체소자의 제조방법.
- 제6항에 있어서, 상기 드레인 및 소오스를 형성하는 단계후 전체 결과물상에 제2평탄화절연막을 형성하는 단계와, 상기 제2평탄화절연막을 선택적으로 제거하여 상기 드레인 및 게이트전극의 상면을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀내에 후속공정에서 형성되는 워드라인과 비트라인과 연결되는 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 반도체소자구조는 수직한 유니트 에스오아이분야 및 메모리셀분야이외에 로직분야의 트랜지스터소자에 적용하는 것을 특징으로하는 반도체소자의 제조방법.
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