KR100412134B1 - A data output buffer operating on wide source voltage and a semiconductor memory device using this buffer - Google Patents
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Abstract
메모리 판독 동작에서 셀 데이터를 외부에 빠르게 출력시키도록 개선된 데이터 출력 버퍼가 제공된다. 본 발명에 의한 데이터 출력 버퍼는 입력 데이터에 의해 생성된 게이트 구동 전압이 게이트에 인가되고, 드레인은 전원단자에 선택적으로 연결되며, 소오스는 상기 데이터 출력 버퍼의 출력단자에 연결되는 제1 PMOS 트랜지스터와, 상기 전원단자로부터 인가되는 전원전압의 중간 전압을 생성하는 중간 전압 발생부와, 상기 중간 전압이 상기 제1 PMOS 트랜지스터의 게이트에 선택적으로 인가되도록 하는 제1 스위치와, 상기 게이트 구동 전압이 상기 제1 PMOS 트랜지스터의 게이트에 선택적으로 인가되도록 하는 제2 스위치와, 상기 제1 스위치를 제어하여 상기 중간 전압이 상기 제1 PMOS 트랜지스터의 게이트에 인가되도록 한 후에, 상기 제2 스위치를 제어하여 상기 게이트 구동 전압이 상기 제1 PMOS 트랜지스터의 게이트에 인가되도록 하는 제어부를 구비한 것을 특징으로 한다.An improved data output buffer is provided for quickly outputting cell data to the outside in a memory read operation. In the data output buffer according to the present invention, a gate driving voltage generated by input data is applied to a gate, a drain is selectively connected to a power supply terminal, and a source is connected to a first PMOS transistor connected to an output terminal of the data output buffer. An intermediate voltage generator configured to generate an intermediate voltage of the power voltage applied from the power terminal, a first switch to selectively apply the intermediate voltage to a gate of the first PMOS transistor, and the gate driving voltage to the first voltage; A second switch selectively applied to a gate of a first PMOS transistor; and controlling the first switch to apply the intermediate voltage to a gate of the first PMOS transistor, and then controlling the second switch to drive the gate. And a controller for applying a voltage to the gate of the first PMOS transistor. The features.
Description
본 발명은 데이터 출력 버퍼 및 이를 이용하는 반도체 메모리 장치에 관한 것으로서, 특히 메모리 판독 동작에서 셀 데이터를 외부에 빠르게 출력시키도록 개선된 데이터 출력 버퍼와 관련된다. 본 발명은 슬로우 에스램(slow SRAM) 등의 메모리 소자는 물론 비메모리 소자에도 적용하여 사용할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data output buffer and a semiconductor memory device using the same, and more particularly, to a data output buffer improved to quickly output cell data to the outside in a memory read operation. The present invention can be applied to non-memory devices as well as memory devices such as slow SRAM.
종래의 데이터 출력 버퍼는 도 1에 도시되어 있는 바와 같이, 버퍼 인에이블 신호(Poe)에 의해 제어되어 셀 데이터(sodin)를 출력하는데, 하이 레벨의 데이터를 출력할 때는 큰 사이즈(size)를 갖는 PMOS 트랜지스터(101)의 턴온(turn on)에 의해 출력한다. 그런데 PMOS 트랜지스터(101)는 낮은 Vcc, 낮은 온도 등의 조건에서 동작을 위한 임계전압(Vtp)이 커지므로 PMOS 트랜지스터(101)의 전류 구동능력이 떨어지게 되어, 데이터 출력시에 속도가 떨어지는 문제점을 가지고 있다.The conventional data output buffer is controlled by a buffer enable signal Poe to output cell data, as shown in FIG. 1, and has a large size when outputting high level data. It outputs by turning on the PMOS transistor 101. However, since the PMOS transistor 101 has a high threshold voltage Vtp for operation under low Vcc, low temperature, and the like, the current driving capability of the PMOS transistor 101 is reduced, resulting in a drop in speed during data output. have.
따라서 본 발명은 하이 레벨의 셀 데이터를 큰 사이즈의 PMOS 트랜지스터를 경유하여 출력할 때도 고속으로 동작할 수 있는 데이터 출력 버퍼를 제공하는 것을 일 목적으로 한다.Accordingly, an object of the present invention is to provide a data output buffer capable of operating at high speed even when outputting high-level cell data via a large sized PMOS transistor.
또한 본 발명은 넓은 범위의 전원전압 Vcc에 대해서도 하이 레벨의 셀 데이터를 고속으로 출력할 수 있는 데이터 출력 버퍼를 제공하는 것을 다른 목적으로 한다.Another object of the present invention is to provide a data output buffer capable of outputting high-level cell data at high speed even for a wide range of power supply voltages Vcc.
도 1은 종래 데이터 출력 버퍼의 회로도.1 is a circuit diagram of a conventional data output buffer.
도 2는 본 발명에 의한 데이터 출력 버퍼의 블록도.2 is a block diagram of a data output buffer according to the present invention;
도 3은 본 발명에 의한 중간전압 발생회로의 블록도.3 is a block diagram of an intermediate voltage generation circuit according to the present invention;
도 4는 본 발명의 일 실시예에 의한 데이터 출력 버퍼의 회로도.4 is a circuit diagram of a data output buffer according to an embodiment of the present invention.
도 5는 본 발명에 의한 Vcc 레벨 검출 수단의 회로도.Fig. 5 is a circuit diagram of a Vcc level detecting means according to the present invention.
도 6은 제어신호 생성 수단의 회로도.6 is a circuit diagram of control signal generating means.
도 7은 본 발명에 의한 데이터 출력 버퍼에서의 신호 타이밍도.7 is a signal timing diagram in a data output buffer according to the present invention;
전술한 바와 같은 목적을 달성하기 위하여 본 발명은 데이터 출력 버퍼에 있어서, 입력 데이터에 의해 생성된 게이트 구동 전압이 게이트에 인가되고, 드레인은 전원단자에 선택적으로 연결되며, 소오스는 상기 데이터 출력 버퍼의 출력단자에 연결되는 제1 PMOS 트랜지스터와, 상기 전원단자로부터 인가되는 전원전압의 중간 전압을 생성하는 중간 전압 발생부와, 상기 중간 전압이 상기 제1 PMOS 트랜지스터의 게이트에 선택적으로 인가되도록 하는 제1 스위치와, 상기 게이트 구동 전압이 상기 제1 PMOS 트랜지스터의 게이트에 선택적으로 인가되도록 하는 제2 스위치와, 상기 제1 스위치를 제어하여 상기 중간 전압이 상기 제1 PMOS 트랜지스터의 게이트에 인가되도록 한 후에, 상기 제2 스위치를 제어하여 상기 게이트 구동 전압이 상기 제1 PMOS 트랜지스터의 게이트에 인가되도록 하는 제어부를 구비한 것을 특징으로 한다.In order to achieve the above object, the present invention provides a data output buffer in which a gate driving voltage generated by input data is applied to a gate, a drain is selectively connected to a power supply terminal, and a source of the data output buffer is provided. A first PMOS transistor connected to an output terminal, an intermediate voltage generator for generating an intermediate voltage of a power supply voltage applied from the power supply terminal, and a first voltage for selectively applying the intermediate voltage to a gate of the first PMOS transistor A switch, a second switch for selectively applying the gate driving voltage to the gate of the first PMOS transistor, and after controlling the first switch to allow the intermediate voltage to be applied to the gate of the first PMOS transistor, The gate driving voltage is controlled to control the second switch so that the gate of the first PMOS transistor And a control unit to be applied to the gate.
상기 게이트 구동 전압이 상기 제1 PMOS 트랜지스터에 인가되기 전에는 상기 제1 PMOS 트랜지스터의 드레인과 상기 전원단자를 끊고 있으며, 상기 게이트 구동 전압이 상기 제1 PMOS 트랜지스터에 인가되면 상기 제1 PMOS 트랜지스터의 드레인과 상기 전원단자를 연결하는 제3 스위치를 더 구비하는 것이 바람직하다. 또한 상기 게이트 구동 전압이 게이트에 인가되고, 드레인이 상기 전원단자에 연결되며, 소오스가 상기 데이터 출력 버퍼의 출력단자에 연결되고, 상기 제1 PMOS 트랜지스터에 비해 상대적으로 크기가 작은 제2 PMOS 트랜지스터를 더 구비하는 것이 바람직하다. 제2 스위치는 전송 게이트(transmission gate)로 구성된다.Before the gate driving voltage is applied to the first PMOS transistor, the drain and the power terminal of the first PMOS transistor are disconnected. When the gate driving voltage is applied to the first PMOS transistor, It is preferable to further include a third switch for connecting the power supply terminal. The gate driving voltage is applied to a gate, a drain is connected to the power supply terminal, a source is connected to an output terminal of the data output buffer, and a second PMOS transistor having a smaller size than the first PMOS transistor is formed. It is preferable to further provide. The second switch consists of a transmission gate.
중간 전압 발생부는 상기 전원전압의 레벨을 검출하는 수단과, 상기 전원단자에 연결되며, 상기 전원전압으로부터 상이하게 강하된 복수의 강하 전압을 출력하는 전원전압 강하 수단과, 상기 전원전압 레벨 검출수단의 출력 신호에 의해 제어되며, 상기 전원전압이 클수록 상기 전원전압으로부터 더 많이 강하된 강하 전압을 상기 전원전압 강하 수단으로부터 상기 중간 전압 발생부의 출력단자로 제공하는 스위칭 수단을 구비하고 있다.The intermediate voltage generating unit includes means for detecting the level of the power supply voltage, power supply voltage dropping means connected to the power supply terminal, and outputting a plurality of dropping voltages differently dropped from the power supply voltage, and the power supply voltage level detecting means. It is controlled by an output signal, and is provided with a switching means for providing a dropping voltage lowered more from the power supply voltage to the output terminal of the intermediate voltage generating unit as the power supply voltage is larger.
또한 본 발명은 데이터 출력 버퍼에 있어서, 입력 데이터에 의해 생성된 게이트 구동 전압이 게이트에 인가되고, 드레인은 전원단자에 선택적으로 연결되며, 소오스는 상기 데이터 출력 버퍼의 출력단자에 연결되는 제1 PMOS 트랜지스터와, 전원전압의 레벨에 따라 상기 전원전압으로부터 소정 크기의 전압이 강하된 중간 전압을 생성하는 중간 전압 발생부와, 상기 중간 전압이 상기 제1 PMOS 트랜지스터의 게이트에 선택적으로 인가되도록 하는 제1 스위치와, 상기 게이트 구동 전압이 상기 제1 PMOS 트랜지스터의 게이트에 선택적으로 인가되도록 하는 제2 스위치와, 상기 제1 스위치를 제어하여 상기 중간 전압이 상기 제1 PMOS 트랜지스터의 게이트에 인가되도록 한 후에, 상기 제2 스위치를 제어하여 상기 게이트 구동 전압이 상기 제1 PMOS 트랜지스터의 게이트에 인가되도록 하는 제어부와, 상기 게이트 구동 전압이 상기 제1 PMOS 트랜지스터에 인가되기 전에는 상기 제1 PMOS 트랜지스터의 드레인과 상기 전원단자를 끊고 있으며, 상기 게이트 구동 전압이 상기 제1 PMOS 트랜지스터에 인가되면 상기 제1 PMOS 트랜지스터의 드레인과 상기 전원단자를 연결하는 제3 스위치와, 상기 게이트 구동 전압이 게이트에 인가되고, 드레인이 상기 전원단자에 연결되며, 소오스가 상기 데이터 출력 버퍼의 출력단자에 연결되고, 상기 제1 PMOS 트랜지스터에 비해 상대적으로 크기가 작은 제2 PMOS 트랜지스터를 구비한 것을 특징으로 한다.In another aspect, the present invention provides a data output buffer, wherein a gate driving voltage generated by input data is applied to a gate, a drain is selectively connected to a power supply terminal, and a source is connected to an output terminal of the data output buffer. A transistor, an intermediate voltage generator for generating an intermediate voltage having a predetermined magnitude dropped from the power supply voltage according to a level of the power supply voltage, and a first voltage for selectively applying the intermediate voltage to a gate of the first PMOS transistor; A switch, a second switch for selectively applying the gate driving voltage to the gate of the first PMOS transistor, and after controlling the first switch to allow the intermediate voltage to be applied to the gate of the first PMOS transistor, The gate switch voltage is controlled to control the second switch so that the gate of the first PMOS transistor And a drain and the power terminal of the first PMOS transistor before the gate driving voltage is applied to the first PMOS transistor, and the gate driving voltage is applied to the first PMOS transistor. A third switch connecting the drain of the first PMOS transistor and the power supply terminal, the gate driving voltage is applied to a gate, the drain is connected to the power supply terminal, and a source is connected to an output terminal of the data output buffer. And a second PMOS transistor having a smaller size than that of the first PMOS transistor.
또한 본 발명은 반도체 메모리 장치에 있어서, 데이터를 저장하는 메모리부와, 상기 메모리부에 저장된 데이터를 출력하는 데이터 출력 버퍼를 구비하며, 상기 데이터 출력 버퍼는 입력 데이터에 의해 생성된 게이트 구동 전압이 게이트에 인가되고, 드레인은 전원단자에 선택적으로 연결되며, 소오스는 상기 데이터 출력버퍼의 출력단자에 연결되는 제1 PMOS 트랜지스터와, 전원전압의 레벨에 따라 상기 전원전압으로부터 소정 크기의 전압이 강하된 중간 전압을 생성하는 중간 전압 발생부와, 상기 중간 전압이 상기 제1 PMOS 트랜지스터의 게이트에 선택적으로 인가되도록 하는 제1 스위치와, 상기 게이트 구동 전압이 상기 제1 PMOS 트랜지스터의 게이트에 선택적으로 인가되도록 하는 제2 스위치와, 상기 제1 스위치를 제어하여 상기 중간 전압이 상기 제1 PMOS 트랜지스터의 게이트에 인가되도록 한 후에, 상기 제2 스위치를 제어하여 상기 게이트 구동 전압이 상기 제1 PMOS 트랜지스터의 게이트에 인가되도록 하는 제어부와, 상기 게이트 구동 전압이 상기 제1 PMOS 트랜지스터에 인가되기 전에는 상기 제1 PMOS 트랜지스터의 드레인과 상기 전원단자를 끊고 있으며, 상기 게이트 구동 전압이 상기 제1 PMOS 트랜지스터에 인가되면 상기 제1 PMOS 트랜지스터의 드레인과 상기 전원단자를 연결하는 제3 스위치와, 상기 게이트 구동 전압이 게이트에 인가되고, 드레인이 상기 전원단자에 연결되며, 소오스가 상기 데이터 출력 버퍼의 출력단자에 연결되고, 상기 제1 PMOS 트랜지스터에 비해 상대적으로 크기가 작은 제2 PMOS 트랜지스터를 포함한 것을 특징으로 한다.According to another aspect of the present invention, there is provided a semiconductor memory device, comprising: a memory unit for storing data and a data output buffer for outputting data stored in the memory unit, wherein the data output buffer includes a gate driving voltage generated by input data. And a drain is selectively connected to a power supply terminal, and a source is a first PMOS transistor connected to an output terminal of the data output buffer, and an intermediate voltage having a predetermined magnitude drop from the power supply voltage according to a power supply voltage level. An intermediate voltage generator configured to generate a voltage, a first switch to selectively apply the intermediate voltage to a gate of the first PMOS transistor, and a gate drive voltage to be selectively applied to a gate of the first PMOS transistor And a second switch to control the first switch so that the intermediate voltage is A control unit for controlling the second switch to apply the gate driving voltage to the gate of the first PMOS transistor after being applied to the gate of the PMOS transistor, and before the gate driving voltage is applied to the first PMOS transistor A third switch connecting the drain and the power terminal of the first PMOS transistor when the drain and the power terminal of the first PMOS transistor are disconnected and the gate driving voltage is applied to the first PMOS transistor; A voltage is applied to the gate, a drain is connected to the power supply terminal, a source is connected to the output terminal of the data output buffer, and includes a second PMOS transistor having a relatively smaller size than the first PMOS transistor. do.
또한 본 발명은 입력 데이터에 의해 생성된 게이트 구동 전압이 게이트에 선택적으로 인가되고, 드레인은 전원단자에 선택적으로 연결되며, 소오스는 출력단자에 연결되는 PMOS 트랜지스터를 포함하는 데이터 출력 버퍼를 구동하는 방법에 있어서, 상기 게이트 구동 전압이 상기 PMOS 트랜지스터의 게이트에 인가되지 않도록 한 상태에서 상기 전원단자로부터 인가되는 전원전압의 중간 전압을 생성하여 상기 PMOS 트랜지스터의 게이트에 인가하는 단계와, 상기 중간 전압이 상기 PMOS 트랜지스터의 게이트에 인가되지 않도록 한 상태에서 상기 게이트 구동 전압이 상기 PMOS 트랜지스터의 게이트에 인가되도록 하는 단계를 구비한 것을 특징으로 한다.In addition, the present invention provides a method of driving a data output buffer comprising a PMOS transistor, the gate driving voltage generated by the input data is selectively applied to the gate, the drain is selectively connected to the power supply terminal, the source is connected to the output terminal. The method according to claim 1, wherein the intermediate voltage of the power supply voltage applied from the power supply terminal is generated while the gate driving voltage is not applied to the gate of the PMOS transistor, and the intermediate voltage is applied to the gate of the PMOS transistor. And applying the gate driving voltage to the gate of the PMOS transistor in a state in which it is not applied to the gate of the PMOS transistor.
상기 게이트 구동 전압이 상기 PMOS 트랜지스터의 게이트에 인가되기 전에는 상기 PMOS 트랜지스터의 드레인과 상기 전원단자를 끊고 있으며, 상기 게이트 구동 전압이 상기 PMOS 트랜지스터에 인가되면 상기 PMOS 트랜지스터의 드레인과 상기 전원단자를 연결하는 단계를 더 구비하는 것이 바람직하다.Before the gate driving voltage is applied to the gate of the PMOS transistor, the drain and the power terminal of the PMOS transistor are disconnected. When the gate driving voltage is applied to the PMOS transistor, the drain of the PMOS transistor and the power terminal are connected. It is preferable to further comprise the step.
상기 중간 전압을 생성하는 단계는 상기 전원전압의 레벨을 검출하여 레벨 제어 신호를 생성하는 과정과, 상기 전원전압으로부터 상이하게 강하된 복수의 강하 전압을 출력하는 과정과, 상기 레벨 제어 신호에 따라 상기 전원전압이 클수록 상기 전원전압으로부터 더 많이 강하된 강하 전압을 출력하는 과정에 의해 수행된다.The generating of the intermediate voltage may include generating a level control signal by detecting a level of the power supply voltage, outputting a plurality of falling voltages differently dropped from the power supply voltage, and generating the level control signal according to the level control signal. The larger the power supply voltage is, the more the voltage drops from the power supply voltage.
전술한 바와 같은 구성상의 특징을 갖는 본 발명에 의하면, 하이 레벨의 셀 데이터를 출력할 경우에 데이터를 출력하기 전에 큰 사이즈를 갖는 PMOS 트랜지스터의 게이트에 Vcc/2 보다 낮은 전압이 인가되도록 한다. 종래에는 PMOS 트랜지스터의 게이트 전압이 Vcc로부터 GND로 변동했으나, 본 발명에 의하면 Vcc보다 낮은 전압에서 GND로 변동하므로 PMOS 트랜지스터를 턴온 시키는 속도가 향상된다. 또한 높은 레벨의 Vcc나 낮은 레벨의 Vcc에서도 하이 레벨의 데이터를 출력할 때 데이터 출력 전에 Vcc/2보다 낮은 전압이 PMOS 트랜지스터의 게이트에 인가되도록 하므로 넓은 범위의 Vcc에서도 고속 동작이 가능하다.According to the present invention having the configuration features as described above, when outputting high-level cell data, a voltage lower than Vcc / 2 is applied to the gate of the PMOS transistor having a large size before outputting the data. Conventionally, the gate voltage of the PMOS transistor varies from Vcc to GND. However, according to the present invention, the speed of turning on the PMOS transistor is improved since the voltage varies from Gcc to GND at a voltage lower than Vcc. When a high level data is output even at a high level Vcc or a low level Vcc, a voltage lower than Vcc / 2 is applied to the gate of the PMOS transistor before data output, thereby enabling high-speed operation even in a wide range of Vcc.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리킨다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; Like reference numerals in the drawings indicate the same or similar components.
먼저 도 2는 본 발명에 의한 데이터 출력 버퍼의 블록도이다. 도 2에 도시되어 있는 바와 같이 본 발명에 의한 데이터 출력 버퍼(200)는 데이터 출력부(201)와 중간전압 발생부(203)와 제1 스위치(205)와 제2 스위치(207)와 제어부(209)와 제3 스위치 등을 구비하고 있다. 도 2에서 PMOS 트랜지스터(101)가 데이터 출력부(201) 외부에 위치하는 것으로 도시되어 있으나, 실제 PMOS 트랜지스터(101)는 데이터 출력부(201)의 일 구성요소이다. 본 발명이 PMOS 트랜지스터(101)의 성능 개선에 있으므로 별도로 도시한 것이다.2 is a block diagram of a data output buffer according to the present invention. As illustrated in FIG. 2, the data output buffer 200 according to the present invention includes a data output unit 201, an intermediate voltage generator 203, a first switch 205, a second switch 207, and a controller ( 209, a third switch, and the like. In FIG. 2, the PMOS transistor 101 is illustrated as being located outside the data output unit 201, but the actual PMOS transistor 101 is a component of the data output unit 201. Since the present invention is to improve the performance of the PMOS transistor 101 is shown separately.
도 2에서 sodin은 메모리 셀 등으로부터 출력되는 데이터 신호를 가리킨다. 제1 제어신호(Peq)는 어드레스가 바뀔 때나, 기록 인에이블 신호(/WE)가 디스에이블 될 때, 또는 칩 선택 신호(/CS)가 인에이블 될 때 짧은 폭을 갖는 펄스로 데이터 출력 버퍼의 외부에서 생성되어 제1 스위치(205)의 개폐를 제어하며, 제어부(209)에 입력되어 제2 제어신호(Poe)와 제3 제어신호(Poeb1)를 생성하는데 이용된다. 제2 제어신호(Poe)는 데이터 출력부(201)를 동작시키는 신호로서, 제1 제어신호(Peq)를 이용하여 제어부(209)에서 생성된다. 제2 제어신호(Poe)는 제1 제어신호(Peq)가 지연되고 늘어진 모양을 가지고 있다. 제3 제어신호(Poeb1)는 도 5와 관련하여 상술되는 바와 같이 제2 제어신호(Poe)의 끝단을 검출하는 짧은 폭의 펄스이다.In FIG. 2, sodin indicates a data signal output from a memory cell or the like. The first control signal Peq is a pulse having a short width when the address is changed, when the write enable signal / WE is disabled, or when the chip select signal / CS is enabled. It is generated externally to control the opening and closing of the first switch 205 and is input to the controller 209 and used to generate the second control signal Poe and the third control signal Poeb1. The second control signal Poe is a signal for operating the data output unit 201 and is generated by the controller 209 using the first control signal Peq. The second control signal Poe has a shape in which the first control signal Peq is delayed and sagging. The third control signal Poeb1 is a short pulse that detects the end of the second control signal Poe as described above with reference to FIG. 5.
먼저 PMOS 트랜지스터(101)의 게이트는 제2 스위치(207)를 경유하여 데이터 출력부(201)의 게이트 구동 단자(gd)에 연결된다. 게이트 구동 단자(gd)로부터 출력되어 PMOS 트랜지스터(101)의 게이트를 구동하는 전압을 이하 "게이트 구동 전압"이라고 한다. 게이트 구동 전압(Vgd)은 입력 데이터(sodin)와 제2 제어신호(Poe)에 의해 데이터 출력부(201)에서 생성되어 PMOS 트랜지스터(101)의 게이트에 선택적으로 인가된다. 인가 여부는 제2 스위치(207)의 개폐에 의해 제어된다. PMOS 트랜지스터(101)의 드레인은 제3 스위치(211)를 경유하여 전원단자에 연결되어 있다. 따라서 전원단자로부터 제공되는 전원전압은 제3 스위치(211)의 개폐에 의해 선택적으로 PMOS 트랜지스터(101)의 드레인에 인가된다. PMOS 트랜지스터(101)의 소오스는 데이터 출력 버퍼(200)의 출력단자(dout)에 연결되어 있다.First, the gate of the PMOS transistor 101 is connected to the gate driving terminal gd of the data output unit 201 via the second switch 207. The voltage output from the gate driving terminal gd to drive the gate of the PMOS transistor 101 is hereinafter referred to as "gate driving voltage". The gate driving voltage Vgd is generated at the data output unit 201 by the input data sodin and the second control signal Poe and selectively applied to the gate of the PMOS transistor 101. Whether it is applied or not is controlled by the opening and closing of the second switch 207. The drain of the PMOS transistor 101 is connected to the power supply terminal via the third switch 211. Therefore, the power supply voltage provided from the power supply terminal is selectively applied to the drain of the PMOS transistor 101 by opening and closing the third switch 211. The source of the PMOS transistor 101 is connected to the output terminal dout of the data output buffer 200.
중간 전압 발생부(203)는 전원전압(Vcc)의 레벨에 대해 대략 중간 정도의 전압을 생성하여 제1 스위치(205)의 개폐에 의하여 PMOS(101)의 게이트(G1)에 선택적으로 제공한다. 구체적인 구성에 대해서는 도 3과 관련하여 상술한다.The intermediate voltage generation unit 203 generates a voltage about the middle of the level of the power supply voltage Vcc and selectively provides the voltage to the gate G1 of the PMOS 101 by opening and closing the first switch 205. A detailed configuration will be described in detail with reference to FIG. 3.
제3 스위치(211)는 게이트 구동 전압(Vgd)이 제1 PMOS 트랜지스터(101)의 게이트에 인가되기 전에는 제1 PMOS 트랜지스터(101)의 드레인(D)과 전원단자 사이를 끊고 있으며, 게이트 구동 전압(Vgd)이 제1 PMOS 트랜지스터(101)의 게이트(G)에 인가되면 제1 PMOS 트랜지스터(101)의 드레인(D)과 전원단자가 연결되도록 한다. 제3 스위치(211)는 제2 제어신호(Poe)에 의해 제어되며, 중간전압 발생부(203)로부터 인가되는 중간전압에 의해 PMOS 트랜지스터(101)의 게이트(G)에 축적되는 전하가 PMOS 트랜지스터(101)를 경유하여 전원단자 쪽으로 흐르는 것을 방지하는 역할을 한다.Before the gate driving voltage Vgd is applied to the gate of the first PMOS transistor 101, the third switch 211 cuts off the drain D and the power supply terminal of the first PMOS transistor 101. When Vgd is applied to the gate G of the first PMOS transistor 101, the drain D and the power supply terminal of the first PMOS transistor 101 are connected. The third switch 211 is controlled by the second control signal Poe, and charges accumulated in the gate G of the PMOS transistor 101 by the intermediate voltage applied from the intermediate voltage generator 203 are stored in the PMOS transistor. It serves to prevent the flow toward the power supply terminal via 101.
PMOS 트랜지스터(213)는 그 게이트(G2)에 게이트 구동 전압(Vgd)이 인가되고, 그 드레인(D2)은 전원단자에 연결되어 있으며, 그 소오스(S2)는 출력단자(dout)에 연결되어 있다. PMOS 트랜지스터(213)는 PMOS 트랜지스터(101)에 비해 상대적으로 크기가 작다. 제3 스위치(211)에 의한 전압 강하에 의해 PMOS 트랜지스터(101)의 소오스(S1)로부터 출력되는 전압이 Vcc 가 안되므로, 출력단자(dout)로부터 출력되는 전압이 Vcc 가 되도록 하기 위하여 PMOS 트랜지스터(213)가 필요하다.The PMOS transistor 213 has a gate driving voltage Vgd applied to its gate G2, a drain D2 of which is connected to a power supply terminal, and a source S2 of which is connected to an output terminal dout. . The PMOS transistor 213 is relatively smaller in size than the PMOS transistor 101. Since the voltage output from the source S1 of the PMOS transistor 101 does not become Vcc due to the voltage drop by the third switch 211, the PMOS transistor 213 in order to make the voltage output from the output terminal dout become Vcc. ) Is required.
제어부(209)는 외부로부터 인가되는 제1 제어신호(Peq)를 이용하여 적절한 폭과 타이밍을 갖는 제2 제어신호(Poe)와 제3 제어신호(Poeb1)를 생성하여 각 부분에 인가함으로써 데이터 출력 버퍼(200) 전체의 동작을 제어한다. 제어부(209)에 의해 수행되는 제어의 요점은 제1 스위치(205)를 제어하여 중간 전압 발생부(203)로부터 생성된 중간 전압이 PMOS 트랜지스터(101)의 게이트에 먼저 인가되도록 한 후에, 다음에 제2 스위치(207)를 제어하여 게이트 구동 전압(Vgd)이 PMOS 트랜지스터(101)의 게이트에 인가되도록 함으로써 입력 데이터(sodin)를 버퍼링한다는 것이다.The controller 209 generates a second control signal Poe and a third control signal Poeb1 having an appropriate width and timing by using the first control signal Peq applied from the outside, and applies the data to each part. The operation of the entire buffer 200 is controlled. The point of the control performed by the controller 209 is to control the first switch 205 so that the intermediate voltage generated from the intermediate voltage generator 203 is first applied to the gate of the PMOS transistor 101, and then next. By controlling the second switch 207 so that the gate driving voltage Vgd is applied to the gate of the PMOS transistor 101, the input data sodin is buffered.
도 3은 본 발명에 의한 중간전압 발생회로의 블록도이다. 도 3에 도시되어 있는 바와 같이 본 발명에 의한 중간전압 발생회로(203)는 전원전압 레벨 검출부(301)와 스위치부(303)와 전원전압 강하부(305)라는 구성요소로 이루어진다. 이 구성요소의 구체적인 회로 구성과 구성요소간의 연결관계는 도 4 및 도 5를 참조하여 상세히 설명된다. 중간전압 발생회로(203)는 전원전압(Vcc)의 대략 중간 전압을 생성하여 제1 스위치(205)의 개폐에 의하여 PMOS(101)의 게이트(G1)에 선택적으로 제공하는 역할을 한다. 전원전압 레벨 검출부(301)는 전원전압(Vcc)의 레벨을 검출하여 전원전압 레벨 검출신호(vref1, vref2, vref3)를 출력한다. 전원전압 강하 수단(305)은 Vcc 전원전압을 공급하는 전원단자에 연결되어 있으며, Vcc로부터 상이하게 강하된 복수의 강하 전압(Vm1, Vm2, Vm3)을 출력한다. 스위칭부(303)는 전원전압 레벨 검출수단의 출력 신호(vref1, vref2, vref3)에 의해 제어되며, 전원전압(Vcc)이 클수록 전원전압(Vcc)으로부터 더 많이 강하된 강하 전압이 출력단자(mout)로 출력되도록 한다.3 is a block diagram of an intermediate voltage generation circuit according to the present invention. As illustrated in FIG. 3, the intermediate voltage generation circuit 203 according to the present invention includes a power supply voltage level detection unit 301, a switch unit 303, and a power supply voltage dropping unit 305. The specific circuit configuration of this component and the connection relationship between the components will be described in detail with reference to FIGS. 4 and 5. The intermediate voltage generating circuit 203 generates an approximately intermediate voltage of the power supply voltage Vcc and selectively provides the intermediate voltage to the gate G1 of the PMOS 101 by opening and closing the first switch 205. The power supply voltage level detector 301 detects the level of the power supply voltage Vcc and outputs the power supply voltage level detection signals vref1, vref2, and vref3. The power supply voltage dropping means 305 is connected to a power supply terminal for supplying a Vcc power supply voltage, and outputs a plurality of dropping voltages Vm1, Vm2, and Vm3 that are differently dropped from Vcc. The switching unit 303 is controlled by the output signals vref1, vref2, and vref3 of the power supply voltage level detecting means, and as the power supply voltage Vcc is larger, the dropping voltage dropped more from the power supply voltage Vcc is output terminal mout. To be printed).
도 4는 본 발명의 일 실시예에 의한 데이터 출력 버퍼의 회로도이다. 도 4에서 vref 신호는 전술한 바와 같이 중간전압 발생회로(203)의 전원전압 레벨 검출부(301)에서 생성되는 신호로서 Vcc의 레벨을 검출한 결과를 나타낸다. 본 실시예에서 vref1 신호는 Vcc가 1.6V 보다 클 때 하이 레벨을 갖으며, Vcc가 1.6V 이하이면 로우 레벨을 갖는다. vref2 신호는 Vcc가 2.1V 보다 클 때 하이 레벨을 갖으며, Vcc가 2.1V 이하이면 로우 레벨을 갖는다. vref3 신호는 Vcc가 2.6V 보다 클 때 하이 레벨을 갖으며, Vcc가 2.6V 이하이면 로우 레벨을 갖는다.4 is a circuit diagram of a data output buffer according to an embodiment of the present invention. In FIG. 4, the vref signal is a signal generated by the power supply voltage level detection unit 301 of the intermediate voltage generation circuit 203 and represents the result of detecting the level of Vcc. In the present embodiment, the vref1 signal has a high level when Vcc is greater than 1.6V and has a low level when Vcc is less than 1.6V. The vref2 signal has a high level when Vcc is greater than 2.1V and has a low level when Vcc is below 2.1V. The vref3 signal has a high level when Vcc is greater than 2.6V and has a low level when Vcc is less than 2.6V.
예를 들어 Vcc가 1.6V 이하이면 (vref1, vref2, vref3)은 (L, L, L)으로 되어 3개의 NAND(401, 403, 405)의 출력(vrefout1, vrefout2, vrefout3)이 (H, H, H)로 된다. 그러나 Vcc가 1.6V에서 2.1V이면 (vref1, vref2, vref3)이 (H, L, L)로 되어 NAND(401)의 출력(vrefout1)만이 L로 되며 나머지 NAND(403, 405)의 출력(vrefout2, vrefout3)은 (H, H)으로 된다. 이때 vrefout1이 PMOS(407)을 턴온 시켜 노드(n41)는 Vcc가 1.8V이고 Vtn이 0.7V라는 가정 하에 1.1V가 되고, 이 전압레벨이 PMOS 트랜지스터(101)의 게이트(G1)에 입력된다.For example, if Vcc is 1.6 V or less, (vref1, vref2, vref3) becomes (L, L, L), and the outputs of three NANDs 401, 403, 405 (vrefout1, vrefout2, vrefout3) are (H, H). , H). However, if Vcc is 1.6V to 2.1V, (vref1, vref2, vref3) becomes (H, L, L), so that only the output (vrefout1) of the NAND 401 becomes L and the outputs of the remaining NAND (403, 405) (vrefout2). , vrefout3) becomes (H, H). At this time, vrefout1 turns on the PMOS 407 so that the node n41 becomes 1.1V under the assumption that Vcc is 1.8V and Vtn is 0.7V, and this voltage level is input to the gate G1 of the PMOS transistor 101.
또한 Vcc가 2.1V에서 2.6V 사이에서는 vref1과 vref2가 H로 되고 vref3이 L로 되어 vrefout2만 L로 되어 PMOS(409)를 턴온 시켜 노드(n41)는 Vcc가 2.5V일 때 1.1V가 된다. 그리고 나머지 vrefout1, 3은 H로 되어 PMOS(407, 411)를 오프 시킨다. Vcc가 2.6V 이상인 경우에는 마찬가지로 vrefout3이 L로 되어 PMOS(411)를 온 시켜 Vcc가 3.0V일 때 노드(n41)는 0.9V가 된다. 지금까지는 PMOS 트랜지스터(101)의 게이트에 인가되는 중간전압에 대해서만 기술하였으나, 본 회로의 전체적인 동작은 이하에서 도 6의 신호 파형도를 참조하여 설명하겠다.In addition, between Vcc of 2.1V and 2.6V, vref1 and vref2 become H, vref3 becomes L, and only vrefout2 becomes L so that PMOS 409 is turned on so that node n41 becomes 1.1V when Vcc is 2.5V. The remaining vrefout1 and 3 are set to H to turn off the PMOSs 407 and 411. Similarly, when Vcc is 2.6V or more, vrefout3 becomes L and the PMOS 411 is turned on, so that the node n41 becomes 0.9V when Vcc is 3.0V. Although only the intermediate voltage applied to the gate of the PMOS transistor 101 has been described so far, the overall operation of the circuit will be described with reference to the signal waveform diagram of FIG.
도 5는 본 발명에 의한 Vcc 레벨 검출 수단의 회로도이다. 도 5a에 도시된 회로는 전원전압 Vcc가 기준전압 2.6V 보다 크면 출력신호(vref)로서 하이 레벨을 출력하고, 전원전압 Vcc가 기준전압 2.6V 이하이면 출력신호(vref)로서 로우 레벨을 출력한다. 도 5a에 도시된 회로의 출력신호(vref)가 도 4의 vref3에 해당한다. 기준전압의 조정은 PMOS 트랜지스터(501, 503, 505)와 NMOS 트랜지스터(507, 509, 511)의 배선을 조금씩 변경하여 PMOS 트랜지스터와 NMOS 트랜지스터 사이의 상대적인 크기를 조정하므로써 이루어진다. 도 5b는 기준전압이 1.6V인 경우에 도 5a의 점선 부분을 대체하는 회로 구성으로서, 이 회로의 출력신호가 도 3의 vref1에 해당한다. 도 5c는 기준전압이 2.1V인 경우로서, 이 회로의 출력신호가 도 3의 vref2에 해당한다.5 is a circuit diagram of the Vcc level detecting means according to the present invention. The circuit shown in FIG. 5A outputs a high level as the output signal vref when the power supply voltage Vcc is greater than the reference voltage 2.6V, and outputs a low level as the output signal vref when the power supply voltage Vcc is below the reference voltage 2.6V. . The output signal vref of the circuit shown in FIG. 5A corresponds to vref3 of FIG. 4. The reference voltage is adjusted by changing the wirings of the PMOS transistors 501, 503, 505 and the NMOS transistors 507, 509, 511 little by little to adjust the relative sizes between the PMOS transistors and the NMOS transistors. 5B is a circuit configuration that replaces the dotted line portion of FIG. 5A when the reference voltage is 1.6V, and the output signal of this circuit corresponds to vref1 of FIG. 3. 5C shows a case where the reference voltage is 2.1V, and the output signal of this circuit corresponds to vref2 of FIG.
도 5a에 도시된 회로의 구체적인 동작을 설명하면, 먼저 제1 제어신호(Peq)가 입력에 의해 PMOS 트랜지스터(513)가 턴온 되며, PMOS 트랜지스터(515)와저항(517)에 의해 노드(n51)에 일정한 레벨의 전압이 걸린다. PMOS 트랜지스터(501, 503, 505)와 NMOS 트랜지스터(507, 509, 511)에 의해 형성된 논리 임계전압(logic Vt)에 의해 노드(n51)에 걸린 전압은 노드(n53)에 하이 또는 로우 레벨의 전압이 걸리도록 한다. 노드(n53)에 걸린 전압 레벨을 NAND(517, 519)로 고정하고 전원전압 레벨 검출신호(vref)라는 신호를 생성한다.Referring to the specific operation of the circuit illustrated in FIG. 5A, first, the PMOS transistor 513 is turned on by input of the first control signal Peq, and the node n51 is turned on by the PMOS transistor 515 and the resistor 517. Takes a certain level of voltage. The voltage applied to the node n51 by the logic threshold voltage logic Vt formed by the PMOS transistors 501, 503, and 505 and the NMOS transistors 507, 509, and 511 is a high or low level voltage at the node n53. To take this. The voltage level applied to the node n53 is fixed to the NANDs 517 and 519 to generate a signal called a power supply voltage level detection signal vref.
도 6은 제어신호를 생성하는 수단의 회로도로서, 도 2에 도시된 제어부(209) 내에 위치한다. 제2 제어신호(poe)를 입력으로 하고, 주로 RC 지연부(601, 603)를 이용하여 제3 제어신호(poeb1)를 생성한다.6 is a circuit diagram of a means for generating a control signal, which is located in the control unit 209 shown in FIG. The second control signal poe is input, and the third control signal poeb1 is mainly generated using the RC delay units 601 and 603.
먼저 제2 제어신호(poe)가 입력되면 노드(n61, n62)에는 도 6에 도시된 바와 같은 파형의 신호가 각각 나타나고, 이 두 신호에 대해 NAND 게이트(605)에서 NAND 논리 연산이 수행되므로써 노드(n63)에는 도 6에 도시된 바와 같이 제2 제어신호(poe)의 끝단을 검출하는 짧은 폭의 펄스가 나타난다. 노드(n63)에 나타나는 신호를 입력으로 하여 주로 RC 지연부(603)에서의 지연 동작에 의해 노드(n63)에 나타나는 신호를 조금 늘린 모양의 제3 제어신호(poeb1)를 생성한다.First, when the second control signal poe is input, the nodes of the waveforms as shown in FIG. 6 are displayed at the nodes n61 and n62, respectively, and the NAND logic operation is performed at the NAND gate 605 for the two signals. As shown in FIG. 6, a short width pulse for detecting the end of the second control signal poe is shown in (n63). The signal appearing at the node n63 is used as an input to generate a third control signal poeb1 which slightly increases the signal appearing at the node n63 due to the delay operation at the RC delay unit 603.
도 7은 본 발명에 의한 데이터 출력 버퍼에서의 신호 타이밍도이다. 도 4에 도시된 전체 데이터 출력 버퍼의 회로도를 함께 참조하면서 본 실시예에 의한 데이터 출력 버퍼의 전체의 동작을 설명한다. 예를 들어 Vcc는 3.0V이고, Vtn과 Vtp 모두 0.7V이며 하이 레벨의 셀 데이터를 2번 출력하는 것을 가정한다.7 is a signal timing diagram of a data output buffer according to the present invention. The overall operation of the data output buffer according to the present embodiment will be described with reference to the circuit diagram of the entire data output buffer shown in FIG. For example, it is assumed that Vcc is 3.0V, Vtn and Vtp are 0.7V, and the high-level cell data is output twice.
먼저 (t0∼t1)에서, peq 신호가 H로 되면서 NOR 게이트(413)의 출력이 L로 되면서 PMOS(415)을 열어 주어 노드(n41)의 전압 0.9V가 노드(n45)에 전달된다. 이때 poe 신호가 L 이므로 PMOS(417)와 NMOS(419)가 오프 되므로 노드(gd)와 노드(n45)는 분리(isolation)되고, 또한 노드(n45)의 전하는 NMOS(421)에 의해 Vcc로 가는 전류 경로가 막히기 그 상태를 그대로 유지한다. 이 구간동안 poe 신호에 의해 노드(gd)는 H로 된다.First, at (t0 to t1), the peq signal goes to H and the output of the NOR gate 413 goes to L to open the PMOS 415, so that the voltage 0.9V of the node n41 is transmitted to the node n45. At this time, since the poe signal is L, the PMOS 417 and the NMOS 419 are turned off, so the node gd and the node n45 are isolated, and the charge of the node n45 goes to Vcc by the NMOS 421. The current path remains blocked. During this period, the node gd becomes H by the poe signal.
다음 (t1∼t2)에서는 Peq 신호가 L로 되면서 NOR 게이트(413)의 출력이 H로 되어 PMOS(415)가 오프 되고, 노드(n45)는 0.9V를 그대로 유지한다. 또한 (t0∼t1)에서와 마찬가지로 노드(gd)와 노드(n45)가 분리되어 이전 상태를 그대로 유지한다.In the next (t1 to t2), the Peq signal becomes L, the output of the NOR gate 413 becomes H, the PMOS 415 is turned off, and the node n45 maintains 0.9V. As in (t0 to t1), the node gd and the node n45 are separated to maintain their previous state.
다음 (t2∼t3)에서는 poe 신호가 H로 되면서 인버터(423)의 출력이 H로 되어 NMOS(425, 427, 429)를 턴온 시키고, 또한 전송 게이트(417, 419)를 열어 주어 노드(gd)와 노드(n45)가 연결된다. 따라서 노드(gd)에 부착되어 있는 NMOS(425, 427, 429)의 온으로 노드(gd)와 노드(n45)가 GND로 된다. 노드(gd)의 커패시턴스가 노드(n45)의 노드 커패시턴스보다 작기 때문에 노드(gd)가 이전 시간 구간에서 Vcc이었다고 하더라도 그 시간에 충전된 전하량은 작으므로 NMOS(425, 427, 429)를 경유하여 GND로 빠르게 전하를 빼낼 수가 있다. 노드(n45)는 큰 커패시턴스를 가지고 있지만, 0.9V라는 작은 전압이 인가되어 있었으므로 작은 양의 전하로 충전되어 있어서 전송 게이트(417, 419)를 경유하여 방전되는 데에는 큰 시간이 걸리지 않는다. 따라서 노드(n45)를 빠르게 GND로 만들어 큰 사이즈의 PMOS(101)를 빠르게 구동할 수 있어 속도를 향상시키는 효과가 있다. 또한 이 PMOS(101)에 의해서는 NMOS(421)로 인해 Vcc까지 구동할 수 없고 (Vcc-Vtn)까지만 구동할 수 있으므로 작은 사이즈의 PMOS(431)를 출력단(dout)에 더 추가함으로써 출력전압을 Vcc까지 올려 준다.In the next (t2 to t3), the poe signal becomes H and the output of the inverter 423 becomes H, thereby turning on the NMOSs 425, 427, and 429, and opening the transfer gates 417 and 419 to the node gd. And node n45 are connected. Therefore, the nodes gd and n45 become GND by turning on the NMOSs 425, 427, and 429 attached to the node gd. Since the capacitance of node gd is less than the node capacitance of node n45, even if node gd was Vcc in the previous time interval, the amount of charge charged at that time is small, so GND via NMOS 425, 427, 429. Can quickly withdraw charge. The node n45 has a large capacitance, but since a small voltage of 0.9V has been applied, it is charged with a small amount of charge, so that it does not take much time to discharge through the transfer gates 417 and 419. Therefore, the node n45 is quickly made GND so that the large sized PMOS 101 can be driven quickly, thereby improving the speed. In addition, the PMOS 101 cannot drive up to Vcc due to the NMOS 421, and can only drive up to (Vcc-Vtn), so that the output voltage can be increased by adding a smaller PMOS 431 to the output dout. Raise up to Vcc.
다음 (t3∼t4)에서는 poe 신호가 L로 디스에이블 되는 구간이므로 이 구간에서는 전송 게이트(417, 419)에 의해 노드(gd)와 노드(n45)가 분리되고, poeb1의 H로써 PMOS(415)를 온 시켜서 노드(n45)를 0.9V로 충전시킨다. 그리고 노드(gd)는 poe 신호가 L로 되면서 PMOS(433)를 온 시켜서 H로 된다.In the next (t3 to t4), since the poe signal is disabled by L, in this period, the nodes gd and n45 are separated by the transmission gates 417 and 419, and the PMOS 415 is represented by H of poeb1. Turn on to charge node n45 to 0.9V. The node gd turns on the PMOS 433 by turning the poe signal to L and turns it to H.
다음 (t4∼t5)에서는 poeb1이 L로 되면서 노드(n45)가 노드(n41)와 분리되고, 나머지 노드(gd)는 이전 상태를 그대로 유지한다. 다음 t5 이후의 구간은 전술한 바와 동일하다.In the next (t4 to t5), the node n45 is separated from the node n41 as poeb1 becomes L, and the remaining node gd maintains the previous state. The period after the next t5 is the same as described above.
지금까지의 기재는 본 발명을 구체화하는 실시예에 관한 것으로서, 본 발명의 권리범위를 한정하려는 것은 아니다. 따라서 당업자들은 실시예에 관련하여 기술된 구성에 대해 다양한 변형이나 변경이 본 발명의 권리범위 안에서 이루어질 수 있음을 주목해야 한다. 본 발명의 권리범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.The description so far is directed to embodiments embodying the present invention, and is not intended to limit the scope of the present invention. Therefore, those skilled in the art should note that various modifications or changes to the configurations described in connection with the embodiments can be made within the scope of the present invention. The scope of the invention is defined in principle by the claims that follow.
전술한 바와 같은 본 발명에 의하면, 하이 레벨의 셀 데이터를 출력할 경우에 데이터를 출력하기 전에 큰 사이즈를 갖는 PMOS 트랜지스터의 게이트에 Vcc/2 보다 낮은 전압이 인가되도록 한다. 종래에는 PMOS 트랜지스터의 게이트 전압이 Vcc로부터 GND로 변동했으나, 본 발명에 의하면 Vcc보다 낮은 전압에서 GND로 변동하므로 PMOS 트랜지스터를 턴온 시키는 속도가 향상된다. 또한 높은 레벨의 Vcc나낮은 레벨의 Vcc에서도 하이 레벨의 데이터를 출력할 때 데이터 출력 전에 Vcc/2보다 낮은 전압이 PMOS 트랜지스터의 게이트에 인가되도록 하므로 넓은 범위의 Vcc에서도 고속 동작이 가능하다.According to the present invention as described above, when outputting high-level cell data, a voltage lower than Vcc / 2 is applied to the gate of the PMOS transistor having a large size before outputting the data. Conventionally, the gate voltage of the PMOS transistor varies from Vcc to GND. However, according to the present invention, the speed of turning on the PMOS transistor is improved since the voltage varies from Gcc to GND at a voltage lower than Vcc. When a high level data is output even at a high level Vcc or a low level Vcc, a voltage lower than Vcc / 2 is applied to the gate of the PMOS transistor before data output, thereby enabling high-speed operation even in a wide range of Vcc.
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Also Published As
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