KR100351450B1 - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

우수한 전기적 특성을 갖는 비휘발성 메모리 소자 및 그 제조방법에 대해 개시한다. 그 비휘발성 메모리 소자는, 반도체기판 위에 형성된 게이트절연막과, 게이트절연막 위에 형성된 플로팅 게이트와, 플로팅 게이트를 덮으며 (TaO)1-X(TiO)XN 으로 이루어진 유전체막, 그리고 유전체막 상부에 형성된 컨트롤 게이트를 구비하여, ONO 박막 및 Ta2O5박막을 이용한 소자보다 큰 충전용량을 얻을 수 있고, 공정을 단순화할 수 있다.

Description

비휘발성 메모리 소자 및 그 제조방법{Non-volatile memory device and method for fabricating the same}
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 특히 (TaO)1-X(TiO)XN 박막으로 이루어진 유전체막을 구비하여 우수한 전기적 특성을 갖는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리소자는 데이터 저장특성에 따라 크게 두 가지로 나눌 수 있다. 그 하나는, 주기적으로 데이터를 복원시켜 주어야 하는 DRAM(Dynamic Random Access Memory)과 같은 휘발성(volatile) 메모리 소자이고, 다른 하나는 주기적인 데이터 복원이 불필요한 SRAM 또는 플래쉬(flash)와 같은 비휘발성(Non-Volatile) 메모리 소자이다. 이 두 종류의 메모리 소자들은 각각 적용되는 분야에 필요한 장점을 가지고 있기 때문에 응용분야의 특성에 맞게 독립적으로 사용되고 있다.
비휘발성 메모리 소자의 일종인 플래쉬(flash) 메모리 소자의 경우, 최근 휴대용 전자제품 시장의 성장과 함께 그 수요가 점차 증가하고 있다.
플래쉬 메모리 소자의 셀 트랜지스터에 사용되고 있는 유전체막은 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)를 절연시킴과 동시에, 소정의 정전용량을 갖는 유전체층의 역할을 한다.
이러한 플래쉬 메모리 소자의 유전체막으로 주로 사용되고 있는 산화막/질화막/산화막(ONO) 유전체 박막은 차세대 플래쉬 메모리 제품에 필요한 정전용량을 확보하는데 한계를 보이고 있다. 즉, 과도하게 도핑된 폴리실리콘 위에 열산화 방법으로 성장된 산화막은, 플로팅 게이트의 고농도 인(P) 성분으로 인한 특성 저하와, 높은 결함밀도 그리고 도핑된 폴리실리콘막의 산화에 의해 야기되는 산화막 두께의불균일성 등으로 인해 두께를 감소시키는 것이 쉽지 않아 충분한 정전용량을 확보할 수 없는 문제점이 있다. 따라서, 256M 이상의 DRAM 제품에서 적용가능성이 큰 탄탈륨산화(Ta2O5) 박막을 플래쉬 메모리 소자의 유전체막으로 적용할 가능성이 커지고 있다.
그러나, 탄탈륨산화(Ta2O5) 막은 불안정한 화학양론비(stoichiometry)를 갖고 있기 때문에 탄탈륨(Ta)과 산소(O)의 조성비 차이에 기인한 치환형 탄탈륨 원자(vacancy atom)가 박막 내에 존재하게 된다. 탄탈륨산화(Ta2O5)막은 물질 자체의 불안정한 조성 때문에 그 박막 내에는 산소동공(oxygen vacancy) 상태의 치환형 탄탈륨(Ta) 원자가 항상 국부적으로 존재할 수밖에 없다. 따라서, 탄탈륨산화(Ta2O5) 고유의 불안정한 화학양론비를 안정화시켜 누설전류를 방지하려는 목적으로 박막 내에 잔존해 있는 치환형 탄탈륨(Ta) 원자를 산화시키기 위한 별도의 산화공정이 필요하다. 그리고, 박막 형성시 탄탈륨산화(Ta2O5)의 전구체(precursor)인 Ta(OC2H5)5의 유기물과 O2(또는 N2O) 가스의 반응으로 인해서 불순물인 탄소원자(C)와 탄소화합물(CH4, C2H4등), 및 물(H2O)도 함께 존재하게 된다. 결국, 탄탈륨산화(Ta2O5) 박막 내에 불순물로 존재하는 탄소원자, 이온과 라디칼(radical)로 인해 셀 트랜지스터의 플로팅 게이트로부터의 유전체막을 통한 누설전류가 증가하게 되고, 유전특성이 열화되는 문제를 내포하고 있다.
이상과 같은 이유로 인해 탄탈륨산화(Ta2O5) 박막이 비휘발성 메모리 소자인플래쉬 메모리 소자의 셀 트랜지스터의 유전체막으로 적용되지 못하고 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 우수한 전기적 특성을 갖는 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명의 다른 목적은 상기한 우수한 특성을 갖는 비휘발성 메모리 소자의 적합한 제조방법을 제공하는 데 있다.
도 1은 전하 저장전극인 플로팅 게이트용 도전층을 형성하는 단계를 나타낸 단면도,
도 2는 플로팅 게이트용 도전층의 표면을 질화시키는 단계를 나타낸 단면도,
도 3은 표면화학반응을 통해 비정질 (TaO)1-X(TiO)XN 박막을 형성하는 단계를 나타낸 단면도,
도 4는 컨트롤 게이트를 형성하는 단계를 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 반도체기판 5: 게이트절연막
10: 플로팅 게이트용 도전층 15: HSG 실리콘층
20: 유전체막 25: 컨트롤 게이트
상기 목적을 달성하기 위하여 본 발명은 비휘발성 메모리장치의 셀 게이트전극 제조방법에 있어서, 반도체기판 위에 형성된 게이트절연막과, 게이트절연막 위에 형성된 플로팅 게이트와, 플로팅 게이트를 덮으며, (TaO)1-X(TiO)XN으로 이루어진 유전체막과, 유전체막 상부에 형성된 컨트롤 게이트를 구비하는 것을 특징으로 한다.
본 발명의 비휘발성 메모리 소자에 있어서, 상기 유전체막의 Ti와 Ta의 몰 비는 0.01 ∼ 1.0 : 1인 것이 바람직하다. 그리고, 플로팅 게이트는 스택 구조, 원통형 구조 또는 이중 이상의 원통형 구조이거나, 상기한 구조의 폴리실리콘층과, 폴리실리콘층의 표면에 형성된 HSG 실리콘층으로 이루어질 수도 있다.
그리고, 상기 플로팅 게이트 또는 컨트롤 게이트는 도핑된 폴리실리콘, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2와 Pt으로 이루어진 그룹에서 선택된 어느 하나로 형성된다. 특히, 컨트롤 게이트는 TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2와 Pt으로 이루어진 그룹에서 선택된 어느 하나와, 폴리실리콘이 적층된 구조로 형성될 수도 있다.
상기 다른 목적을 달성하기 위하여 본 발명의 비휘발성 메모리 소자의 제조방법은 반도체기판 위에 게이트절연막을 형성하는 단계와, 게이트절연막 위에 플로팅 게이트용 도전층을 형성하는 단계와, 플로팅 게이트용 도전층 위에, (TaO)1-X(TiO)XN 박막을 증착하여 유전체막을 형성하는 단계와, 유전체막 위에 컨트롤 게이트용 도전층을 형성하는 단계, 및 컨트롤 게이트용 도전층, 유전체막 및 플로팅 게이트용 도전층을 차례로 패터닝하는 단계를 포함한다.
본 발명의 비휘발성 메모리 소자의 제조방법에 있어서, 상기 유전체막은 탄탈륨 에틸레이트를 전구체로 사용하여 형성하고, 유전체막을 형성하기 전에, 플로팅 게이트용 도전층 위에 저유전 산화막이 형성되는 것을 방지하기 위하여, 플로팅 게이트용 도전층의 표면을 질화시키는 단계를 더 포함하는 것이 바람직하다. 이 때, 플로팅 게이트용 도전층을 질화시키는 단계는 인시튜(in-situ) 또는 엑스시튜(ex-situ)로 300∼600℃, NH3또는 N2/H2분위기에서 1∼5분동안 플라즈마를 이용한 질화처리 공정을 실시하거나, 급속 열처리공정(rapid thermal process:RTP)을 이용하여 600∼950℃, NH3분위기에서 어닐링하여 질화처리 공정을 실시한다.또는 전기로(furnace)를 이용하여 인시튜 또는 엑스시튜에서 500∼1000℃, NH3분위기에서 질화시킬 수 있다.
그리고, 상기 유전체막을 형성하기 전에, 인시튜 또는 엑스시튜로, 상기 플로팅 게이트용 도전층의 표면에 형성된 자연산화막을 제거하는 단계를 더 구비할 수 있으며, 이 자연산화막을 제거하는 단계 전 또는 후에, 플로팅 게이트용 도전층의 표면을 세정하거나 균일성을 향상시키기 위하여, NH4OH 용액 또는 H2SO4용액을 이용하여 표면처리하는 단계를 더 구비할 수도 있다.
그리고, 상기 (TaO)1-X(TiO)XN (0.01 ≤ x ≤0.09) 박막에 있어서 Ti과 Ta의 몰 조성비가 0.01 ∼ 1.0 : 1이 되도록 화학기상증착법으로 증착하는 것이 바람직하다.
또한, 상기 (TaO)1-X(TiO)XN 증착시 Ta 화학증기는 유량 조절기를 통해 증발기로 공급되는 일정량의 Ta(OC2H5)5용액을 140∼200℃에서 증발시켜 얻는다. Ti 성분의 화학증기는 Ti[OCH(CH3)2〕4용액을 유량 조절기를 통해 증발기로 공급한 다음, 일정량을 200∼ 300℃에서 증발시켜 얻는다. 상기 (TaO)1-X(TiO)XN 증착시 Ti 성분의 화학증기를 얻기 위해서 TiCl4, TDMAT, 또는 TDEAT 전구체를 사용하는 것이 바람직하다.
또한, 상기 (TaO)1-X(TiO)XN 증착시 Ti/Ta=0.01∼1.0의 몰 비로 반응가스 NH3와 O2가스량을 10sccm∼1000sccm내에서 정량 공급하여 저압 화학기상증착 챔버 내에서 표면반응시킨다.
상기 유전체막을 형성하는 단계 후에, 인시튜(in-situ) 또는 엑스시튜( ex-situ)로 상기 유전체막의 표면을 열처리하여, 탄소화합물과 같은 유전체막 내 불순물을 제거하면서 유전체막의 결정화를 유도하는 단계를 더 구비한다. 이때 열처리 공정은 전기로 또는 급속열처리 공정을 사용하되, 650∼950℃에서 N2O, O2또는 N2분위기에서 진행한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1 내지 도 4는 본 발명에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정순서도로서, 이를 참조하면 본 발명의 비휘발성 메모리 소자의 셀 게이트전극 제조방법은 다음과 같다.
먼저, 도 1은 전하 저장전극인 플로팅 게이트용 도전층(10)을 형성하는 단계를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 반도체기판(1) 위에 얇은 산화막을 성장시켜 게이트절연막(5)을 형성한다. 그리고, 이 게이트절연막(5) 위에, 예를 들어 저압 화학기상증착(low pressure chemical vapor deposition)법을 이용하여 도핑된 폴리실리콘막을 증착하여 플로팅 게이트용 도전층(10)을 형성한다.
상기 플로팅 게이트용 도전층(10)은 도핑된 폴리실리콘막 외에, TiN, TaN,W, WN, WSi, Ru, RuO2, Ir, IrO2및 Pt과 같은 금속으로 이루어진 그룹에서 선택된 어느 또는 하나로 형성하거나, 상기 금속막과 폴리실리콘막의 적층 구조로 형성할 수도 있다. 그리고, 셀 트랜지스터의 충전용량을 증가시키기 위하여, 이렇게 하여 형성된 플로팅 게이트용 도전층(10) 위에, 도시된 바와 같이, 통상의 잘 알려진 방법으로 반구 모양의 그레인(Hemi Spherical Grain; HSG) 형상의 폴리실리콘층(15)을 형성할 수도 있다. 또한, 상기 게이트용 도전층(10)을 이중 스택(stack) 구조나, 원통형 또는 이중 원통형 구조 등 셀 트랜지스터의 충전용량을 증가시키기 위하여 3차원 구조로 형성할 수도 있다.
그 다음, 도 2에 도시된 바와 같이, 후속 유전체막 증착 및 열공정시 플로팅 게이트를 형성하기 위한 도핑된 폴리실리콘막(10,15)과 유전체막의 계면에서 저유전 산화막(SiO2)이 형성되는 것을 방지하기 위하여, 유전체막 증착 직전에 인시튜(in-situ) 또는 엑스시튜(ex-situ) 상태로 다음과 같은 여러 가지 방법을 사용하여 상기 도피된 폴리실리콘막(10+15)의 표면을 질화시킨다. 첫 번째 방법으로, 300 ∼600℃의 온도, 암모니아(NH3) 가스 또는 N2/H2분위기에서 1분 내지 5분 동안 플라즈마를 방전시켜 상기 플로팅 게이트용 도전층(10) 및 HSG 폴리실리콘층(15)의 표면을 질화(nitridation)시킨다. 둘째, 급속열처리(Rapid Thermal Process; RTP) 공정을 이용하여 650 ∼ 950℃의 온도와 NH3분위기에서 어닐링하여 질화시킨 다음, 인시튜(in-situ) 또는 엑스시튜(ex-situ)로 유전체막을 증착한다. 셋째, 플라즈마 또는 RTP를 이용하는 대신에 전기로(furnace)를 이용하여 500 ∼ 1000℃의 온도와NH3분위기에서 질화시킨다.
또한, 상기 폴리실리콘막의 표면을 질화시키는 공정 전에, 플로팅 게이트용 도전층을 형성한 다음 인시튜(in-situ) 또는 엑스시튜(ex-situ)로 불산(HF) 증기 또는 불산 용액을 사용하여 자연산화막을 제거하는 공정을 추가할 수도 있다. 또한, 이러한 HF를 이용한 표면 처리 전 또는 후에, 계면을 세정하거나 균일성을 향상시키기 위하여 NH4OH 용액 또는 H2SO4용액 등의 화합물을 사용하여 계면을 처리하는 공정을 추가할 수도 있다. 이때, 플로팅 게이트용 도전층의 산화저항층을 증가시키기 위해 플라즈마 또는 RTP를 이용하여 NH3또는 N2/H2분위기에서 플로팅 게이트용 도전층의 표면을 300 ∼950℃ 온도에서 질화시키거나, NO2또는 O2분위기에서 열처리하여 댕글링 본드(dangling bond)에 기인한 구조적 결함 또는 구조적 불균일성을 개선하여 누설전류 특성을 향상시킬 수도 있다.
도 3은 표면화학반응을 통해 비정질 (TaO)1-X(TiO)XN 박막(20)을 형성하는 단계를 나타내는 단면도로서, 저압 화학기상증착 챔버에서 기상반응(gas phase reaction)을 억제시키면서 비정질의 (TaO)1-X(TiO)XN (0.01 ≤ x ≤0.09) 박막(20)을, 다음과 같은 화학증기를 사용하여 적절한 두께, 예를 들어 150Å 미만의 두께로 증착한다.
먼저, 탄탈륨(Ta) 성분의 화학증기는 MFC(Mass Flow Controller)와 같은 유량조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 탄탈륨에틸레이트(Ta(OC2H5)5) 용액을 140 ∼ 200℃ 정도의 온도범위 내에서 증발시켜 얻는다.
그리고, 티타늄(Ti) 성분의 화학증기는 티타늄 이소프로필레이트(Ti〔OCH(CH3)2〕4)와 같은 티타늄 화합물을 유량 조절기를 통해 증발기로 공급한 다음, 일정량을 200 ∼ 300℃ 정도의 온도범위 내에서 증발시켜 얻는다. 상기 Ti 성분의 화학증기는 티타늄 테트라클로라이드(TiCl4)를 비롯한 TDMAT(tetrakis- dimethylamido -Ti) 또는 TDMEAT(tetrakis-diethylamodo-Ti) 화합물들을 전구체로 사용하여 얻을 수도 있다.
이와 같은 방법으로 얻어진 화학증기를 Ti/Ta=0.01∼1.0의 몰 비(mole ratio)로 반응가스인 암모니아(NH3) 가스와 산소(O2) 가스량을 10sccm∼1000sccm 범위 내에서 정량 공급하여 저압 화학기상증착 챔버 내에서 표면반응시키면 (TaO)1-X(TiO)XN 박막을 얻을 수 있다.
그 다음, 도 4에 도시된 바와 같이, 비정질의 (TaO)1-X(TiO)XN 박막(20) 속에 반응부산물로 남아 있는 탄소화합물과 같은 불순물을 제거하고, 결정화를 유도하여 유전율을 증가시키기 위하여, 전기로(furnace)를 이용하여 650 ∼ 950℃ 정도의 온도에서 N2O(O2또는 N2) 분위기에서 5 ∼ 30분 정도 열처리한다.
다음, 결정화된 (TaO)1-X(TiO)XN 유전체막(20) 위에 도핑된 폴리실리콘을 증착하여 컨트롤 게이트용 도전층(25)을 형성한다. 상기 컨트롤 게이트용 도전층(25)은 도핑된 폴리실리콘막 외에, TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2및 Pt과 같은 금속으로 이루어진 그룹에서 선택된 어느 또는 하나로 형성하거나, 상기 금속막을 100 ∼600Å 정도 증착하고, 그 위에 후속 열공정에 의한 캐패시터의 전기적 특성 열화를 방지하기 위한 완충층(buffer layer)으로 폴리실리콘막을 적층할 수도 있다. 그리고, 상기 금속막들은 LP-CVD 방법 외에도, PE-CVD, RF 마그네틱 스퍼터링 등의 방법으로 증착할 수 있다.
다음에, 통상의 사진식각 공정을 이용하여 상기 컨트롤 게이트용 도전층(25), (TaO)1-X(TiO)XN 박막(20) 및 플로팅 게이트용 도전층을 차례로 패터닝하여 플로팅 게이트(10,15), 유전체막(20) 및 컨트롤 게이트(25)로 이루어진 셀 게이트전극을 완성한다.
상기한 바와 같이 본 발명에 따르면, 유전상수(ε)가 40 이상으로 유전율이 높은 (TaO)1-X(TiO)XN 박막을 얻을 수 있기 때문에, 종래의 ONO 박막(ε=4∼5) 및 Ta2O5박막(ε=25)을 이용한 소자보다 큰 충전용량을 얻을 수 있다. 또한, (TaO)1-X(TiO)XN 박막의 유전율이 크기 때문에 전하 저장전극의 면적을 증가시키기 위해 복잡한 3차원 구조를 사용할 필요가 없다. 즉, 전하 저장전극을 간단한 스택(stack) 구조로 하더라도 충분한 충전용량을 얻을 수가 있으며, 이로 인해 단위 공정의 수가 줄어들고 공정시간이 짧아져 생산원가를 절감할 수 있다. 그리고, 구조적으로 안정된 정방정계(tetragonal system)의 격자구조를 가지고 있는 산화티타늄(TiO2)이 공유결합되어 있기 때문에 탄탈륨산화(Ta2O5) 자체로 존재하는 경우에 비해 기계적, 전기적 강도가 우수하고, 구조적으로도 안정되어 있어 외부로부터 인가되는 전기적 충격에도 강할 뿐 아니라, 누설전류 발생수준도 낮아 탄탈륨산화(Ta2O5) 박막을 사용하는 셀 트랜지스터보다 우수한 전기적 특성을 얻을 수 있다.
상술한 본 발명에 의한 비휘발성 메모리 소자 및 그 제조방법에 의하면, 셀게이트전극내에서 (TaO)1-X(TiO)XN 박막을 유전체막으로 사용함으로써 고집적화에 따른 단위 셀 면적의 감소에도 불구하고 비휘발성 메모리 소자의 차세대 제품에서 요구하는 충전용량을 충분히 얻을 수 있다.
또한, 본 발명에서와 같은 (TaO)1-X(TiO)XN 유전체막을 갖는 플래쉬 메모리 소자의 셀 트랜지스터는 탄탈륨산화(Ta2O5) 박막에서처럼 유전체막의 화학양론비 때문에 생기는 산소동공과 탄소 불순물로 인해 누설전류의 수준(level)이 높은 문제점을 해결할 수 있다. 또한, 이와 같은 문제를 개선하기 위해 탄탈륨산화(Ta2O5) 박막 증착 전처리 공정으로 실시하고 있는 급속열처리(Rapid Thermal Annealing; RTA) 공정 및 유전체막 증착 이후의 다단계 저온산화공정과 같은 복잡한 열처리 공정이 필요 없기 때문에 원가절감 및 생산성 측면에서 볼 때 매우 경제적이다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (23)

  1. 비휘발성 메모리장치의 셀 게이트전극 제조방법에 있어서,
    반도체기판 위에 형성된 게이트절연막;
    상기 게이트절연막 위에 형성된 플로팅 게이트;
    상기 플로팅 게이트를 덮으며, (TaO)1-X(TiO)XN으로 이루어진 유전체막; 및
    상기 유전체막 상부에 형성된 컨트롤 게이트를 구비하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1항에 있어서, 상기 유전체막의 Ti와 Ta의 몰 비가 0.01 ∼ 1.0 : 1인 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1항에 있어서, 상기 플로팅 게이트는 스택 구조, 원통형 구조 또는 이중 이상의 원통형 구조인 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1항에 있어서, 상기 플로팅 게이트는 스택 구조, 원통형 구조 또는 이중 이상의 원통형 구조의 폴리실리콘층과, 상기 폴리실리콘층의 표면에 형성된 HSG 실리콘층을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 1항에 있어서, 상기 플로팅 게이트 또는 컨트롤 게이트는 도핑된 폴리실리콘으로 이루어진 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 1항에 있어서, 상기 플로팅 게이트 또는 컨트롤 게이트는 TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2와 Pt으로 이루어진 그룹에서 선택된 어느 하나로 이루어진 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 5항에 있어서, 상기 컨트롤 게이트는,
    TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2와 Pt으로 이루어진 그룹에서 선택된 어느 하나와, 폴리실리콘이 적층된 구조로 이루어진 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 반도체기판 위에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 위에 플로팅 게이트용 도전층을 형성하는 단계;
    상기 플로팅 게이트용 도전층 위에, (TaO)1-X(TiO)XN을 증착하여 유전체막을 형성하는 단계;
    상기 유전체막 위에 컨트롤 게이트용 도전층을 형성하는 단계; 및
    상기 컨트롤 게이트용 도전층, 유전체막 및 플로팅 게이트용 도전층을 차례로 패터닝하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  9. 제 8항에 있어서, 상기 유전체막은 탄탈륨 에틸레이트를 전구체로 사용하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  10. 제 8항에 있어서, 상기 유전체막을 형성하기 전에,
    상기 플로팅 게이트용 도전층 위에 저유전 산화막이 형성되는 것을 방지하기 위하여 상기 플로팅 게이트용 도전층의 표면을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  11. 제 10항에 있어서, 상기 플로팅 게이트용 도전층을 질화시키는 단계는,
    인시튜 또는 엑스시튜로 300∼600℃, NH3또는 N2/H2분위기에서 1∼5분동안 플라즈마를 이용한 질화처리 공정을 실시하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  12. 제 11항에 있어서, 상기 플로팅 게이트용 도전층을 질화시키는 단계는,
    급속 열처리공정을 이용하여 600∼950℃, NH3분위기에서 어닐링하여 질화처리 공정을 실시하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  13. 제 11항에 있어서, 상기 플로팅 게이트용 도전층을 질화시키는 단계는,
    전기로를 이용하여 인시튜 또는 엑스시튜에서 500∼1000℃, NH3분위기에서 질화시키는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  14. 제 8항에 있어서, 상기 유전체막을 형성하기 전에,
    인시튜 또는 엑스시튜로, 상기 플로팅 게이트용 도전층의 표면에 형성된 자연산화막을 제거하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  15. 제 14항에 있어서, 상기 플로팅 게이트용 도전층 표면에 형성된 자연산화막을 제거하는 단계 전 또는 후에,
    상기 플로팅 게이트용 도전층의 표면을 세정하거나 균일성을 향상시키기 위하여, NH4OH 용액 또는 H2SO4용액을 이용하여 표면처리하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  16. 제 8항에 있어서, 상기 (TaO)1-X(TiO)XN (0.01 ≤ x ≤0.09) 박막의 Ti과 Ta의 몰 조성비가 0.01 ∼ 1.0 : 1이 되도록 화학기상증착법으로 증착하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  17. 제 8항에 있어서, 상기 (TaO)1-X(TiO)XN 증착시 Ta 화학증기는 유량 조절기를 통해 증발기로 공급되는 일정량의 Ta(OC2H5)5용액을 140∼200℃에서 증발시켜 얻는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  18. 제 8항에 있어서, 상기 (TaO)1-X(TiO)XN 증착시 Ti 성분의 화학증기는Ti[OCH(CH3)2〕4용액을 유량 조절기를 통해 증발기로 공급한 다음, 일정량을 200∼ 300℃에서 증발시켜 얻는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  19. 제 8항 또는 제 18항에 있어서, 상기 (TaO)1-X(TiO)XN 증착시 Ti 성분의 화학증기를 얻기 위해서 TiCl4, TDMAT, 또는 TDEAT 전구체를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  20. 제 8항에 있어서, 상기 (TaO)1-X(TiO)XN 증착시 Ti/Ta=0.01∼1.0의 몰 비로 반응가스 NH3와 O2가스량을 10sccm∼1000sccm내에서 정량 공급하여 저압 화학기상증착 챔버 내에서 표면반응시키는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  21. 제 8항에 있어서, 상기 유전체막을 형성하는 단계 후에, 인시튜 또는 엑스시튜로 상기 유전체막의 표면을 열처리하여, 탄소화합물과 같은 유전체막 내 불순물을 제거하면서 유전체막의 결정화를 유도하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  22. 제 21항에 있어서, 상기 열처리 단계는 전기로 또는 급속열처리 공정을 사용하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  23. 제 21항에 있어서, 상기 열처리시 650∼950℃에서 N2O, O2또는 N2분위기에서 진행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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