KR100336779B1 - Fabrication method of making a gate insulation film for semiconductor devices - Google Patents
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Abstract
본발명은 스마트 파워 소자와 같이, 전기적 특성이 다른 소자들을 하나의 반도체 기판에 집적한 회로 소자의 게이트 절연막 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a gate insulating film of a circuit device in which devices having different electrical characteristics, such as smart power devices, are integrated on a single semiconductor substrate.
본발명의 반도체 소자의 게이트 절연막 형성방법은 제1영역과 제2영역으로 구성되는 반도체 기판의 상면에 제1두께의 제1 게이트 절연막을 형성하는 공정과, 상기 제1영역의 상기 제1 게이트 절연막 상면에 산화방지 마스크 패턴을 형성하는 공정과, 상기 제2영역의 상기 제1게이트 절연막위에 제2두께의 제2게이트 절연막을 형성하는 공정과; 상기 산화방지 마스크 패턴을 제거하는 공정을 포함한다.A method of forming a gate insulating film of a semiconductor device of the present invention comprises the steps of forming a first gate insulating film having a first thickness on the upper surface of a semiconductor substrate comprising a first region and a second region, and the first gate insulating film of the first region Forming an anti-oxidation mask pattern on the upper surface, and forming a second gate insulating film of a second thickness on the first gate insulating film of the second region; And removing the anti-oxidation mask pattern.
본발명에 의하면, 종래 게이트 절연막 형성공정에서 문제가 되었던 반도체 기판의 표면 손상문제를 해결할 수 있고, 또한 동일한 반도체 기판상면에 부분적으로 게이트 절연막을 형성함에 있어서 그 두께를 정확하게 제어할 수 있는 잇점이 있다.According to the present invention, it is possible to solve the problem of surface damage of the semiconductor substrate, which has been a problem in the conventional gate insulating film forming process, and to control the thickness accurately in forming the gate insulating film partially on the same semiconductor substrate. .
Description
본발명은 반도체 소자에 관한 것으로, 특히 스마트 집적회로 소자의 게이트 산화막 형성방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a method of forming a gate oxide film of a smart integrated circuit device.
제어기능과 구동 기능을 하나의 칩내에 통합한(combined) 집적회로를 스마트 파워(smart power) 소자라고 부른다. 스마트 파워 소자의 출력단은 약 15~80V의 높은전압에서 동작하는 고전압(high power) 트랜지스터(이하, 고전압 소자라 함)로 구성되는 반면, 로직부는 약 5V 이하의 낮은 전압에서 동작하는 일반적인(normal) 트랜지스터(이하, 저전압 소자라 함)로 구성된다. 스마트 파워 소자들은 액정표시장치(LCD ; liquid crystal display)와 같은 표시장치(display), HDTV(high definition TV)등을 구동하는데 주로 이용 된다.An integrated circuit that combines control and drive functions into one chip is called a smart power device. The output stage of the smart power device is composed of a high power transistor (hereinafter referred to as a high voltage device) that operates at a high voltage of about 15 to 80V, while the logic unit is normally operated at a low voltage of about 5V or less. It consists of a transistor (hereinafter referred to as a low voltage element). Smart power devices are mainly used to drive displays such as liquid crystal displays (LCDs), high definition TVs (HDTVs), and the like.
따라서, 고전압 소자와 저전압 소자는 그 구조 및 제조방법이 다르다. 여러 가지 점에서 차이가 있으나 그중에 게이트 절연막의 두께도 다르다. 즉, 고전압 소자의 경우, 게이트 전극에 전압을 인가할 때 고전압이 인가되므로, 게이트 절연막이 얇으면 파괴될 수 있다. 따라서 고인가전압에 견디도록 하기 위해, 고전압 소자의 게이트 절연막 두께는 저전압 소자의 게이트 절연막 보다 두껍게 형성한다. 예를들면 상용되고 있는 스마트 집적회로 소자에 있어서 고전압 소자의 게이트 절연막의 두께는 현재 일반적으로 약 400Å정도의 두께로 형성되고, 저전압 소자의 게이트 절연막의 두께는 약 200Å정도가 된다. 따라서, 고전압 소자의 게이트 절연막과 저전압소자의 게이트 절연막을 동시에 형성할 수 없다.Therefore, the high voltage element and the low voltage element have different structures and manufacturing methods. Although there are differences in various points, the thickness of the gate insulating film is also different. That is, in the case of a high voltage device, since a high voltage is applied when a voltage is applied to the gate electrode, it may be destroyed when the gate insulating film is thin. Therefore, in order to withstand the high applied voltage, the gate insulating film thickness of the high voltage device is formed thicker than that of the low voltage device. For example, the thickness of the gate insulating film of the high-voltage device is generally about 400 kW in the conventional smart integrated circuit device, and the thickness of the gate insulating film of the low-voltage device is about 200 kW. Therefore, the gate insulating film of the high voltage element and the gate insulating film of the low voltage element cannot be simultaneously formed.
종래 스마트 집적회로 소자의 게이트 절연막 제조방법을 도1a 내지 도1c를 참조하여 설명하면 다음과 같다.A method of manufacturing a gate insulating film of a conventional smart integrated circuit device will now be described with reference to FIGS. 1A to 1C.
먼저, 도1a와 같이 반도체 기판(100) 즉 웨이퍼(100)의 상면 전체에 300Å정도의 제1 절연막(일반적으로 열산화법으로 형성한 이산화실리콘 산화막이 주로 이용됨)(110)을 형성한다. 도1a에서 상기 반도체 기판(100)은 저전압 소자 제조영역(100a)과 고전압 소자 제조영역(100b)이 구분되어 도시되어 있고, 저전압 소자 제조영역(100a)과 고전압 소자 제조영역(100b) 사이에는 소자분리영역(100c)이 도시되어 있다. 또 상기 반도체 기판(100)의 소정 깊이에는 절연막(100d)이 형성되어 있어서 소자 분리 특성을 양호하게 하는 역할을 한다.First, as shown in FIG. 1A, a first insulating film (generally, a silicon dioxide oxide film mainly formed by a thermal oxidation method) 110 of about 300 Å is formed on the entire upper surface of the semiconductor substrate 100, that is, the wafer 100. In FIG. 1A, the semiconductor substrate 100 is divided into a low voltage device manufacturing region 100a and a high voltage device manufacturing region 100b, and a device is disposed between the low voltage device manufacturing region 100a and the high voltage device manufacturing region 100b. Separation region 100c is shown. In addition, an insulating film 100d is formed at a predetermined depth of the semiconductor substrate 100 to improve device isolation characteristics.
상기 도1a의 도면은 스마트 집적회로 소자를 개략적으로 설명하기 위한 구조로서 실제의 구조 및 치수를 그대로 도시하고 있는 것은 아니다. 또, 상기 고전압 소자 영역(100b)내에는 불순물 웰(101)(102)이 형성되어 있는 것을 볼 수 있다.1A is a structure for schematically describing a smart integrated circuit device, and does not show actual structure and dimensions as it is. In addition, it can be seen that the impurity wells 101 and 102 are formed in the high voltage device region 100b.
다음으로, 도1b에 도시되어 있는 바와 같이, 상기 고전압 소자 영역(100b)과 소자분리영역(100c)의 상기 제1 절연막(11) 상면에 포토레지스트막 패턴(111)을 형성한 다음, 상기 저전압소자 영역(100a) 상면의 제1절연막(110)을 습식식각법을 이용하여 제거한다. 다음으로, 상기 포토레지스트막 패턴(111)을 제거한다.Next, as shown in FIG. 1B, a photoresist film pattern 111 is formed on the upper surface of the first insulating film 11 of the high voltage device region 100b and the device isolation region 100c, and then the low voltage. The first insulating layer 110 on the upper surface of the device region 100a is removed using a wet etching method. Next, the photoresist film pattern 111 is removed.
다음으로, 도1b의 구조 상면 전체에 제2절연막(112)을 형성하여 도1c와 같이 스마트 집적회로 소자의 게이트 절연막의 제조를 완료한다. 상기 제2절연막(112)은 열산화법으로 형성한 이산화 실리콘막이다. 상기 제2절연막(112)의 두께는 저전압 소자 영역(100a)의 상면에서는 약 200Å정도로 형성이 된다. 한편 같은 시간동안 같은 환경에서 제2절연막을 형성함에도 불구하고, 고전압 소자 영역(100b)에는 약 100Å정도 두께의 제2절연막(112)이 형성된다. 결과적으로 고전압 소자 영역(100b)의 상면에는 제1절연막(110)이 200Å, 제2절연막(112)이 100Å으로 300Å두께의 절연막이 형성된다. 그와 같이 되는 이유는, 고전압 소자 영역(100b)에 형성되어 있는 제1절연막(110)이 실리콘 기판의 산화를 방해하여 산화막의 성장속도가 느려졌기 때문이다.Next, the second insulating film 112 is formed on the entire upper surface of the structure of FIG. 1B to complete the manufacture of the gate insulating film of the smart integrated circuit device as shown in FIG. 1C. The second insulating film 112 is a silicon dioxide film formed by a thermal oxidation method. The thickness of the second insulating layer 112 is formed to about 200 kW on the upper surface of the low voltage device region 100a. On the other hand, although the second insulating film is formed in the same environment for the same time, the second insulating film 112 having a thickness of about 100 kV is formed in the high voltage device region 100b. As a result, an insulating film having a thickness of 300 kV is formed on the upper surface of the high voltage element region 100b with 200 kV of the first insulating film 110 and 100 kV of the second insulating film 112. The reason for this is because the first insulating film 110 formed in the high voltage element region 100b interferes with the oxidation of the silicon substrate and the growth rate of the oxide film is slowed down.
도1c와 같이 게이트절연막의 제조가 완료되면 그 상면에 게이트 전극의 형성등 고전압 소자 및 저전압 소자의 제조공정이 이어지지만, 본발명의 주제와 벗어나므로 설명을 생략한다.When manufacturing of the gate insulating film is completed as shown in FIG. 1C, the manufacturing process of the high voltage device and the low voltage device, such as the formation of the gate electrode, is continued on the upper surface thereof.
그러나, 상기와 같은 종래 스마트 집적회로 소자의 게이트 절연막 형성방법은 다음과 같은 문제점이 있었다. 첫째, 제1 게이트 절연막 형성후, 저전압 소자 영역 상면의 게이트 절연막을 습식식각하여 제거하는 과정에서, 저전압 소자의 액티브 영역의 반도체 기판의 상면의 손상으로 인한 소자의 특성저하의 문제점이 있다. 둘째, 제2 게이트 절연막 형성공정에서, 고전압 소자 영역의 상면에 제1 게이트 절연막이 형성되어 있는 상태에서 제2 게이트 절연막을 형성하므로, 고전압 소자 영역의 게이트 절연막의 두께를 조절하기가 어렵다는 문제점이 있었다.However, the gate insulating film forming method of the conventional smart integrated circuit device as described above has the following problems. First, after forming the first gate insulating layer, in the process of wet etching and removing the gate insulating layer on the upper surface of the low voltage device region, there is a problem of deterioration of device characteristics due to damage of the upper surface of the semiconductor substrate in the active region of the low voltage device region. Second, in the second gate insulating film forming process, since the second gate insulating film is formed in the state where the first gate insulating film is formed on the upper surface of the high voltage device region, it is difficult to control the thickness of the gate insulating film in the high voltage device region. .
본발명은 상기와 같은 문제점에 비추어 안출된 것으로, 저전압 소자 영역의 액티브 영역의 반도체 기판 손상을 방지하고, 게이트 절연막 두께의 조절이 용이한 스마트 집적회로 소자의 게이트 절연막 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and the object of the present invention is to provide a method for manufacturing a gate insulating film of a smart integrated circuit device, which prevents damage to a semiconductor substrate in an active region of a low voltage device region and easily adjusts a gate insulating film thickness. have.
본발명의 목적을 달성하기 위하여, 제1영역과 제2영역으로 구성되는 반도체 기판을 준비하는 공정과; 상기 반도체 기판 전면에 제1두께를 갖는 제1 게이트 절연막을 형성하는 공정과; 상기 제1영역 상면에만 산화방지 마스크 패턴을 형성하는 공정과;In order to achieve the object of the present invention, a process for preparing a semiconductor substrate comprising a first region and a second region; Forming a first gate insulating film having a first thickness on an entire surface of the semiconductor substrate; Forming an anti-oxidation mask pattern only on an upper surface of the first region;
상기 제2 영역의 상기 제1 게이트 절연막 상면에 제2 두께를 갖는 제2 게이트 절연막을 형성하는 공정을 포함하는 반도체 소자의 게이트 절연막 형성방법을 제공한다.A method of forming a gate insulating film of a semiconductor device, the method including forming a second gate insulating film having a second thickness on an upper surface of the first gate insulating film of the second region.
도1a 내지 도1c는 종래 반도체 소자의 게이트 절연막 제조방법의 순서를 도시한 것이다.1A to 1C show a procedure of a method of manufacturing a gate insulating film of a conventional semiconductor device.
도2a 내지 도2e는 본발명에 따른 반도체 소자의 게이트 절연막의 제조 공정 순서를 도시한 것이다.2A to 2E illustrate a manufacturing process sequence of a gate insulating film of a semiconductor device according to the present invention.
***** 도면의 주요부분에 대한 부호의 설명 ********** Explanation of symbols for main parts of drawing *****
100 : 반도체 기판 100a : 저전압 소자 영역100 semiconductor substrate 100a low voltage element region
100b : 고전압 소자 영역 100c : 소자 분리 영역100b: high voltage device region 100c: device isolation region
100d : 절연막 101, 102 : 불순물 웰100d: insulating film 101, 102: impurity well
110 : 제1절연막 111 : 포토레지스트막 패턴110: first insulating film 111: photoresist film pattern
112 : 제2 절연막 200 : 반도체 기판112: second insulating film 200: semiconductor substrate
201 : 소자 분리 영역 202 : 저전압 소자 영역201: device isolation region 202: low voltage device region
203 : 고전압 소자 영역 204 : 제1 게이트 절연막203: high voltage element region 204: first gate insulating film
205 : 실리콘 질화막 205a : 실리콘 질화막 패턴205 silicon nitride film 205a silicon nitride film pattern
206 : 포토레지스트 패턴 207 : 제2 게이트 절연막206 photoresist pattern 207 second gate insulating film
본 발명에 따른 게이트 절연막 제조방법을 도2a 내지 도2e를 참조하여 설명하면 다음과 같다.A method of manufacturing a gate insulating film according to the present invention will be described with reference to FIGS. 2A through 2E as follows.
먼저, 도2a와 같이, 반도체 기판(200) 소정부위에 소자 분리영역(201)을 형성한다. 도2a에서 반도체 기판(200)중 도면부호 202는 저전압 소자 영역이고 도면부호 203은 고전압 소자 영역이다.First, as shown in FIG. 2A, an isolation region 201 is formed on a predetermined portion of the semiconductor substrate 200. In FIG. 2A, reference numeral 202 denotes a low voltage device region and 203 denotes a high voltage device region of the semiconductor substrate 200.
다음으로, 상기 반도체 기판(200)의 상면에 제1 게이트 절연막(204)을 약 200Å두께로 열산화법에 의해 형성한다. 상기 제1 게이트 절연막(204)은 실리콘 산화막이 적당하다.Next, a first gate insulating film 204 is formed on the upper surface of the semiconductor substrate 200 by a thermal oxidation method with a thickness of about 200 kV. The first gate insulating film 204 is preferably a silicon oxide film.
다음으로, 도2b와 같이, 상기 제1 게이트 절연막(204)의 상면에 실리콘질화막(205)을 형성한다.Next, as shown in FIG. 2B, a silicon nitride film 205 is formed on the top surface of the first gate insulating film 204.
다음으로, 도2c에 도시된 바와 같이, 상기 실리콘 질화막(205)위에 포토레지스트막을 형성한 다음, 포토리소그라피 공정을 실시하여 저전압 소자 영역(202)의 상면에만 포토레지스트 패턴(206)을 남긴다. 다음으로, 상기 포토레지스트 패턴(206)을 마스크로하여 상기 고전압 소자 영역(203)상면의 실리콘 질화막(205)을 부분적으로 제거하여 실리콘 질화막 패턴(205a)을 만든다.Next, as shown in FIG. 2C, a photoresist film is formed on the silicon nitride film 205, and a photolithography process is performed to leave the photoresist pattern 206 only on the upper surface of the low voltage device region 202. Next, the silicon nitride film 205a is formed by partially removing the silicon nitride film 205 on the upper surface of the high voltage device region 203 using the photoresist pattern 206 as a mask.
다음으로 상기 포토레지스트 패턴(206)을 제거한다.Next, the photoresist pattern 206 is removed.
다음으로, 도2d와 같이 상기 실리콘 질화막 패턴(205a)을 산화방지 마스크로하여 상기 고전압 소자 영역(203)에만 제2게이트 절연막(207)을 형성한다. 상기 제2 게이트 절연막(207)은 열산화법으로 제조한 이산화실리콘막이 적당하다. 상기 제2 게이트 절연막(207)의 두께는 제조하고자 하는 소자의 특성에 따라 조절할 수 있다. 즉 실리콘 질화막 패턴(205a)이 저전압 소자 영역(202) 상면의 제1 게이트 절연막(204)을 보호하고 있기 때문에, 저전압 소자 영역(202)의 소자 특성 변화을 고려하지 않고, 고전압 소자의 특성만을 고려하여 충분한 두께로 제2 게이트 절연막(207)을 형성할 수 있다. 즉, 고전압 소자 영역(203)의 게이트 절연막의 전체 두께가 400Å이라면, 제1 게이트 절연막(204)으로서 200Å을 이미 형성하였으므로, 추가로 200Å을 형성하면 된다.Next, as shown in FIG. 2D, the second gate insulating film 207 is formed only in the high voltage device region 203 using the silicon nitride film pattern 205a as an anti-oxidation mask. The second gate insulating film 207 is preferably a silicon dioxide film produced by a thermal oxidation method. The thickness of the second gate insulating layer 207 may be adjusted according to the characteristics of the device to be manufactured. That is, since the silicon nitride film pattern 205a protects the first gate insulating film 204 on the upper surface of the low voltage device region 202, only the characteristics of the high voltage device are considered without considering the change in device characteristics of the low voltage device region 202. The second gate insulating film 207 can be formed to a sufficient thickness. That is, if the total thickness of the gate insulating film of the high voltage element region 203 is 400 kV, since 200 kV has already been formed as the first gate insulating film 204, it is sufficient to form 200 kV.
다음으로 습식식각법으로 상기 실리콘 질화막 패턴(205a)을 제거하여 도2e와 같이 반도체 소자의 게이트 절연막 형성 공정을 완료한다.Next, the silicon nitride film pattern 205a is removed by a wet etching method to complete the gate insulating film forming process of the semiconductor device as shown in FIG. 2E.
본발명에 따르면, 고전압 소자 영역의 게이트 절연막과 저전압 소자 영역의 게이트 절연막의 두께를 각각의 소자의 특성에 맞게 조절할 수 있기 때문에 본발명에 따라 제조된 게이트 절연막을 갖는 스마트 집적회로 소자의 신뢰성을 높이는 효과가 있다.According to the present invention, since the thicknesses of the gate insulating film in the high voltage device region and the gate insulating film in the low voltage device region can be adjusted according to the characteristics of each device, the reliability of the smart integrated circuit device having the gate insulating film manufactured according to the present invention can be improved. It works.
또한 종래 방법에 따르면, 저전압 소자 영역의 게이트 절연막을 식각하고 다시 형성하는 공정에서, 저전압 소자 영역의 게이트 절연막 식각시 반도체 기판 표면이 손상되는 문제가 있었으나, 본발명에서는 반도체 기판이 드러나도록 식각하는 공정이 없기 때문에 반도체 기판의 손상을 방지하여 반도체 소자의 신뢰성이 향상되는 효과가 있다.In addition, according to the conventional method, in the process of etching and re-forming the gate insulating film of the low voltage device region, there was a problem that the surface of the semiconductor substrate is damaged during the etching of the gate insulating film of the low voltage device region, in the present invention the process of etching so that the semiconductor substrate is exposed There is no effect of preventing damage to the semiconductor substrate, thereby improving the reliability of the semiconductor device.
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