KR100315452B1 - Shallow trench manufacturing method for isolating semiconductor devices - Google Patents
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Abstract
반도체 소자 분리를 위한 얕은 트렌치를 제조하는 공정에서 패드 산화막과 라이너 산화막 형성 공정을 동시에 처리하여 공정을 단축하기 위하여, 실리콘웨이퍼 상부에 트렌치 형성을 위한 마스크 패턴을 형성한 후, 드러난 실리콘웨이퍼를 일정 깊이로 식각하여 얕은 트렌치를 형성한다. 그리고, 실리콘웨이퍼를 열산화하여 트렌치 내벽 및 실리콘웨이퍼 표면에 산화막을 형성하고, 그 상부에 질화막을 형성한 후, 질화막 상부에 화학 기상 증착으로 절연막을 두껍게 증착하여 트렌치를 매입하고, 어닐링한다. 이후, 트렌치 영역에만 절연막이 남도록 패터닝하고, 패터닝된 절연막을 화학 기계적 연마하여 평탄화한 후, 실리콘웨이퍼 상부의 질화막을 제거하는 것으로, 트렌치 내벽의 라이너 산화막과 실리콘웨이퍼 표면의 패드 산화막을 한번의 열산화 공정으로 동시에 형성함으로써 공정 수 및 공정 시간을 단축시킬 수 있으며, 짧은 공정 시간과 적은 공정 수로 인하여 수율도 향상시킬 수 있다.In order to shorten the process by simultaneously processing the pad oxide film and the liner oxide film forming process in the process of manufacturing a shallow trench for semiconductor device isolation, after forming a mask pattern for forming the trench on the silicon wafer, the exposed silicon wafer is formed to a certain depth. Etch to form a shallow trench. Then, the silicon wafer is thermally oxidized to form an oxide film on the trench inner wall and the silicon wafer surface, and a nitride film is formed on the nitride film. The insulating film is thickly deposited by chemical vapor deposition on the nitride film, and the trench is buried and annealed. Thereafter, the insulating film remains only in the trench region, and the planarized patterned insulating film is chemically mechanically polished to remove the nitride film from the upper portion of the silicon wafer. By simultaneously forming the process, the number of processes and the process time can be shortened, and the yield can be improved due to the short process time and the small process number.
Description
본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 공정중 반도체 소자와 소자 간을 전기적으로 격리하기 위한 얕은 트렌치를 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a process for manufacturing a semiconductor device, and more particularly, to a method of manufacturing a shallow trench for electrically isolating a semiconductor device from a device during a semiconductor device manufacturing process.
일반적으로 반도체 소자를 분리하는 방법으로는 선택적 산화법으로 질화막을 이용하는 LOCOS(local oxidation of silion) 소자 분리 방법이 이용되어 왔다.In general, a method of separating a semiconductor device has been used a local oxidation of silion (LOCOS) device separation method using a nitride film as a selective oxidation method.
LOCOS 소자 분리 방법은 질화막을 마스크로 해서 실리콘웨이퍼 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 이점이 있다.Since the LOCOS device isolation method thermally oxidizes the silicon wafer itself using a nitride film as a mask, the process is simple and there is an advantage that the device stress problem of the oxide film is small, and the resulting oxide film quality is good.
그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 소자의 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생하게 된다.However, when the LOCOS device isolation method is used, the area of the device isolation region is large, thereby limiting device miniaturization and generating bird's beaks.
이러한 것을 극복하기 위해 LOCOS 소자 분리 방법을 대체하는 기술로서 트렌치 소자 분리(STI ; shallow trench isolation)가 있다. 트렌치 소자 분리에서는 실리콘웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 소자 분리 영역이 차지하는 면적이 작아서 소자의 미세화에 유리하다.In order to overcome this, a trench trench isolation (STI) technique is an alternative to the LOCOS isolation scheme. In trench device isolation, since trenches are made in silicon wafers to insulate the insulating material, the area occupied by the device isolation region is small, which is advantageous for miniaturization of devices.
그러면, 첨부된 도 1a 내지 도 1d를 참조하여 종래 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 설명한다.Next, a method of manufacturing a shallow trench for isolating a conventional semiconductor device will be described with reference to FIGS. 1A to 1D.
먼저 도 1a에 도시한 바와 같이, 실리콘웨이퍼(1)를 열산화하여 패드 산화막(2)을 성장시키고, 그 상부에 화학기상증착(CVD ; chemical vapor deposition)에 의해 질화막(3)을 증착한다. 그리고, 질화막(3) 상부에 감광막을 도포하고, 트렌치 패턴이 형성된 마스크로 노광 현상하여 감광막 패턴(마스크 패턴)(4)을 형성한다.First, as shown in FIG. 1A, the silicon oxide 1 is thermally oxidized to grow the pad oxide film 2, and the nitride film 3 is deposited by chemical vapor deposition (CVD) thereon. Then, a photosensitive film is applied over the nitride film 3, and the photosensitive film pattern (mask pattern) 4 is formed by exposing and developing with a mask having a trench pattern formed thereon.
그 다음 도 1b에 도시한 바와 같이, 감광막 패턴을 마스크로 드러난 질화막(3)과 패드 산화막(2)을 식각하여 제거하고, 다시 드러난 실리콘웨이퍼(1)를 일정 깊이로 식각하여 반도체 소자 분리 영역에 얕은 트렌치를 형성한다. 그리고, 감광막 패턴을 제거하고, 실리콘웨이퍼(1)를 열산화하여 트렌치 내벽에라이너(liner) 산화막(5)을 형성한다. 이때, 라이너 산화막(5)은 트렌치 형성을 위한 실리콘웨이퍼의 식각에 따른 손상(damage)과 후속 공정에서 화학 기상 증착되는 절연막과의 글루층(glue layer) 역할을 한다.Next, as shown in FIG. 1B, the nitride film 3 and the pad oxide film 2 having the photoresist pattern exposed as a mask are etched and removed, and the exposed silicon wafer 1 is etched to a predetermined depth to the semiconductor device isolation region. Form a shallow trench. Then, the photoresist pattern is removed, and the silicon wafer 1 is thermally oxidized to form a liner oxide film 5 on the inner wall of the trench. In this case, the liner oxide layer 5 serves as a glue layer between the damage caused by the etching of the silicon wafer for the trench formation and the insulating layer which is chemically vapor deposited in a subsequent process.
그 다음 도 1c에 도시한 바와 같이, 실리콘웨이퍼(1) 전면에 화학 기상 증착으로 절연막, 일반적으로 산화막(6)을 두껍게 증착하여 트렌치를 매입하고, 어닐링(annealing)하여 산화막(6)의 밀도를 증가시킨다. 그리고, 산화막(6)의 상부에 감광막을 도포하고, 트렌치 패턴과 반대 형상의 패턴이 형성된 마스크로 노광 현상하여 감광막 패턴(7)을 형성한다. 이후, 감광막 패턴(7)을 마스크로 드러난 산화막(6)을 식각하여 질화막(3)이 드러나도록 한다.Then, as shown in FIG. 1C, an insulating film, generally an oxide film 6, is deposited thickly by buried in a trench by chemical vapor deposition on the entire surface of the silicon wafer 1, and then annealed to increase the density of the oxide film 6. Increase. Then, a photosensitive film is coated on the oxide film 6, and exposed to light with a mask in which a pattern having a shape opposite to that of the trench pattern is exposed and developed to form the photosensitive film pattern 7. Thereafter, the oxide film 6 having the photoresist pattern 7 as a mask is etched to expose the nitride film 3.
그 다음 도 1d에 도시한 바와 같이, 감광막 패턴을 제거하고, 실리콘웨이퍼(1)를 세정한 후, 화학 기계적 연마(CMP ; chemical mechanical olishing)에 의해 산화막(6)을 평탄화한다. 이때, 산화막(6)의 화학 기계적 연마는 질화막을 버퍼층(buffer layer)으로 하여 실시한다. 이후, 실리콘웨이퍼(11) 상부에 잔류하는 질화막을 제거함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.1D, the photoresist pattern is removed, the silicon wafer 1 is cleaned, and the oxide film 6 is planarized by chemical mechanical olishing (CMP). At this time, chemical mechanical polishing of the oxide film 6 is performed using the nitride film as a buffer layer. Thereafter, a shallow trench for semiconductor device isolation is completed by removing the nitride film remaining on the silicon wafer 11.
이와 같은 종래의 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법에서는 화학 기계적 연마의 버퍼층으로써 질화막을 사용하는 데, 질화막은 실리콘웨이퍼에 많은 스트레스(stress)를 가하게 된다. 그래서, 이를 완화시키고자 버퍼층으로 패드 산화막을 사용하여야 한다. 그리고, 얕은 트렌치를 형성하기 위해 실리콘웨이퍼를 식각하는 데, 식각시 발생한 실리콘웨이퍼의 손상을 보상하기 위하여라이너 산화막을 성장시킨다.In the conventional method of manufacturing a shallow trench for semiconductor device isolation, a nitride film is used as a buffer layer for chemical mechanical polishing, and the nitride film applies a lot of stress to the silicon wafer. Therefore, in order to alleviate this, a pad oxide film must be used as the buffer layer. The silicon wafer is etched to form a shallow trench, and a liner oxide film is grown to compensate for damage of the silicon wafer generated during etching.
이렇게 하여 결국에는 패드 산화막과 라이너 산화막을 따로 성장시켜 공정이 분리되어 있으므로 공정 처리 시간이 많이 걸리게 된다.In this way, since the process is separated by growing the pad oxide film and the liner oxide film separately, it takes a lot of processing time.
그리고, 현재 상용되는 질화막을 사용하지 않고, 스트레스가 적은 물질을 사용한다 하더라도, 패드 산화막은 후속 반도체 소자 제조 공정의 이온 주입에 따른 보호막으로써 아직 필요하게 되며, 라이너 산화막과 따로 공정을 처리해야 하는 불편함과 긴 공정 시간이 필요하게 되어 결과적으로 생산성을 올리는 데 한계점으로 남아 있게 된다.In addition, even if a material having a low stress is used instead of a commercially available nitride film, the pad oxide film is still required as a protective film due to ion implantation in a subsequent semiconductor device manufacturing process, and the inconvenience of treating the process separately from the liner oxide film And long process times, the end result is a limit to productivity.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 공정에서 패드 산화막과 라이너 산화막 형성 공정을 동시에 처리하여 공정을 단축할 수 있도록 하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object thereof is to shorten the process by simultaneously processing a pad oxide film and a liner oxide film forming process in a process of manufacturing a shallow trench for semiconductor device isolation.
도 1a 내지 도 1d는 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 종래의 방법을 도시한 공정도이고,1A-1D are process diagrams illustrating a conventional method for making shallow trenches for semiconductor device isolation,
도 2a 내지 도 2f는 본 발명의 제 1실시예에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 도시한 공정도이고,2A to 2F are process diagrams illustrating a method of manufacturing a shallow trench for semiconductor device isolation in accordance with a first embodiment of the present invention;
도 3a 내지 도 3f는 본 발명의 제 2실시예에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 도시한 공정도이다.3A to 3F are flowcharts illustrating a method of manufacturing a shallow trench for semiconductor device isolation in accordance with a second embodiment of the present invention.
상기와 같은 목적을 달성하기 위하여, 본 발명은 실리콘웨이퍼 상부에 트렌치 형성을 위한 마스크 패턴을 형성하고, 드러난 실리콘웨이퍼를 일정 깊이로 식각하여 얕은 트렌치를 형성한 후, 실리콘웨이퍼를 열산화하여 트렌치 내벽 및 실리콘웨이퍼 표면에 산화막을 형성함으로써, 트렌치 내벽의 라이너 산화막과 실리콘웨이퍼 표면의 패드 산화막을 동시에 형성하는 것을 특징으로 한다.In order to achieve the above object, the present invention forms a mask pattern for forming a trench on the silicon wafer, etching the exposed silicon wafer to a predetermined depth to form a shallow trench, and thermally oxidizes the silicon wafer to form an inner wall of the trench. And forming an oxide film on the silicon wafer surface, thereby simultaneously forming a liner oxide film on the trench inner wall and a pad oxide film on the silicon wafer surface.
상기 라이너 산화막과 패드 산화막을 동시에 형성한 후, 질화막과 절연막을 증착하여 트렌치를 매입하고, 트렌치 영역에만 절연막이 남도록 패터닝한 후, 패터닝된 절연막을 화학 기계적 연마하여 평탄화하고, 드러난 실리콘웨이퍼 상부의 질화막을 제거하여 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.After forming the liner oxide film and the pad oxide film at the same time, depositing a trench by depositing a nitride film and an insulating film, patterning the insulating film to remain only in the trench region, and then flattening the patterned insulating film by chemical mechanical polishing to expose the nitride film on the exposed silicon wafer. Is removed to complete the shallow trench for semiconductor device isolation.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 제 1실시예에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 도시한 공정도이다.2A to 2F are flowcharts illustrating a method of manufacturing a shallow trench for semiconductor device isolation in accordance with a first embodiment of the present invention.
먼저 도 2a에 도시한 바와 같이, 실리콘웨이퍼(11) 상부에 감광막을 도포하고, 트렌치 패턴이 형성된 마스크로 노광 현상하여 감광막 패턴(12)을 형성한다. 그리고, 감광막 패턴(12)을 마스크로 드러난 실리콘웨이퍼(11)를 일정 깊이로 식각하여 얕은 트렌치를 형성한다.First, as shown in FIG. 2A, a photoresist film is coated on the silicon wafer 11, and the photoresist pattern 12 is formed by exposing and developing the mask with the trench pattern formed thereon. Then, the silicon wafer 11 exposed with the photoresist pattern 12 as a mask is etched to a predetermined depth to form a shallow trench.
그 다음 도 2b에 도시한 바와 같이, 실리콘웨이퍼(11) 상부의 감광막 패턴을 제거하고 세정한 후, 실리콘웨이퍼(11)를 열산화하여 트렌치 내벽 및 실리콘웨이퍼 표면에 산화막(13)을 성장시킨다. 이때, 실리콘웨이퍼 표면의 산화막은 후속 공정에서 증착되는 질화막에 대한 버퍼층 및 반도체 소자 제조 공정 중 이온 주입에 따른 보호막으로 사용되는 패드 산화막의 역할을 하고, 트렌치 내벽의 산화막은 얕은 트렌치 형성을 위한 실리콘웨이퍼의 식각에 따른 손상을 보상하며, 후속 공정에서 증착되는 질화막에 대한 글루층으로 사용되는 라이너 산화막의 역할을 한다. 즉, 패드 산화막과 라이너 산화막을 형성하기 위한 종래의 분리된 공정을 한번의 열산화 공정으로 패드 산화막과 라이너 산화막을 동시에 형성하므로 종래에 비해 공정 수를 단축할 수 있다.Then, as shown in FIG. 2B, after removing and cleaning the photoresist pattern on the silicon wafer 11, the silicon wafer 11 is thermally oxidized to grow an oxide film 13 on the trench inner wall and the silicon wafer surface. At this time, the oxide film on the surface of the silicon wafer serves as a buffer layer for the nitride film deposited in a subsequent process and a pad oxide film used as a protective film according to ion implantation during the semiconductor device manufacturing process, and the oxide film on the inner wall of the trench is a silicon wafer for forming a shallow trench. Compensation for the damage caused by the etching of, and serves as a liner oxide film used as a glue layer for the nitride film deposited in a subsequent process. That is, the conventional separate process for forming the pad oxide film and the liner oxide film may simultaneously form the pad oxide film and the liner oxide film in one thermal oxidation process, thereby reducing the number of processes.
그 다음 도 2c에 도시한 바와 같이, 화학 기상 증착에 의해 산화막(13) 상부에 후속의 화학 기계적 연마 공정에서 버퍼층으로 사용하기 위한 질화막(14)을 증착한다. 이때, 질화막 이외에도 낮은 유전 상수(dielectric constant)를 갖는 임의의 막질을 사용하는 것도 무방하다. 그리고, 화학 기상 증착에 의해 질화막(14) 상부에 절연막(15)을 두껍게 증착하여 트렌치를 매입하고, 그 상부에 감광막을 도포한 후, 트렌치 패턴과 반대 패턴이 형성된 마스크로 노광 현상하여 감광막 패턴(16)을 형성한다.2C, a nitride film 14 for use as a buffer layer in a subsequent chemical mechanical polishing process is deposited on the oxide film 13 by chemical vapor deposition. In this case, in addition to the nitride film, any film quality having a low dielectric constant may be used. Then, by depositing a thick insulating film 15 over the nitride film 14 by chemical vapor deposition, and filling a trench, and then applying a photosensitive film on the upper portion, the photosensitive film pattern ( 16).
그 다음 도 2d에 도시한 바와 같이, 감광막 패턴(16)을 마스크로 드러난 절연막(15)을 식각하여 제거한다.Next, as shown in FIG. 2D, the insulating film 15 exposed with the photosensitive film pattern 16 as a mask is etched and removed.
그 다음 도 2e에 도시한 바와 같이, 감광막 패턴을 제거하고 실리콘웨이퍼(11)를 세정한 후, 질화막(14)을 버퍼층으로 절연막(15)을 화학 기계적 연마하여 평탄화한다.Then, as shown in Fig. 2E, after removing the photoresist pattern and cleaning the silicon wafer 11, the nitride film 14 is subjected to chemical mechanical polishing with the buffer layer to planarize.
그 다음 도 2f에 도시한 바와 같이, 드러난 실리콘웨이퍼 표면의 질화막(14)을 제거함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.Then, as shown in FIG. 2F, the shallow trench for semiconductor device isolation is completed by removing the nitride film 14 on the exposed silicon wafer surface.
도 3a 내지 도 3f는 본 발명의 제 2실시예에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 도시한 공정도이다.3A to 3F are flowcharts illustrating a method of manufacturing a shallow trench for semiconductor device isolation in accordance with a second embodiment of the present invention.
먼저 도 3a에 도시한 바와 같이, 실리콘웨이퍼(21) 상부에 감광막을 도포하고, 트렌치 패턴이 형성된 마스크로 노광 현상하여 감광막 패턴(22)을 형성한다. 그리고, 감광막 패턴(22)을 마스크로 드러난 실리콘웨이퍼(21)를 일정 깊이로 식각하여 얕은 트렌치를 형성한다.First, as shown in FIG. 3A, a photoresist film is coated on the silicon wafer 21, and the photoresist pattern 22 is formed by exposing and developing the mask with the trench pattern formed thereon. Then, the silicon wafer 21 exposed with the photoresist pattern 22 as a mask is etched to a predetermined depth to form a shallow trench.
그 다음 도 3b에 도시한 바와 같이, 실리콘웨이퍼(21) 상부의 감광막 패턴을 제거하고 세정한 후, 실리콘웨이퍼(21)를 열산화하여 트렌치 내벽 및 실리콘웨이퍼 표면에 산화막(23)을 성장시킨다. 이때, 실리콘웨이퍼 표면의 산화막은 후속 공정에서 증착되는 질화막에 대한 버퍼층 및 반도체 소자 제조 공정 중 이온 주입에 따른 보호막으로 사용되는 패드 산화막의 역할을 하고, 트렌치 내벽의 산화막은 얕은 트렌치 형성을 위한 실리콘웨이퍼의 식각에 따른 손상을 보상하며, 후속 공정에서 증착되는 질화막에 대한 글루층으로 사용되는 라이너 산화막의 역할을 한다. 즉, 패드 산화막과 라이너 산화막을 형성하기 위한 종래의 분리된 공정을 한번의 열산화 공정으로 패드 산화막과 라이너 산화막을 동시에 형성하므로 종래에 비해 공정 수를 단축할 수 있다.3B, the photoresist pattern on the silicon wafer 21 is removed and cleaned, and the silicon wafer 21 is thermally oxidized to grow an oxide film 23 on the trench inner wall and the silicon wafer surface. At this time, the oxide film on the surface of the silicon wafer serves as a buffer layer for the nitride film deposited in a subsequent process and a pad oxide film used as a protective film according to ion implantation during the semiconductor device manufacturing process, and the oxide film on the inner wall of the trench is a silicon wafer for forming a shallow trench. Compensation for the damage caused by the etching of, and serves as a liner oxide film used as a glue layer for the nitride film deposited in a subsequent process. That is, the conventional separate process for forming the pad oxide film and the liner oxide film may simultaneously form the pad oxide film and the liner oxide film in one thermal oxidation process, thereby reducing the number of processes.
그 다음 도 3c에 도시한 바와 같이, 화학 기상 증착에 의해 산화막(23) 상부에 후속의 화학 기계적 연마 공정에서 버퍼층으로 사용하기 위한 질화막(24)을 증착한다. 이때, 질화막 이외에도 낮은 유전 상수를 갖는 임의의 막질을 사용하는 것도 무방하다. 그리고, 화학 기상 증착에 의해 질화막(24) 상부에 절연막(25)을 두껍게 증착하여 트렌치를 매입하고, 그 상부에 감광막을 도포한 후, 트렌치 패턴과 반대 패턴이 형성된 마스크로 노광 현상하여 감광막 패턴(26)을 형성한다.3C, a nitride film 24 for use as a buffer layer in a subsequent chemical mechanical polishing process is deposited on the oxide film 23 by chemical vapor deposition. At this time, in addition to the nitride film, any film having a low dielectric constant may be used. Then, by depositing a thick insulating film 25 on the nitride film 24 by chemical vapor deposition to fill the trench, apply a photosensitive film on the upper portion, and then subjected to exposure development using a mask having a pattern opposite to the trench pattern to form a photosensitive film pattern ( 26).
그 다음 도 3d에 도시한 바와 같이, 감광막 패턴(26)을 마스크로 드러난 절연막(25)을 식각하여 제거한다.Next, as shown in FIG. 3D, the insulating film 25 having the photosensitive film pattern 26 as a mask is etched and removed.
그 다음 도 3e에 도시한 바와 같이, 인-시투(IN-SITU) 공정에 의해 감광막 패턴(26)을 마스크로 다시 드러난 실리콘웨이퍼 표면의 질화막(24)을 식각하여 제거한다.Next, as shown in FIG. 3E, the nitride film 24 on the surface of the silicon wafer, in which the photoresist pattern 26 is exposed again as a mask, is etched and removed by an IN-SITU process.
그 다음 도 3f에 도시한 바와 같이, 감광막 패턴을 제거하고 실리콘웨이퍼를 세정한 후, 화학 기계적 연마에 의해 절연막(25)을 평탄화한다. 이때, 절연막(25)의 화학 기계적 연마에서는 질화막(24)의 상부를 버퍼층으로 이용하여 실시한다.3F, the photoresist pattern is removed, the silicon wafer is cleaned, and the insulating film 25 is planarized by chemical mechanical polishing. At this time, in chemical mechanical polishing of the insulating film 25, the upper portion of the nitride film 24 is used as a buffer layer.
이와 같이 본 발명은 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 데 있어, 라이너 산화막과 패드 산화막을 한번의 열산화 공정으로 동시에 형성함으로써 공정 수 및 공정 시간을 단축시킬 수 있다. 최근에는 8인치(inch) 웨이퍼 150장을 약 6시간에 처리하게 되는 데, 웨이퍼 당 2분 내지 3분을 단축하는 계산이 되나, 사실상 배치 타입(batch type)의 공정인 열산화에서는 웨이퍼 1장을 처리하는 데 6시간이 걸리게 되므로, 얕은 트렌치 제조 공정에서 6시간이 단축되게 된다. 이는 월별 25000장의 웨이퍼를 처리하는 공정 라인을 기준으로 한다면, 월별 208장의 웨이퍼를 더 처리할 수 있는 효과가 있을 뿐만 아니라 짧은 공정 시간과 적은 공정 수로 인하여 수율도 향상시킬 수 있다.As described above, in the manufacture of a shallow trench for semiconductor device isolation, the number of processes and the process time can be shortened by simultaneously forming the liner oxide film and the pad oxide film in one thermal oxidation process. Recently, 150 sheets of 8 inch wafers are processed in about 6 hours, which is calculated to reduce 2 to 3 minutes per wafer. However, in the case of thermal oxidation, which is a batch type process, one wafer is used. Since it takes 6 hours to process the process, 6 hours is shortened in the shallow trench manufacturing process. Based on a process line that processes 25,000 wafers per month, this not only has the effect of further processing 208 wafers per month, but also improves the yield due to the short process time and the low number of processes.
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|---|---|---|---|---|
| KR100856315B1 (en) * | 2007-06-22 | 2008-09-03 | 주식회사 동부하이텍 | Method of manufacturing semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940012574A (en) * | 1992-11-02 | 1994-06-23 | 김주용 | Method of forming insulating film for device isolation |
| KR980006961A (en) * | 1996-06-29 | 1998-03-30 | 김주용 | Fourth order sigma-delta modulator for 16-bit audio analog-to-digital converters |
| KR19980039631A (en) * | 1996-11-28 | 1998-08-17 | 김영환 | Field oxide film formation method of a semiconductor device |
| KR19990006961A (en) * | 1997-06-13 | 1999-01-25 | 가네꼬 히사시 | Semiconductor device manufacturing method |
-
1999
- 1999-03-25 KR KR1019990010297A patent/KR100315452B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940012574A (en) * | 1992-11-02 | 1994-06-23 | 김주용 | Method of forming insulating film for device isolation |
| KR980006961A (en) * | 1996-06-29 | 1998-03-30 | 김주용 | Fourth order sigma-delta modulator for 16-bit audio analog-to-digital converters |
| KR19980039631A (en) * | 1996-11-28 | 1998-08-17 | 김영환 | Field oxide film formation method of a semiconductor device |
| KR19990006961A (en) * | 1997-06-13 | 1999-01-25 | 가네꼬 히사시 | Semiconductor device manufacturing method |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100856315B1 (en) * | 2007-06-22 | 2008-09-03 | 주식회사 동부하이텍 | Method of manufacturing semiconductor device |
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